JP2000056853A - 集積回路を動作させる方法 - Google Patents
集積回路を動作させる方法Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L3/00—Starting of generators
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
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- Oscillators With Electromechanical Resonators (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 生成された基準クロック４８の検出された動
作周波数に基づいて、一つまたはそれ以上のデジタル信
号５０を電流源２６に与える周波数検出回路２２を有す
る集積回路１１を提供する。 【解決手段】 信号５０により、電流源２６は２つまた
はそれ以上のディスクリートな電流出力レベルの間で動
作状態をデジタル制御方式で変更できる。信号５０を利
用することにより、スタートアップ・モード時に、電流
源により高電流出力レベルを選択して、外部発振器回路
１６に供給でき、集積回路１１が最適な短縮された時間
期間でスタートアップできることを保証する。スタート
アップ動作が完了すると、信号５０を利用して、電流源
２６を低電流動作モードに切り換えることができ、それ
によりスタートアップ後に生じる通常動作モード時に、
電磁障害（ＥＭＩ）影響は低減される。
作周波数に基づいて、一つまたはそれ以上のデジタル信
号５０を電流源２６に与える周波数検出回路２２を有す
る集積回路１１を提供する。 【解決手段】 信号５０により、電流源２６は２つまた
はそれ以上のディスクリートな電流出力レベルの間で動
作状態をデジタル制御方式で変更できる。信号５０を利
用することにより、スタートアップ・モード時に、電流
源により高電流出力レベルを選択して、外部発振器回路
１６に供給でき、集積回路１１が最適な短縮された時間
期間でスタートアップできることを保証する。スタート
アップ動作が完了すると、信号５０を利用して、電流源
２６を低電流動作モードに切り換えることができ、それ
によりスタートアップ後に生じる通常動作モード時に、
電磁障害（ＥＭＩ）影響は低減される。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、集積回路に関
し、さらに詳しくは、集積回路の性能を改善するため、
発振器増幅器の利得がディスクリートな利得の間で切り
換えることができるような、デジタル利得制御を有する
発振器増幅器に関する
し、さらに詳しくは、集積回路の性能を改善するため、
発振器増幅器の利得がディスクリートな利得の間で切り
換えることができるような、デジタル利得制御を有する
発振器増幅器に関する
【０００２】
【従来の技術】集積回路（ＩＣ)業界では、集積回路
は、ソフトウェアを実行し、他の有用な動作を行うため
に方形波の反復的なクロック信号を必要とする。これら
のクロック信号の生成を可能にするため、集積回路は、
水晶発振器回路に接続される外部端子を有する。水晶発
振器回路は、一般に、キャパシタ，抵抗器などの一つま
たはそれ以上の受動素子とともに、水晶発振器素子を内
蔵する。この水晶発振器回路は、ＩＣ方形波クロックが
生成でき、かつＩＣ内の全ての機能回路に送出できるよ
うに、正弦波反復信号をＩＣに与える。発振器回路のキ
ャパシタを充電して、水晶発振器を起動するためには、
電気信号（例えば、電流）が集積回路から外部発振器回
路に一般に伝えられる。水晶発振器と、この水晶発振器
に結合されるキャパシタの動作時の固有な性質のため、
安定した水晶発振およびクロック生成は、ＩＣの「スタ
ートアップ」手順中にかなりの時間を費やす。
は、ソフトウェアを実行し、他の有用な動作を行うため
に方形波の反復的なクロック信号を必要とする。これら
のクロック信号の生成を可能にするため、集積回路は、
水晶発振器回路に接続される外部端子を有する。水晶発
振器回路は、一般に、キャパシタ，抵抗器などの一つま
たはそれ以上の受動素子とともに、水晶発振器素子を内
蔵する。この水晶発振器回路は、ＩＣ方形波クロックが
生成でき、かつＩＣ内の全ての機能回路に送出できるよ
うに、正弦波反復信号をＩＣに与える。発振器回路のキ
ャパシタを充電して、水晶発振器を起動するためには、
電気信号（例えば、電流）が集積回路から外部発振器回
路に一般に伝えられる。水晶発振器と、この水晶発振器
に結合されるキャパシタの動作時の固有な性質のため、
安定した水晶発振およびクロック生成は、ＩＣの「スタ
ートアップ」手順中にかなりの時間を費やす。
【０００３】従来技術では、「スタートアップ」時に外
部発振器回路に給電する、集積回路内部の電流源は静的
に構成される。この従来技術実施例の一形態では、内部
電流源は、常に（すなわち、集積回路のスタートアップ
時およびＩＣの通常動作モード時の両方で）高電流を供
給するように静的に構成される。この電流源が高電流を
常に供給する場合、より高い電流が速いレートで外部発
振器に給電するので、集積回路のスタートアップ時間は
最小限に抑えられるか、あるいは最適化される。しか
し、ＩＣが静的な高発振器電流を利用する場合には、電
磁障害（ＥＭＩ：electromagnetic interference）が一
般に高くなりすぎ、そのため隣接回路の電気動作が阻害
される。
部発振器回路に給電する、集積回路内部の電流源は静的
に構成される。この従来技術実施例の一形態では、内部
電流源は、常に（すなわち、集積回路のスタートアップ
時およびＩＣの通常動作モード時の両方で）高電流を供
給するように静的に構成される。この電流源が高電流を
常に供給する場合、より高い電流が速いレートで外部発
振器に給電するので、集積回路のスタートアップ時間は
最小限に抑えられるか、あるいは最適化される。しか
し、ＩＣが静的な高発振器電流を利用する場合には、電
磁障害（ＥＭＩ：electromagnetic interference）が一
般に高くなりすぎ、そのため隣接回路の電気動作が阻害
される。
【０００４】第２の形態では、集積回路の内部電流源
は、常に低電流を供給するように静的に設定される。こ
の低電流設計を利用する場合、集積回路は電磁障害（Ｅ
ＭＩ）を低減するが、ほとんどのシステムでは許容でき
ないような長いスタートアップ時間を有するのが一般的
である。従って、発振器回路用の静的に構成された高電
流源および／または静的に構成された低電流源は、ほと
んどの現代の用途では不利である。
は、常に低電流を供給するように静的に設定される。こ
の低電流設計を利用する場合、集積回路は電磁障害（Ｅ
ＭＩ）を低減するが、ほとんどのシステムでは許容でき
ないような長いスタートアップ時間を有するのが一般的
である。従って、発振器回路用の静的に構成された高電
流源および／または静的に構成された低電流源は、ほと
んどの現代の用途では不利である。
【０００５】上記の欠点を克服するため、今では集積回
路は、自動レベル制御（ＡＬＣ：automatic level cont
rol）回路ともいう自動利得制御（ＡＧＣ：automatic g
aincontrol）回路で設計される。このＡＧＣおよび／ま
たはＡＬＣ回路は、上記の静的に構成された電流源に取
って代わる複雑なアナログ回路である。ＡＧＣまたはＡ
ＬＣは、発振器信号の振幅を監視して、ＩＣデバイスに
ついて最適な発振器振幅が得られるまで発振器増幅器の
電流を連続的に調整するアナログ回路である。ＡＧＣ／
ＡＬＣ回路は、従来技術のようにディスクリートかつ静
的な電流レベルを有さず、発振器信号の振幅に基づいて
電流レベルを変更する。ＡＧＣまたはＡＬＣ回路は、集
積回路のかなりのサイズを占め、設計・製造するのが高
価な回路である。さらに、ＡＧＣおよびＡＬＣ回路は本
質的にアナログなので、環境やプロセス変化がこれらの
回路の性能および動作に影響を及ぼすことがある。ほと
んどのＡＧＣ／ＡＬＣ回路はプロセス拡張性がない。こ
れらのＡＧＣ／ＡＬＣ回路は複雑で、より高価で、それ
ほど拡張性がなく、かなりのシリコン表面積を費やす
が、これらの回路は、ＥＭＩ影響を低減しつつ、スター
トアップ時間が幾分改善されるように、発振器回路の連
続的な電流制御を可能にする。
路は、自動レベル制御（ＡＬＣ：automatic level cont
rol）回路ともいう自動利得制御（ＡＧＣ：automatic g
aincontrol）回路で設計される。このＡＧＣおよび／ま
たはＡＬＣ回路は、上記の静的に構成された電流源に取
って代わる複雑なアナログ回路である。ＡＧＣまたはＡ
ＬＣは、発振器信号の振幅を監視して、ＩＣデバイスに
ついて最適な発振器振幅が得られるまで発振器増幅器の
電流を連続的に調整するアナログ回路である。ＡＧＣ／
ＡＬＣ回路は、従来技術のようにディスクリートかつ静
的な電流レベルを有さず、発振器信号の振幅に基づいて
電流レベルを変更する。ＡＧＣまたはＡＬＣ回路は、集
積回路のかなりのサイズを占め、設計・製造するのが高
価な回路である。さらに、ＡＧＣおよびＡＬＣ回路は本
質的にアナログなので、環境やプロセス変化がこれらの
回路の性能および動作に影響を及ぼすことがある。ほと
んどのＡＧＣ／ＡＬＣ回路はプロセス拡張性がない。こ
れらのＡＧＣ／ＡＬＣ回路は複雑で、より高価で、それ
ほど拡張性がなく、かなりのシリコン表面積を費やす
が、これらの回路は、ＥＭＩ影響を低減しつつ、スター
トアップ時間が幾分改善されるように、発振器回路の連
続的な電流制御を可能にする。
【０００６】
【発明が解決しようとする課題】従って、ＥＭＩ影響を
低減し、スタートアップ時間を改善し、しかも同時に、
従来のアナログ対策に比べてあまり表面積を費やさず、
かつよりコスト効率的な複雑でない対策を提供する改善
されたクロック生成回路が業界において必要とされる。
低減し、スタートアップ時間を改善し、しかも同時に、
従来のアナログ対策に比べてあまり表面積を費やさず、
かつよりコスト効率的な複雑でない対策を提供する改善
されたクロック生成回路が業界において必要とされる。
【０００７】
【実施例】一般に、本発明は、周波数トリガ型デジタル
・プログラマブル電流源を利用して外部発振器回路を駆
動するための集積回路（ＩＣ）システムおよび方法であ
る。集積回路は、外部発振器の発振を常に監視する周波
数検出器またはクロック損（ＬＯＣ：loss of clock)検
出器を含む。「スタートアップ」手順中、あるいはクロ
ックが適正動作していない期間中に、クロック損（ＬＯ
Ｃ）検出器は第１バイナリ状態の制御信号を出力する。
この制御信号の第１バイナリ状態は、集積回路内の電流
源に与えられ、それにより電流源はこの第１バイナリ状
態に応答して高電流出力状態に構成される。従って、
「スタートアップ」，リセットまたは「復元(recover
y)」動作が開始されると、発振器増幅器の電流は、発振
器回路の高速スタートアップおよび／または復元を促進
するためにデジタルかつディスクリート方式で増加でき
る。
・プログラマブル電流源を利用して外部発振器回路を駆
動するための集積回路（ＩＣ）システムおよび方法であ
る。集積回路は、外部発振器の発振を常に監視する周波
数検出器またはクロック損（ＬＯＣ：loss of clock)検
出器を含む。「スタートアップ」手順中、あるいはクロ
ックが適正動作していない期間中に、クロック損（ＬＯ
Ｃ）検出器は第１バイナリ状態の制御信号を出力する。
この制御信号の第１バイナリ状態は、集積回路内の電流
源に与えられ、それにより電流源はこの第１バイナリ状
態に応答して高電流出力状態に構成される。従って、
「スタートアップ」，リセットまたは「復元(recover
y)」動作が開始されると、発振器増幅器の電流は、発振
器回路の高速スタートアップおよび／または復元を促進
するためにデジタルかつディスクリート方式で増加でき
る。
【０００８】クロックが通常動作モードで適正機能して
いる期間中は、クロック損（ＬＯＣ）周波数検出器は、
制御信号を介して第２バイナリ状態を電流源に伝える。
この第２バイナリ状態は、発振器増幅器の電流源を低電
流モードに切り換え、それにより低い電流が外部発振器
回路に供給される。この低い電流は、集積回路システム
に対して電磁障害（ＥＭＩ）影響が低減されることを保
証するために必要な低い電流を供給しつつ、外部発振器
回路を動作状態に維持する。
いる期間中は、クロック損（ＬＯＣ）周波数検出器は、
制御信号を介して第２バイナリ状態を電流源に伝える。
この第２バイナリ状態は、発振器増幅器の電流源を低電
流モードに切り換え、それにより低い電流が外部発振器
回路に供給される。この低い電流は、集積回路システム
に対して電磁障害（ＥＭＩ）影響が低減されることを保
証するために必要な低い電流を供給しつつ、外部発振器
回路を動作状態に維持する。
【０００９】従って、発振器増幅器内のディスクリート
・デジタル・プログラム式電流源は、従来技術の自動利
得制御（ＡＧＣ）および自動レベル制御（ＡＬＣ）アナ
ログ対策よりも大幅に簡略化される。さらに、本明細書
で開示される対策は、複雑さが低減し、回路サイズが小
型化し、コストが低減され、プロセス拡張性が改善さ
れ、またプロセス変化および／または環境変化に影響さ
れにくい。最後に、本明細書で開示される回路は、集積
回路のスタートアップ時間を大幅に改善し、しかも同時
に、電気システム内のさまざまな電磁障害（ＥＭＩ）悪
影響も低減されることを保証する。
・デジタル・プログラム式電流源は、従来技術の自動利
得制御（ＡＧＣ）および自動レベル制御（ＡＬＣ）アナ
ログ対策よりも大幅に簡略化される。さらに、本明細書
で開示される対策は、複雑さが低減し、回路サイズが小
型化し、コストが低減され、プロセス拡張性が改善さ
れ、またプロセス変化および／または環境変化に影響さ
れにくい。最後に、本明細書で開示される回路は、集積
回路のスタートアップ時間を大幅に改善し、しかも同時
に、電気システム内のさまざまな電磁障害（ＥＭＩ）悪
影響も低減されることを保証する。
【００１０】本発明は、図１および図２を参照してさら
に理解できよう。
に理解できよう。
【００１１】図１は、集積回路１１および外部発振器回
路１６からなる電気システム１０を示す。集積回路１１
は、ＩＣ回路１４に結合されたクロック生成回路１２を
一般に含む。ＩＣ回路１４は、クロック生成回路１２以
外の任意の回路であり、回路１２とともに単一ＩＣパッ
ケージ内に集積できる。一例として、ＩＣ回路１４は、
ＣＰＵコア，キャッシュ・コントローラ，スタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）や内蔵型ダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
や不揮発性メモリなどのさまざまなメモリ・デバイス，
Ａ／Ｄコンバータ，Ｄ／Ａコンバータ，タイマ，ゲート
・アレイ，トランスデューサ，パワー・デバイス，他の
周辺デバイス，ディスクリート素子，微細加工デバイス
(micromachined device)または他の種類の電子または電
気機械式デバイスのうち一つまたはそれ以上を内蔵して
もよい。回路１４は、図１において回路１２から出力さ
れる信号５０，５２，５４を入力として受けるべく結合
される。
路１６からなる電気システム１０を示す。集積回路１１
は、ＩＣ回路１４に結合されたクロック生成回路１２を
一般に含む。ＩＣ回路１４は、クロック生成回路１２以
外の任意の回路であり、回路１２とともに単一ＩＣパッ
ケージ内に集積できる。一例として、ＩＣ回路１４は、
ＣＰＵコア，キャッシュ・コントローラ，スタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）や内蔵型ダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
や不揮発性メモリなどのさまざまなメモリ・デバイス，
Ａ／Ｄコンバータ，Ｄ／Ａコンバータ，タイマ，ゲート
・アレイ，トランスデューサ，パワー・デバイス，他の
周辺デバイス，ディスクリート素子，微細加工デバイス
(micromachined device)または他の種類の電子または電
気機械式デバイスのうち一つまたはそれ以上を内蔵して
もよい。回路１４は、図１において回路１２から出力さ
れる信号５０，５２，５４を入力として受けるべく結合
される。
【００１２】クロック生成回路１２は、図１に示す４つ
の外部端子接続を有する。回路１２は、電圧電源（ＶＤ
Ｄ）を受けるための端子３６を有する。回路１２は、発
振器出力信号を受けるための２つの外部端子３４，３２
を有する。具体的には、図１の端子３４はＸＴＡＬ端子
といい、図１の端子３２はＥＸＴＡＬ端子といい、ここ
でこれら両方の端子は正弦波発振水晶信号を生成するた
めの手段となる。図１は、集積回路１１の外部端子３０
が接地信号（ＶＳＳ）への接続を可能にするために設け
られることを示す。端子３０〜３６は、ＩＣパッケージ
の外部端子（例えば、ピンまたは導電性バンプ）でもよ
く、あるいはマルチチップ・モジュール（ＭＣＭ：mult
i-chip module)内の導電性相互接続でもよい。４つの端
子のほかに、クロック生成回路１２は集積回路１１内で
用いられる３つの出力信号を与える。具体的に、図１
は、水晶損信号(crystal loss signal)５０，位相同期
ループ（ＰＬＬ：phase-locked-loop）フィードバック
損信号５２およびシステム・クロック（ＣＬＫ）信号５
４を示す。
の外部端子接続を有する。回路１２は、電圧電源（ＶＤ
Ｄ）を受けるための端子３６を有する。回路１２は、発
振器出力信号を受けるための２つの外部端子３４，３２
を有する。具体的には、図１の端子３４はＸＴＡＬ端子
といい、図１の端子３２はＥＸＴＡＬ端子といい、ここ
でこれら両方の端子は正弦波発振水晶信号を生成するた
めの手段となる。図１は、集積回路１１の外部端子３０
が接地信号（ＶＳＳ）への接続を可能にするために設け
られることを示す。端子３０〜３６は、ＩＣパッケージ
の外部端子（例えば、ピンまたは導電性バンプ）でもよ
く、あるいはマルチチップ・モジュール（ＭＣＭ：mult
i-chip module)内の導電性相互接続でもよい。４つの端
子のほかに、クロック生成回路１２は集積回路１１内で
用いられる３つの出力信号を与える。具体的に、図１
は、水晶損信号(crystal loss signal)５０，位相同期
ループ（ＰＬＬ：phase-locked-loop）フィードバック
損信号５２およびシステム・クロック（ＣＬＫ）信号５
４を示す。
【００１３】発振器増幅器１８は、図１の回路１２内に
ある。発振器増幅器１８は、電流源２６および利得デバ
イス２８を含む。具体的には、図１のデバイス２８は、
単一のＮチャネル金属酸化物（ＮＭＯＳ）トランジスタ
である。ただし、図１のデバイス２８は、反転論理ゲー
ト（例えば、ＮＡＮＤゲート），ＰＭＯＳトランジス
タ，バイポーラ・デバイス，これら複数のデバイスな
ど、利得を与えることのできる任意の他のデバイスで置
き換えてもよい。
ある。発振器増幅器１８は、電流源２６および利得デバ
イス２８を含む。具体的には、図１のデバイス２８は、
単一のＮチャネル金属酸化物（ＮＭＯＳ）トランジスタ
である。ただし、図１のデバイス２８は、反転論理ゲー
ト（例えば、ＮＡＮＤゲート），ＰＭＯＳトランジス
タ，バイポーラ・デバイス，これら複数のデバイスな
ど、利得を与えることのできる任意の他のデバイスで置
き換えてもよい。
【００１４】図１に示すように、ＮＭＯＳデバイス２８
のゲートは、ＥＸＴＡＬ端子３２から水晶信号を受ける
べく結合され、デバイス２８の第１電流電極は、ＶＳＳ
端子３０を介して接地に結合され、デバイス２８の第２
電流電極は、図１におけるＸＴＡＬ端子３４から水晶信
号を受けるべく結合される。図１の電流源２６は、ＶＤ
Ｄ端子３６とＸＴＡＬ端子３４との間で結合される。さ
らに、電流源２６は、制御入力として水晶損信号５０を
受けるべく結合される。図１において、水晶損信号５０
は、少なくとも論理０または論理１のいずれかを伝える
単一のバイナリ導電ラインである。他の実施例では、水
晶損信号５０は、２つまたはそれ以上のバイナリ導電ラ
インのバスでもよく、それにより電流源２６は複数のデ
ジタル制御信号を受けることができる。この場合、電流
源２６は、より複雑なバイナリ・デコーディングおよび
電流出力制御を行うより複雑なデコーダまたはＤ／Ａコ
ンバータを内蔵する。
のゲートは、ＥＸＴＡＬ端子３２から水晶信号を受ける
べく結合され、デバイス２８の第１電流電極は、ＶＳＳ
端子３０を介して接地に結合され、デバイス２８の第２
電流電極は、図１におけるＸＴＡＬ端子３４から水晶信
号を受けるべく結合される。図１の電流源２６は、ＶＤ
Ｄ端子３６とＸＴＡＬ端子３４との間で結合される。さ
らに、電流源２６は、制御入力として水晶損信号５０を
受けるべく結合される。図１において、水晶損信号５０
は、少なくとも論理０または論理１のいずれかを伝える
単一のバイナリ導電ラインである。他の実施例では、水
晶損信号５０は、２つまたはそれ以上のバイナリ導電ラ
インのバスでもよく、それにより電流源２６は複数のデ
ジタル制御信号を受けることができる。この場合、電流
源２６は、より複雑なバイナリ・デコーディングおよび
電流出力制御を行うより複雑なデコーダまたはＤ／Ａコ
ンバータを内蔵する。
【００１５】図１は、回路１２が比較器２０を内蔵する
ことを示す。比較器２０は、ＸＴＡＬ端子３４から信号
を受けるべく結合された正端子と、ＥＸＴＡＬ端子３２
から水晶発振器信号を受けるべく結合された負端子とを
有する。比較器２０は、互いに１８０度位相がずれた正
弦波信号であるこれら２つの入力信号を受けて、図１に
おいてレール間(rail-to-rail)（ＶＤＤからＶＳＳ）の
方形波基準クロック信号４８を駆動する。フル動作時
に、基準クロック４８の周波数は、比較器２０に与えら
れる２つの相補的な入力信号の周波数と同じ、あるいは
実質的に同様である。一般に、出力４８は、比較器２０
への入力として閾値振幅または閾値パワーが得られるま
で、平流(flat-lined)または非発振である。
ことを示す。比較器２０は、ＸＴＡＬ端子３４から信号
を受けるべく結合された正端子と、ＥＸＴＡＬ端子３２
から水晶発振器信号を受けるべく結合された負端子とを
有する。比較器２０は、互いに１８０度位相がずれた正
弦波信号であるこれら２つの入力信号を受けて、図１に
おいてレール間(rail-to-rail)（ＶＤＤからＶＳＳ）の
方形波基準クロック信号４８を駆動する。フル動作時
に、基準クロック４８の周波数は、比較器２０に与えら
れる２つの相補的な入力信号の周波数と同じ、あるいは
実質的に同様である。一般に、出力４８は、比較器２０
への入力として閾値振幅または閾値パワーが得られるま
で、平流(flat-lined)または非発振である。
【００１６】基準クロック４８は、位相同期ループ（Ｐ
ＬＬ）回路２１およびクロック損（ＬＯＣ）検出器回路
２２に結合される。位相同期ループ・コア２１は、ＩＣ
回路１４を含む集積回路１１全体にシステム・クロック
（ＣＬＫ）５４を与えることを担う回路である。一般
に、アナログ位相同期ループ（ＰＬＬ）回路は、フィー
ドバック経路(feedback path)からなる。フィードバッ
ク経路は、図１では、フィードバック信号４６を与える
Ｎ分周回路２４として図示される。一般に、位相同期ル
ープ回路２１は、基準クロック４８をフィードバック・
クロック４６に同期させ、ここで基準クロック４８およ
びフィードバック・クロック４６は、同一またはほぼ同
一の周波数で、あるいはその付近で動作する。回路２１
は、同期動作を行うだけでなく、同期信号をＮだけ周波
数逓倍して、基準クロック４８のＮ倍の周波数で動作す
る方形波システム・クロック５４を出力する。基準クロ
ック４８のＮ倍の周波数で動作するシステム・クロック
５４はＮ分周され、図１において閉ループ・フィードバ
ック・クロック４６を与え、これは基準クロック４８と
同じ周波数である。
ＬＬ）回路２１およびクロック損（ＬＯＣ）検出器回路
２２に結合される。位相同期ループ・コア２１は、ＩＣ
回路１４を含む集積回路１１全体にシステム・クロック
（ＣＬＫ）５４を与えることを担う回路である。一般
に、アナログ位相同期ループ（ＰＬＬ）回路は、フィー
ドバック経路(feedback path)からなる。フィードバッ
ク経路は、図１では、フィードバック信号４６を与える
Ｎ分周回路２４として図示される。一般に、位相同期ル
ープ回路２１は、基準クロック４８をフィードバック・
クロック４６に同期させ、ここで基準クロック４８およ
びフィードバック・クロック４６は、同一またはほぼ同
一の周波数で、あるいはその付近で動作する。回路２１
は、同期動作を行うだけでなく、同期信号をＮだけ周波
数逓倍して、基準クロック４８のＮ倍の周波数で動作す
る方形波システム・クロック５４を出力する。基準クロ
ック４８のＮ倍の周波数で動作するシステム・クロック
５４はＮ分周され、図１において閉ループ・フィードバ
ック・クロック４６を与え、これは基準クロック４８と
同じ周波数である。
【００１７】クロック損（ＬＯＣ）検出器回路２２は、
フィードバック・クロック４６および基準クロック４８
を入力として受ける。基準クロック４８が何らかの理由
で失敗すると、水晶損出力信号５０が論理１値にアサー
ト(assert)される。具体的には、回路２２は閾値周波数
を認識するように設定される。マイクロコントローラ・
ユニット（ＭＣＵ）用途では、閾値周波数は１００ｋＨ
ｚ〜２５０ｋＨｚの値に設定される。一般に、この閾値
周波数は、特定の用途に応じて任意の周波数に設定でき
る（すなわち、あるＣＰＵは高周波数を必要とし、また
あるＣＰＵはより低い周波数を必要とする）。基準クロ
ック４８がこの基準周波数よりも低い周波数で動作して
いる、あるいは平流である（すなわち、信号がない、あ
るいはトライステートである(tri-stated)）場合、水晶
損信号５０は論理１にアサートされる。基準クロック４
８がこの閾値周波数で、あるいはそれ以上で動作してい
る場合、水晶損信号５０は論理０にデアサート(deasser
t)される。さらに、クロック損検出回路２２は、フィー
ドバック・クロック４６についても同じ動作を行う。フ
ィードバック・クロック４６が閾値周波数以下の周波数
で動作している場合、ＰＬＬフィードバック損信号５２
がアサートされる。フィードバック・クロック４６が閾
値周波数以上で動作している場合、ＰＬＬフィードバッ
ク損信号５２がデアサートされる。
フィードバック・クロック４６および基準クロック４８
を入力として受ける。基準クロック４８が何らかの理由
で失敗すると、水晶損出力信号５０が論理１値にアサー
ト(assert)される。具体的には、回路２２は閾値周波数
を認識するように設定される。マイクロコントローラ・
ユニット（ＭＣＵ）用途では、閾値周波数は１００ｋＨ
ｚ〜２５０ｋＨｚの値に設定される。一般に、この閾値
周波数は、特定の用途に応じて任意の周波数に設定でき
る（すなわち、あるＣＰＵは高周波数を必要とし、また
あるＣＰＵはより低い周波数を必要とする）。基準クロ
ック４８がこの基準周波数よりも低い周波数で動作して
いる、あるいは平流である（すなわち、信号がない、あ
るいはトライステートである(tri-stated)）場合、水晶
損信号５０は論理１にアサートされる。基準クロック４
８がこの閾値周波数で、あるいはそれ以上で動作してい
る場合、水晶損信号５０は論理０にデアサート(deasser
t)される。さらに、クロック損検出回路２２は、フィー
ドバック・クロック４６についても同じ動作を行う。フ
ィードバック・クロック４６が閾値周波数以下の周波数
で動作している場合、ＰＬＬフィードバック損信号５２
がアサートされる。フィードバック・クロック４６が閾
値周波数以上で動作している場合、ＰＬＬフィードバッ
ク損信号５２がデアサートされる。
【００１８】図１は、集積回路（ＩＣ）１１に接続され
ている外部発振器回路１６を示す。図１では、多くの異
なる発振器回路を利用できるが、回路１６は、端子３
２，３４両端で接続された抵抗器３８を有する特定の発
振器回路を示す。この抵抗器または抵抗性デバイス３８
と並列に、水晶４０が接続される。キャパシタ４２は、
発振器の第１端子と接地信号（ＶＳＳ）との間で接続さ
れる。第２キャパシタ４４は、発振器の第２端子と接地
信号（ＶＳＳ）との間で接続される。一般に、抵抗器３
８は約１〜１０ＭΩの範囲内の任意の抵抗器であり、水
晶発振器４０は約２〜２０ＭＨｚ内の動作周波数を有す
る任意の水晶である。また、キャパシタ４２，４４は、
約２ｐＦ〜５０ｐＦの容量値を有するキャパシタであ
る。
ている外部発振器回路１６を示す。図１では、多くの異
なる発振器回路を利用できるが、回路１６は、端子３
２，３４両端で接続された抵抗器３８を有する特定の発
振器回路を示す。この抵抗器または抵抗性デバイス３８
と並列に、水晶４０が接続される。キャパシタ４２は、
発振器の第１端子と接地信号（ＶＳＳ）との間で接続さ
れる。第２キャパシタ４４は、発振器の第２端子と接地
信号（ＶＳＳ）との間で接続される。一般に、抵抗器３
８は約１〜１０ＭΩの範囲内の任意の抵抗器であり、水
晶発振器４０は約２〜２０ＭＨｚ内の動作周波数を有す
る任意の水晶である。また、キャパシタ４２，４４は、
約２ｐＦ〜５０ｐＦの容量値を有するキャパシタであ
る。
【００１９】図１は回路の構造を示すが、図２は、通常
動作モード時にＥＭＩ影響を低減しつつ、スタートアッ
プ時間を改善するために図１の回路がどのように動作す
るのかを示す。
動作モード時にＥＭＩ影響を低減しつつ、スタートアッ
プ時間を改善するために図１の回路がどのように動作す
るのかを示す。
【００２０】図２は、ステップ１００〜１０６を含むフ
ローチャートを示す。図２において、「スタートアッ
プ」イベント，集積回路リセット・コマンド，低パワー
復元イベントまたはクロック損（ＬＯＣ）イベントのう
ちの一つまたはそれ以上の発生時に、基準クロック４８
は閾値周波数よりも低い周波数で動作しているので、ク
ロック損検出器回路２２は水晶損信号５０について論理
１値を出力する。信号５０を介して交信されるこの論理
１は、図２のステップ１００のように、高電流を与える
ように図１の電流源を構成する。具体的には、発振器４
０が再起動されるとき、あるい発振器４０がはじめてパ
ワー・オン状態にされるとき、基準クロック４８は最初
は平流(flat line)信号である。基準クロック４８が平
流信号のとき、クロック損（ＬＯＣ）検出回路２２はア
サートされた水晶損信号５０を出力する。このアサート
された水晶損信号５０は、図１に示すように電流源２６
にフィードバックされる。アサートされた信号５０は、
高出力電流を与えるように図２のステップ１００を介し
て電流源２６を構成する。一実施例では、電流源２６に
よって与えられる高電流は、約５００マイクロアンペア
〜３ミリアンペアの範囲内のディスクリートな静的電流
である。
ローチャートを示す。図２において、「スタートアッ
プ」イベント，集積回路リセット・コマンド，低パワー
復元イベントまたはクロック損（ＬＯＣ）イベントのう
ちの一つまたはそれ以上の発生時に、基準クロック４８
は閾値周波数よりも低い周波数で動作しているので、ク
ロック損検出器回路２２は水晶損信号５０について論理
１値を出力する。信号５０を介して交信されるこの論理
１は、図２のステップ１００のように、高電流を与える
ように図１の電流源を構成する。具体的には、発振器４
０が再起動されるとき、あるい発振器４０がはじめてパ
ワー・オン状態にされるとき、基準クロック４８は最初
は平流(flat line)信号である。基準クロック４８が平
流信号のとき、クロック損（ＬＯＣ）検出回路２２はア
サートされた水晶損信号５０を出力する。このアサート
された水晶損信号５０は、図１に示すように電流源２６
にフィードバックされる。アサートされた信号５０は、
高出力電流を与えるように図２のステップ１００を介し
て電流源２６を構成する。一実施例では、電流源２６に
よって与えられる高電流は、約５００マイクロアンペア
〜３ミリアンペアの範囲内のディスクリートな静的電流
である。
【００２１】ステップ１００においてデバイス２６によ
って与えられる高電流は、キャパシタ４２，４４および
発振器４０を充電させ、極めて短時間で（例えば、２〜
５ミリ秒以下）動作可能にできる。より高い「スタート
アップ」電流を可能にする周波数検出方式を介して回路
１６を高速に再充電あるいは「スタートアップ」する必
要性を認識することにより、集積回路１１の全体的なス
タートアップ時間は大幅に短縮できる。ライン４８上で
適切な周波数または信号が検出されない限り、図２のス
テップ１０２に示すように、高電流はアサートされた信
号５０を介してデバイス２６から維持される。
って与えられる高電流は、キャパシタ４２，４４および
発振器４０を充電させ、極めて短時間で（例えば、２〜
５ミリ秒以下）動作可能にできる。より高い「スタート
アップ」電流を可能にする周波数検出方式を介して回路
１６を高速に再充電あるいは「スタートアップ」する必
要性を認識することにより、集積回路１１の全体的なス
タートアップ時間は大幅に短縮できる。ライン４８上で
適切な周波数または信号が検出されない限り、図２のス
テップ１０２に示すように、高電流はアサートされた信
号５０を介してデバイス２６から維持される。
【００２２】発振器４０が適正に機能／充電され、比較
器２０が基準クロック４８を適切に与えている場合、ス
テップ１０４においてクロックが適切に検出されている
ので、クロック損検出回路２２は信号５０をデアサート
する。信号が論理０に設定され、基準クロック４８が適
切に機能している場合、電流源２６は外部発振器回路１
６に低電流を与えるように構成される。この低電流は、
一般に１００マイクロアンペア〜５００マイクロアンペ
アの範囲内の電流である。従って、図２は、基準クロッ
ク４８について閾値周波数が得られない場合、電流源２
６の高電流出力がステップ１００，１０２を介して維持
されることを示す。しかし、基準クロック信号４８につ
いて周波数が適切に得られると、水晶損信号５０のデア
サートにより、電流源２６の電流出力は、図２のステッ
プ１０４に示すように低出力電流にシフトする。水晶損
信号５０がデアサートされ、電流源２６が低電流モード
で動作すると、信号５０および電流源２６は、回路２２
がステップ１０４を介してクロック損を再度検出するま
で、この状態で動作する。図２のステップ１０６におい
てこのクロック損（ＬＯＣ）が検出されると、信号５０
はステップ１００を介して再アサートされ、電流源２６
は再度高電流モードにシフトされる。
器２０が基準クロック４８を適切に与えている場合、ス
テップ１０４においてクロックが適切に検出されている
ので、クロック損検出回路２２は信号５０をデアサート
する。信号が論理０に設定され、基準クロック４８が適
切に機能している場合、電流源２６は外部発振器回路１
６に低電流を与えるように構成される。この低電流は、
一般に１００マイクロアンペア〜５００マイクロアンペ
アの範囲内の電流である。従って、図２は、基準クロッ
ク４８について閾値周波数が得られない場合、電流源２
６の高電流出力がステップ１００，１０２を介して維持
されることを示す。しかし、基準クロック信号４８につ
いて周波数が適切に得られると、水晶損信号５０のデア
サートにより、電流源２６の電流出力は、図２のステッ
プ１０４に示すように低出力電流にシフトする。水晶損
信号５０がデアサートされ、電流源２６が低電流モード
で動作すると、信号５０および電流源２６は、回路２２
がステップ１０４を介してクロック損を再度検出するま
で、この状態で動作する。図２のステップ１０６におい
てこのクロック損（ＬＯＣ）が検出されると、信号５０
はステップ１００を介して再アサートされ、電流源２６
は再度高電流モードにシフトされる。
【００２３】なお、周波数検出に基づいて電流のディス
クリートなレベルを出力するデジタル制御電流源２６
は、従来技術において現在採用されている自動利得制御
（ＡＧＣ）または自動レベル制御（ＡＬＣ）設計に比べ
てはるかに簡単であることに留意されたい。この簡略化
により、設計の複雑さ，設計のサイズおよび設計のコス
トは大幅に低減される。さらに、回路２２と電流源２６
との間に設計制御が入るので、回路２６は少ないアナロ
グ素子で製作でき、他のアナログ対策に影響を及ぼすプ
ロセス変化や環境変化の影響を受けにくい。さらに、図
１の設計のプロセス拡張性は従来技術に比べて改善され
る。
クリートなレベルを出力するデジタル制御電流源２６
は、従来技術において現在採用されている自動利得制御
（ＡＧＣ）または自動レベル制御（ＡＬＣ）設計に比べ
てはるかに簡単であることに留意されたい。この簡略化
により、設計の複雑さ，設計のサイズおよび設計のコス
トは大幅に低減される。さらに、回路２２と電流源２６
との間に設計制御が入るので、回路２６は少ないアナロ
グ素子で製作でき、他のアナログ対策に影響を及ぼすプ
ロセス変化や環境変化の影響を受けにくい。さらに、図
１の設計のプロセス拡張性は従来技術に比べて改善され
る。
【００２４】また、図１の設計では、電流源２６はスタ
ートアップ時およびクロック損イベント時に高電流を供
給でき、それにより水晶４０の復元および内部クロック
５４（ＣＬＫ）の起動を極めて時間効率的に行うことが
できる。デジタル・プログラマブル電流源２６は、デジ
タル制御の高電流を介して集積回路１１のスタートアッ
プ時間を改善するだけでなく、通常動作モード時に、周
波数検出に基づいて低電流を出力して、集積回路１１が
周辺の電気システムおよびパワー・バスに及ぼす電磁障
害（ＥＭＩ）影響を軽減する。
ートアップ時およびクロック損イベント時に高電流を供
給でき、それにより水晶４０の復元および内部クロック
５４（ＣＬＫ）の起動を極めて時間効率的に行うことが
できる。デジタル・プログラマブル電流源２６は、デジ
タル制御の高電流を介して集積回路１１のスタートアッ
プ時間を改善するだけでなく、通常動作モード時に、周
波数検出に基づいて低電流を出力して、集積回路１１が
周辺の電気システムおよびパワー・バスに及ぼす電磁障
害（ＥＭＩ）影響を軽減する。
【００２５】なお、図１および図２は一つの可能な実施
例を示すに過ぎないことに留意されたい。別の実施例で
は、周波数検出器２２は、水晶損信号５０として２つま
たはそれ以上のバイナリ信号を電流源２６に与えること
ができる。この場合、高電流レベルおよび低電流レベル
だけでなく、複数のディスクリートな電流レベル（例え
ば、３つまたはそれ以上の電流レベル）を与えるより複
雑なデコード回路またはＤ／Ａコンバータを電流源は内
蔵する。この種の機能は、異なるＶＤＤ電位で動作する
集積回路で有用である。５．０ボルトのＶＤＤ電位は、
３．３ボルト，２．５ボルト，１．８ボルトまたは低い
ＶＤＤ電圧で動作する集積回路よりも高い電流レベルを
スタートアップ時に必要とする。回路２２と電流源２６
との間で、３つ以上の固有なバイナリ状態を有するより
複雑なデコーディング方式を設けることにより、集積回
路１１は、再設計を必要とせずに、電源電圧ＶＤＤの変
化をインテリジェントに補償できる。この多重ビット周
波数制御方式では、回路は自動制御下で、あるいはあら
かじめプログラムされた選択により（例えば、デバイス
においてＥＰＲＯＭビットを設定する）、スタートアッ
プ時に最適な高電流レベルで整定し、また通常動作モー
ド時に最適なＥＭＩの少ない低電流レベルで整定する。
例を示すに過ぎないことに留意されたい。別の実施例で
は、周波数検出器２２は、水晶損信号５０として２つま
たはそれ以上のバイナリ信号を電流源２６に与えること
ができる。この場合、高電流レベルおよび低電流レベル
だけでなく、複数のディスクリートな電流レベル（例え
ば、３つまたはそれ以上の電流レベル）を与えるより複
雑なデコード回路またはＤ／Ａコンバータを電流源は内
蔵する。この種の機能は、異なるＶＤＤ電位で動作する
集積回路で有用である。５．０ボルトのＶＤＤ電位は、
３．３ボルト，２．５ボルト，１．８ボルトまたは低い
ＶＤＤ電圧で動作する集積回路よりも高い電流レベルを
スタートアップ時に必要とする。回路２２と電流源２６
との間で、３つ以上の固有なバイナリ状態を有するより
複雑なデコーディング方式を設けることにより、集積回
路１１は、再設計を必要とせずに、電源電圧ＶＤＤの変
化をインテリジェントに補償できる。この多重ビット周
波数制御方式では、回路は自動制御下で、あるいはあら
かじめプログラムされた選択により（例えば、デバイス
においてＥＰＲＯＭビットを設定する）、スタートアッ
プ時に最適な高電流レベルで整定し、また通常動作モー
ド時に最適なＥＭＩの少ない低電流レベルで整定する。
【００２６】さらに、この別の実施例では、集積回路１
１は、動作周波数が数桁も変化しうる異なる発振器４０
にいつでも接続できる。一般に、高周波数発振器４０
は、スタートアップ時に電流源２６から少ない電流しか
必要としない。回路２２と２６との間のより複雑な多重
ビット・デコーディング方式は、スタートアップ時間が
指定された最小許容範囲内となるように、発振器４０の
周波数のこのような変化に対して、選択可能でプログラ
ム可能な方法で電流レベルを容易に変更できる。
１は、動作周波数が数桁も変化しうる異なる発振器４０
にいつでも接続できる。一般に、高周波数発振器４０
は、スタートアップ時に電流源２６から少ない電流しか
必要としない。回路２２と２６との間のより複雑な多重
ビット・デコーディング方式は、スタートアップ時間が
指定された最小許容範囲内となるように、発振器４０の
周波数のこのような変化に対して、選択可能でプログラ
ム可能な方法で電流レベルを容易に変更できる。
【００２７】別の実施例では、図１は単一のデバイス２
８に供給される電流（Ｉ）を変更することにより、発振
器増幅器１８の利得を制御する方法を示す。なお、集積
回路の動作中に異なる時間で異なる利得に対処するた
め、デバイス２８のアスペクト比に影響を及ぼすように
他のデバイス内および／または外で変更あるいは切り換
えるために信号５０を利用しつつ、図１の回路１８は電
流源２６が一定の電流を供給するように変更できること
に留意されたい。
８に供給される電流（Ｉ）を変更することにより、発振
器増幅器１８の利得を制御する方法を示す。なお、集積
回路の動作中に異なる時間で異なる利得に対処するた
め、デバイス２８のアスペクト比に影響を及ぼすように
他のデバイス内および／または外で変更あるいは切り換
えるために信号５０を利用しつつ、図１の回路１８は電
流源２６が一定の電流を供給するように変更できること
に留意されたい。
【００２８】本発明について特定の実施例を参照して図
説してきたが、本発明はそれらの例示的な実施例に制限
されないものとする。当業者であれば、発明の精神およ
び範囲から逸脱せずに、修正および変形が可能なことが
理解されよう。従って、本発明は特許請求の範囲内に入
る一切の変形および修正を網羅するものとする。
説してきたが、本発明はそれらの例示的な実施例に制限
されないものとする。当業者であれば、発明の精神およ
び範囲から逸脱せずに、修正および変形が可能なことが
理解されよう。従って、本発明は特許請求の範囲内に入
る一切の変形および修正を網羅するものとする。
【図１】本発明により作製された集積回路（ＩＣ）を示
す回路図である。
す回路図である。
【図２】本発明により図１の集積回路を動作させる方法
を示すフローチャートである。
を示すフローチャートである。
１０ 電気システム １１ 集積回路 １２ クロック生成回路 １４ ＩＣ回路 １６ 外部発振器回路 １８ 発振器増幅器 ２０ 比較器 ２１ 位相同期ループ（ＰＬＬ）回路 ２２ クロック損（ＬＯＣ）検出器回路 ２４ Ｎ分周回路 ２６ 電流源 ２８ 利得デバイス ３０，３２，３４，３６ 端子 ３８ 抵抗器 ４０ 水晶（発振器） ４２，４４ キャパシタ ４６ フィードバック信号 ４８ 方形波基準クロック信号 ５０ 水晶損信号 ５２ 位相同期ループ（ＰＬＬ）フィードバック損信号 ５４ システム・クロック（ＣＬＫ）信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/08 Ｈ０３Ｌ 7/08 Ｇ
Claims (2)
- 【請求項１】 集積回路（１１）を動作させる方法であ
って：集積回路（１１）を設ける段階であって、前記集
積回路（１１）は、発振器信号（ＸＴＡＬおよび／また
はＥＸＴＡＬ）を受けるべく適応された発振器増幅器
（１８）を有する、段階；第１利得（１００）を得るよ
うに前記発振器増幅器（１８）を構成する段階；前記第
１利得に基づいて、基準クロック信号（４８）を生成す
る段階；前記基準クロック信号（４８）が閾値発振器周
波数よりもほぼ下である場合に、前記第１利得（１０
０）を前記発振器増幅器（１８）内で維持する段階；お
よび第１利得（１０４）を得るように前記発振器増幅器
（１８）を再構成する段階；によって構成されることを
特徴とする方法。 - 【請求項２】 クロック出力信号を与えるべく適応され
たクロック生成回路であって：発振器信号（ＸＴＡＬお
よび／またはＥＸＴＡＬ）を受け、かつ基準クロック信
号（４８）を与えるべく適応された発振器増幅器（１
８）であって、前記発振器増幅器（１８）は、第１利得
（１００）を得るべく構成され、前記第１利得（１０
０）は、前記基準クロック信号（４８）の周波数に基づ
いて調整可能である、発振器増幅器（１８）；および前
記基準クロック信号（４８）を受けるべく適応された周
波数検出器（２２）であって、前記周波数検出器は、閾
値周波数を検出し、かつフィードバック信号（４６）を
前記発振器増幅器（１８）に与えるべく適応された、周
波数検出器（２２）；によって構成されることを特徴と
するクロック生成回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/121,700 US6121849A (en) | 1998-07-24 | 1998-07-24 | Oscillator amplifier with frequency based digital multi-discrete-level gain control and method of operation |
| US121700 | 1998-07-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000056853A true JP2000056853A (ja) | 2000-02-25 |
| JP2000056853A5 JP2000056853A5 (ja) | 2006-11-02 |
Family
ID=22398280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11208394A Pending JP2000056853A (ja) | 1998-07-24 | 1999-07-23 | 集積回路を動作させる方法 |
Country Status (2)
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