JP3650186B2 - 半導体装置および比較回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は内部電圧発生回路が設けられた一つの半導体チップを備える半導体装置に関し、特に電源投入時の不安定状態を避けるため、電源投入時に半導体装置の内部回路をリセットあるいは内部電位が安定するまで回路動作を止めておくために用いるパワーオンリセット信号（以下ＰＯＲ信号という。）を発生するリセット信号発生回路を備える半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置は、電源投入時の不安定状態をさせるためＰＯＲ信号を用いて電源投入時に内部回路をリセットあるいは内部電位が安定するまで回路動作を止めておくよう構成される場合がある。
【０００３】
図２５はＰＯＲ信号を発生するためのＰＯＲ信号発生回路を備える従来の半導体装置の構成を示すブロック図である。図２５において、１は半導体チップ、２は半導体チップ１に設けられ半導体チップ１の外部から与えられる外部電圧ExVddを受ける電源端子、３は半導体チップ１内に設けられた内部回路、４は内部回路３に内部電圧intVddを供給するための内部電圧発生回路、５は外部電圧ExVddから内部回路３に与えるＰＯＲ信号を発生するＰＯＲ信号発生回路である。
【０００４】
図２６はＰＯＲ回路の構成を示す回路図である。図２６において、６は外部電圧ExVddが与えられるゲートと外部電圧ExVddが与えられるドレインとソースとを有するＮチャネルＭＯＳトランジスタ、７はトランジスタ６のソースに接続された一方端と接地電位点ＧＮＤに接続された他方端とを有するキャパシタ、８は外部電圧ExVddが与えられるゲートと外部電圧ExVddが与えられるドレインとソースとを有するＮチャネルＭＯＳトランジスタ、９はトランジスタ８のソースに接続されたドレインと接地電位点ＧＮＤに接続されたソースとキャパシタ７の一方端に接続されたゲートとを有するＮチャネルＭＯＳトランジスタ、１０はトランジスタ９のドレインに接続された入力端子とその入力端子に入力された信号の論理を反転して出力する出力端子とを有するインバータ、１１はインバータ１０の出力端子に接続された入力端子とその入力端子に入力された信号の論理を反転して出力する出力端子を有するインバータである。
【０００５】
【発明が解決しようとする課題】
従来のＰＯＲ信号発生回路は以上のように構成されており、ＰＯＲ信号としてパルス信号を出力するが、キャパシタ７の充電時間によってＰＯＲ信号のパルス幅が決定される。しかしながら、従来のＰＯＲ信号発生回路では、外部電源の立ち上がり速度によっては内部電圧発生回路が十分に立ち上がっていないうちにＰＯＲ信号が発生されてしまう場合や外部電圧の変動によりＰＯＲ信号が発生されてしまう場合があるという問題があった。
【０００６】
また、回路構成によっては、タイミングの異なるＰＯＲ信号を設けたほうが良い場合がある。例えば、半導体チップ上に複数の内部電圧発生回路が配置されており、それらの内部電圧の発生タイミングが異なる場合などである。ＤＲＡＭを例に取ると、基板電位Ｖｂｂ、セルプレート電位Ｖｃｐ等の複数の電位が必要である。例えば、外部電圧ExVddを内部で降圧して内部電圧intVddを使用する半導体チップでは、電位の安定を考慮してセルプレート電位Ｖｃｐは、例えば、接地電位ＧＮＤを基準として内部電圧intVddにより発生されることも多い。ところで、セルプレートと基板との間のカップリング容量が大きいため、セルプレート電位Ｖｃｐの立ち上がり時にカップリング容量により基板電位Ｖｂｂの浮き上がりを招くことがある。それを防止するためには、セルプレート電位Ｖｃｐが立ち上がるまで基板電位Ｖｂｂを接地電位ＧＮＤに固定すると良い。
【０００７】
しかし、従来のＰＯＲ信号発生回路は、外部電圧のみにより発生されていたため、異なるタイミング、つまり、内部電圧発生回路のＰＯＲ信号には比較的早いタイミングで立ち上がる信号（あるいは立ち下がる信号）、基板電位Ｖｂｂを設定するために用いる内部電圧発生回路のＰＯＲ信号にはセルプレート電位Ｖｃｐが安定した後に、つまり比較的遅いタイミングで立ち上がる信号（あるいは立ち下がる信号）を発生することが困難であるという問題があった。
【０００８】
この発明は上記の問題点を解消するためになされたもので、外部電圧の変動に左右されることの少ない安定したＰＯＲ信号を発生することを目的としている。また、リセットあるいは回路動作の停止を異なるタイミングで行うことができる半導体装置を得ることを目的としている。
【０００９】
【課題を解決するための手段】
第１の発明に係る半導体装置は、半導体チップ内に設けられた内部回路と、前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路とを備え、前記内部回路は、前記内部電圧を用いて動作する第１の回路部と、前記外部電圧を用いて動作する第２の回路部とを有し、前記第１及び第２の回路部が、共に、前記第１のリセット信号でリセットするあるいは所定の状態になるまで回路動作を止めておくことを特徴とする。
【００１１】
第２の発明に係る半導体装置は、半導体チップ内に設けられた内部回路と、前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路と、前記半導体チップ内に設けられ、前記外部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第２のリセット信号を生成する第２のリセット信号発生回路とを備え、前記内部回路は、前記内部電圧を用いて動作する第１の回路部と、前記外部電圧を用いて動作する第２の回路部とを有し、前記第１の回路部は、前記第１のリセット信号でリセットするあるいは所定の状態になるまで回路動作を止めておかれ、前記第２の回路部は、前記第２のリセット信号でリセットするあるいは所定の状態になるまで回路動作を止めておかれることを特徴とする。
【００１２】
第３の発明に係る半導体装置は、半導体チップ内に設けられた内部回路と、前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路とを備え、前記内部電圧発生回路は、互いに異なる第１及び第２の内部電圧を発生する第１及び第２の内部電圧発生回路を含み、前記第１のリセット信号発生回路は、前記半導体チップ内に設けられ、前記第１の内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第２のリセット信号を生成する第２のリセット信号発生回路と、前記半導体チップ内に設けられ、前記第２の内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第３のリセット信号を生成する第３のリセット信号発生回路とを含み、前記内部回路は、前記第１の内部電圧を用いて動作する第１の回路部と、前記第２の内部電圧を用いて動作する第２の回路部とを有し、前記第１の回路部は、前記第２のリセット信号でリセットされるかあるいは所定の状態になるまで回路動作を止めておかれ、前記第２の回路部は、前記第３のリセット信号でリセットされるかあるいは所定の状態になるまで回路動作を止めておかれることを特徴とする。
【００１３】
第４の発明に係る半導体装置は、半導体チップ内に設けられた内部回路と、前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路とを備え、前記内部電圧発生回路は、互いに異なる第１及び第２の内部電圧を発生する第１及び第２の内部電圧発生回路を含み、前記第１のリセット信号発生回路は、前記第１の内部電圧に応じて前記第１のリセット信号を発生させ、前記内部回路は、前記第１の内部電圧を用いて動作する第１の回路部と、前記第２の内部電圧を用いて動作する第２の回路部とを有し、前記第１及び第２の回路部は、共に、前記第１のリセット信号でリセットされるかあるいは所定の状態になるまで回路動作を止めておかれることを特徴とする。
【００１４】
第５の発明に係る半導体装置は、第１ないし第４の発明のいずれかの半導体装置において、前記半導体チップ内に設けられ、前記外部電圧に応じて内部電源用リセット信号を生成する内部電源用リセット信号発生回路をさらに備え、前記内部電圧発生回路が前記内部電源用リセット信号でリセットされるあるいは所定の状態になるまで回路動作を止めておかれることを特徴とする。
【００１５】
第６の発明に係る半導体装置は、半導体チップ内に設けられた内部回路と、前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路と、前記半導体チップ内に設けられ、前記内部電圧発生回路から与えられる内部電圧から内部回路内で用いる下位内部電圧を発生する下位内部電圧発生回路と、前記半導体チップ内に設けられ、前記下位内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための下位リセット信号を発生する下位リセット信号発生回路とを備えて構成される。
【００１６】
第７の発明に係る半導体装置は、第１ないし第６の発明のいずれかの半導体装置において、前記第１のリセット信号発生回路は、前記内部電圧とともに、前記外部電圧に応じて前記第１のリセット信号を発生することを特徴とする。
【００１７】
第８の発明に係る半導体装置は、第１ないし第６の発明のいずれかの半導体装置において、前記内部電圧発生回路は、互いに異なる第１及び第２の内部電圧を発生する第１及び第２の内部電圧発生回路を含み、前記第１のリセット信号発生回路は、前記第１及び第２の内部電圧に応じた前縁部及び後縁部を有するパルス状の前記第１のリセット信号を発生することを特徴とする。
【００１８】
第９の発明に係る半導体装置は、第１ないし第８の発明のいずれかの半導体装置において、前記第１のリセット信号発生回路は、前記内部電圧発生回路内部の所定の２点のノードの電圧を比較する比較手段と、前記比較手段における比較結果に基づいて前記第１のリセット信号を生成するリセット信号生成手段とを備えて構成される。
【００１９】
第１０の発明に係る半導体装置は、第１ないし第９の発明のいずれかの半導体装置において、前記第１のリセット信号発生回路は、前記内部電圧発生回路内部で発生される基準電圧あるいは前記内部電圧発生回路が用いている基準電圧を発生するのと同じ構成の回路から出力される電圧に基づいて、前記第１のリセット信号を生成することを特徴とする。
【００２０】
第１１の発明に係る半導体装置は、第９の発明の半導体装置において、前記比較手段は、第１の電源電位点に接続された一方電流電極、第１の入力端子に接続された制御電極、及び他方電流電極を持つ第１導電型の第１のトランジスタと、前記第１の入力端子に接続された制御電極、前記第１のトランジスタの前記他方電流電極に接続された一方電流電極、及び他方電流電極を持つ第１導電型の第２のトランジスタと、前記第１のトランジスタの前記他方電流電極に接続された一方電流電極、第２の入力端子に接続された制御電極、及び他方電流電極を持つ第１導電型の第３のトランジスタと、第２の電源電位点に接続された一方電流電極、制御電極、及び前記第１のトランジスタの前記他方電流電極に接続された他方電流電極を持つ第２導電型の第４のトランジスタと、前記第２の電源電位点に接続された一方電流電極、前記第４のトランジスタの前記他方電流電極に接続された制御電極、及び前記第２のトランジスタの前記他方電流電極に接続された他方電流電極を持つ第２導電型の第５のトランジスタと、前記第４のトランジスタの前記制御電極に接続された一方電流電極、前記第５のトランジスタの前記制御電極に接続された他方電流電極、及び制御電極を持つ第２導電型の第６のトランジスタと、前記第４のトランジスタの前記制御電極に接続された一方電流電極、前記第３のトランジスタの前記他方電流電極に接続された他方電流電極、及び制御電極を持つ第２導電型の第７のトランジスタと、前記第３のトランジスタの前記他方電流電極に接続された入力端子、及び出力端子を持つ第１のインバータと、前記第１のインバータの前記出力端子に接続された入力端子、及び前記第６のトランジスタの前記制御電極に接続された出力端子を持つ第２のインバータと、前記第２のインバータの出力端子に接続された入力端子、及び前記第７のトランジスタの前記制御電極に接続された出力端子を持つ第３のインバータとを備え、前記第２のインバータの出力端子から比較結果を出力することを特徴とする。
【００２１】
第１２の発明に係る比較回路は、第１の電源電位点に接続された一方電流電極、第１の入力端子に接続された制御電極、及び他方電流電極を持つ第１導電型の第１のトランジスタと、前記第１の入力端子に接続された制御電極、前記第１のトランジスタの前記他方電流電極に接続された一方電流電極、及び他方電流電極を持つ第１導電型の第２のトランジスタと、前記第１のトランジスタの前記他方電流電極に接続された一方電流電極、第２の入力端子に接続された制御電極、及び他方電流電極を持つ第１導電型の第３のトランジスタと、第２の電源電位点に接続された一方電流電極、制御電極、及び前記第１のトランジスタの前記他方電流電極に接続された他方電流電極を持つ第２導電型の第４のトランジスタと、前記第２の電源電位点に接続された一方電流電極、前記第４のトランジスタの前記他方電流電極に接続された制御電極、及び前記第２のトランジスタの前記他方電流電極に接続された他方電流電極を持つ第２導電型の第５のトランジスタと、前記第４のトランジスタの前記制御電極に接続された一方電流電極、前記第５のトランジスタの前記制御電極に接続された他方電流電極、及び制御電極を持つ第２導電型の第６のトランジスタと、前記第４のトランジスタの前記制御電極に接続された一方電流電極、前記第３のトランジスタの前記他方電流電極に接続された他方電流電極、及び制御電極を持つ第２導電型の第７のトランジスタと、前記第３のトランジスタの前記他方電流電極に接続された入力端子、及び出力端子を持つ第１のインバータと、前記第１のインバータの前記出力端子に接続された入力端子、及び前記第６のトランジスタの前記制御電極に接続された出力端子を持つ第２のインバータと、前記第２のインバータの出力端子に接続された入力端子、及び前記第７のトランジスタの前記制御電極に接続された出力端子とを持つ第３のインバータとを備え、前記第２のインバータの出力端子から比較結果を出力することを特徴とする。
【００２２】
【発明の実施の形態】
（実施の形態１）
図１はこの発明の実施の形態１による半導体装置の構成を示すブロック図である。図１において、１は半導体チップ、２は半導体チップ１に設けられ半導体チップ１の外部から与えられる外部電圧ExVddを受ける電源端子、３は半導体チップ１内に設けられた内部回路、４は内部回路３に内部電圧intVddを供給するための内部電圧発生回路、１２は内部電圧intVddに基づいて内部回路３に与えるＰＯＲ信号を発生するＰＯＲ信号発生回路である。
内部電圧intVddに基づいてＰＯＲ信号を発生しいてるため、内部電圧intVddが安定してからＰＯＲ信号を発生でき、また、外部電圧ExVddの変動によるＰＯＲ回路の誤動作も削減できる。
なお、内部電圧intVddに基づいてＰＯＲ信号を発生する方法として、ＰＯＲ信号発生回路を内部電圧intVddで動作させる方法と、内部電圧intVddの変化を検知する方法とがあるが、それらの方法を実現するための構成について以下に説明する。
【００２３】
図１１は、図１に示したＰＯＲ信号発生回路１２の構成を示す回路図である。図１１において、６Ａは内部電圧intVddが与えられるゲートと内部電圧intVddが与えられるドレインとソースとを有するＮチャネルＭＯＳトランジスタ、７はトランジスタ６Ａのソースに接続された一方端と接地電位点ＧＮＤに接続された他方端とを有するキャパシタ、８Ａは内部電圧intVddが与えられるゲートと内部電圧intVddが与えられるドレインとソースとを有するＮチャネルＭＯＳトランジスタ、９はトランジスタ８Ａのソースに接続されたドレインと接地電位点ＧＮＤに接続されたソースとキャパシタ７の一方端に接続されたゲートとを有するＮチャネルＭＯＳトランジスタ、１０Ａはトランジスタ９のドレインに接続された入力端子とその入力端子に入力された信号の論理を反転して出力する出力端子とを有するインバータ、１１Ａはインバータ１０の出力端子に接続された入力端子とその入力端子に入力された信号の論理を反転して出力するための出力端子を有するインバータである。インバータ１０Ａ，１１Ａは内部電圧intVddの供給を受けて動作する。
【００２４】
図１２は、図２５に示したＰＯＲ信号発生回路５と図１１に示したＰＯＲ信号発生回路１２の動作の違いを示す波形図である。図１２より、外部電圧ExVddが内部電圧intVddに比べて高く、また、当然ではあるが、外部電圧ExVddは電源が投入された原点から立ち上がっており、内部電圧intVddよりも立ち上がりが早いことがわかる。外部電圧ExVddによって動作していた図２５に示す従来のＰＯＲ信号発生回路５は、図１２に示すようにコンデンサ７の設定によってはＰＯＲ信号発生回路５の出力するＰＯＲ信号（図１２にはExVdd系ＰＯＲと記されている。）は内部電圧intVddよりも立ち上がりが早くなることがある。それに対して、内部電圧intVddを受けて動作するＰＯＲ信号発生回路１２が出力するＰＯＲ信号（図１２にはintVdd系ＰＯＲと記されている。）は常に内部電圧intVddより遅く立ち上がる。そのため、内部電圧発生回路４が不安定な状態で内部回路３に対してリセットがなされることがなく、容易に、または動作が開始されることがなく、内部電圧intVddが安定した状態でＰＯＲ信号を発生することができる。また、ＰＯＲ信号発生回路１２は、内部電圧intVddによって動作しているため、外部電圧ExVdd が変動しても内部電圧intVddが安定であればＰＯＲ信号が発生されることはなく、誤動作を防止することができる。
【００２５】
次に、ＰＯＲ信号発生回路１２の第２の形態を図１４及び図１５を用いて説明する。図１４に示したＰＯＲ信号発生回路は、コンデンサの時定数でＰＯＲ信号の発生タイミングをとるのではなく、内部電圧発生回路あるいはＰＯＲ信号発生回路の内部に基準電圧発生回路を設け、基準電圧が発生されたことを検知してＰＯＲ信号を発生する回路である。
図１４において、３０は外部電圧ExVddを受けて基準電圧を発生する基準電圧発生回路、３１は基準電圧発生回路３０に接続され基準電圧が発生されたことを受けて信号を出力するドライバ、３２はドライバ３１の出力からＰＯＲ信号を発生する信号発生部になる。
基準電圧発生回路３０は、接地電位点ＧＮＤに接続された一方端及び他方端を持つ抵抗３３と、抵抗３３の他方端に接続されたソース、ゲート、及びドレインを持つＮチャネルＭＯＳトランジスタ３４と、外部電圧Ｖｄｄが与えられるソース、ＮチャネルＭＯＳトランジスタ３４のドレインに接続されたドレイン及びＮチャネルＭＯＳトランジスタ３４のドレインに接続されたゲートを持つＰチャネルＭＯＳトランジスタ３５と、ＮチャネルＭＯＳトランジスタ３４のゲートに接続されたゲート、接地電位点ＧＮＤが与えられるソース、及びＮチャネルＭＯＳトランジスタ３４のゲートに接続されたドレインを持つＮチャネルＭＯＳトランジスタ３６と、ＮチャネルＭＯＳトランジスタ３６のドレインに接続されたドレイン、ＰチャネルＭＯＳトランジスタ３５のゲートに接続されたゲート及び外部電圧ExVddが与えられるソースを持つＰチャネルＭＯＳトランジスタ３７とを備えて構成されている。
【００２６】
ドライバ３１は、外部電圧ExVddが与えられるソース、ＰチャネルＭＯＳトランジスタ３５のゲートに接続されたゲート及びノードＢに接続されたドレインを持つＰチャネルＭＯＳトランジスタ３８と、接地電位点ＧＮＤに接続された一方端及びノードＢに接続された他方端を持つ抵抗３９とで構成されている。
【００２７】
信号発生部３２は、接地電位点ＧＮＤに接続されたソース、ノードＢに接続されたゲート、及びドレインを持つＮチャネルＭＯＳトランジスタ４０と、接地電位点ＧＮＤに接続されたソース、ゲート、及びノードＣに接続されたドレインを持つＮチャネルＭＯＳトランジスタ４１と、ＮチャネルＭＯＳトランジスタ４０のゲートに接続された入力端子及びＮチャネルＭＯＳトランジスタ４１のゲートに接続された出力端子を持ち信号を遅延させるためのインバータ４２と、外部電圧ExVddが与えられるソース、ＮチャネルＭＯＳトランジスタ４０のドレインに接続されたドレイン及びノードＣに接続されたゲートを持つＰチャネルＭＯＳトランジスタ４３と、ノードＣに接続されたドレイン、ＰチャネルＭＯＳトランジスタ４３のドレインに接続されたゲート、及び外部電圧ExVddが与えられるソースを持つＰチャネルＭＯＳトランジスタ４４と、ノードＣに接続された入力端子及びその入力端子に入力された信号を反転して出力する出力端子を有するインバータ４５で構成されている。
【００２８】
次に、図１４に示したＰＯＲ信号発生回路の動作について図１５を用いて説明する。外部電圧ExVddが上昇してＰチャネルＭＯＳトランジスタ３５とＰチャネルＭＯＳトランジスタ３７の閾値を越えると、基準電圧発生回路３０に電流が流れはじめる。基準電圧発生回路３０に電流が流れるとノードＡ１の電圧が上昇し、やがて、外部電圧ExVddが上昇してノードＡ１の電圧よりもＰチャネルＭＯＳトランジスタの閾値分高くなると、ノードＢの電圧が上昇しはじめる。そして、ノードＢの電圧が次段のインバータ４２の閾値を越えるとＰＯＲ信号が発生される。ここで、基準電圧発生回路３０を内部電圧発生回路４に用いているものと同じ構成、または内部電圧発生回路４に用いているものを使用することにより、半導体チップ１内部の電源電位が安定した後にＰＯＲ信号を発生することができる。
【００２９】
次に、ＰＯＲ信号発生回路１２の第３の形態について図１６乃至図１９を用いて説明する。図１６は、ＰＯＲ信号発生回路の構成を示すブロック図である。図１６において、６０は基準電圧発生回路３０の所定のノードの電圧とドライバ３１の出力電圧とを比較する比較回路、７０は比較回路６０の出力のタイミングに応じてパルス信号を生成出力するパルスジェネレータである。
【００３０】
比較回路６０は、図１８に示すように、ノードＢに接続されたゲート、接地電位点ＧＮＤに接続されたソース、及びドレインを持つＮチャネルＭＯＳトランジスタ６１と、ノードＡ２に接続されたゲート、接地電位点ＧＮＤに接続されたソース、及びドレインを持つＮチャネルＭＯＳトランジスタ６２と、ＮチャネルＭＯＳトランジスタ６１のドレインに接続されたドレイン、ＮチャネルＭＯＳトランジスタ６１のドレインに接続されたゲート、及び外部電圧ExVddが与えられるソースを持つＰチャネルＭＯＳトランジスタ６３と、ＮチャネルＭＯＳトランジスタ６２のドレインに接続されたドレイン、ＰチャネルＭＯＳトランジスタ６３のゲートに接続されたゲート、及び外部電圧ExVddが与えられるソースを持つＰチャネルＭＯＳトランジスタ６４と、ＰチャネルＭＯＳトランジスタ６４のドレインに接続された入力端子及びその入力端子で受けた信号を反転して出力する出力端子を持つインバータ６５と、インバータ６５の出力端子に接続された入力端子及びその入力端子で受けた信号を反転して出力する出力端子を持つインバータ６６とで構成されている。
【００３１】
また、パルスジェネレータ７０は、図１９に示すように、インバータ６６の出力を受ける入力端子及びその入力端子で受けた信号を反転して出力するための出力端子を持つインバータ７１と、インバータ７１の出力端子に接続された入力端子及びその入力端子で受けた信号を反転して出力するための出力端子を持つインバータ７２と、インバータ７２の出力端子に接続された入力端子及びその入力端子で受けた信号を反転して出力するための出力端子を持つインバータ７３と、ノードＣに接続された一方の入力端子、インバータ７３に接続された他方の入力端子並びにそれら一方及び他方の入力端子で受けた信号の論理積を出力する出力端子を持つＮＡＮＤゲート７４とで構成されている。
【００３２】
次に、図１７を用いて図１６に示したＰＯＲ信号発生回路の動作について説明する。ノードＡ２及びノードＢの電圧を比較する比較回路６０は、ノードＢの電圧がノードＡ２の電圧より高くなった時点で、ハイレベルを出力する。図１８の回路では、ノードＢの電圧がノードＡ２の電圧より高くなると、ＮチャネルＭＯＳトランジスタ６２よりＮチャネルＭＯＳトランジスタ６１が強くオンするため、ＰチャネルＭＯＳトランジスタ６３とＰチャネルＭＯＳトランジスタ６４で構成されたカレントミラー回路により、インバータ６５の入力端子に電流が流れ込み、インバータ６５の出力端子の電圧はローレベルになる。そのため、インバータ６６の出力端子の電圧はハイレベルになる。
【００３３】
そして、比較回路６０がハイレベルを出力すると、パルスジェネレータ７０はパルス信号を発生する。図１９の回路では、まず、比較回路６０の出力がローレベルの間は、一方の入力端子がローレベルであるため、インバータ７３に接続されている他方の入力端子はハイレベルになっているが、ＮＡＮＤゲート７４はローレベルを出力する。比較回路６０の出力がローレベルからハイレベルに変化すると、ＮＡＮＤゲート７４の一方の入力端子がハイレベルになるのに比べて、ＮＡＮＤゲート７４の他方の入力端子がローレベルになるのがインバータ７１〜７３を伝達する分だけ遅れるので、その遅延時間に相当するパルス幅を持ったパルス信号が出力される。
【００３４】
次に、ＰＯＲ信号発生回路１２の第４の形態について図２０及び図２１を用いて説明する。図２０は、図１６に示した比較回路６０の他の形態を示す回路図である。図１６において、８１は接地電位点ＧＮＤに接続されたソース、ノードＢに接続されたゲート、及びドレインを持つＮチャネルＭＯＳトランジスタ、８２はＮチャネルＭＯＳトランジスタ８１のドレインに接続されたソース、ノードＢに接続されたゲート、及びノードＥに接続されたドレインを持つＮチャネルＭＯＳトランジスタ、８３はＮチャネルＭＯＳトランジスタ８１のドレインに接続されたソース、ノードＡ２に接続されたゲート、及びノードＤに接続されたドレインを持つＮチャネルＭＯＳトランジスタ、８４はノードＥに接続されたドレイン、外部電圧ExVddが与えられるソース、及びノードＧに接続されたゲートを持つＰチャネルＭＯＳトランジスタ、８５はノードＤに接続されたドレイン、外部電圧ExVddが与えられるソース、及びノードＥに接続されたゲートを持つＰチャネルＭＯＳトランジスタ、８６はノードＧに接続された一方電流電極、ＰチャネルＭＯＳトランジスタ８５のゲートに接続された他方電流電極、及びゲートを持つトランスファゲート、８７はノードＤに接続された一方電流電極、ノードＧに接続された他方電流電極、及びゲートを持つトランスファゲート、８８はノードＤに接続された入力端子及びノードＤの信号を反転して出力する出力端子を持つインバータ、８９はインバータ８８の出力端子に接続された入力端子、及びトランスファゲート８６のゲートに接続された出力端子を持つインバータ、９０はインバータ８９の出力端子に接続された入力端子、及びトランスファゲート８７のゲートに接続された出力端子を持つインバータである。
【００３５】
次に、図２０に示した比較回路の動作を図２１を用いて説明する。まず、インバータ８９の出力端子はローレベルにあるため、トランスファゲート８６はオン状態にある。また、ノードＤもローレベルにあるため、トランスファゲート８７がオン状態である。そして、ノードＤ，Ｅ，Ｇは電源投入直後は、接地電位（０Ｖ電位）にある。そのため、ＰチャネルＭＯＳトランジスタ８４，８５がオンしている。
外部電圧ExVddが上昇すると、ＰチャネルＭＯＳトランジスタ８４，８５がオンしているため、ノードＤ，Ｅの電圧が上昇するが、ＰチャネルＭＯＳトランジスタ８４，ＰチャネルＭＯＳトランジスタ８５の閾値電圧を越えると、ＰチャネルＭＯＳトランジスタ８４，８５がオフするため、ノードＤ，Ｅの上昇はほぼ止まる。ノードＤがハイレベルにはならないため、ノードＣはローレベルでノードＦはハイレベルとなり、ノードＣは接地電位にあるが、ノードＦは外部電圧ExVddとともに上昇する。
そして、ノードＢの電圧が上昇してノードＡ２の電圧より高くなると、ノードＤの電圧は上昇し、ノードＥの電圧が下降する。ノードＤの電圧が上昇してインバータ８８の閾値電圧を越えると、インバータ８８はローレベルを出力するため、インバータ８９の出力がハイレベルとなり、トランスファゲート８６がオフするとともに、インバータ９０の出力がローレベルとなるためトランスファゲート８７がオンする。それにより、ＰチャネルＭＯＳトランジスタ８４がオフしてＰチャネルＭＯＳトランジスタ８５がオンする。しかし、ＮチャネルＭＯＳトランジスタ８３のゲート電圧が低いため流れる電流は、少なくて済む。そのため、貫通電流が削減される。
【００３６】
なお、上記の各ＰＯＲ信号発生回路は、実施の形態２〜１０に用いられているＰＯＲ信号発生回路に適用できる。
【００３７】
（実施の形態２）
図２はこの発明の実施の形態２による半導体装置の構成を示すブロック図である。図２において、５は外部電圧ExVddから内部回路３に与えるＰＯＲ信号を発生するＰＯＲ信号発生回路であり、その他図１と同一符号のものは図１の同一符号部分に相当する部分を示す。また、内部回路３は、内部電圧intVddを受けて動作する第１の回路部３ａと、外部電圧ExVddを受けて動作する第２の回路部３ｃとを備えて構成される。例えば、第１の回路部３ａはＰＯＲ信号発生回路１２でリセットまたは動作の起動が遅延させられ、第２の回路部３ｃはＰＯＲ信号発生回路５でリセットまたは動作の起動が遅延させられる。
第１の回路部３ａ及び第２の回路部３ｃがそれぞれ異なるＰＯＲ信号発生回路５，１２のＰＯＲ信号で制御されているため、それぞれが安定する適切なタイミングで起動することができる。
【００３８】
（実施の形態３）
図３はこの発明の実施の形態３による半導体装置の構成を示すブロック図である。図３において、図２と同一符号の部分は図２の同一符号部分に相当する部分を示す。図３に示した半導体装置と図２に示した半導体装置との違いは、図２の半導体装置の第２の回路部３ｃがＰＯＲ信号発生回路５のＰＯＲ信号を受けるのに対して、図３に示した半導体装置の第２の回路部３ｂがＰＯＲ信号発生回路１２のＰＯＲ信号を受けている点にある。第２の回路部３ｂが単に外部電圧ExVddが安定してから、あるいは単に内部電圧intVddが安定してから第２の回路部３ｂの動作が始まればよいのであれば、ＰＯＲ信号発生回路１２で内部回路３及び第２の回路部３ｂにＰＯＲ信号を与えることで、図２に示したＰＯＲ信号発生回路５を一つ省略することができる。
【００３９】
（実施の形態４）
図４はこの発明の実施の形態４による半導体装置の構成を示すブロック図である。図４において、４Ａは内部回路３に第１の内部電圧intVdd１を供給するための第１の内部電圧発生回路、４Ｂは内部回路３に第２の内部電圧intVdd２を供給するための第２の内部電圧発生回路、１２Ａは第１の内部電圧発生回路４Ａの第１の内部電圧intVdd１に応じて第１のＰＯＲ信号を発生する第１のＰＯＲ信号発生回路、１２Ｂは第２の内部電圧発生回路４Ｂの第２の内部電圧intVdd２に応じて第２のＰＯＲ信号を発生する第２のＰＯＲ信号発生回路であり、その他図１と同一符号の部分は図１の同一符号部分に相当する部分である。図４に示した半導体装置が図１の半導体装置と異なる点は、内部回路３が異なる内部電圧intVdd１，intVdd２に応じて動作する第１の回路部３ａ，第４の回路部３ｄを備えている点である。複数の内部電圧発生回路４Ａ，４Ｂがある場合には、それぞれの内部電圧発生回路に応じたＰＯＲ信号をそれぞれの内部電圧intVdd１，intVdd２が供給される第１の回路部３ａ，第４の回路部３ｄに与えることで、より的確なパワーオンリセットを行うことができる。
【００４０】
（実施の形態５）
図５はこの発明の実施の形態５による半導体装置の構成を示すブロック図である。図５において、図４と同一符号の部分は図４の同一符号部分に相当する部分である。図５に示した半導体装置が図４の半導体装置と異なる点は、内部回路３に外部電圧ExVddで動作する第５の回路部３ｅ，第６の回路部３ｆが設けられている点である。第５の回路部３ｅは第１のＰＯＲ信号発生回路１２ＡのＰＯＲ信号でリセットされ、第６の回路部３ｆは第２のＰＯＲ信号発生回路１２ＢのＰＯＲ信号でリセットされるように構成されている。同じ外部電圧ExVddで動作する回路部を異なるタイミングでリセットでき、適切なパワーオンリセットが行い易くなる。
【００４１】
（実施の形態６）
図６はこの発明の実施の形態６による半導体装置の構成を示すブロック図である。図６において、図４と同一符号の部分は図４の同一符号部分に相当する部分である。図６に示した半導体装置が図４の半導体装置と異なる点は、第２の内部電圧発生回路４Ｂから内部電圧intVddの供給を受ける第７の回路部３ｇが第１のＰＯＲ信号発生回路１２Ａでリセットされることにある。図６に示すように、第７の回路部３ｇが第１の内部電圧発生回路４Ａの出力が安定してから動作すればよいものであれば、第２のＰＯＲ信号発生回路１２Ｂを省いて、第１のＰＯＲ信号発生回路１２Ａでリセットを行うこともできる。
【００４２】
（実施の形態７）
図７はこの発明の実施の形態７による半導体装置の構成を示すブロック図である。図７において、５は外部電圧ExVddから内部回路３に与えるＰＯＲ信号を発生するＰＯＲ信号発生回路、４ＣはＰＯＲ信号発生回路５が出力するＰＯＲ信号によってリセットされる内部電圧発生回路であり、その他図１と同一符号のものは図１の同一符号部分に相当する部分を示す。
【００４３】
ＤＲＡＭにおいて、基板電位Ｖｂｂ、セルプレート電位Ｖｃｐ等の複数の電位が必要であるが、例えば、外部電圧ExVddを内部で降圧して内部電圧intVddを使用する半導体チップでは、接地電位ＧＮＤを基準として内部電圧intVddにより発生されるセルプレート電位Ｖｃｐを与える内部電圧発生回路４ＣをＰＯＲ信号発生回路５によってリセットし、ＰＯＲ信号発生回路１２が出力するＰＯＲ信号によりセルプレート電位Ｖｃｐが立ち上がるまで基板電位Ｖｂｂを接地電位ＧＮＤに固定すると基板電位Ｖｂｂの浮き上がりを防止することができる。例えば、ＧＮＤ電位への固定は図１３に示すように、内部電圧intVdd系のＰＯＲ信号をゲートで受けるトランジスタ２２で、基板電位Ｖｂｂを供給するラインと接地電位ＧＮＤを供給するラインとを接続しても良いし、基板電位Ｖｂｂを与える回路自体の動作を制御しても良い。
このように、異なるタイミングの複数のＰＯＲ信号を確実に発生することができ、適切なパワーオンリセットが可能となる。
【００４４】
（実施の形態８）
図８はこの発明の実施の形態８による半導体装置の構成を示すブロック図である。図８において、４ＣはＰＯＲ信号発生回路５によりパワーオンリセットがなされる内部電圧発生回路であり、その他の図２と同一符号の部分は図２の同一符号部分に相当する部分である。図８に示した半導体装置と図２の半導体装置の違いは、内部電圧発生回路４と内部電圧発生回路４Ｃの違いであり、その効果は実施の形態７と同様である。
【００４５】
（実施の形態９）
図９はこの発明の実施の形態９による半導体装置の構成を示すブロック図である。図９において、４ＣはＰＯＲ信号発生回路５によりパワーオンリセットがなされる内部電圧発生回路であり、その他の図３と同一符号の部分は図３の同一符号部分に相当する部分である。図９に示した半導体装置と図３の半導体装置の違いは、内部電圧発生回路４と内部電圧発生回路４Ｃの違いであり、その効果は実施の形態７と同様である。
【００４６】
（実施の形態１０）
図１０はこの発明の実施の形態１０による半導体装置の構成を示すブロック図である。図１０において、１３は第１の内部電圧発生回路４から内部電圧intVddの供給を受けＰＯＲ信号発生回路１２によりパワーオンリセットがなされる第２の内部電圧発生回路、１４は第１の内部電圧発生回路４から内部電圧intVddの供給を受けＰＯＲ信号発生回路１２によりパワーオンリセットがなされる第３の内部電圧発生回路、１５は第２の内部電圧発生回路１３の内部電圧intVdd２を受けてＰＯＲ信号を発生するＰＯＲ信号発生回路、１６は第３の内部電圧発生回路１４の内部電圧intVdd３を受けてＰＯＲ信号を発生するＰＯＲ信号発生回路、３ｈは第２の内部電圧発生回路１３から第２の内部電圧intVdd２を受けるとともにＰＯＲ信号発生回路１５からＰＯＲ信号を受ける第８の回路部、３ｉは第３の内部電圧発生回路１４から第３の内部電圧intVdd３を受けるとともにＰＯＲ信号発生回路１６からＰＯＲ信号を受ける第９の回路部である。
【００４７】
第２の内部電圧発生回路１３及び第３の内部電圧発生回路１４は、第１の内部電圧発生回路４が出力する内部電圧に基づいてＰＯＲ信号を出力するＰＯＲ信号発生回路１２によってパワーオンリセットされるため、外部電圧ExVddの変動に影響されず、安定した動作が得られる。
また、内部回路３の第８の回路部３ｈ及び第９の回路部３ｉは、その第２及び第３の内部電圧発生回路１３，１４が出力する内部電圧に応じて発生されるため、外部電圧の影響はほとんど受けず、また、第１の内部電圧発生回路４が出力する内部電圧が安定してから、パワーオンリセットがなされるため、誤動作が抑制される。
【００４８】
（実施の形態１１）
図２２は、この発明の実施の形態１１による半導体装置の構成を示すブロック図である。図２２において、２０は内部電圧発生回路４が出力する内部電圧intVddと外部電圧ExVddに応じてＰＯＲ信号を生成するＰＯＲ信号発生回路であり、その他図１と同一符号部分は、図１の同一符号部分に相当する部分である。ＰＯＲ信号発生回路２０は外部電圧ExVddに応じて立ち上がりのタイミングを決定し、内部電圧intVddに応じて立ち下がりの時間を決定することにより、パルス信号を発生する。
【００４９】
図２２のＰＯＲ信号発生回路２０の構成の一例を図２４に示す。図２４において、６は外部電圧ExVddが与えられるゲートと外部電圧ExVddが与えられるドレインとソースとを有するＮチャネルＭＯＳトランジスタ、７はトランジスタ６のソースに接続された一方端と接地電位点ＧＮＤに接続された他方端とを有するキャパシタ、８Ｂは内部電圧intVddが与えられるゲートと内部電圧intVddが与えられるドレインとソースとを有するＮチャネルＭＯＳトランジスタ、９はトランジスタ８Ｂのソースに接続されたドレインと接地電位点ＧＮＤに接続されたソースとキャパシタ７の一方端に接続されたゲートとを有するＮチャネルＭＯＳトランジスタ、１０はトランジスタ９のドレインに接続された入力端子とその入力端子に入力された信号の論理を反転して出力する出力端子とを有するインバータ、１１はインバータ１０の出力端子に接続された入力端子とその入力端子に入力された信号の論理を反転して出力する出力端子とを有するインバータである。インバータ１０，１１も外部電圧ExVddの供給を受けて動作する。
【００５０】
外部電圧ExVddが上昇するのにともなってＮチャネルＭＯＳトランジスタ６を通してキャパシタ７に電荷が蓄積される。従って、図１２に示すExVdd系ＰＯＲの立ち上がりとほぼ同じタイミングで立ち上がる。そして、ＮチャネルＭＯＳトランジスタ８Ｂを通してＮチャネルＭＯＳトランジスタ９に供給される電流が増加してインバータ１０の閾値を越えると、インバータ１０の出力が反転してインバータ１１の出力はローレベルになる。このＰＯＲ信号の立ち下がりのタイミングは、図１２に示すintVdd系ＰＯＲの立ち下がりとほぼ同じである。
このように、立ち上がりのタイミングと、立ち下がりのタイミングを異なる電源電圧の変化を基にすることで、ＰＯＲ信号の種類が増加し、複数の電源電圧で動作する内部回路に対応したＰＯＲ信号が得られやすくなる。
【００５１】
（実施の形態１２）
図２３は、この発明の実施の形態１２による半導体装置の構成を示すブロック図である。図２３において、２１は内部電圧発生回路４が出力する内部電圧intVddと外部電圧ExVddに応じてＰＯＲ信号を生成するＰＯＲ信号発生回路であり、その他図４と同一符号部分は、図４の同一符号部分に相当する部分である。図２３に示すＰＯＲ信号発生回路２１では、第１の内部電圧発生回路４Ａと第２の内部電圧発生回路４Ｂが供給する内部電圧を基にＰＯＲ信号の立ち上がりのタイミングと立ち下がりのタイミングを決めるものであり、その効果は実施の形態１１と同様である。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置の構成を示すブロック図である。
【図２】 この発明の実施の形態２による半導体装置の構成を示すブロック図である。
【図３】 この発明の実施の形態３による半導体装置の構成を示すブロック図である。
【図４】 この発明の実施の形態４による半導体装置の構成を示すブロック図である。
【図５】 この発明の実施の形態５による半導体装置の構成を示すブロック図である。
【図６】 この発明の実施の形態６による半導体装置の構成を示すブロック図である。
【図７】 この発明の実施の形態７による半導体装置の構成を示すブロック図である。
【図８】 この発明の実施の形態８による半導体装置の構成を示すブロック図である。
【図９】 この発明の実施の形態９による半導体装置の構成を示すブロック図である。
【図１０】 この発明の実施の形態１０による半導体装置の構成を示すブロック図である。
【図１１】 ＰＯＲ信号発生回路の構成の第１の態様を示す回路図である。
【図１２】 図１１に示した回路の動作を示す波形図である。
【図１３】 基板電位Ｖｂｂを接地電位ＧＮＤに構成するための手段を示す回路図である。
【図１４】 ＰＯＲ信号発生回路の構成の第２の態様を示す回路図である。
【図１５】 図１４に示した回路の動作を示す波形図である。
【図１６】 ＰＯＲ信号発生回路の構成の第３の態様を示す回路図である。
【図１７】 図１６に示した回路の動作を示す波形図である。
【図１８】 比較回路の構成を示す回路図である。
【図１９】 パルスジェネレータの構成を示す回路図である。
【図２０】 比較回路の構成の他の態様を示す回路図である。
【図２１】 図２０に示した回路の動作を示す波形図である。
【図２２】 この発明の実施の形態１１による半導体装置の構成を示すブロック図である。
【図２３】 この発明の実施の形態１２による半導体装置の構成を示すブロック図である。
【図２４】 図２２のＰＯＲ信号発生回路の構成を示す回路図である。
【図２５】 従来の半導体装置の構成を示すブロック図である。
【図２６】 従来のＰＯＲ信号発生回路の構成を示す回路図である。
【符号の説明】
１ 半導体チップ、２ 電源端子、３ 内部回路、４，４Ａ〜４Ｃ，１３，１４ 内部電圧発生回路、５，１２，１２Ａ，１２Ｂ，１５，１６，２０，２１ ＰＯＲ信号発生回路。
【発明の属する技術分野】
この発明は内部電圧発生回路が設けられた一つの半導体チップを備える半導体装置に関し、特に電源投入時の不安定状態を避けるため、電源投入時に半導体装置の内部回路をリセットあるいは内部電位が安定するまで回路動作を止めておくために用いるパワーオンリセット信号（以下ＰＯＲ信号という。）を発生するリセット信号発生回路を備える半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置は、電源投入時の不安定状態をさせるためＰＯＲ信号を用いて電源投入時に内部回路をリセットあるいは内部電位が安定するまで回路動作を止めておくよう構成される場合がある。
【０００３】
図２５はＰＯＲ信号を発生するためのＰＯＲ信号発生回路を備える従来の半導体装置の構成を示すブロック図である。図２５において、１は半導体チップ、２は半導体チップ１に設けられ半導体チップ１の外部から与えられる外部電圧ExVddを受ける電源端子、３は半導体チップ１内に設けられた内部回路、４は内部回路３に内部電圧intVddを供給するための内部電圧発生回路、５は外部電圧ExVddから内部回路３に与えるＰＯＲ信号を発生するＰＯＲ信号発生回路である。
【０００４】
図２６はＰＯＲ回路の構成を示す回路図である。図２６において、６は外部電圧ExVddが与えられるゲートと外部電圧ExVddが与えられるドレインとソースとを有するＮチャネルＭＯＳトランジスタ、７はトランジスタ６のソースに接続された一方端と接地電位点ＧＮＤに接続された他方端とを有するキャパシタ、８は外部電圧ExVddが与えられるゲートと外部電圧ExVddが与えられるドレインとソースとを有するＮチャネルＭＯＳトランジスタ、９はトランジスタ８のソースに接続されたドレインと接地電位点ＧＮＤに接続されたソースとキャパシタ７の一方端に接続されたゲートとを有するＮチャネルＭＯＳトランジスタ、１０はトランジスタ９のドレインに接続された入力端子とその入力端子に入力された信号の論理を反転して出力する出力端子とを有するインバータ、１１はインバータ１０の出力端子に接続された入力端子とその入力端子に入力された信号の論理を反転して出力する出力端子を有するインバータである。
【０００５】
【発明が解決しようとする課題】
従来のＰＯＲ信号発生回路は以上のように構成されており、ＰＯＲ信号としてパルス信号を出力するが、キャパシタ７の充電時間によってＰＯＲ信号のパルス幅が決定される。しかしながら、従来のＰＯＲ信号発生回路では、外部電源の立ち上がり速度によっては内部電圧発生回路が十分に立ち上がっていないうちにＰＯＲ信号が発生されてしまう場合や外部電圧の変動によりＰＯＲ信号が発生されてしまう場合があるという問題があった。
【０００６】
また、回路構成によっては、タイミングの異なるＰＯＲ信号を設けたほうが良い場合がある。例えば、半導体チップ上に複数の内部電圧発生回路が配置されており、それらの内部電圧の発生タイミングが異なる場合などである。ＤＲＡＭを例に取ると、基板電位Ｖｂｂ、セルプレート電位Ｖｃｐ等の複数の電位が必要である。例えば、外部電圧ExVddを内部で降圧して内部電圧intVddを使用する半導体チップでは、電位の安定を考慮してセルプレート電位Ｖｃｐは、例えば、接地電位ＧＮＤを基準として内部電圧intVddにより発生されることも多い。ところで、セルプレートと基板との間のカップリング容量が大きいため、セルプレート電位Ｖｃｐの立ち上がり時にカップリング容量により基板電位Ｖｂｂの浮き上がりを招くことがある。それを防止するためには、セルプレート電位Ｖｃｐが立ち上がるまで基板電位Ｖｂｂを接地電位ＧＮＤに固定すると良い。
【０００７】
しかし、従来のＰＯＲ信号発生回路は、外部電圧のみにより発生されていたため、異なるタイミング、つまり、内部電圧発生回路のＰＯＲ信号には比較的早いタイミングで立ち上がる信号（あるいは立ち下がる信号）、基板電位Ｖｂｂを設定するために用いる内部電圧発生回路のＰＯＲ信号にはセルプレート電位Ｖｃｐが安定した後に、つまり比較的遅いタイミングで立ち上がる信号（あるいは立ち下がる信号）を発生することが困難であるという問題があった。
【０００８】
この発明は上記の問題点を解消するためになされたもので、外部電圧の変動に左右されることの少ない安定したＰＯＲ信号を発生することを目的としている。また、リセットあるいは回路動作の停止を異なるタイミングで行うことができる半導体装置を得ることを目的としている。
【０００９】
【課題を解決するための手段】
第１の発明に係る半導体装置は、半導体チップ内に設けられた内部回路と、前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路とを備え、前記内部回路は、前記内部電圧を用いて動作する第１の回路部と、前記外部電圧を用いて動作する第２の回路部とを有し、前記第１及び第２の回路部が、共に、前記第１のリセット信号でリセットするあるいは所定の状態になるまで回路動作を止めておくことを特徴とする。
【００１１】
第２の発明に係る半導体装置は、半導体チップ内に設けられた内部回路と、前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路と、前記半導体チップ内に設けられ、前記外部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第２のリセット信号を生成する第２のリセット信号発生回路とを備え、前記内部回路は、前記内部電圧を用いて動作する第１の回路部と、前記外部電圧を用いて動作する第２の回路部とを有し、前記第１の回路部は、前記第１のリセット信号でリセットするあるいは所定の状態になるまで回路動作を止めておかれ、前記第２の回路部は、前記第２のリセット信号でリセットするあるいは所定の状態になるまで回路動作を止めておかれることを特徴とする。
【００１２】
第３の発明に係る半導体装置は、半導体チップ内に設けられた内部回路と、前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路とを備え、前記内部電圧発生回路は、互いに異なる第１及び第２の内部電圧を発生する第１及び第２の内部電圧発生回路を含み、前記第１のリセット信号発生回路は、前記半導体チップ内に設けられ、前記第１の内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第２のリセット信号を生成する第２のリセット信号発生回路と、前記半導体チップ内に設けられ、前記第２の内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第３のリセット信号を生成する第３のリセット信号発生回路とを含み、前記内部回路は、前記第１の内部電圧を用いて動作する第１の回路部と、前記第２の内部電圧を用いて動作する第２の回路部とを有し、前記第１の回路部は、前記第２のリセット信号でリセットされるかあるいは所定の状態になるまで回路動作を止めておかれ、前記第２の回路部は、前記第３のリセット信号でリセットされるかあるいは所定の状態になるまで回路動作を止めておかれることを特徴とする。
【００１３】
第４の発明に係る半導体装置は、半導体チップ内に設けられた内部回路と、前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路とを備え、前記内部電圧発生回路は、互いに異なる第１及び第２の内部電圧を発生する第１及び第２の内部電圧発生回路を含み、前記第１のリセット信号発生回路は、前記第１の内部電圧に応じて前記第１のリセット信号を発生させ、前記内部回路は、前記第１の内部電圧を用いて動作する第１の回路部と、前記第２の内部電圧を用いて動作する第２の回路部とを有し、前記第１及び第２の回路部は、共に、前記第１のリセット信号でリセットされるかあるいは所定の状態になるまで回路動作を止めておかれることを特徴とする。
【００１４】
第５の発明に係る半導体装置は、第１ないし第４の発明のいずれかの半導体装置において、前記半導体チップ内に設けられ、前記外部電圧に応じて内部電源用リセット信号を生成する内部電源用リセット信号発生回路をさらに備え、前記内部電圧発生回路が前記内部電源用リセット信号でリセットされるあるいは所定の状態になるまで回路動作を止めておかれることを特徴とする。
【００１５】
第６の発明に係る半導体装置は、半導体チップ内に設けられた内部回路と、前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路と、前記半導体チップ内に設けられ、前記内部電圧発生回路から与えられる内部電圧から内部回路内で用いる下位内部電圧を発生する下位内部電圧発生回路と、前記半導体チップ内に設けられ、前記下位内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための下位リセット信号を発生する下位リセット信号発生回路とを備えて構成される。
【００１６】
第７の発明に係る半導体装置は、第１ないし第６の発明のいずれかの半導体装置において、前記第１のリセット信号発生回路は、前記内部電圧とともに、前記外部電圧に応じて前記第１のリセット信号を発生することを特徴とする。
【００１７】
第８の発明に係る半導体装置は、第１ないし第６の発明のいずれかの半導体装置において、前記内部電圧発生回路は、互いに異なる第１及び第２の内部電圧を発生する第１及び第２の内部電圧発生回路を含み、前記第１のリセット信号発生回路は、前記第１及び第２の内部電圧に応じた前縁部及び後縁部を有するパルス状の前記第１のリセット信号を発生することを特徴とする。
【００１８】
第９の発明に係る半導体装置は、第１ないし第８の発明のいずれかの半導体装置において、前記第１のリセット信号発生回路は、前記内部電圧発生回路内部の所定の２点のノードの電圧を比較する比較手段と、前記比較手段における比較結果に基づいて前記第１のリセット信号を生成するリセット信号生成手段とを備えて構成される。
【００１９】
第１０の発明に係る半導体装置は、第１ないし第９の発明のいずれかの半導体装置において、前記第１のリセット信号発生回路は、前記内部電圧発生回路内部で発生される基準電圧あるいは前記内部電圧発生回路が用いている基準電圧を発生するのと同じ構成の回路から出力される電圧に基づいて、前記第１のリセット信号を生成することを特徴とする。
【００２０】
第１１の発明に係る半導体装置は、第９の発明の半導体装置において、前記比較手段は、第１の電源電位点に接続された一方電流電極、第１の入力端子に接続された制御電極、及び他方電流電極を持つ第１導電型の第１のトランジスタと、前記第１の入力端子に接続された制御電極、前記第１のトランジスタの前記他方電流電極に接続された一方電流電極、及び他方電流電極を持つ第１導電型の第２のトランジスタと、前記第１のトランジスタの前記他方電流電極に接続された一方電流電極、第２の入力端子に接続された制御電極、及び他方電流電極を持つ第１導電型の第３のトランジスタと、第２の電源電位点に接続された一方電流電極、制御電極、及び前記第１のトランジスタの前記他方電流電極に接続された他方電流電極を持つ第２導電型の第４のトランジスタと、前記第２の電源電位点に接続された一方電流電極、前記第４のトランジスタの前記他方電流電極に接続された制御電極、及び前記第２のトランジスタの前記他方電流電極に接続された他方電流電極を持つ第２導電型の第５のトランジスタと、前記第４のトランジスタの前記制御電極に接続された一方電流電極、前記第５のトランジスタの前記制御電極に接続された他方電流電極、及び制御電極を持つ第２導電型の第６のトランジスタと、前記第４のトランジスタの前記制御電極に接続された一方電流電極、前記第３のトランジスタの前記他方電流電極に接続された他方電流電極、及び制御電極を持つ第２導電型の第７のトランジスタと、前記第３のトランジスタの前記他方電流電極に接続された入力端子、及び出力端子を持つ第１のインバータと、前記第１のインバータの前記出力端子に接続された入力端子、及び前記第６のトランジスタの前記制御電極に接続された出力端子を持つ第２のインバータと、前記第２のインバータの出力端子に接続された入力端子、及び前記第７のトランジスタの前記制御電極に接続された出力端子を持つ第３のインバータとを備え、前記第２のインバータの出力端子から比較結果を出力することを特徴とする。
【００２１】
第１２の発明に係る比較回路は、第１の電源電位点に接続された一方電流電極、第１の入力端子に接続された制御電極、及び他方電流電極を持つ第１導電型の第１のトランジスタと、前記第１の入力端子に接続された制御電極、前記第１のトランジスタの前記他方電流電極に接続された一方電流電極、及び他方電流電極を持つ第１導電型の第２のトランジスタと、前記第１のトランジスタの前記他方電流電極に接続された一方電流電極、第２の入力端子に接続された制御電極、及び他方電流電極を持つ第１導電型の第３のトランジスタと、第２の電源電位点に接続された一方電流電極、制御電極、及び前記第１のトランジスタの前記他方電流電極に接続された他方電流電極を持つ第２導電型の第４のトランジスタと、前記第２の電源電位点に接続された一方電流電極、前記第４のトランジスタの前記他方電流電極に接続された制御電極、及び前記第２のトランジスタの前記他方電流電極に接続された他方電流電極を持つ第２導電型の第５のトランジスタと、前記第４のトランジスタの前記制御電極に接続された一方電流電極、前記第５のトランジスタの前記制御電極に接続された他方電流電極、及び制御電極を持つ第２導電型の第６のトランジスタと、前記第４のトランジスタの前記制御電極に接続された一方電流電極、前記第３のトランジスタの前記他方電流電極に接続された他方電流電極、及び制御電極を持つ第２導電型の第７のトランジスタと、前記第３のトランジスタの前記他方電流電極に接続された入力端子、及び出力端子を持つ第１のインバータと、前記第１のインバータの前記出力端子に接続された入力端子、及び前記第６のトランジスタの前記制御電極に接続された出力端子を持つ第２のインバータと、前記第２のインバータの出力端子に接続された入力端子、及び前記第７のトランジスタの前記制御電極に接続された出力端子とを持つ第３のインバータとを備え、前記第２のインバータの出力端子から比較結果を出力することを特徴とする。
【００２２】
【発明の実施の形態】
（実施の形態１）
図１はこの発明の実施の形態１による半導体装置の構成を示すブロック図である。図１において、１は半導体チップ、２は半導体チップ１に設けられ半導体チップ１の外部から与えられる外部電圧ExVddを受ける電源端子、３は半導体チップ１内に設けられた内部回路、４は内部回路３に内部電圧intVddを供給するための内部電圧発生回路、１２は内部電圧intVddに基づいて内部回路３に与えるＰＯＲ信号を発生するＰＯＲ信号発生回路である。
内部電圧intVddに基づいてＰＯＲ信号を発生しいてるため、内部電圧intVddが安定してからＰＯＲ信号を発生でき、また、外部電圧ExVddの変動によるＰＯＲ回路の誤動作も削減できる。
なお、内部電圧intVddに基づいてＰＯＲ信号を発生する方法として、ＰＯＲ信号発生回路を内部電圧intVddで動作させる方法と、内部電圧intVddの変化を検知する方法とがあるが、それらの方法を実現するための構成について以下に説明する。
【００２３】
図１１は、図１に示したＰＯＲ信号発生回路１２の構成を示す回路図である。図１１において、６Ａは内部電圧intVddが与えられるゲートと内部電圧intVddが与えられるドレインとソースとを有するＮチャネルＭＯＳトランジスタ、７はトランジスタ６Ａのソースに接続された一方端と接地電位点ＧＮＤに接続された他方端とを有するキャパシタ、８Ａは内部電圧intVddが与えられるゲートと内部電圧intVddが与えられるドレインとソースとを有するＮチャネルＭＯＳトランジスタ、９はトランジスタ８Ａのソースに接続されたドレインと接地電位点ＧＮＤに接続されたソースとキャパシタ７の一方端に接続されたゲートとを有するＮチャネルＭＯＳトランジスタ、１０Ａはトランジスタ９のドレインに接続された入力端子とその入力端子に入力された信号の論理を反転して出力する出力端子とを有するインバータ、１１Ａはインバータ１０の出力端子に接続された入力端子とその入力端子に入力された信号の論理を反転して出力するための出力端子を有するインバータである。インバータ１０Ａ，１１Ａは内部電圧intVddの供給を受けて動作する。
【００２４】
図１２は、図２５に示したＰＯＲ信号発生回路５と図１１に示したＰＯＲ信号発生回路１２の動作の違いを示す波形図である。図１２より、外部電圧ExVddが内部電圧intVddに比べて高く、また、当然ではあるが、外部電圧ExVddは電源が投入された原点から立ち上がっており、内部電圧intVddよりも立ち上がりが早いことがわかる。外部電圧ExVddによって動作していた図２５に示す従来のＰＯＲ信号発生回路５は、図１２に示すようにコンデンサ７の設定によってはＰＯＲ信号発生回路５の出力するＰＯＲ信号（図１２にはExVdd系ＰＯＲと記されている。）は内部電圧intVddよりも立ち上がりが早くなることがある。それに対して、内部電圧intVddを受けて動作するＰＯＲ信号発生回路１２が出力するＰＯＲ信号（図１２にはintVdd系ＰＯＲと記されている。）は常に内部電圧intVddより遅く立ち上がる。そのため、内部電圧発生回路４が不安定な状態で内部回路３に対してリセットがなされることがなく、容易に、または動作が開始されることがなく、内部電圧intVddが安定した状態でＰＯＲ信号を発生することができる。また、ＰＯＲ信号発生回路１２は、内部電圧intVddによって動作しているため、外部電圧ExVdd が変動しても内部電圧intVddが安定であればＰＯＲ信号が発生されることはなく、誤動作を防止することができる。
【００２５】
次に、ＰＯＲ信号発生回路１２の第２の形態を図１４及び図１５を用いて説明する。図１４に示したＰＯＲ信号発生回路は、コンデンサの時定数でＰＯＲ信号の発生タイミングをとるのではなく、内部電圧発生回路あるいはＰＯＲ信号発生回路の内部に基準電圧発生回路を設け、基準電圧が発生されたことを検知してＰＯＲ信号を発生する回路である。
図１４において、３０は外部電圧ExVddを受けて基準電圧を発生する基準電圧発生回路、３１は基準電圧発生回路３０に接続され基準電圧が発生されたことを受けて信号を出力するドライバ、３２はドライバ３１の出力からＰＯＲ信号を発生する信号発生部になる。
基準電圧発生回路３０は、接地電位点ＧＮＤに接続された一方端及び他方端を持つ抵抗３３と、抵抗３３の他方端に接続されたソース、ゲート、及びドレインを持つＮチャネルＭＯＳトランジスタ３４と、外部電圧Ｖｄｄが与えられるソース、ＮチャネルＭＯＳトランジスタ３４のドレインに接続されたドレイン及びＮチャネルＭＯＳトランジスタ３４のドレインに接続されたゲートを持つＰチャネルＭＯＳトランジスタ３５と、ＮチャネルＭＯＳトランジスタ３４のゲートに接続されたゲート、接地電位点ＧＮＤが与えられるソース、及びＮチャネルＭＯＳトランジスタ３４のゲートに接続されたドレインを持つＮチャネルＭＯＳトランジスタ３６と、ＮチャネルＭＯＳトランジスタ３６のドレインに接続されたドレイン、ＰチャネルＭＯＳトランジスタ３５のゲートに接続されたゲート及び外部電圧ExVddが与えられるソースを持つＰチャネルＭＯＳトランジスタ３７とを備えて構成されている。
【００２６】
ドライバ３１は、外部電圧ExVddが与えられるソース、ＰチャネルＭＯＳトランジスタ３５のゲートに接続されたゲート及びノードＢに接続されたドレインを持つＰチャネルＭＯＳトランジスタ３８と、接地電位点ＧＮＤに接続された一方端及びノードＢに接続された他方端を持つ抵抗３９とで構成されている。
【００２７】
信号発生部３２は、接地電位点ＧＮＤに接続されたソース、ノードＢに接続されたゲート、及びドレインを持つＮチャネルＭＯＳトランジスタ４０と、接地電位点ＧＮＤに接続されたソース、ゲート、及びノードＣに接続されたドレインを持つＮチャネルＭＯＳトランジスタ４１と、ＮチャネルＭＯＳトランジスタ４０のゲートに接続された入力端子及びＮチャネルＭＯＳトランジスタ４１のゲートに接続された出力端子を持ち信号を遅延させるためのインバータ４２と、外部電圧ExVddが与えられるソース、ＮチャネルＭＯＳトランジスタ４０のドレインに接続されたドレイン及びノードＣに接続されたゲートを持つＰチャネルＭＯＳトランジスタ４３と、ノードＣに接続されたドレイン、ＰチャネルＭＯＳトランジスタ４３のドレインに接続されたゲート、及び外部電圧ExVddが与えられるソースを持つＰチャネルＭＯＳトランジスタ４４と、ノードＣに接続された入力端子及びその入力端子に入力された信号を反転して出力する出力端子を有するインバータ４５で構成されている。
【００２８】
次に、図１４に示したＰＯＲ信号発生回路の動作について図１５を用いて説明する。外部電圧ExVddが上昇してＰチャネルＭＯＳトランジスタ３５とＰチャネルＭＯＳトランジスタ３７の閾値を越えると、基準電圧発生回路３０に電流が流れはじめる。基準電圧発生回路３０に電流が流れるとノードＡ１の電圧が上昇し、やがて、外部電圧ExVddが上昇してノードＡ１の電圧よりもＰチャネルＭＯＳトランジスタの閾値分高くなると、ノードＢの電圧が上昇しはじめる。そして、ノードＢの電圧が次段のインバータ４２の閾値を越えるとＰＯＲ信号が発生される。ここで、基準電圧発生回路３０を内部電圧発生回路４に用いているものと同じ構成、または内部電圧発生回路４に用いているものを使用することにより、半導体チップ１内部の電源電位が安定した後にＰＯＲ信号を発生することができる。
【００２９】
次に、ＰＯＲ信号発生回路１２の第３の形態について図１６乃至図１９を用いて説明する。図１６は、ＰＯＲ信号発生回路の構成を示すブロック図である。図１６において、６０は基準電圧発生回路３０の所定のノードの電圧とドライバ３１の出力電圧とを比較する比較回路、７０は比較回路６０の出力のタイミングに応じてパルス信号を生成出力するパルスジェネレータである。
【００３０】
比較回路６０は、図１８に示すように、ノードＢに接続されたゲート、接地電位点ＧＮＤに接続されたソース、及びドレインを持つＮチャネルＭＯＳトランジスタ６１と、ノードＡ２に接続されたゲート、接地電位点ＧＮＤに接続されたソース、及びドレインを持つＮチャネルＭＯＳトランジスタ６２と、ＮチャネルＭＯＳトランジスタ６１のドレインに接続されたドレイン、ＮチャネルＭＯＳトランジスタ６１のドレインに接続されたゲート、及び外部電圧ExVddが与えられるソースを持つＰチャネルＭＯＳトランジスタ６３と、ＮチャネルＭＯＳトランジスタ６２のドレインに接続されたドレイン、ＰチャネルＭＯＳトランジスタ６３のゲートに接続されたゲート、及び外部電圧ExVddが与えられるソースを持つＰチャネルＭＯＳトランジスタ６４と、ＰチャネルＭＯＳトランジスタ６４のドレインに接続された入力端子及びその入力端子で受けた信号を反転して出力する出力端子を持つインバータ６５と、インバータ６５の出力端子に接続された入力端子及びその入力端子で受けた信号を反転して出力する出力端子を持つインバータ６６とで構成されている。
【００３１】
また、パルスジェネレータ７０は、図１９に示すように、インバータ６６の出力を受ける入力端子及びその入力端子で受けた信号を反転して出力するための出力端子を持つインバータ７１と、インバータ７１の出力端子に接続された入力端子及びその入力端子で受けた信号を反転して出力するための出力端子を持つインバータ７２と、インバータ７２の出力端子に接続された入力端子及びその入力端子で受けた信号を反転して出力するための出力端子を持つインバータ７３と、ノードＣに接続された一方の入力端子、インバータ７３に接続された他方の入力端子並びにそれら一方及び他方の入力端子で受けた信号の論理積を出力する出力端子を持つＮＡＮＤゲート７４とで構成されている。
【００３２】
次に、図１７を用いて図１６に示したＰＯＲ信号発生回路の動作について説明する。ノードＡ２及びノードＢの電圧を比較する比較回路６０は、ノードＢの電圧がノードＡ２の電圧より高くなった時点で、ハイレベルを出力する。図１８の回路では、ノードＢの電圧がノードＡ２の電圧より高くなると、ＮチャネルＭＯＳトランジスタ６２よりＮチャネルＭＯＳトランジスタ６１が強くオンするため、ＰチャネルＭＯＳトランジスタ６３とＰチャネルＭＯＳトランジスタ６４で構成されたカレントミラー回路により、インバータ６５の入力端子に電流が流れ込み、インバータ６５の出力端子の電圧はローレベルになる。そのため、インバータ６６の出力端子の電圧はハイレベルになる。
【００３３】
そして、比較回路６０がハイレベルを出力すると、パルスジェネレータ７０はパルス信号を発生する。図１９の回路では、まず、比較回路６０の出力がローレベルの間は、一方の入力端子がローレベルであるため、インバータ７３に接続されている他方の入力端子はハイレベルになっているが、ＮＡＮＤゲート７４はローレベルを出力する。比較回路６０の出力がローレベルからハイレベルに変化すると、ＮＡＮＤゲート７４の一方の入力端子がハイレベルになるのに比べて、ＮＡＮＤゲート７４の他方の入力端子がローレベルになるのがインバータ７１〜７３を伝達する分だけ遅れるので、その遅延時間に相当するパルス幅を持ったパルス信号が出力される。
【００３４】
次に、ＰＯＲ信号発生回路１２の第４の形態について図２０及び図２１を用いて説明する。図２０は、図１６に示した比較回路６０の他の形態を示す回路図である。図１６において、８１は接地電位点ＧＮＤに接続されたソース、ノードＢに接続されたゲート、及びドレインを持つＮチャネルＭＯＳトランジスタ、８２はＮチャネルＭＯＳトランジスタ８１のドレインに接続されたソース、ノードＢに接続されたゲート、及びノードＥに接続されたドレインを持つＮチャネルＭＯＳトランジスタ、８３はＮチャネルＭＯＳトランジスタ８１のドレインに接続されたソース、ノードＡ２に接続されたゲート、及びノードＤに接続されたドレインを持つＮチャネルＭＯＳトランジスタ、８４はノードＥに接続されたドレイン、外部電圧ExVddが与えられるソース、及びノードＧに接続されたゲートを持つＰチャネルＭＯＳトランジスタ、８５はノードＤに接続されたドレイン、外部電圧ExVddが与えられるソース、及びノードＥに接続されたゲートを持つＰチャネルＭＯＳトランジスタ、８６はノードＧに接続された一方電流電極、ＰチャネルＭＯＳトランジスタ８５のゲートに接続された他方電流電極、及びゲートを持つトランスファゲート、８７はノードＤに接続された一方電流電極、ノードＧに接続された他方電流電極、及びゲートを持つトランスファゲート、８８はノードＤに接続された入力端子及びノードＤの信号を反転して出力する出力端子を持つインバータ、８９はインバータ８８の出力端子に接続された入力端子、及びトランスファゲート８６のゲートに接続された出力端子を持つインバータ、９０はインバータ８９の出力端子に接続された入力端子、及びトランスファゲート８７のゲートに接続された出力端子を持つインバータである。
【００３５】
次に、図２０に示した比較回路の動作を図２１を用いて説明する。まず、インバータ８９の出力端子はローレベルにあるため、トランスファゲート８６はオン状態にある。また、ノードＤもローレベルにあるため、トランスファゲート８７がオン状態である。そして、ノードＤ，Ｅ，Ｇは電源投入直後は、接地電位（０Ｖ電位）にある。そのため、ＰチャネルＭＯＳトランジスタ８４，８５がオンしている。
外部電圧ExVddが上昇すると、ＰチャネルＭＯＳトランジスタ８４，８５がオンしているため、ノードＤ，Ｅの電圧が上昇するが、ＰチャネルＭＯＳトランジスタ８４，ＰチャネルＭＯＳトランジスタ８５の閾値電圧を越えると、ＰチャネルＭＯＳトランジスタ８４，８５がオフするため、ノードＤ，Ｅの上昇はほぼ止まる。ノードＤがハイレベルにはならないため、ノードＣはローレベルでノードＦはハイレベルとなり、ノードＣは接地電位にあるが、ノードＦは外部電圧ExVddとともに上昇する。
そして、ノードＢの電圧が上昇してノードＡ２の電圧より高くなると、ノードＤの電圧は上昇し、ノードＥの電圧が下降する。ノードＤの電圧が上昇してインバータ８８の閾値電圧を越えると、インバータ８８はローレベルを出力するため、インバータ８９の出力がハイレベルとなり、トランスファゲート８６がオフするとともに、インバータ９０の出力がローレベルとなるためトランスファゲート８７がオンする。それにより、ＰチャネルＭＯＳトランジスタ８４がオフしてＰチャネルＭＯＳトランジスタ８５がオンする。しかし、ＮチャネルＭＯＳトランジスタ８３のゲート電圧が低いため流れる電流は、少なくて済む。そのため、貫通電流が削減される。
【００３６】
なお、上記の各ＰＯＲ信号発生回路は、実施の形態２〜１０に用いられているＰＯＲ信号発生回路に適用できる。
【００３７】
（実施の形態２）
図２はこの発明の実施の形態２による半導体装置の構成を示すブロック図である。図２において、５は外部電圧ExVddから内部回路３に与えるＰＯＲ信号を発生するＰＯＲ信号発生回路であり、その他図１と同一符号のものは図１の同一符号部分に相当する部分を示す。また、内部回路３は、内部電圧intVddを受けて動作する第１の回路部３ａと、外部電圧ExVddを受けて動作する第２の回路部３ｃとを備えて構成される。例えば、第１の回路部３ａはＰＯＲ信号発生回路１２でリセットまたは動作の起動が遅延させられ、第２の回路部３ｃはＰＯＲ信号発生回路５でリセットまたは動作の起動が遅延させられる。
第１の回路部３ａ及び第２の回路部３ｃがそれぞれ異なるＰＯＲ信号発生回路５，１２のＰＯＲ信号で制御されているため、それぞれが安定する適切なタイミングで起動することができる。
【００３８】
（実施の形態３）
図３はこの発明の実施の形態３による半導体装置の構成を示すブロック図である。図３において、図２と同一符号の部分は図２の同一符号部分に相当する部分を示す。図３に示した半導体装置と図２に示した半導体装置との違いは、図２の半導体装置の第２の回路部３ｃがＰＯＲ信号発生回路５のＰＯＲ信号を受けるのに対して、図３に示した半導体装置の第２の回路部３ｂがＰＯＲ信号発生回路１２のＰＯＲ信号を受けている点にある。第２の回路部３ｂが単に外部電圧ExVddが安定してから、あるいは単に内部電圧intVddが安定してから第２の回路部３ｂの動作が始まればよいのであれば、ＰＯＲ信号発生回路１２で内部回路３及び第２の回路部３ｂにＰＯＲ信号を与えることで、図２に示したＰＯＲ信号発生回路５を一つ省略することができる。
【００３９】
（実施の形態４）
図４はこの発明の実施の形態４による半導体装置の構成を示すブロック図である。図４において、４Ａは内部回路３に第１の内部電圧intVdd１を供給するための第１の内部電圧発生回路、４Ｂは内部回路３に第２の内部電圧intVdd２を供給するための第２の内部電圧発生回路、１２Ａは第１の内部電圧発生回路４Ａの第１の内部電圧intVdd１に応じて第１のＰＯＲ信号を発生する第１のＰＯＲ信号発生回路、１２Ｂは第２の内部電圧発生回路４Ｂの第２の内部電圧intVdd２に応じて第２のＰＯＲ信号を発生する第２のＰＯＲ信号発生回路であり、その他図１と同一符号の部分は図１の同一符号部分に相当する部分である。図４に示した半導体装置が図１の半導体装置と異なる点は、内部回路３が異なる内部電圧intVdd１，intVdd２に応じて動作する第１の回路部３ａ，第４の回路部３ｄを備えている点である。複数の内部電圧発生回路４Ａ，４Ｂがある場合には、それぞれの内部電圧発生回路に応じたＰＯＲ信号をそれぞれの内部電圧intVdd１，intVdd２が供給される第１の回路部３ａ，第４の回路部３ｄに与えることで、より的確なパワーオンリセットを行うことができる。
【００４０】
（実施の形態５）
図５はこの発明の実施の形態５による半導体装置の構成を示すブロック図である。図５において、図４と同一符号の部分は図４の同一符号部分に相当する部分である。図５に示した半導体装置が図４の半導体装置と異なる点は、内部回路３に外部電圧ExVddで動作する第５の回路部３ｅ，第６の回路部３ｆが設けられている点である。第５の回路部３ｅは第１のＰＯＲ信号発生回路１２ＡのＰＯＲ信号でリセットされ、第６の回路部３ｆは第２のＰＯＲ信号発生回路１２ＢのＰＯＲ信号でリセットされるように構成されている。同じ外部電圧ExVddで動作する回路部を異なるタイミングでリセットでき、適切なパワーオンリセットが行い易くなる。
【００４１】
（実施の形態６）
図６はこの発明の実施の形態６による半導体装置の構成を示すブロック図である。図６において、図４と同一符号の部分は図４の同一符号部分に相当する部分である。図６に示した半導体装置が図４の半導体装置と異なる点は、第２の内部電圧発生回路４Ｂから内部電圧intVddの供給を受ける第７の回路部３ｇが第１のＰＯＲ信号発生回路１２Ａでリセットされることにある。図６に示すように、第７の回路部３ｇが第１の内部電圧発生回路４Ａの出力が安定してから動作すればよいものであれば、第２のＰＯＲ信号発生回路１２Ｂを省いて、第１のＰＯＲ信号発生回路１２Ａでリセットを行うこともできる。
【００４２】
（実施の形態７）
図７はこの発明の実施の形態７による半導体装置の構成を示すブロック図である。図７において、５は外部電圧ExVddから内部回路３に与えるＰＯＲ信号を発生するＰＯＲ信号発生回路、４ＣはＰＯＲ信号発生回路５が出力するＰＯＲ信号によってリセットされる内部電圧発生回路であり、その他図１と同一符号のものは図１の同一符号部分に相当する部分を示す。
【００４３】
ＤＲＡＭにおいて、基板電位Ｖｂｂ、セルプレート電位Ｖｃｐ等の複数の電位が必要であるが、例えば、外部電圧ExVddを内部で降圧して内部電圧intVddを使用する半導体チップでは、接地電位ＧＮＤを基準として内部電圧intVddにより発生されるセルプレート電位Ｖｃｐを与える内部電圧発生回路４ＣをＰＯＲ信号発生回路５によってリセットし、ＰＯＲ信号発生回路１２が出力するＰＯＲ信号によりセルプレート電位Ｖｃｐが立ち上がるまで基板電位Ｖｂｂを接地電位ＧＮＤに固定すると基板電位Ｖｂｂの浮き上がりを防止することができる。例えば、ＧＮＤ電位への固定は図１３に示すように、内部電圧intVdd系のＰＯＲ信号をゲートで受けるトランジスタ２２で、基板電位Ｖｂｂを供給するラインと接地電位ＧＮＤを供給するラインとを接続しても良いし、基板電位Ｖｂｂを与える回路自体の動作を制御しても良い。
このように、異なるタイミングの複数のＰＯＲ信号を確実に発生することができ、適切なパワーオンリセットが可能となる。
【００４４】
（実施の形態８）
図８はこの発明の実施の形態８による半導体装置の構成を示すブロック図である。図８において、４ＣはＰＯＲ信号発生回路５によりパワーオンリセットがなされる内部電圧発生回路であり、その他の図２と同一符号の部分は図２の同一符号部分に相当する部分である。図８に示した半導体装置と図２の半導体装置の違いは、内部電圧発生回路４と内部電圧発生回路４Ｃの違いであり、その効果は実施の形態７と同様である。
【００４５】
（実施の形態９）
図９はこの発明の実施の形態９による半導体装置の構成を示すブロック図である。図９において、４ＣはＰＯＲ信号発生回路５によりパワーオンリセットがなされる内部電圧発生回路であり、その他の図３と同一符号の部分は図３の同一符号部分に相当する部分である。図９に示した半導体装置と図３の半導体装置の違いは、内部電圧発生回路４と内部電圧発生回路４Ｃの違いであり、その効果は実施の形態７と同様である。
【００４６】
（実施の形態１０）
図１０はこの発明の実施の形態１０による半導体装置の構成を示すブロック図である。図１０において、１３は第１の内部電圧発生回路４から内部電圧intVddの供給を受けＰＯＲ信号発生回路１２によりパワーオンリセットがなされる第２の内部電圧発生回路、１４は第１の内部電圧発生回路４から内部電圧intVddの供給を受けＰＯＲ信号発生回路１２によりパワーオンリセットがなされる第３の内部電圧発生回路、１５は第２の内部電圧発生回路１３の内部電圧intVdd２を受けてＰＯＲ信号を発生するＰＯＲ信号発生回路、１６は第３の内部電圧発生回路１４の内部電圧intVdd３を受けてＰＯＲ信号を発生するＰＯＲ信号発生回路、３ｈは第２の内部電圧発生回路１３から第２の内部電圧intVdd２を受けるとともにＰＯＲ信号発生回路１５からＰＯＲ信号を受ける第８の回路部、３ｉは第３の内部電圧発生回路１４から第３の内部電圧intVdd３を受けるとともにＰＯＲ信号発生回路１６からＰＯＲ信号を受ける第９の回路部である。
【００４７】
第２の内部電圧発生回路１３及び第３の内部電圧発生回路１４は、第１の内部電圧発生回路４が出力する内部電圧に基づいてＰＯＲ信号を出力するＰＯＲ信号発生回路１２によってパワーオンリセットされるため、外部電圧ExVddの変動に影響されず、安定した動作が得られる。
また、内部回路３の第８の回路部３ｈ及び第９の回路部３ｉは、その第２及び第３の内部電圧発生回路１３，１４が出力する内部電圧に応じて発生されるため、外部電圧の影響はほとんど受けず、また、第１の内部電圧発生回路４が出力する内部電圧が安定してから、パワーオンリセットがなされるため、誤動作が抑制される。
【００４８】
（実施の形態１１）
図２２は、この発明の実施の形態１１による半導体装置の構成を示すブロック図である。図２２において、２０は内部電圧発生回路４が出力する内部電圧intVddと外部電圧ExVddに応じてＰＯＲ信号を生成するＰＯＲ信号発生回路であり、その他図１と同一符号部分は、図１の同一符号部分に相当する部分である。ＰＯＲ信号発生回路２０は外部電圧ExVddに応じて立ち上がりのタイミングを決定し、内部電圧intVddに応じて立ち下がりの時間を決定することにより、パルス信号を発生する。
【００４９】
図２２のＰＯＲ信号発生回路２０の構成の一例を図２４に示す。図２４において、６は外部電圧ExVddが与えられるゲートと外部電圧ExVddが与えられるドレインとソースとを有するＮチャネルＭＯＳトランジスタ、７はトランジスタ６のソースに接続された一方端と接地電位点ＧＮＤに接続された他方端とを有するキャパシタ、８Ｂは内部電圧intVddが与えられるゲートと内部電圧intVddが与えられるドレインとソースとを有するＮチャネルＭＯＳトランジスタ、９はトランジスタ８Ｂのソースに接続されたドレインと接地電位点ＧＮＤに接続されたソースとキャパシタ７の一方端に接続されたゲートとを有するＮチャネルＭＯＳトランジスタ、１０はトランジスタ９のドレインに接続された入力端子とその入力端子に入力された信号の論理を反転して出力する出力端子とを有するインバータ、１１はインバータ１０の出力端子に接続された入力端子とその入力端子に入力された信号の論理を反転して出力する出力端子とを有するインバータである。インバータ１０，１１も外部電圧ExVddの供給を受けて動作する。
【００５０】
外部電圧ExVddが上昇するのにともなってＮチャネルＭＯＳトランジスタ６を通してキャパシタ７に電荷が蓄積される。従って、図１２に示すExVdd系ＰＯＲの立ち上がりとほぼ同じタイミングで立ち上がる。そして、ＮチャネルＭＯＳトランジスタ８Ｂを通してＮチャネルＭＯＳトランジスタ９に供給される電流が増加してインバータ１０の閾値を越えると、インバータ１０の出力が反転してインバータ１１の出力はローレベルになる。このＰＯＲ信号の立ち下がりのタイミングは、図１２に示すintVdd系ＰＯＲの立ち下がりとほぼ同じである。
このように、立ち上がりのタイミングと、立ち下がりのタイミングを異なる電源電圧の変化を基にすることで、ＰＯＲ信号の種類が増加し、複数の電源電圧で動作する内部回路に対応したＰＯＲ信号が得られやすくなる。
【００５１】
（実施の形態１２）
図２３は、この発明の実施の形態１２による半導体装置の構成を示すブロック図である。図２３において、２１は内部電圧発生回路４が出力する内部電圧intVddと外部電圧ExVddに応じてＰＯＲ信号を生成するＰＯＲ信号発生回路であり、その他図４と同一符号部分は、図４の同一符号部分に相当する部分である。図２３に示すＰＯＲ信号発生回路２１では、第１の内部電圧発生回路４Ａと第２の内部電圧発生回路４Ｂが供給する内部電圧を基にＰＯＲ信号の立ち上がりのタイミングと立ち下がりのタイミングを決めるものであり、その効果は実施の形態１１と同様である。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置の構成を示すブロック図である。
【図２】 この発明の実施の形態２による半導体装置の構成を示すブロック図である。
【図３】 この発明の実施の形態３による半導体装置の構成を示すブロック図である。
【図４】 この発明の実施の形態４による半導体装置の構成を示すブロック図である。
【図５】 この発明の実施の形態５による半導体装置の構成を示すブロック図である。
【図６】 この発明の実施の形態６による半導体装置の構成を示すブロック図である。
【図７】 この発明の実施の形態７による半導体装置の構成を示すブロック図である。
【図８】 この発明の実施の形態８による半導体装置の構成を示すブロック図である。
【図９】 この発明の実施の形態９による半導体装置の構成を示すブロック図である。
【図１０】 この発明の実施の形態１０による半導体装置の構成を示すブロック図である。
【図１１】 ＰＯＲ信号発生回路の構成の第１の態様を示す回路図である。
【図１２】 図１１に示した回路の動作を示す波形図である。
【図１３】 基板電位Ｖｂｂを接地電位ＧＮＤに構成するための手段を示す回路図である。
【図１４】 ＰＯＲ信号発生回路の構成の第２の態様を示す回路図である。
【図１５】 図１４に示した回路の動作を示す波形図である。
【図１６】 ＰＯＲ信号発生回路の構成の第３の態様を示す回路図である。
【図１７】 図１６に示した回路の動作を示す波形図である。
【図１８】 比較回路の構成を示す回路図である。
【図１９】 パルスジェネレータの構成を示す回路図である。
【図２０】 比較回路の構成の他の態様を示す回路図である。
【図２１】 図２０に示した回路の動作を示す波形図である。
【図２２】 この発明の実施の形態１１による半導体装置の構成を示すブロック図である。
【図２３】 この発明の実施の形態１２による半導体装置の構成を示すブロック図である。
【図２４】 図２２のＰＯＲ信号発生回路の構成を示す回路図である。
【図２５】 従来の半導体装置の構成を示すブロック図である。
【図２６】 従来のＰＯＲ信号発生回路の構成を示す回路図である。
【符号の説明】
１ 半導体チップ、２ 電源端子、３ 内部回路、４，４Ａ〜４Ｃ，１３，１４ 内部電圧発生回路、５，１２，１２Ａ，１２Ｂ，１５，１６，２０，２１ ＰＯＲ信号発生回路。
Claims (12)
- 半導体チップ内に設けられた内部回路と、
前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、
前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、
前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路と
を備え、
前記内部回路は、
前記内部電圧を用いて動作する第１の回路部と、
前記外部電圧を用いて動作する第２の回路部とを有し、
前記第１及び第２の回路部が、共に、前記第１のリセット信号でリセットするあるいは所定の状態になるまで回路動作を止めておくことを特徴とする、半導体装置。 - 半導体チップ内に設けられた内部回路と、
前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、
前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、
前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路と、
前記半導体チップ内に設けられ、前記外部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第２のリセット信号を生成する第２のリセット信号発生回路と
を備え、
前記内部回路は、
前記内部電圧を用いて動作する第１の回路部と、
前記外部電圧を用いて動作する第２の回路部とを有し、
前記第１の回路部は、前記第１のリセット信号でリセットするあるいは所定の状態になるまで回路動作を止めておかれ、
前記第２の回路部は、前記第２のリセット信号でリセットするあるいは所定の状態になるまで回路動作を止めておかれることを特徴とする、半導体装置。 - 半導体チップ内に設けられた内部回路と、
前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、
前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、
前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路と
を備え、
前記内部電圧発生回路は、
互いに異なる第１及び第２の内部電圧を発生する第１及び第２の内部電圧発生回路を含み、
前記第１のリセット信号発生回路は、
前記半導体チップ内に設けられ、前記第１の内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第２のリセット信号を生成する第２のリセット信号発生回路と、
前記半導体チップ内に設けられ、前記第２の内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第３のリセット信号を生成する第３のリセット信号発生回路とを含み、
前記内部回路は、
前記第１の内部電圧を用いて動作する第１の回路部と、
前記第２の内部電圧を用いて動作する第２の回路部とを有し、
前記第１の回路部は、前記第２のリセット信号でリセットされるかあるいは所 定の状態になるまで回路動作を止めておかれ、
前記第２の回路部は、前記第３のリセット信号でリセットされるかあるいは所定の状態になるまで回路動作を止めておかれることを特徴とする、半導体装置。 - 半導体チップ内に設けられた内部回路と、
前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、
前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、
前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路と
を備え、
前記内部電圧発生回路は、
互いに異なる第１及び第２の内部電圧を発生する第１及び第２の内部電圧発生回路を含み、
前記第１のリセット信号発生回路は、前記第１の内部電圧に応じて前記第１のリセット信号を発生させ、
前記内部回路は、
前記第１の内部電圧を用いて動作する第１の回路部と、
前記第２の内部電圧を用いて動作する第２の回路部とを有し、
前記第１及び第２の回路部は、共に、前記第１のリセット信号でリセットされるかあるいは所定の状態になるまで回路動作を止めておかれることを特徴とする、半導体装置。 - 前記半導体チップ内に設けられ、前記外部電圧に応じて内部電源用リセット信号を生成する内部電源用リセット信号発生回路をさらに備え、
前記内部電圧発生回路が前記内部電源用リセット信号でリセットされるかあるいは所定の状態になるまで回路動作を止めておかれることを特徴とする、請求項１ないし請求項４のいずれか一項に記載の半導体装置。 - 半導体チップ内に設けられた内部回路と、
前記半導体チップに設けられ該半導体チップ外から与えられる外部電圧を受けるための電源端子と、
前記半導体チップ内に設けられるとともに前記電源端子に接続され、前記外部電圧から前記内部回路に供給する内部電圧を発生する内部電圧発生回路と、
前記半導体チップ内に設けられ、前記内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための第１のリセット信号を生成する第１のリセット信号発生回路と、
前記半導体チップ内に設けられ、前記内部電圧発生回路から与えられる前記内部電圧から前記内部回路内で用いる下位内部電圧を発生する下位内部電圧発生回路と、
前記半導体チップ内に設けられ、前記下位内部電圧に応じて前記内部回路をリセットするあるいは所定の状態になるまで回路動作を止めておくための下位リセット信号を発生する下位リセット信号発生回路と
を備える、半導体装置。 - 前記第１のリセット信号発生回路は、
前記内部電圧とともに、前記外部電圧に応じて前記第１のリセット信号を発生することを特徴とする、請求項１ないし請求項６のいずれか一項に記載の半導体装置。 - 前記内部電圧発生回路は、
互いに異なる第１及び第２の内部電圧を発生する第１及び第２の内部電圧発生回路を含み、
前記第１のリセット信号発生回路は、前記第１及び第２の内部電圧に応じた前縁部及び後縁部を有するパルス状の前記第１のリセット信号を発生することを特徴とする、請求項１ないし請求項６のいずれか一項に記載の半導体装置。 - 前記第１のリセット信号発生回路は、
前記内部電圧発生回路内部の所定の２点のノードの電圧を比較する比較手段と、
前記比較手段における比較結果に基づいて前記第１のリセット信号を生成するリセット信号生成手段と
を備える、請求項１ないし８のいずれか一項に記載の半導体装置。 - 前記第１のリセット信号発生回路は、
前記内部電圧発生回路内部で発生される基準電圧あるいは前記内部電圧発生回路で用いている基準電圧を発生するのと同じ構成の回路から出力される電圧に基づいて、前記第１のリセット信号を生成することを特徴とする、請求項１乃至９のいずれか一項に記載の半導体装置。 - 前記比較手段は、
第１の電源電位点に接続された一方電流電極、第１の入力端子に接続された制御電極、及び他方電流電極を持つ第１導電型の第１のトランジスタと、
前記第１の入力端子に接続された制御電極、前記第１のトランジスタの前記他方電流電極に接続された一方電流電極、及び他方電流電極を持つ第１導電型の第２のトランジスタと、
前記第１のトランジスタの前記他方電流電極に接続された一方電流電極、第２の入力端子に接続された制御電極、及び他方電流電極を持つ第１導電型の第３のトランジスタと、
第２の電源電位点に接続された一方電流電極、制御電極、及び前記第１のトランジスタの前記他方電流電極に接続された他方電流電極を持つ第２導電型の第４のトランジスタと、
前記第２の電源電位点に接続された一方電流電極、前記第４のトランジスタの前記他方電流電極に接続された制御電極、及び前記第２のトランジスタの前記他方電流電極に接続された他方電流電極を持つ第２導電型の第５のトランジスタと、
前記第４のトランジスタの前記制御電極に接続された一方電流電極、前記第５のトランジスタの前記制御電極に接続された他方電流電極、及び制御電極を持つ第２導電型の第６のトランジスタと、
前記第４のトランジスタの前記制御電極に接続された一方電流電極、前記第３のトランジスタの前記他方電流電極に接続された他方電流電極、及び制御電極を持つ第２導電型の第７のトランジスタと、
前記第３のトランジスタの前記他方電流電極に接続された入力端子、及び出力 端子を持つ第１のインバータと、
前記第１のインバータの前記出力端子に接続された入力端子、及び前記第６のトランジスタの前記制御電極に接続された出力端子を持つ第２のインバータと、
前記第２のインバータの出力端子に接続された入力端子、及び前記第７のトランジスタの前記制御電極に接続された出力端子を持つ第３のインバータとを備え、
前記第２のインバータの出力端子から比較結果を出力することを特徴とする、請求項９記載の半導体装置。 - 第１の電源電位点に接続された一方電流電極、第１の入力端子に接続された制御電極、及び他方電流電極を持つ第１導電型の第１のトランジスタと、
前記第１の入力端子に接続された制御電極、前記第１のトランジスタの前記他方電流電極に接続された一方電流電極、及び他方電流電極を持つ第１導電型の第２のトランジスタと、
前記第１のトランジスタの前記他方電流電極に接続された一方電流電極、第２の入力端子に接続された制御電極、及び他方電流電極を持つ第１導電型の第３のトランジスタと、
第２の電源電位点に接続された一方電流電極、制御電極、及び前記第１のトランジスタの前記他方電流電極に接続された他方電流電極を持つ第２導電型の第４のトランジスタと、
前記第２の電源電位点に接続された一方電流電極、前記第４のトランジスタの前記他方電流電極に接続された制御電極、及び前記第２のトランジスタの前記他方電流電極に接続された他方電流電極を持つ第２導電型の第５のトランジスタと、
前記第４のトランジスタの前記制御電極に接続された一方電流電極、前記第５のトランジスタの前記制御電極に接続された他方電流電極、及び制御電極を持つ第２導電型の第６のトランジスタと、
前記第４のトランジスタの前記制御電極に接続された一方電流電極、前記第３のトランジスタの前記他方電流電極に接続された他方電流電極、及び制御電極を 持つ第２導電型の第７のトランジスタと、
前記第３のトランジスタの前記他方電流電極に接続された入力端子、及び出力端子を持つ第１のインバータと、
前記第１のインバータの前記出力端子に接続された入力端子、及び前記第６のトランジスタの前記制御電極に接続された出力端子を持つ第２のインバータと、
前記第２のインバータの出力端子に接続された入力端子、及び前記第７のトランジスタの前記制御電極に接続された出力端子とを持つ第３のインバータとを備え、
前記第２のインバータの出力端子から比較結果を出力することを特徴とする、比較回路。
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