JPH05226995A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH05226995A JPH05226995A JP29533291A JP29533291A JPH05226995A JP H05226995 A JPH05226995 A JP H05226995A JP 29533291 A JP29533291 A JP 29533291A JP 29533291 A JP29533291 A JP 29533291A JP H05226995 A JPH05226995 A JP H05226995A
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Abstract
(57)【要約】 （修正有）
【目的】どのような電源電圧の立上りに対しても十分な
パルス幅のリセットパルスを出力し内部回路を正常に初
期化する。 【構成】パワーオン時、設定遅延時間後に基準電圧Ｖ２
が立上がるように基準電圧回路２を駆動する初期駆動回
路４を備える。
パルス幅のリセットパルスを出力し内部回路を正常に初
期化する。 【構成】パワーオン時、設定遅延時間後に基準電圧Ｖ２
が立上がるように基準電圧回路２を駆動する初期駆動回
路４を備える。
Description
【０００１】
【産業上の利用分野】本発明はパワーオンリセット回路
に関し、特に電源投入時に初期化信号を出力する単一電
源系用のパワーオンリセット回路に関する。
に関し、特に電源投入時に初期化信号を出力する単一電
源系用のパワーオンリセット回路に関する。
【０００２】
【従来の技術】従来のパワーオンリセット回路の第一の
例は、図４に示すように、高電位電源ＶＤと低電位電源
ＶＳとの間に直列接続された抵抗Ｒ１と順方向に直列接
続のダイオードＤ１，Ｄ２とからなる基準電源回路１
と、高電位電源ＶＤと低電位電源ＶＳとの間に直列接続
された抵抗Ｒ１，Ｒ２と順方向接続のダイオードＤ３と
からなる基準電源回路２と、それぞれ基準電圧回路１，
２の出力である基準電圧Ｖ１，Ｖ２を比較する比較器３
とを備えて構成されていた。
例は、図４に示すように、高電位電源ＶＤと低電位電源
ＶＳとの間に直列接続された抵抗Ｒ１と順方向に直列接
続のダイオードＤ１，Ｄ２とからなる基準電源回路１
と、高電位電源ＶＤと低電位電源ＶＳとの間に直列接続
された抵抗Ｒ１，Ｒ２と順方向接続のダイオードＤ３と
からなる基準電源回路２と、それぞれ基準電圧回路１，
２の出力である基準電圧Ｖ１，Ｖ２を比較する比較器３
とを備えて構成されていた。
【０００３】次に、従来のパワーオンリセット回路の動
作について説明する。
作について説明する。
【０００４】図５は、従来のパワーオンリセット回路の
電源電圧ＶＤの変化に対する各基準電圧Ｖ１，Ｖ２の変
化特性を示すタイムチャートである。
電源電圧ＶＤの変化に対する各基準電圧Ｖ１，Ｖ２の変
化特性を示すタイムチャートである。
【０００５】まず、電源電圧ＶＤは０から上昇すると、
基準電源回路１のＡ点に基準電圧Ｖ１が、基準電源回路
２のＢ点に基準電圧Ｖ２がそれぞれ出力される。基準電
圧Ｖ１は、ダイオードＤ１，Ｄ２の順方向電圧に達する
とその電位を維持する。一方、基準電圧Ｖ２は、ダイオ
ードＤ３の順方向電圧に抵抗Ｒ３の電圧降下分を加えた
ものである。電源電圧ＶＤが電圧ＶＲに達するまでは、
基準電圧Ｖ２の方が基準電圧Ｖ１より低い。この状態で
は、比較器３はハイレベルのリセットパルスを出力端子
ＴＯを介して出力し、それによって内部回路が初期化さ
れる。
基準電源回路１のＡ点に基準電圧Ｖ１が、基準電源回路
２のＢ点に基準電圧Ｖ２がそれぞれ出力される。基準電
圧Ｖ１は、ダイオードＤ１，Ｄ２の順方向電圧に達する
とその電位を維持する。一方、基準電圧Ｖ２は、ダイオ
ードＤ３の順方向電圧に抵抗Ｒ３の電圧降下分を加えた
ものである。電源電圧ＶＤが電圧ＶＲに達するまでは、
基準電圧Ｖ２の方が基準電圧Ｖ１より低い。この状態で
は、比較器３はハイレベルのリセットパルスを出力端子
ＴＯを介して出力し、それによって内部回路が初期化さ
れる。
【０００６】次に、電源電圧ＶＤが電圧ＶＲ以上になる
と、基準電圧Ｖ１，Ｖ２の関係は逆転し、基準電圧Ｖ１
の方が基準電圧Ｖ２よりも低くなるので比較器３の出力
がロウレベルとなり、内部回路の初期化動作が解除され
るというものであった。
と、基準電圧Ｖ１，Ｖ２の関係は逆転し、基準電圧Ｖ１
の方が基準電圧Ｖ２よりも低くなるので比較器３の出力
がロウレベルとなり、内部回路の初期化動作が解除され
るというものであった。
【０００７】従来のパワーオンリセット回路の第二の例
は、図６に示すように、高電位電源ＶＤと低電位電源Ｖ
Ｓとの間に直列接続された抵抗Ｒ５，Ｒ６からなる基準
電源回路５と、高電位電源ＶＤと低電位電源ＶＳとの間
に直列接続された抵抗Ｒ７とコンデンサＣ２とからなる
基準電源回路６と、それぞれ基準電圧回路５，６の出力
である基準電圧Ｖ１，Ｖ２を比較する比較器３とを備え
て構成されていた。
は、図６に示すように、高電位電源ＶＤと低電位電源Ｖ
Ｓとの間に直列接続された抵抗Ｒ５，Ｒ６からなる基準
電源回路５と、高電位電源ＶＤと低電位電源ＶＳとの間
に直列接続された抵抗Ｒ７とコンデンサＣ２とからなる
基準電源回路６と、それぞれ基準電圧回路５，６の出力
である基準電圧Ｖ１，Ｖ２を比較する比較器３とを備え
て構成されていた。
【０００８】本回路は、電源の立上り時におけるコンデ
ンサＣ２の充電電圧を基準電圧信号Ｖ２として利用する
ものであった。
ンサＣ２の充電電圧を基準電圧信号Ｖ２として利用する
ものであった。
【０００９】
【発明が解決しようとする課題】上述した従来のパワー
オンリセット回路は、電源投入後２つの基準電圧信号の
レベルが逆転するまでの時間がリセットパルス幅となる
ため、ダイオードの順方向電圧を用いた第一の例におい
て電源電圧が急激に立上るような場合には、リセットパ
ルス幅が極端に狭くなり、比較器の動作可能となるまで
の待機時間や内部回路に対する最小リセットパルス幅が
確保できず正常に初期化できないという欠点があった。
また、コンデンサを用いた第二の例では、電源電圧が緩
やかに立上るような場合には、２つの基準電圧信号のレ
ベルが逆転することがなくなるため、リセットパルスは
出力されず正常に初期化できないという欠点があった。
オンリセット回路は、電源投入後２つの基準電圧信号の
レベルが逆転するまでの時間がリセットパルス幅となる
ため、ダイオードの順方向電圧を用いた第一の例におい
て電源電圧が急激に立上るような場合には、リセットパ
ルス幅が極端に狭くなり、比較器の動作可能となるまで
の待機時間や内部回路に対する最小リセットパルス幅が
確保できず正常に初期化できないという欠点があった。
また、コンデンサを用いた第二の例では、電源電圧が緩
やかに立上るような場合には、２つの基準電圧信号のレ
ベルが逆転することがなくなるため、リセットパルスは
出力されず正常に初期化できないという欠点があった。
【００１０】
【課題を解決するための手段】本発明のパワーオンリセ
ット回路は、第一の基準電圧信号を出力する第一の基準
電圧回路と、第二の基準電圧信号を出力する第二の基準
電圧回路と、前記第一および第二の基準電圧信号を入力
しリセット信号を出力する電圧比較器と、パワーオン時
に予め定めた時間遅延して前記第二の基準電圧が立上が
るように前記第二の基準電圧回路を駆動する初期駆動回
路とを備えて構成されている。
ット回路は、第一の基準電圧信号を出力する第一の基準
電圧回路と、第二の基準電圧信号を出力する第二の基準
電圧回路と、前記第一および第二の基準電圧信号を入力
しリセット信号を出力する電圧比較器と、パワーオン時
に予め定めた時間遅延して前記第二の基準電圧が立上が
るように前記第二の基準電圧回路を駆動する初期駆動回
路とを備えて構成されている。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は、本発明のパワーオンリセット回路
の第一の実施例を示す回路図である。
の第一の実施例を示す回路図である。
【００１３】本実施例のパワーオンリセット回路は、図
１に示すように、従来例と同様の高電位電源ＶＤと低電
位電源ＶＳとの間に直列接続された抵抗Ｒ１と順方向に
直列接続のダイオードＤ１，Ｄ２とからなる基準電源回
路１と、高電位電源ＶＤと低電位電源ＶＳとの間に直列
接続された抵抗Ｒ２，Ｒ３と順方向接続のダイオードＤ
３とからなる基準電源回路２と、それぞれ基準電圧回路
１，２の出力である基準電圧Ｖ１，Ｖ２を比較する比較
器３とに加えて、高電位電源ＶＤと低電位電源ＶＳとの
間に直列接続されたコンデンサＣ１と抵抗Ｒ４と抵抗Ｒ
４に逆極性に並列接続されたダイオードＤ４とＮチャン
ネルトランジスタＮ１とからなる初期駆動回路４を備え
て構成されている。ＮチャンネルトランジスタＮ１のゲ
ートはコンデンサＣ１と抵抗Ｒ４との共通接続点にコレ
クタは基準電圧回路２の抵抗Ｒ２，Ｒ３の共通接続点に
それぞれ接続されている。
１に示すように、従来例と同様の高電位電源ＶＤと低電
位電源ＶＳとの間に直列接続された抵抗Ｒ１と順方向に
直列接続のダイオードＤ１，Ｄ２とからなる基準電源回
路１と、高電位電源ＶＤと低電位電源ＶＳとの間に直列
接続された抵抗Ｒ２，Ｒ３と順方向接続のダイオードＤ
３とからなる基準電源回路２と、それぞれ基準電圧回路
１，２の出力である基準電圧Ｖ１，Ｖ２を比較する比較
器３とに加えて、高電位電源ＶＤと低電位電源ＶＳとの
間に直列接続されたコンデンサＣ１と抵抗Ｒ４と抵抗Ｒ
４に逆極性に並列接続されたダイオードＤ４とＮチャン
ネルトランジスタＮ１とからなる初期駆動回路４を備え
て構成されている。ＮチャンネルトランジスタＮ１のゲ
ートはコンデンサＣ１と抵抗Ｒ４との共通接続点にコレ
クタは基準電圧回路２の抵抗Ｒ２，Ｒ３の共通接続点に
それぞれ接続されている。
【００１４】次に、本実施例の動作について説明する。
【００１５】図２は、本実施例のパワーオンリセット回
路の動作の一例を示すタイムチャートである。
路の動作の一例を示すタイムチャートである。
【００１６】まず、電源電圧ＶＤが急激に立上がる場合
の初期駆動回路４のＣ点の電圧Ｖ３と、基準電源回路
１，２のＡ，Ｂ点の各電圧Ｖ１，Ｖ２との関係について
説明する。
の初期駆動回路４のＣ点の電圧Ｖ３と、基準電源回路
１，２のＡ，Ｂ点の各電圧Ｖ１，Ｖ２との関係について
説明する。
【００１７】まず、電源電圧ＶＤが急激に立上がると、
コンデンサＣ１に直列接続された抵抗Ｒ４に過度電流が
流れ、初期駆動回路４のＣ点の電圧Ｖ３が一時的に上昇
する。これにより、トランジスタＮ１がオン状態とな
り、基準電圧回路２のＢ点を接地電位に短絡して基準電
圧Ｖ２の上昇を抑える。次に、一定の遅延時間ｔ０経過
後、初期駆動回路４のＣ点の電圧Ｖ３が低下すると、ト
ランジスタＮ１がオフ状態となり、基準電圧回路２のＢ
点の基準電圧Ｖ２が基準電圧回路１のＡ点の基準電圧Ｖ
１より時間ｔ０だけ遅れて上昇し始める。この遅延時間
ｔ０は、比較器３の動作可能となるまでの待機時間およ
び内部回路の最小リセットパルス幅を確保するように設
定する。
コンデンサＣ１に直列接続された抵抗Ｒ４に過度電流が
流れ、初期駆動回路４のＣ点の電圧Ｖ３が一時的に上昇
する。これにより、トランジスタＮ１がオン状態とな
り、基準電圧回路２のＢ点を接地電位に短絡して基準電
圧Ｖ２の上昇を抑える。次に、一定の遅延時間ｔ０経過
後、初期駆動回路４のＣ点の電圧Ｖ３が低下すると、ト
ランジスタＮ１がオフ状態となり、基準電圧回路２のＢ
点の基準電圧Ｖ２が基準電圧回路１のＡ点の基準電圧Ｖ
１より時間ｔ０だけ遅れて上昇し始める。この遅延時間
ｔ０は、比較器３の動作可能となるまでの待機時間およ
び内部回路の最小リセットパルス幅を確保するように設
定する。
【００１８】遅延時間ｔ０は、周知のように、コンデン
サＣ１と抵抗Ｒ４との時定数で決定されるので、これら
の値を適切に設定すればよい。
サＣ１と抵抗Ｒ４との時定数で決定されるので、これら
の値を適切に設定すればよい。
【００１９】以上以外の回路は前述の従来の技術の例で
示したものと共通部分であり、説明が重複するので冗長
とならないよう省略する。
示したものと共通部分であり、説明が重複するので冗長
とならないよう省略する。
【００２０】次に、本発明の第二の実施例について説明
する。
する。
【００２１】図３は、本発明のパワーオンリセット回路
の第二の実施例を示す回路図である。
の第二の実施例を示す回路図である。
【００２２】前述の第一の実施例に対する本実施例の相
違点は、前述の遅延時間ｔ０の設定を容易に調整できる
ように、初期駆動回路４の代りにトランジスタＮ１のゲ
ートの入力側にパルス遅延回路７１を設けた初期駆動回
路７を備えたことである。
違点は、前述の遅延時間ｔ０の設定を容易に調整できる
ように、初期駆動回路４の代りにトランジスタＮ１のゲ
ートの入力側にパルス遅延回路７１を設けた初期駆動回
路７を備えたことである。
【００２３】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。
明は上記実施例に限られることなく種々の変形が可能で
ある。
【００２４】たとえば、本実施例では、パルス遅延回路
として、周知のバッファ回路の直列接続による遅延素子
とナンドゲートとを用いた回路としているが、これに限
ることはなく同様の機能を有するものであれば、本発明
の主旨を逸脱しない限り適用できることは勿論である。
として、周知のバッファ回路の直列接続による遅延素子
とナンドゲートとを用いた回路としているが、これに限
ることはなく同様の機能を有するものであれば、本発明
の主旨を逸脱しない限り適用できることは勿論である。
【００２５】また、ダイオードの代りにゲートとドレイ
ンとを短絡しダイオード接続としたトランジスタを用い
ることも、本発明の主旨を逸脱しない限り適用できるこ
とは勿論である。
ンとを短絡しダイオード接続としたトランジスタを用い
ることも、本発明の主旨を逸脱しない限り適用できるこ
とは勿論である。
【００２６】
【発明の効果】以上説明したように、本発明のパワーオ
ンリセット回路は、パワーオン時の設定遅延時間ｔ０後
に第二の基準電圧が立上がるように第二の基準電圧回路
を駆動する初期駆動回路を備えることにより、電源電圧
が急激に立上るような場合でも比較器の動作可能となる
までの待機時間や内部回路に対する最小リセットパルス
幅を十分確保でき、また、電源電圧が緩やかに立上るよ
うな場合でも２つの基準電圧信号のレベルは確実に逆転
するので、どのような電源電圧の立上りに対しても十分
なパルス幅のリセットパルスが出力され正常に初期化で
きるという効果がある。
ンリセット回路は、パワーオン時の設定遅延時間ｔ０後
に第二の基準電圧が立上がるように第二の基準電圧回路
を駆動する初期駆動回路を備えることにより、電源電圧
が急激に立上るような場合でも比較器の動作可能となる
までの待機時間や内部回路に対する最小リセットパルス
幅を十分確保でき、また、電源電圧が緩やかに立上るよ
うな場合でも２つの基準電圧信号のレベルは確実に逆転
するので、どのような電源電圧の立上りに対しても十分
なパルス幅のリセットパルスが出力され正常に初期化で
きるという効果がある。
【図１】本発明のパワーオンリセット回路の第一の実施
例を示す回路図である。
例を示す回路図である。
【図２】本実施例のパワーオンリセット回路における動
作の一例を示すタイムチャートである。
作の一例を示すタイムチャートである。
【図３】本発明のパワーオンリセット回路の第二の実施
例を示す回路図である。
例を示す回路図である。
【図４】従来のパワーオンリセット回路の第一の例を示
す回路図である。
す回路図である。
【図５】従来のパワーオンリセット回路における動作の
一例を示すタイムチャートである。
一例を示すタイムチャートである。
【図６】従来のパワーオンリセット回路の第二の例を示
す回路図である。
す回路図である。
１，２，５，６ 基準電圧回路 ３ 比較器 ４，７ 初期駆動回路 ７１ パルス遅延回路 Ｃ１，Ｃ２ コンデンサ Ｄ１〜Ｄ４ ダイオード Ｎ１ トランジスタ Ｒ１〜Ｒ７ 抵抗
Claims (4)
- 【請求項１】 第一の基準電圧信号を出力する第一の基
準電圧回路と、 第二の基準電圧信号を出力する第二の基準電圧回路と、 前記第一および第二の基準電圧信号を入力しリセット信
号を出力する電圧比較器と、 パワーオン時に予め定めた時間遅延して前記第二の基準
電圧が立上がるように前記第二の基準電圧回路を駆動す
る初期駆動回路とを備えることを特徴とするパワーオン
リセット回路。 - 【請求項２】 前記第一の基準電圧回路は第一および第
二の電源の間に直列接続された第一の抵抗と順方向に直
列接続された１個またはそれ以上のダイオードからなる
第一のダイオード回路とを備え前記第一の抵抗と前記第
一のダイオード回路との共通接続点から前記第一の基準
電圧を出力し、 前記第二の基準電圧回路は前記第一および第二の電源の
間に直列接続された第二および第三の抵抗と順方向に直
列接続された１個またはそれ以上のダイオードからなる
第二のダイオード回路とを備え前記第二の抵抗と前記第
三の抵抗との共通接続点から前記第二の基準電圧を出力
し、 前記初期駆動回路は前記第一および第二の電源に直列接
続されたコンデンサと第四の抵抗と前記第四の抵抗に並
列接続された逆方向の第三のダイオード回路と前記第二
の抵抗と前記第三の抵抗との共通接続点と前記第二の電
源間に並列接続したトランジスタとを備え前記コンデン
サと前記第四の抵抗との共通接続点に前記トランジスタ
のゲートを接続することを特徴とする請求項１記載のパ
ワーオンリセット回路。 - 【請求項３】 前記第一および第二のダイオード回路は
それぞれドレインとゲートとを短絡したダイオード接続
のトランジスタであることを特徴とする請求項２記載の
パワーオンリセット回路。 - 【請求項４】 前記コンデンサと前記第四の抵抗との共
通接続点と前記トランジスタのゲートとの間に前記遅延
時間を設定するパルス遅延回路を備えることを特徴とす
る請求項２記載のパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29533291A JPH05226995A (ja) | 1991-11-12 | 1991-11-12 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29533291A JPH05226995A (ja) | 1991-11-12 | 1991-11-12 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226995A true JPH05226995A (ja) | 1993-09-03 |
Family
ID=17819247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29533291A Withdrawn JPH05226995A (ja) | 1991-11-12 | 1991-11-12 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226995A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0943277A (ja) * | 1994-11-15 | 1997-02-14 | Sgs Thomson Microelectron Ltd | 電圧基準回路およびこの電圧基準回路を用いた電圧検出回路 |
| JPH09153777A (ja) * | 1995-11-28 | 1997-06-10 | Mitsubishi Electric Corp | 半導体装置および比較回路 |
| US6603341B2 (en) | 2000-06-22 | 2003-08-05 | Denso Corporation | Load drive circuit having low voltage detector |
| US7570090B2 (en) * | 2007-10-30 | 2009-08-04 | Ramtron International Corporation | Fast power-on detect circuit with accurate trip-points |
| CN113328736A (zh) * | 2021-04-28 | 2021-08-31 | 漳州立达信光电子科技有限公司 | 一种复位时间可调的复位电路及设备 |
-
1991
- 1991-11-12 JP JP29533291A patent/JPH05226995A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0943277A (ja) * | 1994-11-15 | 1997-02-14 | Sgs Thomson Microelectron Ltd | 電圧基準回路およびこの電圧基準回路を用いた電圧検出回路 |
| JP2935819B2 (ja) * | 1994-11-15 | 1999-08-16 | エスティーマイクロエレクトロニクス、リミテッド | 電圧基準回路およびこの電圧基準回路を用いた電圧検出回路 |
| JPH09153777A (ja) * | 1995-11-28 | 1997-06-10 | Mitsubishi Electric Corp | 半導体装置および比較回路 |
| US6603341B2 (en) | 2000-06-22 | 2003-08-05 | Denso Corporation | Load drive circuit having low voltage detector |
| US7570090B2 (en) * | 2007-10-30 | 2009-08-04 | Ramtron International Corporation | Fast power-on detect circuit with accurate trip-points |
| CN113328736A (zh) * | 2021-04-28 | 2021-08-31 | 漳州立达信光电子科技有限公司 | 一种复位时间可调的复位电路及设备 |
| CN113328736B (zh) * | 2021-04-28 | 2024-06-11 | 漳州立达信光电子科技有限公司 | 一种复位时间可调的复位电路及设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |