JPH043513A

JPH043513A - パワーオンリセット回路

Info

Publication number: JPH043513A
Application number: JP2104462A
Authority: JP
Inventors: Takashi Morigami; 森上　隆
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-04-20
Filing date: 1990-04-20
Publication date: 1992-01-08
Also published as: US5070295A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、電源立上がり時又は電源降下時などにリセッ
ト信号を解除又はセットするためのパワーオンリセット
回路に関する。

［従来の技術］従来、この種のパワーオンリセット回路として、第４図
に示すような回路が知られている。

このパワーオンリセット回路は、電源電圧対出力電圧の
カーブが互いに異なると共に、所定の電源電圧、つまり
リセット解除又はセット電圧において両カーブが交差す
る第１の基準電位回路２１及び第２の基準電位回路２２
と、これらの基準電位回路２１．２２の出力電圧Ｖｂ、
Ｖ、を比較するコンパレータ３とにより構成されている
。

第１の基準電位回路２１は、ｖＤＤ電源端子と接地端子
との間に直列に接続された抵抗Ｒ＋＋＋　Ｒｔ。

及びダイオードＤ　１１１　Ｄ　１゜、Ｄ１３により構
成されている。また、第２の基準電位回路２２は、ｖＤ
Ｄ電源端子と接地端子との間に直列に接続された抵抗Ｒ
１３＋　Ｒｔ４及びダイオードＤ１４１　［）＋ａによ
り構成されている。

次に、このパワーオンリセット回路の動作について説明
する。

第５図は、電源電圧ＶＤＤに対する基準電位回路２１．
２２の出力電圧Ｖｂ　、Ｖ−の関係を示したグラフ図で
ある。

電源の立ち上がり直後では、ダイオードＤｌｌ〜Ｄ１５
がいずれもオフ状態となっているので、第１及び第２の
基準電位回路２１．２２の出力電圧Ｖｂ、Ｖ、は電源電
圧ｖＤＤと一致して徐々に増加する。いま、ダイオード
Ｄ　Ｉｆ〜Ｄ　ｔｓがオン状態となるしきい値電圧をＶ
ｐとすると、電源電圧ＶＤＤが、ＶＤＤ＞２・ＶＦとな
った時点からダイオードＤＩ４１　ＤＩ５に電流が流れ
始めるので、以後、第２の基準電位回路２２から出力さ
れる出力電圧Ｖ１は、下記（１）式のように変化する。

＋２１１ｖＦ　（ｉ）　　　　　　・・・（１）ここで
、Ｖｐ（ｉ）は、基準電位回路２１，２２に流れる電流
がｉのときのダイオードの順方向ドロップ電圧である。

従って、この段階がらはＶ　ｂ　＞　Ｖ−なる関係を維
持するので、コンパレータ３の出力は高レベルとなり、
リセット状態に入る。

更に、電源電圧ＶＤＤが増加してＶＤＤ＞３・ｖ２にな
ると、ダイオードＤｌｌｌ　ＤＩ。、Ｄ１３に電流が流
れ始めるので、以後、第１の基準電位回路２１から出力
される出力電圧Ｖｂは、下記（２）式のように変化する
。

＋３・Ｖｐ（ｉ）　　　　　　　・・・　（２）従って
、抵抗Ｒ，−Ｒ４の抵抗値を、Ｒ４／　（Ｒ３＋Ｒ４）＞Ｒｔ　／　（Ｒｔ　＋Ｒ２）
なる関係を満たすように設定することにより、電源電圧
ＶＤＤの上昇に伴い、出力電圧Ｖ、の増加の度合いの方
が、出力電圧Ｖｂの増加の度合いよりも大きくなるので
、電源電圧ｖａｎが所定の電圧となった時点でＶ、＞Ｖ
ｂとなる。この点での電源電圧ｖＤＤがリセット電位（
Ｖ□。ｔ）であり、以後リセットが解除される。

［発明が解決しようとする課題］しかしながら、上述した従来のパワーオンリセット回路
では、電源電圧ＶＤＤが２１１ｖＦ以下のときには、■
、＝Ｖｂとなるため、コンパレータの出力が不定となる
という問題点がある。ダイオードがｎ段構成の場合には
、ＶＤｏ＞ｎ＠Ｖｐまでコンパレータの出力は不定とな
る。このため、この種のパワーオンリセット回路は、特
に１乃至２Ｖ程度の低電圧での動作保証を必要とするシ
ステムへの使用が困難であるという問題点があった。

また、従来のパワーオンリセット回路では、第１及び第
２の基準電位回路を構成する抵抗及びダイオードに、同
一の特性を有する素子を使用した場合でも、これらの基
準電位回路に流れる電流値が異なっているために、ＶＩ
Ｌ特性カーブとＶゎ特性カーブに相関があまりなく、そ
のため、リセット電圧ＶＲ□、が抵抗及びダイオードの
バラツキによって大きく変動するという問題点もあった
。

本発明はかかる問題点に鑑みてなされたものであって、
電源電圧が低い領域においても確実なリセット動作を行
なうことができ、しかも素子のバラツキに影響されるこ
とがないパワーオンリセット回路を提供することを目的
とする。

［課題を解決するための手段］本発明に係るパワーオンリセット回路は、電源電圧対出
力電圧の曲線が所定の電源電圧で交差する第１及び第２
の基準電位回路と、これらの基準電位回路の出力電圧を
比較するコンパレータ回路とを有するパワーオンリセッ
ト回路において、前記第１の基準電位回路は、第１の電
源端子と第２の電源端子との間に直列に接続された第１
の抵抗、第２の抵抗及び第１の非線形抵抗素子回路から
構成され、前記第１及び第２の抵抗の接続点を出力端と
し、前記第２の基準電位回路は、前記第１の電源端子と
前記第２の電源端子との間に直列に接続された第３．第
４及び第５の抵抗と、前記第４の抵抗と並列に接続され
た第２の非線形抵抗素子回路とから構成され、前記第３
及び第４の抵抗の接続点を出功端とするものであること
を特徴とする。

［作用コ本発明においては、電源電圧が立上がってから第１の非
線形抵抗素子回路のしきい値電圧に達するまでの期間は
、第１の基準電位回路の出力電圧は電源電圧値となり、
第２の基準電位回路の出力電圧は電源電圧を第３乃至第
５の抵抗で分圧した電圧値となる。このため、第１の基
準電位回路の出力レベルは第２の基準電位回路の出力レ
ベルよりも必す高いレベルになる。

電源電圧が、第２の非線形抵抗素子回路を導通状態にさ
せる程度に上昇すると、第４の抵抗の両端が短絡される
ことになるので、第２の基準電位回路の出力電圧は急激
に上昇し、同基準電位回路の出力レベルの大小関係が逆
転する。この点をリセット電圧とすることでパワーオン
リセット動作を行なわせることができる。

本発明によれば、電源電圧が低い場合でも、第１及び第
２の基準電位回路の出力電圧は異なる特性直線上で変化
するので、両者が同一電圧となることがなく、電源電圧
が低い領域においても、確実にリセット動作を行なわせ
ることができる。

また、本発明においては、第１及び第２の非線形抵抗素
子回路が共にオフ状態となったときに、第１及び第２の
基準電位回路に流れる電流値を等しくすることが容易で
あるため、リセット電圧を素子のバラツキに影響されず
に安定化することができる。

［実施例コ以下、添付の図面を参照しながら本発明の実施例につい
て説明する。

第１図は本発明の第１の実施例に係るパワーオンリセッ
ト回路の回路図である。

このパワーオンリセット回路は、第１の基準電位回路１
と、第２の基準電位回路２と、これら基準電位回路１，
２の出力電圧Ｖｂ、Ｖ、を比較するコンパレータ３とに
より構成されている。

第１の基準電位回路１はＮ’ＶＤＤ電源端子と接地端子
との間に直列に接続された抵抗Ｒ，，Ｒ２及び第１の非
線形抵抗素子回路としてのダイオードＤ１．Ｄ２とから
構成されている。また、第２の基準電位回路２は、ＶＩ
）Ｄ電源端子と接地端子との間に直列に接続された３つ
の抵抗Ｒ３，Ｒ４゜Ｒ５と、抵抗Ｒ４と並列に接続され
た第２の非線形抵抗素子回路を構成するダイオ−Ｆ　Ｄ
３−Ｄ４の直列回路とにより構成されている。

次に、このように構成された本実施例に係るパワーオン
リセット回路の動作について説明する。

第２図は、この回路における電源電圧ＶＤＩ）に対する
基準電位回路１，２の出力電圧■ゎ＋Ｖａの関係を示し
たグラフ図である。

電源の立上がり直後では、ダイオードＤ１〜Ｄ４はいず
れもオフ状態となっているので、第１の基準電位回路１
の出力電圧Ｖｂは電源電圧ＶＯＯと同じ電圧値で変化す
るが、第２の基準電位回路２の出力電圧Ｖ１は、電源電
圧ＶＤＤを抵抗Ｒ３１Ｒ４，Ｒ５で分圧した、下記（３
）式のような電圧値となる。

従って、電源の立上がり当初からＶ、＜Ｖｂの関係が維
持され、確実なリセット動作が行なわれる。

電源電圧ＶＤ［）が２−ＶＦに達すると、ダイオードＤ
、、Ｄ２がオン状態となるので、第１の基準電位回路１
の出力電圧Ｖｂは、下記（４）式のように変化する。

＋２・ＶＦ（１）　　　　　　・・・　（４）更に、電
源電圧ＶＯＯが増加して、抵抗Ｒ４の両端電圧が、Ｒ４
１≧２・ＶＦなる関係を満たすようになると、ダイオー
ドＤ３．Ｄ４がオン状態となるので、第１の基準電位回
路１の出力電圧Ｖ１は、下記（５）のように変化する。

Ｒ３＋Ｒ５＋２・Ｖｐ（ｉ）　　　　　　・・・　（５）従って、Ｒ１／　（Ｒ３＋Ｒ５）＞Ｒ４／　（Ｒ＋　＋Ｒ２）と
設定すれば、Ｒ４１＝２・ＶＦを満たした時点から、出
力電圧Ｖ、、Ｖｂの関係が逆転しＮＶＩＬ〉ｖｂとなる
。そして、このときの電源電圧ｖＤＤがリセット電圧Ｖ
　Ｒｅ５ｅｔとなる。

ここで、Ｒ３＋Ｒ＋ｓ　＝Ｒｓ　＋Ｒ２となるように設
定し、抵抗Ｒ４の抵抗値を十分大きくすることにより、
ｖＤＤを更に大きくしたときの抵抗Ｒ４に流れる電流値
が、ダイオードＤ３．Ｄ４に流れる電流値よりも非常に
小さくなるように設定すると、基準電位回路１，２に流
れる電流値を略等しくすることができる。これによりＮ
Ｖ＆特性カーブとｖｂ特性カーブとに強い相関性を持た
せることができ、素子定数のバラツキ対するリセット電
圧Ｖ　Ｒｅｇｅｔの変動を防止することができる。

第３図は本発明の第２の実施例に係るパワーオンリセッ
ト回路の回路図である。

この実施例では、第１及び第２の非線形抵抗素子回路と
して、先の実施例におけるダイオードＤＩ、Ｄ２及びＤ
３．Ｄ４に代えて、ＮチャネルトランジスタＴ　Ｒ＋　
、Ｔ　Ｒ２を使用して第１の基準電位回路１１と第２の
基準電位回路１２とを構成している。他の構成は第１図
に示した第１の実施例と同様である。

トランジスタＴＲ，は、そのゲートとドレインとが接続
され、ドレインが抵抗Ｒ２と、また、ソースが接地端子
と夫々接続されたものとなっている。また、トランジス
タＴ　Ｒ２は、そのゲートとドレインとが接続され、そ
のドレインが抵抗Ｒ３１Ｒ４の接続点と、また、ソース
が抵抗Ｒ４，Ｒ５の接続点と接続されたものとなってい
る。

この実施例によれば、トランジスタＴＲ，、ＴＲ２は、
そのソース・ドレイン間に、トランジスタのスレッショ
ルド電圧ＶＴ以上の電圧が加わるとオン状態となる。こ
のため、この回路は、前述した各式を、ＶＦとＶＴとの
置き換えのみによって全て適用することができ、先の実
施例と同様の作用効果を奏することができる。

なお、この実施例は、電源電位（Ｖ　ｓｓ、Ｖ　ｎｏ）
に直接つながらないダイオードの形成が困難であるよう
な拡散プロセスに適用した場合に、特に有効となる。

［発明の効果］以上説明したように、本発明によれば、第２の基準電位
回路を第１及び第２の電源端子間に直列に接続された抵
抗と、これら抵抗のうち中間に位置する抵抗と並列に接
続された第２の非線形抵抗素子回路とにより構成したの
で、電源電圧が低い場合でも、第１及び第２の基準電位
回路の出力電圧は異なる特性直線上で変化し、両者が同
一電圧となることがない。このため、電源電圧が低い領
域においても、確実にパワーオンリセット動作を行なわ
せることができる。しかも、本発明によれば、第１及び
第２の基準電位回路の電流値を等しくすることができる
ので、リセット電圧が素子のバラツキに影響を受けない
という効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るパワーオンリセッ
ト回路の回路図、第２図は同回路における電源電圧に対
する第１及び第２の基準電位回路の出力電圧の関係を示
すグラフ図、第３図は本発明の第２の実施例に係るパワ
ーオンリセット回路の回路図、第４図は従来のパワーオ
ンリセット回路の回路図、第５図は同回路における電源
電圧に対する第１及び第２の基準電位回路の出力電圧の
関係を示すグラフ図である。１．１１，２１；第１の基準電位回路、２，１２．２２
；第２の基準電位回路、３；コンパレー夕、Ｒ８〜Ｒ５
＋　Ｒｌｌ”Ｒ１４；抵抗、Ｄ１〜Ｄ４＋Ｄｏｔ〜Ｄ、
５；ダイオード、ＴＲ，、ＴＲ２；Ｎチャネルトランジ
スタ

Claims

【特許請求の範囲】

（１）電源電圧対出力電圧の曲線が所定の電源電圧で交
差する第１及び第２の基準電位回路と、これらの基準電
位回路の出力電圧を比較するコンパレータ回路とを有す
るパワーオンリセット回路において、前記第１の基準電
位回路は、第１の電源端子と第２の電源端子との間に直
列に接続された第１の抵抗、第２の抵抗及び第１の非線
形抵抗素子回路から構成され、前記第１及び第２の抵抗
の接続点を出力端とし、前記第２の基準電位回路は、前
記第１の電源端子と前記第２の電源端子との間に直列に
接続された第３、第４及び第５の抵抗と、前記第４の抵
抗と並列に接続された第２の非線形抵抗素子回路とから
構成され、前記第３及び第４の抵抗の接続点を出力端と
するものであることを特徴とするパワーオンリセット回
路。
（２）前記第１及び第２の非線形抵抗素子回路は、前記
第１及び第２の電源端子に対し順方向に直列接続された
複数のダイオードから構成されたものであることを特徴
とする請求項１に記載のパワーオンリセット回路。
（３）前記第１及び第２の非線形抵抗素子回路は、ゲー
トとドレインとが接続されたトランジスタから構成され
たものであることを特徴とする請求項１に記載のパワー
オンリセット回路。