JPS6210917A - 差動増幅型ヒステリシスコンパレ−タ回路 - Google Patents
差動増幅型ヒステリシスコンパレ−タ回路Info
- Publication number
- JPS6210917A JPS6210917A JP60149704A JP14970485A JPS6210917A JP S6210917 A JPS6210917 A JP S6210917A JP 60149704 A JP60149704 A JP 60149704A JP 14970485 A JP14970485 A JP 14970485A JP S6210917 A JPS6210917 A JP S6210917A
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- Japan
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- output
- voltage
- transistor
- hysteresis
- capacitor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、集積化に適し且つ安定したヒステリシス特性
をもたせるようにしだ差動増幅型ヒステリシスコンパレ
ータ回路に関する。
をもたせるようにしだ差動増幅型ヒステリシスコンパレ
ータ回路に関する。
（発明の背景）
従来、抵抗と電流源とによってヒステリシス幅を決定す
る集積化に適した簡潔な回路構成をもつ差動増幅型ヒス
テリシスコンパレータ回路として、本願発明者等は第４
図に示す回路を提案している（特岬昭！５９−６７３？
Ｏ号）。
る集積化に適した簡潔な回路構成をもつ差動増幅型ヒス
テリシスコンパレータ回路として、本願発明者等は第４
図に示す回路を提案している（特岬昭！５９−６７３？
Ｏ号）。
第４図において、１は電源電圧Ｖ。０か印加される電源
端子、２はコモン端子、３は可変電圧源で示す信号電圧
Ｅｉｎが印加される反転入力端子、５４は基準電圧Ｅｒ
が印加される非反転入力端子、５は出力端子である。
端子、２はコモン端子、３は可変電圧源で示す信号電圧
Ｅｉｎが印加される反転入力端子、５４は基準電圧Ｅｒ
が印加される非反転入力端子、５は出力端子である。
トランジスタ０１〜Ｑ４及び電流源１１（よ差動増幅器
を構成し、電流源Ｉ、２，１．３、トランジスタＱ５．
Ｑ６ （但し、Ｑ５はダイオード接続されたトランジス
タ）、及び抵抗Ｒ２がヒステリシス幅を決定するための
回路を構成している。
を構成し、電流源Ｉ、２，１．３、トランジスタＱ５．
Ｑ６ （但し、Ｑ５はダイオード接続されたトランジス
タ）、及び抵抗Ｒ２がヒステリシス幅を決定するための
回路を構成している。
（発明が解決しようとする問題点）
しかしながら、このようなコンパレータ回路にあっては
、入力信号の電圧変化時間が長い場合、ヒステリシスが
完全に掛かるまでの時間内における入力信号の雑音やフ
ラ付き等により出力がチャタリングを起こし、出力が不
安定になるという問題があった。
、入力信号の電圧変化時間が長い場合、ヒステリシスが
完全に掛かるまでの時間内における入力信号の雑音やフ
ラ付き等により出力がチャタリングを起こし、出力が不
安定になるという問題があった。
この問題を第４図の回路について説明すると次のように
なる。
なる。
まず第４図のコンパレータ回路では、電流源■２．Ｉ３
の電流値ｉ２．ｉ３と抵抗Ｒ１の値との関係でヒステリ
シス特性を持たせており、例えば第２図の入出力特性図
のようなヒステリシス特性が設定されている。尚、第２
図は、横軸に入力電圧Ｅ１ｎと基準電圧Ｅｒを示し、縦
軸に出力段のトランジスタＱ９のオン、オフを示してい
る。
の電流値ｉ２．ｉ３と抵抗Ｒ１の値との関係でヒステリ
シス特性を持たせており、例えば第２図の入出力特性図
のようなヒステリシス特性が設定されている。尚、第２
図は、横軸に入力電圧Ｅ１ｎと基準電圧Ｅｒを示し、縦
軸に出力段のトランジスタＱ９のオン、オフを示してい
る。
いま入力電圧Ｆｉｎが基準電圧Ｅｒを上回るＡ点にあっ
たとすると、出力トランジスタＱ９はオン状態におり、
抵抗Ｒ２を通し電源端子１より流れる電流により出力端
子５は数百ｍＶ以下の状態となっている。
たとすると、出力トランジスタＱ９はオン状態におり、
抵抗Ｒ２を通し電源端子１より流れる電流により出力端
子５は数百ｍＶ以下の状態となっている。
そこで、信号電圧Ｅ１ｎをＡ点の電位から０点に反転す
る直前のＢ点まで変化させ、更に反転する０点まで変化
させたとき、Ｂ点から０点に出力トランジスタ０９が反
転するあいだの各トランジスタの動作状態を考えてみる
。
る直前のＢ点まで変化させ、更に反転する０点まで変化
させたとき、Ｂ点から０点に出力トランジスタ０９が反
転するあいだの各トランジスタの動作状態を考えてみる
。
、入力電圧ＥｉｎがＢ点まで下がったとき、トランジス
タＱ９は依然としてオン状態を保っており、出力トラン
ジスタＱ９の前段に位置するトランジスタＱ６．Ｑ７は
オン、Ｑ８はオフ状態を保っている。この状態で入力電
圧Ｅｉｎを若干減少させると、トランジスタＱ９が反転
してヒステリシスか掛かった状態となるが、この回路に
あけるヒステリシスによる反転は、トランジスタＱ６が
完全にオン又はオフした状態で定まるヒステリシス幅で
掛かるようになっており、１〜ランジスタＱ６がオンか
らオフまたはオフからオンに変化する過渡状態では完全
にヒステリシスが掛かつていない。
タＱ９は依然としてオン状態を保っており、出力トラン
ジスタＱ９の前段に位置するトランジスタＱ６．Ｑ７は
オン、Ｑ８はオフ状態を保っている。この状態で入力電
圧Ｅｉｎを若干減少させると、トランジスタＱ９が反転
してヒステリシスか掛かった状態となるが、この回路に
あけるヒステリシスによる反転は、トランジスタＱ６が
完全にオン又はオフした状態で定まるヒステリシス幅で
掛かるようになっており、１〜ランジスタＱ６がオンか
らオフまたはオフからオンに変化する過渡状態では完全
にヒステリシスが掛かつていない。
即ち、トランジスタＱ６が活性領域に入っている間は、
電流源■３の電流ｉ３はトランジスタＱ６とダイオード
Ｑ５とに分流し、ヒステリシス幅を決定する抵抗Ｒ１に
流れる電流値の変化は小さく、出力を反転するヒステリ
シス幅までは至っていない。
電流源■３の電流ｉ３はトランジスタＱ６とダイオード
Ｑ５とに分流し、ヒステリシス幅を決定する抵抗Ｒ１に
流れる電流値の変化は小さく、出力を反転するヒステリ
シス幅までは至っていない。
このようにトランジスタＱ６が活性領域にあれば、その
出力段に位置するトランジスタ０７〜Ｑ９も不安定な過
渡状態におかれる。従って、このような過渡状態で入力
信号Ｅｉｎがフラ付きを起こしたとすると、差動段から
の信号によりトランジスタＱ６．Ｑ７がオン、オフし、
これを受けて出力トランジスタＱ９もオン、オフを起こ
し、出力にチャタリングが現われ安定なコンパレータ出
力が得られなくなるという問題があった。勿論、第２図
のＤ点からＦ点に反転するときも同様な問題があった。
出力段に位置するトランジスタ０７〜Ｑ９も不安定な過
渡状態におかれる。従って、このような過渡状態で入力
信号Ｅｉｎがフラ付きを起こしたとすると、差動段から
の信号によりトランジスタＱ６．Ｑ７がオン、オフし、
これを受けて出力トランジスタＱ９もオン、オフを起こ
し、出力にチャタリングが現われ安定なコンパレータ出
力が得られなくなるという問題があった。勿論、第２図
のＤ点からＦ点に反転するときも同様な問題があった。
（発明の目的）
本発明は、このような従来の問題点に鑑みてなされたも
ので、入力端子に変動があっても一度ヒステリシス幅を
越えて出力が反転すると反転状態を保持してチャタリン
グを起こすことのない安定した出力を得ることのできる
コンパレータ回路を提供することを目的とする。
ので、入力端子に変動があっても一度ヒステリシス幅を
越えて出力が反転すると反転状態を保持してチャタリン
グを起こすことのない安定した出力を得ることのできる
コンパレータ回路を提供することを目的とする。
（発明の概要）
この目的を達成するため本発明にあっては、直流的なヒ
ステリシス特性を設定するための抵抗に加えて、チャタ
リング防止用の容量を出力端子から非反転入力端子に帰
還接続するようにしたちの゛である。
ステリシス特性を設定するための抵抗に加えて、チャタ
リング防止用の容量を出力端子から非反転入力端子に帰
還接続するようにしたちの゛である。
（実施例）
第１図は本発明の一実施例を示した回路図でおる。
まず構成を説明すると、トランジスタＱｌ、Ｑ２、Ｑ４
、ダイオードＱ３及び電流源１１で差動増幅器を構成し
、トランジスタＱ６、ダイオードＱ５、抵抗Ｒ１及び電
流源Ｉ２．Ｉ３でヒステリシス特性を決定する回路を構
成している。
、ダイオードＱ３及び電流源１１で差動増幅器を構成し
、トランジスタＱ６、ダイオードＱ５、抵抗Ｒ１及び電
流源Ｉ２．Ｉ３でヒステリシス特性を決定する回路を構
成している。
更に１は電源電圧Ｖｃｃが印加される電源端子、２は接
地端子、３は可変電源で示す比較側の信号電圧Ｅｉｎが
印加される反転入力端子、４は基準側となる信号電圧Ｅ
ｒ （一定）が印加される非反転入力端子、５は出力
端子である。
地端子、３は可変電源で示す比較側の信号電圧Ｅｉｎが
印加される反転入力端子、４は基準側となる信号電圧Ｅ
ｒ （一定）が印加される非反転入力端子、５は出力
端子である。
このような回路構成は、第４図に示した従来例と同じで
あるが、これに加えて本発明では、出力トランジスタＱ
９のコレクタと差動段を形成するトランジスタＱ２のベ
ースとの間にチャタリング防止用の容量Ｃを接続してい
る。
あるが、これに加えて本発明では、出力トランジスタＱ
９のコレクタと差動段を形成するトランジスタＱ２のベ
ースとの間にチャタリング防止用の容量Ｃを接続してい
る。
この第１図に示したコンパレータ回路は、第２図に示す
ヒステリシス特性をもち、その直流的なヒステリシス幅
は、抵抗Ｒ１と電流源■３の電流ｉ３との積（ＲｌＸｉ
３）で与えられる。
ヒステリシス特性をもち、その直流的なヒステリシス幅
は、抵抗Ｒ１と電流源■３の電流ｉ３との積（ＲｌＸｉ
３）で与えられる。
次に第１図の実施例の動作を説明する。
まず第２図のＡ点に示すように非反転入力端子４に印加
している基準電圧Ｅｒより、反転入力端子３に印加して
いる信号電圧Ｅｉｎが充分に高い場合には、出力トラン
ジスタＱ９がオン状態に保たれており、この時、容ＭＣ
にはトランジスタＱ９のコレクタ電位Ｖ。ｏ９とトラン
ジスタＱ２のベース電位Ｖ ＢＯ２との差で与えられる
電圧Ｖ。１が充電されている。
している基準電圧Ｅｒより、反転入力端子３に印加して
いる信号電圧Ｅｉｎが充分に高い場合には、出力トラン
ジスタＱ９がオン状態に保たれており、この時、容ＭＣ
にはトランジスタＱ９のコレクタ電位Ｖ。ｏ９とトラン
ジスタＱ２のベース電位Ｖ ＢＯ２との差で与えられる
電圧Ｖ。１が充電されている。
ＶＣｌ””ＶＢＱ２ ＶＣＱ９ °−（１）一方
、基準電圧Ｅｒに対し、信号電圧Ｆｉｎが充分に低い時
には、出力トランジスタＱ９はオフ状態におり、この場
合、容量Ｃには電源電圧Ｖ。０とトランジスタＱ２のベ
ース電位Ｖ ＢＯ２との差の電圧ＶＣ２が充電される。
、基準電圧Ｅｒに対し、信号電圧Ｆｉｎが充分に低い時
には、出力トランジスタＱ９はオフ状態におり、この場
合、容量Ｃには電源電圧Ｖ。０とトランジスタＱ２のベ
ース電位Ｖ ＢＯ２との差の電圧ＶＣ２が充電される。
ｖｃ２−ｖｃｃ ＶＢＱ２ °゛（２＞そこで基
準電圧Ｅｒを一定とし、信号電圧Ｅｉｎを第３図のＡ点
からＢ点に下げ、更に０点に下げたとする。
準電圧Ｅｒを一定とし、信号電圧Ｅｉｎを第３図のＡ点
からＢ点に下げ、更に０点に下げたとする。
信号電圧ＥｉｎをＡ点からＢ点に下げる間は、出力トラ
ンジスタＱ９がオン状態を保っており、容量Ｃには前記
第（１）式の電圧ＶＣ１が充電された状態となっている
。Ｂ点から０点への移行で出力トランジスタＱ９が一瞬
でもオフしかかると、トランジスタＱ９のコレクタ電位
は電源電圧Ｖ。０にむかって上昇する。この電圧変化は
、コンデンサＣを通じて、トランジスタＱ２のベースに
伝達され、Ｑ２のベースが上昇する。Ｑ２のベース電圧
が上昇すると、Ｑ２のコレクタ電圧、即ちＱ６及びＱ７
のベース電圧が下降し、１〜ランジスタＱ７のコレクタ
電圧が上昇する。即ち、トランジスタＱ８のベースが上
昇するため、トランジスタＱ８のコレクタ、即ちトラン
ジスタＱ９のベース電圧が下降し、トランジスタＱ９は
より強くオフになって、トランジスタＱ９のコレクタ電
圧が更に上昇する。これが更にＣを通じてトランジスタ
Ｑ２のベースを上昇させるという正帰還作用となるため
、ヒステリシスが瞬時にかかることとなり、この状態で
信号電圧Ｅｉｎがフラ付いても差動段の出力によりトラ
ンジスタＱ６．Ｑ７がオンからオフ、また再びオフから
オンに変動する瑛象、即ちチャタリングは発生せず、ト
ランジスタＱ６．Ｑ７は完全なオフ状態に引込まれ、設
定したヒステリシス幅をもって出力トランジスタＱ９を
オフ状態に保持することができる。
ンジスタＱ９がオン状態を保っており、容量Ｃには前記
第（１）式の電圧ＶＣ１が充電された状態となっている
。Ｂ点から０点への移行で出力トランジスタＱ９が一瞬
でもオフしかかると、トランジスタＱ９のコレクタ電位
は電源電圧Ｖ。０にむかって上昇する。この電圧変化は
、コンデンサＣを通じて、トランジスタＱ２のベースに
伝達され、Ｑ２のベースが上昇する。Ｑ２のベース電圧
が上昇すると、Ｑ２のコレクタ電圧、即ちＱ６及びＱ７
のベース電圧が下降し、１〜ランジスタＱ７のコレクタ
電圧が上昇する。即ち、トランジスタＱ８のベースが上
昇するため、トランジスタＱ８のコレクタ、即ちトラン
ジスタＱ９のベース電圧が下降し、トランジスタＱ９は
より強くオフになって、トランジスタＱ９のコレクタ電
圧が更に上昇する。これが更にＣを通じてトランジスタ
Ｑ２のベースを上昇させるという正帰還作用となるため
、ヒステリシスが瞬時にかかることとなり、この状態で
信号電圧Ｅｉｎがフラ付いても差動段の出力によりトラ
ンジスタＱ６．Ｑ７がオンからオフ、また再びオフから
オンに変動する瑛象、即ちチャタリングは発生せず、ト
ランジスタＱ６．Ｑ７は完全なオフ状態に引込まれ、設
定したヒステリシス幅をもって出力トランジスタＱ９を
オフ状態に保持することができる。
その後、容量Ｃの電位は、抵抗Ｒ１，Ｒ２及び容量Ｃで
定まる時定数に従って前記第（２）式（ＶＯ２−ＶＣＣ
ＶＢＱ２ ）で与えられる電圧ＶＣ２になるまで放電す
る。
定まる時定数に従って前記第（２）式（ＶＯ２−ＶＣＣ
ＶＢＱ２ ）で与えられる電圧ＶＣ２になるまで放電す
る。
尚、電圧Ｖ。２になるまでの放電時間はコンパレータ２
に入力する信号電圧Ｆｉｎの周波数より短くしなければ
ならないため、この信号周波数に応じて容量Ｃを小さな
値に定める。
に入力する信号電圧Ｆｉｎの周波数より短くしなければ
ならないため、この信号周波数に応じて容量Ｃを小さな
値に定める。
一方、出力トランジスタＱ９がオフからオンへ反転する
場合にも、出力トランジスタＱ９のオン状態で容ＭＯは
前記第（１）式の電位Ｖ。１がかかっており、この状態
でトランジスタＱ９が一瞬でもオンしかかると、前述同
様の正帰還作用によって、トランジスタＱ２の強烈なヒ
ステリシスがか−〇 − かり、出力トランジスタＱ９はオン状態に反転し、この
反転状態を保つようになる。
場合にも、出力トランジスタＱ９のオン状態で容ＭＯは
前記第（１）式の電位Ｖ。１がかかっており、この状態
でトランジスタＱ９が一瞬でもオンしかかると、前述同
様の正帰還作用によって、トランジスタＱ２の強烈なヒ
ステリシスがか−〇 − かり、出力トランジスタＱ９はオン状態に反転し、この
反転状態を保つようになる。
第３図は本発明の他の実施例を示した回、路図であり、
市販されている差動増幅器を使用して本発明のコンパレ
ータ回路を実現したものでおる。
市販されている差動増幅器を使用して本発明のコンパレ
ータ回路を実現したものでおる。
即ち、差動増幅器１０の反転入力端子（＝）に入力信号
を印加すると共に、非反転入力端子（＋）に抵抗Ｒ１を
介して基準電圧Ｅｒを印加し、更に差動増幅器１０の出
力から非反転入力端子（＋）に抵抗Ｒ３０を帰還接続し
、電流正帰還をかけることでヒステリシス特性を持たせ
る。更に加えて、差動増幅器１０の出力端子から非反転
入力端子（十）にチャタリング防止用の容量Ｃを帰還接
続することで、第１図の実施例と同様なヒステリシス幅
付近で入力電圧Ｅｉｎがフラ付いても、出力が一瞬でも
反転すれば容量Ｃの電圧正帰還により、基準となる非反
転入力端子（＋〉の電位を強烈なヒステリシスを起こす
方向にシフトし、信号電圧Ｅｉｎのフラ付きによる出力
のチャタリングを確実に防ぐことができる。
を印加すると共に、非反転入力端子（＋）に抵抗Ｒ１を
介して基準電圧Ｅｒを印加し、更に差動増幅器１０の出
力から非反転入力端子（＋）に抵抗Ｒ３０を帰還接続し
、電流正帰還をかけることでヒステリシス特性を持たせ
る。更に加えて、差動増幅器１０の出力端子から非反転
入力端子（十）にチャタリング防止用の容量Ｃを帰還接
続することで、第１図の実施例と同様なヒステリシス幅
付近で入力電圧Ｅｉｎがフラ付いても、出力が一瞬でも
反転すれば容量Ｃの電圧正帰還により、基準となる非反
転入力端子（＋〉の電位を強烈なヒステリシスを起こす
方向にシフトし、信号電圧Ｅｉｎのフラ付きによる出力
のチャタリングを確実に防ぐことができる。
尚、上記の実施例にあっては基準電圧Ｅｒを一定値とし
て説明したが、基準電圧Ｅｒとしては信号電圧Ｅｉｎと
同様に時間的に変化する信号でおっても良く、例えば位
相比較器等も含むものである。
て説明したが、基準電圧Ｅｒとしては信号電圧Ｅｉｎと
同様に時間的に変化する信号でおっても良く、例えば位
相比較器等も含むものである。
（発明の効果）
以上、説明してきたように本発明によれば、ヒステリシ
ス特性を設定する抵抗に加えて、チャタリング防止用の
容量を出力端子から非反転入力端子に正帰還接続するよ
うにしたため、出力が反転した時の容量による電圧帰還
で設定したヒステリシス幅に変化を与えることなく、信
号電圧のフラ付きに対し、安定したコンパレータ出力を
得ることができ、コンパレータ出力のチャタリングを確
実に防止することができる。
ス特性を設定する抵抗に加えて、チャタリング防止用の
容量を出力端子から非反転入力端子に正帰還接続するよ
うにしたため、出力が反転した時の容量による電圧帰還
で設定したヒステリシス幅に変化を与えることなく、信
号電圧のフラ付きに対し、安定したコンパレータ出力を
得ることができ、コンパレータ出力のチャタリングを確
実に防止することができる。
また、チャタリング防止用の容量はその値が小さいこと
から容易に集積化を図ることができる。
から容易に集積化を図ることができる。
更に市販されているＩＣ化された差動増幅器を使用して
チャタリング防止用の容量を外部接続することで、ヒス
テリシス幅を大きくとることができず、また入力信号の
フラ付きが大きい場合にも確実にコンパレータ出力のチ
ャタリングを防止することができる。
チャタリング防止用の容量を外部接続することで、ヒス
テリシス幅を大きくとることができず、また入力信号の
フラ付きが大きい場合にも確実にコンパレータ出力のチ
ャタリングを防止することができる。
第１図は本発明の一実施例を示した回路図、第２図は第
１図の実施例の入出力特性図、第３図は本発明の他の実
施例を示した回路図、第４図は先行例を示した回路図で
ある。 １：電源端子 ２：コモン端子 ３：反転入力端子 ４：非反転入力端子 ５：出力端子 １０：差動増幅器 Ｑｌ、Ｑ２．Ｑ４．Ｑ６〜Ｑ９：トランジスタＱ３．Ｑ
５ ：ダイオード ■１〜Ｉ５：電流源 Ｒ１，Ｒ２：抵抗 Ｃ：容量
１図の実施例の入出力特性図、第３図は本発明の他の実
施例を示した回路図、第４図は先行例を示した回路図で
ある。 １：電源端子 ２：コモン端子 ３：反転入力端子 ４：非反転入力端子 ５：出力端子 １０：差動増幅器 Ｑｌ、Ｑ２．Ｑ４．Ｑ６〜Ｑ９：トランジスタＱ３．Ｑ
５ ：ダイオード ■１〜Ｉ５：電流源 Ｒ１，Ｒ２：抵抗 Ｃ：容量
Claims (1)
- 【特許請求の範囲】 反転入力端子と非反転入力端子を備える差動増幅回路を
用いたヒステリシスコンパレータ回路に於いて、 出力端子と非反転入力端子の間にチャタリング防止用の
容量を接続したことを特徴とする差動増幅型ヒステリシ
スコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60149704A JPS6210917A (ja) | 1985-07-08 | 1985-07-08 | 差動増幅型ヒステリシスコンパレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60149704A JPS6210917A (ja) | 1985-07-08 | 1985-07-08 | 差動増幅型ヒステリシスコンパレ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6210917A true JPS6210917A (ja) | 1987-01-19 |
Family
ID=15480987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60149704A Pending JPS6210917A (ja) | 1985-07-08 | 1985-07-08 | 差動増幅型ヒステリシスコンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6210917A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926068A (en) * | 1987-12-26 | 1990-05-15 | Kabushiki Kaisha Toshiba | Voltage comparator having hysteresis characteristics |
| US5140187A (en) * | 1989-08-26 | 1992-08-18 | Motorola, Inc. | Regenerative comparators |
| KR100437760B1 (ko) * | 2001-04-03 | 2004-06-26 | 엘지전자 주식회사 | 수광 소자의 안정화 회로 |
-
1985
- 1985-07-08 JP JP60149704A patent/JPS6210917A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926068A (en) * | 1987-12-26 | 1990-05-15 | Kabushiki Kaisha Toshiba | Voltage comparator having hysteresis characteristics |
| US5140187A (en) * | 1989-08-26 | 1992-08-18 | Motorola, Inc. | Regenerative comparators |
| KR100437760B1 (ko) * | 2001-04-03 | 2004-06-26 | 엘지전자 주식회사 | 수광 소자의 안정화 회로 |
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