JPH0732357B2 - 論理レベル設定回路 - Google Patents
論理レベル設定回路Info
- Publication number
- JPH0732357B2 JPH0732357B2 JP60178499A JP17849985A JPH0732357B2 JP H0732357 B2 JPH0732357 B2 JP H0732357B2 JP 60178499 A JP60178499 A JP 60178499A JP 17849985 A JP17849985 A JP 17849985A JP H0732357 B2 JPH0732357 B2 JP H0732357B2
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- Japan
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- output
- circuit
- constant current
- current mirror
- mirror circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，論理レベルの設定回路に関し，特に，直流バ
イアスを印加された論理出力を得る回路において，直流
バイアス及び論理出力振幅を独立に設定できる論理レベ
ル設定回路に関する。
イアスを印加された論理出力を得る回路において，直流
バイアス及び論理出力振幅を独立に設定できる論理レベ
ル設定回路に関する。
従来，この種の回路は，第５図に示す様に，第１の定電
流源I61,第１のカレントミラー回路Q62,Q63,スイッチン
グ用トランジスタQ61,第１の出力抵抗R61,カップリング
コンデンサーC61,第２の定電流源I62,第２のカレントミ
ラー回路Q64,Q65,第２の出力抵抗R62より構成されてい
た。
流源I61,第１のカレントミラー回路Q62,Q63,スイッチン
グ用トランジスタQ61,第１の出力抵抗R61,カップリング
コンデンサーC61,第２の定電流源I62,第２のカレントミ
ラー回路Q64,Q65,第２の出力抵抗R62より構成されてい
た。
第６図において，論理振幅VL(p-p)は，第１の定電流源I
61と第１の出力抵抗R61の値により決定され，直流バイ
アス電圧値VBは第２の定電流源I62と第２の出力抵抗R62
の値により決定される。すなわち， VL(p-p)＝I61.R61 VB＝I62.R62 となる。又，カップリングコンデンサーC61の値は第１
の出力抵抗R61の両端に発生した論理出力波形が大きく
変化することなく出力端子OUTに伝送されるべく充分に
大きな値である必要がある。すなわち，スイッチング用
トランジスタQ61のベースに接続された入力端子INに印
加される入力信号の周期に対しR61,R62,C61が決定する
時定数は充分に大きくしなければならない。特にページ
ング受信システムの様にデータ伝送速度が遅い場合には
C61の値を大きくしなくてはならないこが容易に予想で
きる。
61と第１の出力抵抗R61の値により決定され，直流バイ
アス電圧値VBは第２の定電流源I62と第２の出力抵抗R62
の値により決定される。すなわち， VL(p-p)＝I61.R61 VB＝I62.R62 となる。又，カップリングコンデンサーC61の値は第１
の出力抵抗R61の両端に発生した論理出力波形が大きく
変化することなく出力端子OUTに伝送されるべく充分に
大きな値である必要がある。すなわち，スイッチング用
トランジスタQ61のベースに接続された入力端子INに印
加される入力信号の周期に対しR61,R62,C61が決定する
時定数は充分に大きくしなければならない。特にページ
ング受信システムの様にデータ伝送速度が遅い場合には
C61の値を大きくしなくてはならないこが容易に予想で
きる。
ここで,C61の値を具体的な例で検討してみる。第５図及
び第６図において， Ｔ＝10mS R61＝10kΩ R62＝10kΩ VL(p-p)＝0.2v ΔＶ≦0.1・VL(p-p) とすると， となる。
び第６図において， Ｔ＝10mS R61＝10kΩ R62＝10kΩ VL(p-p)＝0.2v ΔＶ≦0.1・VL(p-p) とすると， となる。
以上のことより，従来例においては，容量の大きいコン
デンサーが必要となり，回路の集積化に対してはピン数
の増加と外付部品が必要となる欠点がある。
デンサーが必要となり，回路の集積化に対してはピン数
の増加と外付部品が必要となる欠点がある。
又，コンデンサーを通してデジタル信号を伝送するため
に，波形変化が必ず発生する欠点がある。
に，波形変化が必ず発生する欠点がある。
本発明の目的は，上述した欠点を除去した論理レベル設
定回路を提供することにある。
定回路を提供することにある。
本発明によれば，第１及び第２のトランジスタで構成さ
れる差動対と，該第１のトランジスタのベースに入力回
路を介して接続された入力端子と，前記第１及び第２の
トランジスタの共通エミッタに接続された第１の定電流
源と，駆動トランジスタと出力トランジスタとで構成さ
れ，該駆動トランジスタが前記第２のトランジスタのコ
レクタに接続された第１のカレントミラー回路と，前記
出力トランジスタの定電流出力に接続された出力端子
と，前記第１のトランジスタのコレクタに接続された第
２のカレントミラー回路と，該第２のカレントミラー回
路の出力に接続された第３のカレントミラー回路と，前
記出力端子に接続された出力バイアス設定用抵抗と，前
記出力端子に接続された出力バイアス設定用の第２の定
電流源とを有し，前記第３のカレントミラー回路の出力
が前記出力端子に接続されたことを特徴とする論理レベ
ル設定回路が得られる。
れる差動対と，該第１のトランジスタのベースに入力回
路を介して接続された入力端子と，前記第１及び第２の
トランジスタの共通エミッタに接続された第１の定電流
源と，駆動トランジスタと出力トランジスタとで構成さ
れ，該駆動トランジスタが前記第２のトランジスタのコ
レクタに接続された第１のカレントミラー回路と，前記
出力トランジスタの定電流出力に接続された出力端子
と，前記第１のトランジスタのコレクタに接続された第
２のカレントミラー回路と，該第２のカレントミラー回
路の出力に接続された第３のカレントミラー回路と，前
記出力端子に接続された出力バイアス設定用抵抗と，前
記出力端子に接続された出力バイアス設定用の第２の定
電流源とを有し，前記第３のカレントミラー回路の出力
が前記出力端子に接続されたことを特徴とする論理レベ
ル設定回路が得られる。
次に本発明について図面を参照して説明する。
第１図を参照すると，本発明の第１の実施例は，入力端
子IN,スイッチング用トランジスタQ11（入力回路），レ
ベルシフト用抵抗R11,R12,レベルシフト用定電流源I11,
バイアス用抵抗R13,バイアス用定電流源I12,電流切換用
差動対Q12,Q13（Q12は第１のトランジスタ,Q13は第２の
トランジスタ），論理振幅設定用定電流源I13,第１のカ
レントミラー回路Q15,Q19,第２のカレントミラー回路Q1
4,Q16,第３のカレントミラー回路Q17,Q18,出力バイアス
設定用定電流源I14,出力バイアス用抵抗R14,出力端子OU
Tを含む。なお,Q15,Q14,Q17をカレントミラー回路の駆
動トランジスタ,Q19,Q16,Q18をカレントミラー回路の出
力トランジスタと称す。
子IN,スイッチング用トランジスタQ11（入力回路），レ
ベルシフト用抵抗R11,R12,レベルシフト用定電流源I11,
バイアス用抵抗R13,バイアス用定電流源I12,電流切換用
差動対Q12,Q13（Q12は第１のトランジスタ,Q13は第２の
トランジスタ），論理振幅設定用定電流源I13,第１のカ
レントミラー回路Q15,Q19,第２のカレントミラー回路Q1
4,Q16,第３のカレントミラー回路Q17,Q18,出力バイアス
設定用定電流源I14,出力バイアス用抵抗R14,出力端子OU
Tを含む。なお,Q15,Q14,Q17をカレントミラー回路の駆
動トランジスタ,Q19,Q16,Q18をカレントミラー回路の出
力トランジスタと称す。
なお，各カレントミラー回路を構成している対のトラン
ジスタの特性は同一とし，全てのトランジスタのβ
FB（ベース接地電流増幅率）は１とする。
ジスタの特性は同一とし，全てのトランジスタのβ
FB（ベース接地電流増幅率）は１とする。
第１図において,Q12,Q13が構成する差動対の出力電流1
2,13は以下の様になる。
2,13は以下の様になる。
ここで,I13…定電流源I13の出力電流 V12…Q12のベースに印加される電圧 V13…Q13のベースに印加される電圧 VT＝KT/q Ｋ…ボルツマン定数 Ｔ…絶対温度 ｑ＝電子の電荷 さらに全てのトランジスタのhFBは１であり，各カレン
トミラー回路を構成する対のトランジスタの特性は同一
であるから,I2＝I6＝I8,I3＝I9となる。従ってQ19とQ18
のそれぞれのコレクタが接続された点より出力される電
流I10は以下の様になる。
トミラー回路を構成する対のトランジスタの特性は同一
であるから,I2＝I6＝I8,I3＝I9となる。従ってQ19とQ18
のそれぞれのコレクタが接続された点より出力される電
流I10は以下の様になる。
ここで，（V12−V13）5VTであれば， I10I13・（−0.987） ∴I10≒−I13 となり，（V12−V13）−5VTであれば， I10I13・0.987 ∴I10≒I13 となる。
従って，入力信号がLowの時，すなわちQ11がOFFの時，
（V12−V13）5VT,入力信号がHighの時，すなわちQ11
がONの時，（V12−V13）−5VTとなる様に,R11,R12,I1
1を設定すると，入力信号がLowの時,I10≒−I13,入力信
号がHighの時I10≒I13となる。
（V12−V13）5VT,入力信号がHighの時，すなわちQ11
がONの時，（V12−V13）−5VTとなる様に,R11,R12,I1
1を設定すると，入力信号がLowの時,I10≒−I13,入力信
号がHighの時I10≒I13となる。
出力電圧VOUTは VOUT＝（I10＋I14）・R14 ……（４） で示されるから，入力端子INに印加される入力信号に応
じて 入力信号がHighの時 VOUT≒（I13＋I14）・R14 ……（５） 入力信号がLowの時 VOUT≒（−I13＋I14）・R14 ……（６） となり，第２図に示される出力が出力端子OUTに得られ
る。
じて 入力信号がHighの時 VOUT≒（I13＋I14）・R14 ……（５） 入力信号がLowの時 VOUT≒（−I13＋I14）・R14 ……（６） となり，第２図に示される出力が出力端子OUTに得られ
る。
又,I13の設定とI14の設定は全く独立しており，出力波
形の直流バイアス電圧I14・R14と論理振幅I13・R14は全
く独立に設定することが可能となる。
形の直流バイアス電圧I14・R14と論理振幅I13・R14は全
く独立に設定することが可能となる。
又，出力電圧は第２図に示す様にQ19の飽和電圧VCES19
とQ18の飽和電圧VCES18を除いた広い設定範囲となる。
とQ18の飽和電圧VCES18を除いた広い設定範囲となる。
第３図を参照すると，本発明の第２の実施例では，出力
バイヤス設定用抵抗R14がVCCの電圧供給ラインと出力端
子OUTとの間に接続され，出力バイアス設定用定電流源I
14がアースと出力端子OUTとの間に接続される。このこ
とによって，本実施例では出力波形の平均値がVCCを基
準に設定される。
バイヤス設定用抵抗R14がVCCの電圧供給ラインと出力端
子OUTとの間に接続され，出力バイアス設定用定電流源I
14がアースと出力端子OUTとの間に接続される。このこ
とによって，本実施例では出力波形の平均値がVCCを基
準に設定される。
第４図を参照すると，本発明の第３の実施例は，差動対
の第１のトランジスタQ12のベースに接続される入力回
路としてスイッチング用トランジスタQ11の代りに反転
回路INVを用いたものである。
の第１のトランジスタQ12のベースに接続される入力回
路としてスイッチング用トランジスタQ11の代りに反転
回路INVを用いたものである。
以上説明した様に本発明は，電流切換用差動対とカレン
トミラー回路で構成された回路を出力端子に直接接続す
ると共に，直流バイアス設定用の定電流源及び抵抗も出
力端子に直接接続することにより，外付部品を必要とせ
ず，従って集積回路化においてピン数を低減できる。更
に本発明では，波形変化を生じることなく，出力波形の
直流バイアス電圧と論理振幅を独立に設定できるため，
任意の直流バイアス及び任意の論理振幅を容易に設定で
きる効果がある。
トミラー回路で構成された回路を出力端子に直接接続す
ると共に，直流バイアス設定用の定電流源及び抵抗も出
力端子に直接接続することにより，外付部品を必要とせ
ず，従って集積回路化においてピン数を低減できる。更
に本発明では，波形変化を生じることなく，出力波形の
直流バイアス電圧と論理振幅を独立に設定できるため，
任意の直流バイアス及び任意の論理振幅を容易に設定で
きる効果がある。
第１図は本発明の第１の実施例を示す回路図，第２図は
第１の実施例における出力波形を示す図，第３図及び第
４図はそれぞれ本発明の他の実施例を示す回路図，第５
図は従来例を示す回路図，第６図は従来例における出力
波形を示す図である。 IN……入力端子,OUT……出力端子,Q11……スイッチング
用トランジスタ,Q12,Q13……電流切換用差動対,Q15,Q19
……第１のカレントミラー回路,Q14,Q16……第２のカレ
ントミラー回路,Q17,Q18……第３のカレントミラー回
路,I11……レベルシフト用定電流源,I12……バイアス用
定電流源,I13……論理振幅設定用定電流源,I14……出力
バイアス設定用定電流源,R11,R12……レベルシフト用抵
抗,R13……バイアス用抵抗,R14……出力バイアス設定用
抵抗,INV……反転回路。
第１の実施例における出力波形を示す図，第３図及び第
４図はそれぞれ本発明の他の実施例を示す回路図，第５
図は従来例を示す回路図，第６図は従来例における出力
波形を示す図である。 IN……入力端子,OUT……出力端子,Q11……スイッチング
用トランジスタ,Q12,Q13……電流切換用差動対,Q15,Q19
……第１のカレントミラー回路,Q14,Q16……第２のカレ
ントミラー回路,Q17,Q18……第３のカレントミラー回
路,I11……レベルシフト用定電流源,I12……バイアス用
定電流源,I13……論理振幅設定用定電流源,I14……出力
バイアス設定用定電流源,R11,R12……レベルシフト用抵
抗,R13……バイアス用抵抗,R14……出力バイアス設定用
抵抗,INV……反転回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−86041（ＪＰ，Ａ) 特開 昭55−44286（ＪＰ，Ａ) 特開 昭61−69100（ＪＰ，Ａ) 実開 昭54−105243（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】入力信号が与えられ第１及び第２のトラン
ジスタからなる差動対と、前記第１及び第２のトランジ
スタの共通エミッタに接続された第１の定電流源回路
と、前記第１及び第２のトランジスタの一方のトランジ
スタのコレクタに接続された第１のカレントミラー回路
と、前記第１及び第２のトランジスタの他方のトランジ
スタのコレクタに接続された第２のカレントミラー回路
と、前記第１のカレントミラー回路及び第２のカレント
ミラー回路の出力部に直列接続された第３のカレントミ
ラー回路と、前記第１のカレントミラー回路の出力部と
前記第３のカレントミラー回路との結合部に接続された
第２の定電流源回路と、前記結合部に接続され、前記第
２の定電流源回路で生成される定電流を用いて前記結合
部から得られる出力信号のバイアス電圧値を設定すると
共に前記第１の定電流源回路で生成される定電流を用い
て前記出力信号の振幅値を設定する抵抗とを有すること
を特徴とする論理レベル設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178499A JPH0732357B2 (ja) | 1985-08-15 | 1985-08-15 | 論理レベル設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178499A JPH0732357B2 (ja) | 1985-08-15 | 1985-08-15 | 論理レベル設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6239911A JPS6239911A (ja) | 1987-02-20 |
| JPH0732357B2 true JPH0732357B2 (ja) | 1995-04-10 |
Family
ID=16049527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178499A Expired - Lifetime JPH0732357B2 (ja) | 1985-08-15 | 1985-08-15 | 論理レベル設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732357B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2724872B2 (ja) * | 1989-04-12 | 1998-03-09 | 三菱電機株式会社 | 半導体集積回路用入力回路 |
| JP4813910B2 (ja) * | 2005-02-10 | 2011-11-09 | ルネサスエレクトロニクス株式会社 | インターフェイス回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949726B2 (ja) * | 1976-01-12 | 1984-12-04 | ヤマハ株式会社 | 電圧制御型抵抗回路 |
| JPS54105243U (ja) * | 1977-12-31 | 1979-07-24 | ||
| JPS5544286A (en) * | 1978-09-25 | 1980-03-28 | Nec Corp | Logic circuit of current selection type |
| JPS616910A (ja) * | 1984-06-21 | 1986-01-13 | Matsushita Electric Ind Co Ltd | トランジスタ増幅器 |
-
1985
- 1985-08-15 JP JP60178499A patent/JPH0732357B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6239911A (ja) | 1987-02-20 |
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