JPS6160520B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、アナログメモリ回路に関する。

従来、アナログメモリ回路としては、アナログ
スイツチとしてのMISFET（絶縁ゲート型電界
効果トランジスタ１を介して、コンデンサＣにア
ナログ信号を入力とし、他のアナログスイツチと
してのMISFETを介しと読み出すものが公知で
ある。

このアナログメモリ回路にあつては、
MISFETを用いるものであるため、バイポーラ
トランジスタで構成されたモノリシツク半導体集
積回路に内蔵することができず、例えば、カメラ
用のモノリシツク半導体集積回路においては、上
記アナログメモリ回路を外付回路として構成する
ものである。このため、モノリシツク半導体集積
回路の外付ピン及び外付部品が多くなるという問
題があつた。

この発明は、バイポーラトランジスタを用いて
構成できるアナログメモリ回路を提供するために
なされた。

この発明は、バイポーラトランジスタで構成さ
れたボルテージフオロワ回路にスイツチ機能を付
加し、コンデンサへのアナログ信号の入力及び保
持信号の読み出しを行なうスイツチング手段とし
て用いるものである。

以下、実施例により、この発明を具体的に説明
する。

第１図は、この発明の一実施例を示す回路図で
ある。

差動増幅回路１の非反転入力（＋）を入力（書
き込み）アナログ端子Ｖ_ioとし、その出力を抵抗
R₁を介してエミツタフオロワ回路を構成する出
力トランジスタQ₁のベースに印加する。なお、
上記抵抗R₁は、トランジスタQ₄がオンしたと
き、差動増幅回路１の出力端子からこの抵抗R₁
とトランジスタQ₄に過大な電流が流れてしまう
のを防ぐための保護抵抗であり、差動増幅回路１
が比較的高い出力インピーダンスを持つている場
合省略することができる。

この出力トランジスタQ₁の出力は、上記差動
増幅回路１の反転入力（−）に帰環し、ボルテー
ジフオロワ回路を構成するものである。上記出力
トランジスタQ₁のエミツタには、定電流負荷を
構成する定電流トランジスタQ₃を設けるもので
ある。この定電流トランジスタQ₃は、例えば抵
抗R₂とダイオード接続したトランジスタQ₂とと
もに電流ミラー回路を構成している。そのため、
定電流トランジスタQ₃のコレクタ電流は、抵抗
R₂に流れる電流（（Ｖ_CC−Ｖ_BEQ2）／R₂）と等し
い定電流になる。

上記構成のボルテージフオロワ回路にスイツチ
機能を付加するため、上記出力トランジスタQ₁
のベースと接地電位端子間にトランジスタQ₄を
設け、また上記定電流トランジスタQ₃のベー
ス、エミツタ間にトランジスタQ₅を設けて、こ
れらのトランジスタQ₄，Q₅をホールド信号Ｈで
オン／オフさせることにより、上記トランジスタ
Q₁，Q₃を強制的にオフ／オンとするものであ
る。

上記構成のボルテージフオロワ回路の出力端子
には、アナログ信号を保持するためのコンデンサ
Ｃを設けるものである。

また、このコンデンサＣの保持電圧信号を読み
出すため、このコンデンサＣの出力電圧を差動増
幅回路２の非反転入力（＋）に印加し、その出力
を抵抗R₆を介してエミツタフオロワ回路を構成
する出力トランジスタQ₆のベースに印加し、そ
のエミツタ出力を上記差動増幅回路２の反転入力
（−）に帰環してボルテージフオロワ回路を構成
するものである。上記出力トランジスタQ₆のエ
ミツタに設けられた定電流回路I₀は、負荷を構成
するものである。

上記構成の読み出し回路において、選択的に読
み出し電圧Ｖ_OUTを得るため、上記出力トランジ
スタQ₆のベースと接地電圧端子との間にスイツ
チングトランジスタQ₇を設け、例えば、上記ホ
ールド信号Ｈの反転信号をインバータ回路を用い
て形成し制御するものである。これにより、書き
込み動作と読み出し動作を相補的に行なうもので
ある。抵抗R₃，R₄，R₆，R₇はR₁と同様な保護抵
抗である。

なお、この実施例回路をモノリシツク半導体集
積回路で構成する場合には、上記コンデンサＣは
外付部品３となるものである。

この実施例回路の動作は、第２図を参照して次
に説明する。

ホールド信号Ｈをローレベルとすると、トラン
ジスタQ₄，Q₅がオフし、書き込み回路を構成す
る出力トランジスタQ₁、定電流トランジスタQ₂
が動作するため、入力アナログ信号Ｖ_ioがそのま
ま出力に得られ、コンデンサＣに書き込みを行な
うことができる。このとき、読み出し回路は、ト
ランジスタQ₇がオンするため、出力トランジス
タQ₆が強制的にオフとなり、出力Ｖ_OUTは同図点
線で示すようにローレベル（0V）となる。

次に、ホールド信号Ｈがハイレベルとなると、
トランジスタQ₄，Q₅んオンするため、書き込み
回路の出力トランジスタQ₁、定電流トランジス
タQ₃がオフするものとなる。

したがつて、コンデンサＣの放電経路は、差動
増幅回路１，２のバイアス電流のみとなり、この
バイアス電流及び上記トランジスタQ₁，Q₃のリ
ーク電流は、例えば10mA程に抑えることができ
るため、コンデンサＣは、書き込みアナログレベ
ルを保持するものとなる。そして、読み出し回路
のトランジスタQ₇はオフするため、出力トラン
ジスタQ₆が動作し、上記保持レベルを出力電圧
Ｖ_OUTとして得ることができる。

以下、同様にしてアナログ信号をホールド信号
Ｈに同期して書き込み／読み出しを行なうもので
ある。

この実施例回路においては、差動増幅回路を含
めて、バイポーラトランジスタで構成できるた
め、カメラ用制御回路等アナログメモリ回路を必
要とするバイポーラトランジスタで構成された各
種モノリシツク半導体集積回路にアナログメモリ
回路を内蔵することができ、外付ピン、外付部品
の削減を図ることができる。

この発明は、前記実施例に限定されず、読み出
しタイミングを別の制御タイミングで行なう場合
には、読み出し回路のトランジスタQ₇の制御信
号として、そのタイミング信号を用いるようにす
るものである。

また、メモリコンデンサＣをモノリシツク半導
体集積回路に内蔵するものであつてもよい。

さらに、ボルテージフオロワ回路にスイツチン
グ機能を付加するための、回路構成は、種々変形
でき、何であつてもよい。

また、読み出し回路は、単にボルテージフオロ
ワ回路として、書き込み中においても、その信号
をそのまま出力するようにしてもよい。

この発明は、アナログメモリ回路として広く利
用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、
第２図は、その動作を説明する波形図である。 １，２…差動増幅回路、３…外付部品。

Claims (1)

【特許請求の範囲】
1. １ 非反転入力に入力アナログ信号を受ける差動
   増幅回路と、上記差動増幅回路の出力をベースに
   受け、エミツタ出力を上記差動増幅回路の反転入
   力に帰還する出力トランジスタQ₁と、この出力
   トランジスタQ₁のエミツタに設けられ定電流負
   荷を構成する定電流回路と、上記出力トランジス
   タQ₁及び定電流回路をホールド信号によりそれ
   ぞれオフとするトランジスタQ₄，Q₅と、上記出
   力トランジスタQ₁のエミツタに設けられたコン
   デンサＣと、このコンデンサＣの保持レベルを入
   力とする演算増幅回路で構成されたボルテージフ
   オロワ回路とを具備することを特徴とするアナロ
   グメモリ回路。