JPS61150505A - 増幅回路 - Google Patents
増幅回路Info
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- JPS61150505A JPS61150505A JP59278402A JP27840284A JPS61150505A JP S61150505 A JPS61150505 A JP S61150505A JP 59278402 A JP59278402 A JP 59278402A JP 27840284 A JP27840284 A JP 27840284A JP S61150505 A JPS61150505 A JP S61150505A
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- 230000003503 early effect Effects 0.000 abstract description 15
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、カレントミラー回路に係シ、特に低電源電
圧動作可能でベース電流補正（以下β補正という）及び
アーリー効果対策を施すとともに、入力電流が大きく変
動する場合に好適し得るようＫしたものに関する。
圧動作可能でベース電流補正（以下β補正という）及び
アーリー効果対策を施すとともに、入力電流が大きく変
動する場合に好適し得るようＫしたものに関する。
周知のように、カレントミラー回路は、従来より、第４
図に示すように構成されている。すなわち、図中Ｑ、は
ＰＮＰ形のトランジスタで、そのエミッタは電源電圧Ｖ
ＣＣの印加された電源ライン１１に接続され、コレクタ
は信号源１２を介して接地されている。また、このトラ
ンジスタＱ１のペースは、他のＰＮＰ形のトランジスタ
Ｑｚのペースに接続されるとともに、自らのコレクタに
接続されている。このトランジスタＱ！のエミッタは上
記電源ライン１１に接続され、コレクタは図示しない負
荷回路に接続されている。
図に示すように構成されている。すなわち、図中Ｑ、は
ＰＮＰ形のトランジスタで、そのエミッタは電源電圧Ｖ
ＣＣの印加された電源ライン１１に接続され、コレクタ
は信号源１２を介して接地されている。また、このトラ
ンジスタＱ１のペースは、他のＰＮＰ形のトランジスタ
Ｑｚのペースに接続されるとともに、自らのコレクタに
接続されている。このトランジスタＱ！のエミッタは上
記電源ライン１１に接続され、コレクタは図示しない負
荷回路に接続されている。
そして、上記信号源１２から入力電流Ｉｉｎが発生され
ることによシ、トランジスタＱ２のコレクタから出力電
流Ｉｏｕｔを得るよう罠なされている。この場合、各ト
ランジスタＱｌ −Ｑ雪のベースエミッタ間電圧ＶＩＫ
が等しければ、１１ｎ ” Ｉｏｕｔ になるものである。
ることによシ、トランジスタＱ２のコレクタから出力電
流Ｉｏｕｔを得るよう罠なされている。この場合、各ト
ランジスタＱｌ −Ｑ雪のベースエミッタ間電圧ＶＩＫ
が等しければ、１１ｎ ” Ｉｏｕｔ になるものである。
ところで、実際のカレントミラー回路では、トランジス
タＱｓ ｌＱｚのペース電流１１による誤差や、アー
リー効果等の働きによシ、入力電流１１ｎと出力電流Ｉ
ｏｕｔとが等しくならないものである。すなわち、ペー
ス電流誤差とアーリー効果とを考慮した場合、入力電流
１１ｎと出力電流Ｉｏｕｔとの関係は、 ｉｏ、Ｂ＝ ’−−一一一一一一一−Ｉ
ｉｎＶム β：トランジスタＱ１ｓＱ２の電流増幅率ｖＣ１１ｓＶ
Ｃ！！ ： ）ランノスタＱ１−Ｑ２のコレクターエミ
ッタ間電圧 Ｖム：アーリー電圧 となるものである。
タＱｓ ｌＱｚのペース電流１１による誤差や、アー
リー効果等の働きによシ、入力電流１１ｎと出力電流Ｉ
ｏｕｔとが等しくならないものである。すなわち、ペー
ス電流誤差とアーリー効果とを考慮した場合、入力電流
１１ｎと出力電流Ｉｏｕｔとの関係は、 ｉｏ、Ｂ＝ ’−−一一一一一一一−Ｉ
ｉｎＶム β：トランジスタＱ１ｓＱ２の電流増幅率ｖＣ１１ｓＶ
Ｃ！！ ： ）ランノスタＱ１−Ｑ２のコレクターエミ
ッタ間電圧 Ｖム：アーリー電圧 となるものである。
そこで、従来よシ、β補正及びアーリー効果対策を施し
たカレントミラー回路として、第５図に示すようなもの
が出現している。すなわち、前記トランジスタＱｌのコ
レクタは、 ＮＰＮ形のトランジスタＱ３のペースに接
続されている。
たカレントミラー回路として、第５図に示すようなもの
が出現している。すなわち、前記トランジスタＱｌのコ
レクタは、 ＮＰＮ形のトランジスタＱ３のペースに接
続されている。
このトランジスタＱｓのエミッタは、他のＮＰＮ形のト
ランジスタＱ４のエミッタと共通接続され、コレクタは
前記電源ライン１１に接続されている。また、上記トラ
ンジスタＱ４のコレクタは、トランジスタＱ１＃Ｑｌの
ペース共通接続点に接続され、ペースは定電圧源１３を
介して接地されている。さらに、上記トランジスタＱｓ
＝Ｑａのエミッタ共通接続点は、定電流源１４を介して
接地されている。そして、トランジスタＱ３．Ｑ４及び
定電流源１４は、差動回路１５を構成しているものであ
る。
ランジスタＱ４のエミッタと共通接続され、コレクタは
前記電源ライン１１に接続されている。また、上記トラ
ンジスタＱ４のコレクタは、トランジスタＱ１＃Ｑｌの
ペース共通接続点に接続され、ペースは定電圧源１３を
介して接地されている。さらに、上記トランジスタＱｓ
＝Ｑａのエミッタ共通接続点は、定電流源１４を介して
接地されている。そして、トランジスタＱ３．Ｑ４及び
定電流源１４は、差動回路１５を構成しているものであ
る。
このような構成によれば、通常トランジスタＱｓａＱａ
のペース電位は略等しい（例えばＯ〜１００ｍＶ程度の
違い）ので、定電圧源１３の出力電圧ｖｒをトランジス
タＱ！のコレクタ出力の受は側（つまシ負荷回路）の電
位と等しくすることにより、トランジスタＱｌ ｅＱｚ
のコレクターエミッタ間電圧Ｖｃ鳶１＋ＶｃｌＩ３は、
略等しくなる。このため、トランジスタＱ１−Ｑ＊に関
しては、アーリー効果が生じないことになる。
のペース電位は略等しい（例えばＯ〜１００ｍＶ程度の
違い）ので、定電圧源１３の出力電圧ｖｒをトランジス
タＱ！のコレクタ出力の受は側（つまシ負荷回路）の電
位と等しくすることにより、トランジスタＱｌ ｅＱｚ
のコレクターエミッタ間電圧Ｖｃ鳶１＋ＶｃｌＩ３は、
略等しくなる。このため、トランジスタＱ１−Ｑ＊に関
しては、アーリー効果が生じないことになる。
また、 ＮＰＮ形のトランジスタＱｓ＝Ｑ４の７−９−
電圧は十分大きいので、トランジスタＱｓ、Ｑａによる
アーリー効果は無視して考えることができる。このため
、定電流源１４の出力電流をＩＯとし、ＰＮＰ形のトラ
ンジスタＱ１ 。
電圧は十分大きいので、トランジスタＱｓ、Ｑａによる
アーリー効果は無視して考えることができる。このため
、定電流源１４の出力電流をＩＯとし、ＰＮＰ形のトラ
ンジスタＱ１ 。
Ｑ！の電流増幅率をβｐとし、ＮＰＮ形のトランジスタ
Ｑ ｚ ｅ Ｑ ａの電流増幅率をβＮとすると、第
５図に示す回路の入力電流Ｉｊｎと出力電流Ｉｏｕｔと
の関係は、 ａ と＆）、βｐの影響が極めて小さいことがわかる。
Ｑ ｚ ｅ Ｑ ａの電流増幅率をβＮとすると、第
５図に示す回路の入力電流Ｉｊｎと出力電流Ｉｏｕｔと
の関係は、 ａ と＆）、βｐの影響が極めて小さいことがわかる。
また、上記■弐には、定電流源１４の出力電流■＠が誤
差成分として表われているが、この出力電流１．を適切
な値に設定すれば、通常βＸはβｐよシもかなシ大きい
ので、出力電流１．を含む項は無視できるようになる。
差成分として表われているが、この出力電流１．を適切
な値に設定すれば、通常βＸはβｐよシもかなシ大きい
ので、出力電流１．を含む項は無視できるようになる。
したがって、第５図に示す回路は、第４図に示す回路に
比して、ペース電流１．による誤差とアーリー効果の影
響が、ｔｌとんどなくなっているものである。
比して、ペース電流１．による誤差とアーリー効果の影
響が、ｔｌとんどなくなっているものである。
しかしながら、上記のようにβ補正及びアーリー効果対
策を施したカレントミラー回路では、入力電流１１ｎが
大きく変動する場合に、次のような問題が生じる。すな
わち、定電流源１４の出力電流１．は、いかなる場合で
も、トランジスタＱｘ＋Ｑｘのベース電流１１１＋Ｉ’
ｌｌの和よシも大きく、つまシ、 ＩＨ＋Ｉｍ冨 （Ｉ。
策を施したカレントミラー回路では、入力電流１１ｎが
大きく変動する場合に、次のような問題が生じる。すな
わち、定電流源１４の出力電流１．は、いかなる場合で
も、トランジスタＱｘ＋Ｑｘのベース電流１１１＋Ｉ’
ｌｌの和よシも大きく、つまシ、 ＩＨ＋Ｉｍ冨 （Ｉ。
でなければならず、入力電流Ｉｌｎが変動する場合、そ
の最大値Ｉｊｎ（ｍ＾ｘ）Ｋよりて決まシ１、ｉｙｐ とする必要がある。
の最大値Ｉｊｎ（ｍ＾ｘ）Ｋよりて決まシ１、ｉｙｐ とする必要がある。
ところが、上記のように、入力電流１１ｎの最大値１１
ｎ（ｉｇムりから、出力電流■、を決定すると、入力電
流Ｉｌｎが小さい場合にも出力電流！０は一定値である
から、この場合出力電流Ｉ６のうちのほとんどが無駄に
消費されていることＫなる。
ｎ（ｉｇムりから、出力電流■、を決定すると、入力電
流Ｉｌｎが小さい場合にも出力電流！０は一定値である
から、この場合出力電流Ｉ６のうちのほとんどが無駄に
消費されていることＫなる。
また、上記０式から明らかなように、 ＩＩｎ＜Ｉ。
となると、出力電流１．が与える誤差の影響も大きくな
るものである。このため、８５図に示す回路は、入力電
流１１ｎが大きく変動するような場合には、適さないも
のである。
るものである。このため、８５図に示す回路は、入力電
流１１ｎが大きく変動するような場合には、適さないも
のである。
この発明は上記事情を考慮してなされたもので、低電源
電圧動作可能で、β補正及びアーリー効果対策が施され
るとともに、入力電流が大きく変動しても無駄電流や誤
差等の生じない極めて曳好なカレントミラー回路を提供
することを目的とする。
電圧動作可能で、β補正及びアーリー効果対策が施され
るとともに、入力電流が大きく変動しても無駄電流や誤
差等の生じない極めて曳好なカレントミラー回路を提供
することを目的とする。
すなわち、この発明に係るカレントミラー回路は、第１
の被制御電極に入力電流が供給され第２の被制御電極が
第１の基準電位点に接続された第１のトランジスタと、
この第１のトランジスタと同極性で制御電極同志が共通
接続され第１の被制御電極から出力電流を取り出し第２
の被制御電極が前記第１の基準電位点に接続された第２
のトランジスタと、この第２のトランジスタと逆極性で
制御電極が前記第１のトランジスタの第１の被制御電極
に接続され第１０被同極性で第１の被制御電極が前記第
１及び第２のトランジスタの制御電極共通接続点に接続
され制御電極が第２の基準電位点に接続され第２の被制
御電極が前記第３のトランジスタの第２の被制御電′！
ＭＩＣ接続された第４のトランジスタと、前記第３及び
第４のトランジスタの第２の被制御電極共通接続点に所
定電流を供給する電流供給回路とを具備し、前記電流供
給回路の出力電流を前記入力電流の大きさに応じて変化
させるようＫすることによシ、低電源電圧動作可能で、
β補正及びアーリー効果対策が施されるとともに、入力
電流が大きく変動しても無駄電流や誤差等が生じないよ
うにしたものである。
の被制御電極に入力電流が供給され第２の被制御電極が
第１の基準電位点に接続された第１のトランジスタと、
この第１のトランジスタと同極性で制御電極同志が共通
接続され第１の被制御電極から出力電流を取り出し第２
の被制御電極が前記第１の基準電位点に接続された第２
のトランジスタと、この第２のトランジスタと逆極性で
制御電極が前記第１のトランジスタの第１の被制御電極
に接続され第１０被同極性で第１の被制御電極が前記第
１及び第２のトランジスタの制御電極共通接続点に接続
され制御電極が第２の基準電位点に接続され第２の被制
御電極が前記第３のトランジスタの第２の被制御電′！
ＭＩＣ接続された第４のトランジスタと、前記第３及び
第４のトランジスタの第２の被制御電極共通接続点に所
定電流を供給する電流供給回路とを具備し、前記電流供
給回路の出力電流を前記入力電流の大きさに応じて変化
させるようＫすることによシ、低電源電圧動作可能で、
β補正及びアーリー効果対策が施されるとともに、入力
電流が大きく変動しても無駄電流や誤差等が生じないよ
うにしたものである。
以下、この発明の一実施例について図面を参照して詳細
に説明する。
に説明する。
第１図において、第５図と同一部分には同一記号を符し
て示し、ここでは異なる部分についてのみ述べる。すな
わち、信号源１２０入力電流Ｉｌｎの大きさに応じて、
定電流源１４の出力電流１．の大きさを変化させるよう
にしたことが、従来と異なる部分である。
て示し、ここでは異なる部分についてのみ述べる。すな
わち、信号源１２０入力電流Ｉｌｎの大きさに応じて、
定電流源１４の出力電流１．の大きさを変化させるよう
にしたことが、従来と異なる部分である。
この場合、トランジスタＱｓ−Ｑａの各コレクタ電流が
等しければ、つまシ、トランジスタＱ１ｇＱ１のベース
電流の和が、定電流源１４の出力電流１．の１４ならば
、トランジスタＱ３ 。
等しければ、つまシ、トランジスタＱ１ｇＱ１のベース
電流の和が、定電流源１４の出力電流１．の１４ならば
、トランジスタＱ３ 。
Ｑ４のベース電位は等しくなっている。また、トランジ
スタＱｓ＊Ｑａのコレクタ電流が等しくなくても、トラ
ンジスタＱ３＃Ｑ４のベース電位の差はあｔ＃）生じな
いものである０例えば、トランジスタＱｓａＱａの各コ
レクタ電流ＩＣ３ａＩＣ４の比が、 であっても、トランジスタＱｌ＃Ｑ４のベース−エミッ
タ間電圧の差ΔＶｍＮは、 ＡＶｍＷ中１２０ ｍＶ 程度である。
スタＱｓ＊Ｑａのコレクタ電流が等しくなくても、トラ
ンジスタＱ３＃Ｑ４のベース電位の差はあｔ＃）生じな
いものである０例えば、トランジスタＱｓａＱａの各コ
レクタ電流ＩＣ３ａＩＣ４の比が、 であっても、トランジスタＱｌ＃Ｑ４のベース−エミッ
タ間電圧の差ΔＶｍＮは、 ＡＶｍＷ中１２０ ｍＶ 程度である。
とのため、トランジスタＱ！のコレクタ出力の受は側（
つまり前記負荷回路）の電位と、定電圧源１３の出力電
圧ｖｒとを等しくすれば、ｖＣｍ ｌ 中ＶＣ！ ！ となフ、トランジスタＱｔｓＱｚのアーリー効果は生じ
ないととＫなる。また、ＮＰＮ形のトランジスタＱｓｙ
Ｑ４のアーリー電圧は十分大きいので、該トランジスタ
Ｑｓ−Ｑａのアーリー効果は無視して考えることができ
る。このため、入力電流１１ｎと出力電流Ｉｏｕｔとの
関係は、となシ、前述したの式と全く同じ形となる。
つまり前記負荷回路）の電位と、定電圧源１３の出力電
圧ｖｒとを等しくすれば、ｖＣｍ ｌ 中ＶＣ！ ！ となフ、トランジスタＱｔｓＱｚのアーリー効果は生じ
ないととＫなる。また、ＮＰＮ形のトランジスタＱｓｙ
Ｑ４のアーリー電圧は十分大きいので、該トランジスタ
Ｑｓ−Ｑａのアーリー効果は無視して考えることができ
る。このため、入力電流１１ｎと出力電流Ｉｏｕｔとの
関係は、となシ、前述したの式と全く同じ形となる。
しかしながら、■式においては、定電流源１４の出力電
流ＩＯは、固定ではなく、入力電流１１ｎに応じて変化
するので、入力電流１１ｎ−が小さいときは出力電流ｈ
ａも小さく、入力電流１１ｎが大きくなると出力電流１
．Ｏも大きくなる。このため、従来のように、入力電流
１１ｎが小さくなった場合、出力電流Ｉｏのほとんどが
無駄に消費されたり、出力電流１．による誤差が大きく
なるという不都合が防止されるものである。ｔた、電源
電圧ＶＣＣとしては、１〔ｖ〕以下の低電圧まで動作し
得るものである。
流ＩＯは、固定ではなく、入力電流１１ｎに応じて変化
するので、入力電流１１ｎ−が小さいときは出力電流ｈ
ａも小さく、入力電流１１ｎが大きくなると出力電流１
．Ｏも大きくなる。このため、従来のように、入力電流
１１ｎが小さくなった場合、出力電流Ｉｏのほとんどが
無駄に消費されたり、出力電流１．による誤差が大きく
なるという不都合が防止されるものである。ｔた、電源
電圧ＶＣＣとしては、１〔ｖ〕以下の低電圧まで動作し
得るものである。
第２図は、上記信号源１２及び定電流源１４を具体的な
回路素子で構成した一例を示すものである。すなわち、
信号源１２がＮＰＮ形のマルチェミッタトランノスタＱ
ｌで構成され、定電流源１４がＮＰＮ形のトランジスタ
Ｑ６で構成されている。そして、両トランジスタＱｓ
、Ｑ・のベースは、共通接続されている。
回路素子で構成した一例を示すものである。すなわち、
信号源１２がＮＰＮ形のマルチェミッタトランノスタＱ
ｌで構成され、定電流源１４がＮＰＮ形のトランジスタ
Ｑ６で構成されている。そして、両トランジスタＱｓ
、Ｑ・のベースは、共通接続されている。
ここで、トランジスタＱｓ−Ｑ・のエミツタ面積比を、
Ｎ：１
とすると、
Ｉｉｎ ： Ｉｏ ＝ Ｎ ： １
となシ、これよシ上記■式の１．をＩ Ｉ ｙ、で置き
換えると、 となり、入力電流ｆｉｍが小さくなっても、従来のよう
に無駄電流や誤差が生じることがないことがわかるもの
である。
換えると、 となり、入力電流ｆｉｍが小さくなっても、従来のよう
に無駄電流や誤差が生じることがないことがわかるもの
である。
ここにおいて、前述したように、トランジスタＱ１ｅＱ
＊のペース電流１１１＠Ｉｍ雪の和よりも、トランジス
タＱ・のコレクタ電流ＩＣ・＝ｉ０の方が大きく、つま
り、 １１１ ＋ Ｉ勤３（Ｉｃ＠ なる範囲に規定される。この場合、実際に−ｐのばらつ
きを考慮して、その最小値βＰ（Ｍｌ）ｌ）をなる範囲
に規定する必要がある。
＊のペース電流１１１＠Ｉｍ雪の和よりも、トランジス
タＱ・のコレクタ電流ＩＣ・＝ｉ０の方が大きく、つま
り、 １１１ ＋ Ｉ勤３（Ｉｃ＠ なる範囲に規定される。この場合、実際に−ｐのばらつ
きを考慮して、その最小値βＰ（Ｍｌ）ｌ）をなる範囲
に規定する必要がある。
ここで、第３図は、第１図に示すカレントミラー回路を
用いて、電力増幅回路を構成した一例を示すものである
。すなわち、信号源１６の出力は、コンデンサＣ１を介
して、トランジスタ９８〜９口及び抵抗Ｒ１〜Ｒ３よシ
なる差動回路７７に供給される。この差動回路１７の出
力電流のうちの一方極性の電流成分は、トランジスタＱ
ｓを介した後、トランジスタＱ１・〜Ｑ１雪よシなるカ
レントミラー回路１８を介して負荷であるスピーカ１９
に供給される。また、上記差動回路１７の出力電流のう
ちの他方極性の電流成分は、トランジスタＱ１ｍを介し
た後、トランジスタＱ１４〜Ｑ１テよシなるカレントミ
ラー回路２０を介してスピーカ１９に供給される。
用いて、電力増幅回路を構成した一例を示すものである
。すなわち、信号源１６の出力は、コンデンサＣ１を介
して、トランジスタ９８〜９口及び抵抗Ｒ１〜Ｒ３よシ
なる差動回路７７に供給される。この差動回路１７の出
力電流のうちの一方極性の電流成分は、トランジスタＱ
ｓを介した後、トランジスタＱ１・〜Ｑ１雪よシなるカ
レントミラー回路１８を介して負荷であるスピーカ１９
に供給される。また、上記差動回路１７の出力電流のう
ちの他方極性の電流成分は、トランジスタＱ１ｍを介し
た後、トランジスタＱ１４〜Ｑ１テよシなるカレントミ
ラー回路２０を介してスピーカ１９に供給される。
この場合、上記カレントミラー回路２０のうちトランジ
スタＱ１・のコレクタ電流は、トランジスタＱｌｆを含
むトランジスタＱｌｌ〜Ｑｓｓよ’）なるカレントミラ
ー回路２１の入力電流Ｉｉｎとなりている。そして、こ
のカレントミラー回路２１の出力電流Ｉｏｕｔ、つまシ
トランジスタＱ８゜のコレクタ電流は、上記カレントミ
ラー回路１８のトランジスタＱｌｌのコレクタに供給さ
れるとともに、抵抗Ｒ４，Ｒ，及びコンデンサＣ！よシ
なる帰還回路２２を介して上記差動回路１７ＶＣ−帰還
されるものである。なお、上記カレントミラー回路２１
のトランジスタＱ１ｇのペースには、トランジスタロ２
！、抵抗Ｒ，，Ｒ。
スタＱ１・のコレクタ電流は、トランジスタＱｌｆを含
むトランジスタＱｌｌ〜Ｑｓｓよ’）なるカレントミラ
ー回路２１の入力電流Ｉｉｎとなりている。そして、こ
のカレントミラー回路２１の出力電流Ｉｏｕｔ、つまシ
トランジスタＱ８゜のコレクタ電流は、上記カレントミ
ラー回路１８のトランジスタＱｌｌのコレクタに供給さ
れるとともに、抵抗Ｒ４，Ｒ，及びコンデンサＣ！よシ
なる帰還回路２２を介して上記差動回路１７ＶＣ−帰還
されるものである。なお、上記カレントミラー回路２１
のトランジスタＱ１ｇのペースには、トランジスタロ２
！、抵抗Ｒ，，Ｒ。
及び定電流源２３よシなる基準電圧生成回路２４で生成
される基準電圧が印加されるものである。
される基準電圧が印加されるものである。
なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
したがって、以上詳述したようにこの発明によれば、低
電源電圧動作可能で、β補正及びアーリー効果対策が施
されるとともに、入力電流が大きく変動しても無駄電流
や誤差等の生じない極めて良好なカレントミラー回路を
提供することができる。
電源電圧動作可能で、β補正及びアーリー効果対策が施
されるとともに、入力電流が大きく変動しても無駄電流
や誤差等の生じない極めて良好なカレントミラー回路を
提供することができる。
第１図はこの発明に係るカレントミラー回路の一実施例
を示す回路構成図、第２図は同実施例の要部を具体的に
示す回路構成図、第３図は同実施例の適用式れた電力増
幅回路を示す回路構成図、第４図及び第５図はそれぞれ
従来のカレントミラー回路を示す回路構成図である。 １１・・・電源ライン、１２・・・信号源、１３・・・
定電圧源、１４・・・定電流源、１５・・・差動回路、
１６・・・信号源、１７・・・差動回路、１８・・・カ
レントミラー回路、１９・・・スピーカ、２０・・・カ
レントミラー回路、２１・・・カレントミラー回路、２
２・・・帰還回路、２３・・・定電流源、２４・・・基
準電圧生成回路
を示す回路構成図、第２図は同実施例の要部を具体的に
示す回路構成図、第３図は同実施例の適用式れた電力増
幅回路を示す回路構成図、第４図及び第５図はそれぞれ
従来のカレントミラー回路を示す回路構成図である。 １１・・・電源ライン、１２・・・信号源、１３・・・
定電圧源、１４・・・定電流源、１５・・・差動回路、
１６・・・信号源、１７・・・差動回路、１８・・・カ
レントミラー回路、１９・・・スピーカ、２０・・・カ
レントミラー回路、２１・・・カレントミラー回路、２
２・・・帰還回路、２３・・・定電流源、２４・・・基
準電圧生成回路
Claims (1)
- 【特許請求の範囲】 第１の被制御電極に入力電流が供給され第２の被制御電
極が第１の基準電位点に接続された第１のトランジスタ
と、この第１のトランジスタと同極性で制御電極同志が
共通接続され第１の被制御電極から出力電流を取り出し
第２の被制御電極が前記第１の基準電位点に接続された
第２のトランジスタと、この第２のトランジスタと逆極
性で制御電極が前記第１のトランジスタの第１の被制御
電極に接続され第１の被制御電極が所定の電位点に接続
された第３のト ランジスタと、この第３のトランジスタと同極性で第１
の被制御電極が前記第１及び第２のトランジスタの制御
電極共通接続点に接続され制御電極が第２の基準電位点
に接続され第２の被制御電極が前記第３のトランジスタ
の第２の被制御電極に接続された第４のトランジスタと
、前記第３及び第４のトランジスタの第２の被制御電極
共通接続点に所定電流を供給する電流供給回路とを具備
し、前記電流供給回路の出力電流を前記入力電流の大き
さに応じて変化させるようにしてなることを特徴とする
カレントミラー回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278402A JPS61150505A (ja) | 1984-12-25 | 1984-12-25 | 増幅回路 |
| DE19853545392 DE3545392A1 (de) | 1984-12-25 | 1985-12-20 | Stromspiegelschaltung |
| US06/813,072 US4654602A (en) | 1984-12-25 | 1985-12-24 | Current mirror circuit |
| KR1019850009771A KR900000482B1 (ko) | 1984-12-25 | 1985-12-24 | 전류미터(mirror)회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278402A JPS61150505A (ja) | 1984-12-25 | 1984-12-25 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150505A true JPS61150505A (ja) | 1986-07-09 |
Family
ID=17596845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278402A Pending JPS61150505A (ja) | 1984-12-25 | 1984-12-25 | 増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4654602A (ja) |
| JP (1) | JPS61150505A (ja) |
| KR (1) | KR900000482B1 (ja) |
| DE (1) | DE3545392A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005346603A (ja) * | 2004-06-07 | 2005-12-15 | Fujitsu Ltd | 定電流回路 |
| CN104049664A (zh) * | 2013-03-13 | 2014-09-17 | 美国亚德诺半导体公司 | 使用背栅控制的有源共源共栅电路 |
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| JPH0288485U (ja) * | 1988-12-20 | 1990-07-12 | ||
| US5084668A (en) * | 1990-06-08 | 1992-01-28 | Motorola, Inc. | System for sensing and/or controlling the level of current in a transistor |
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| US6504937B1 (en) * | 1998-01-06 | 2003-01-07 | Vxi Corporation | Amplifier circuit for electret microphone with enhanced performance |
| US6842075B2 (en) * | 2001-06-06 | 2005-01-11 | Anadigics, Inc. | Gain block with stable internal bias from low-voltage power supply |
| US6753734B2 (en) | 2001-06-06 | 2004-06-22 | Anadigics, Inc. | Multi-mode amplifier bias circuit |
| US6515546B2 (en) | 2001-06-06 | 2003-02-04 | Anadigics, Inc. | Bias circuit for use with low-voltage power supply |
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1984
- 1984-12-25 JP JP59278402A patent/JPS61150505A/ja active Pending
-
1985
- 1985-12-20 DE DE19853545392 patent/DE3545392A1/de active Granted
- 1985-12-24 US US06/813,072 patent/US4654602A/en not_active Expired - Fee Related
- 1985-12-24 KR KR1019850009771A patent/KR900000482B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115906A (ja) * | 1981-12-28 | 1983-07-09 | レイセオン カンパニ− | 電流源回路 |
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| CN104049664A (zh) * | 2013-03-13 | 2014-09-17 | 美国亚德诺半导体公司 | 使用背栅控制的有源共源共栅电路 |
| US9143089B2 (en) | 2013-03-13 | 2015-09-22 | Analog Devices, Inc. | Active cascode circuit using backgate control |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3545392A1 (de) | 1986-07-10 |
| KR900000482B1 (ko) | 1990-01-30 |
| DE3545392C2 (ja) | 1987-12-03 |
| KR860005226A (ko) | 1986-07-18 |
| US4654602A (en) | 1987-03-31 |
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