JP2005346603A - 定電流回路 - Google Patents
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Abstract
【課題】 本発明は定電流回路に関し、オーバーヘッド電圧を小さくすることができる定電流回路を提供することを目的としている。
【解決手段】 入力側電源1と負荷2の間に直列に主MOSFETを接続し、主MOSFETのソースを同一集積半導体15に形成されたモニタ用MOSFETのソースに接続し、モニタ用MOSFETのドレインから設定電流源13に接続し、モニタ用MOSFETのソースから基準電圧を差し引いた電位とモニタ用MOSFETのドレインの電位を差動増幅器5に接続し、該差動増幅器5の出力をモニタ用MOSFETと主MOSFETのゲートに接続し、モニタ用MOSFETのドレイン−ソース間の電圧降下が基準電圧と等しくなるようにゲート−ソース間電圧を制御し、そのゲート−ソース間電圧により主MOSFETを制御するように構成される。
【選択図】図1
【解決手段】 入力側電源1と負荷2の間に直列に主MOSFETを接続し、主MOSFETのソースを同一集積半導体15に形成されたモニタ用MOSFETのソースに接続し、モニタ用MOSFETのドレインから設定電流源13に接続し、モニタ用MOSFETのソースから基準電圧を差し引いた電位とモニタ用MOSFETのドレインの電位を差動増幅器5に接続し、該差動増幅器5の出力をモニタ用MOSFETと主MOSFETのゲートに接続し、モニタ用MOSFETのドレイン−ソース間の電圧降下が基準電圧と等しくなるようにゲート−ソース間電圧を制御し、そのゲート−ソース間電圧により主MOSFETを制御するように構成される。
【選択図】図1
Description
本発明は定電流回路に関し、更に詳しくはオーバーヘッド電圧が少なくてかつ高精度の電流を出力することができる定電流回路に関する。
図6は従来回路の構成例を示す図である。図において、1は入力側電源、2は負荷、3は入力側電源1と負荷2の間に接続されたMOSFET、4は該MOSFETと直列に接続される電流検出用の抵抗である。6は基準電源である。該基準電源6の基準電圧をVrefとする。5は抵抗Rの一端がその+入力に、基準電圧Vrefの負極性側が−入力に接続された差動増幅器である。そして、該差動増幅器5の出力は、前記MOSFETのゲートに制御電圧として入っている。このように構成された回路の動作を説明すれば、以下の通りである。
出力電流Io1が流れることに基づく抵抗Rの電圧降下をVRとする。この電圧降下VRと基準電圧Vrefを差動増幅器5で比較し、検出抵抗Rの電圧降下VRが基準電圧Vrefよりも大きくなると、MOSFETのゲート電圧Vgsを制御して入力側電源V1から負荷2へ流れる電流Io1を制限して定電流化する。この回路では、定電流Io1は検出抵抗Rの値としてRを用いるものとして、次式で表わされる。
Io1=Vref/R
従来のこの種の回路としては、入力されたディジタル信号に応じた電流を出力する可変電流装置において、抵抗の抵抗値のばらつきに係わらず高い精度の可変出力電流を得る回路が知られている(例えば特許文献1参照)。また、急峻に変化する負荷に流れる電流を供給するために、それ自身はノイズを発生することなく、所定の負荷電流を供給することができる電源回路が知られている(例えば特許文献2参照)。
特開2002−204164号公報(第7頁、第8頁、図1)
特開2001−56713号公報(第3頁、第4頁、図1)
従来のこの種の回路としては、入力されたディジタル信号に応じた電流を出力する可変電流装置において、抵抗の抵抗値のばらつきに係わらず高い精度の可変出力電流を得る回路が知られている(例えば特許文献1参照)。また、急峻に変化する負荷に流れる電流を供給するために、それ自身はノイズを発生することなく、所定の負荷電流を供給することができる電源回路が知られている(例えば特許文献2参照)。
図6に示した従来の回路では、検出抵抗Rでの電圧降下分VRと、MOSFETのドレイン−ソース間電圧Vdsの合計VR+Vdsがオーバーヘッド電圧Vohとなる。負荷電流Io1が大きくなると、検出抵抗Rの電圧降下VRが大きくなり、これが基準電圧Vrefより大きくなると、差動増幅器5はMOSFETのゲート−ソース間電圧Vgsを小さくするように働く。すると、MOSFETのドレイン電流Io1(負荷電流と同じ)が小さくなり、ドレイン電流は設定電流値(Vref/R)に規制される。
前述したオーバーヘッド電圧VohのうちMOSFETのドレイン−ソース間電圧の最小値は、MOSFETの特性により定まる。一方、検出抵抗Rでの電圧降下分VRは、基準電圧Vrefと同じになる。この場合の検出精度は、基準電圧Vref及び差動増幅器5の精度によるところが大きく、検出精度を向上させるには、検出電圧を大きくさせることが望ましい。しかしながら、検出電圧を大きくすると、オーバーヘッド電圧Vohが大きくなり、検出抵抗Rによる損失(=R・Io1)も大きくなるという問題があった。
本発明はこのような課題に鑑みてなされたものであって、オーバーヘッド電圧を小さくすることができる定電流回路を提供することを目的としている。
(1)請求項1記載の発明は、入力側電源と負荷の間に直列に主MOSFETを接続し、主MOSFETのソースを同一集積半導体に形成されたモニタ用MOSFETのソースに接続し、モニタ用MOSFETのドレインから設定電流源に接続し、モニタ用MOSFETのソースから基準電圧を差し引いた電位とモニタ用MOSFETのドレインの電位を差動増幅器に接続し、該差動増幅器の出力をモニタ用MOSFET主MOSFETのゲートに接続し、モニタ用MOSFETのドレイン−ソース間の電圧降下が基準電圧と等しくなるようにゲート−ソース間電圧を制御し、そのゲート−ソース間電圧により主MOSFETを制御することを特徴とする。
(2)請求項2記載の発明は、前記基準電圧の設定に関して、モニタ用MOSFETが飽和領域で動作するように、ドレイン−ソース間電圧をVds、ゲート−ソース間電圧をVgs、所定の閾値をVthとした場合に、Vds>Vgs−Vthとなるように設定することを特徴とする。
(3)請求項3記載の発明は、前記主MOSFETとモニタ用MOSFETのアスペクトレシオを変更し、主MOSFETのアスペクトレシオをモニタ用MOSFETのアスペクトレシオより大きくすることを特徴とする。ここで、アスペクトレシオとは、半導体集積回路に形成されたMOSFETのチャネル長をL、チャネル幅をWとした場合にW/Lで表わされる比率をいう。
(4)請求項4記載の発明は、前記モニタ用MOSFETと同特性の主MOSFETをn個並列に接続することにより定電流をn倍に増加することを特徴とする。
(1)請求項1記載の発明によれば、モニタ用MOSFETのドレイン−ソース間の電圧降下が基準電圧と等しくなるようにゲート−ソース間電圧を制御し、そのゲート−ソース間電圧により主MOSFETを制御することで、オーバーヘッド電圧を小さくすることができる定電流回路を提供することができる。
(2)請求項2記載の発明によれば、モニタ用MOSFETが飽和領域で動作するように、ドレイン−ソース間電圧をVds、ゲート−ソース間電圧をVgs、所定の閾値をVthとした場合に、
Vds>Vgs−Vth
となるように設定することで、FETを飽和領域で動作させることが可能となり、最適な定電流出力とすることができる。
Vds>Vgs−Vth
となるように設定することで、FETを飽和領域で動作させることが可能となり、最適な定電流出力とすることができる。
(3)請求項3記載の発明によれば、主MOSFETのアスペクトレシオをモニタ用MOSFETのアスペクトレシオよりも大きくすることで、主MOSFETのオーバーヘッド電圧を小さくすることができる。
(4)請求項4記載の発明によれば、モニタ用MOSFETと同特性の主MOSFETをn個並列に接続することで、各主MOSFETに流れる電流は小さくしつつ、出力電流値は大きくすることができる。
以下、図面を参照して本発明の実施の形態例を詳細に説明する。
図1は本発明の原理ブロック図である。図6と同一のものは、同一の符号を付して示す。本発明は、高精度な定電流を小さなオーバーヘッド電圧で提供するものである。図において、1は入力側電源でありその出力電圧をV1とする。11は主MOSFET(FET1)、12はモニタ用MOSFET(FET2)である。15はFET1とFET2が同一基板上に形成される同一集積半導体である。同一集積半導体15に形成されたFET1とFET2の特性は同じになる。
図1は本発明の原理ブロック図である。図6と同一のものは、同一の符号を付して示す。本発明は、高精度な定電流を小さなオーバーヘッド電圧で提供するものである。図において、1は入力側電源でありその出力電圧をV1とする。11は主MOSFET(FET1)、12はモニタ用MOSFET(FET2)である。15はFET1とFET2が同一基板上に形成される同一集積半導体である。同一集積半導体15に形成されたFET1とFET2の特性は同じになる。
FET1は入力側電源1と負荷2間に接続されている。FET1のソースは同一集積半導体15に形成されたFET2のソースに接続されている。FET2のドレインは設定電流源13に接続されている。FET2のソースから基準電源6の基準電圧Vrefを差し引いた電位は差動増幅器5の負入力に接続され、FET2のドレインは差動増幅器5の正入力に接続されている。このように構成された回路の動作を説明すれば、以下の通りである。
差動増幅器5の出力をFET2とFET1のゲートに接続して、FET2のドレイン−ソース間の電圧Vds2が基準電圧Vrefと等しくなるように、ゲート−ソース間電圧Vgsを制御し、同電圧によりFET1も制御する。なお、基準電圧Vrefは、FET2が飽和領域で動作するようにVds>Vgs−Vth
の条件で電圧設定する。Vthは所定の閾値である。
の条件で電圧設定する。Vthは所定の閾値である。
本発明の動作を図1の構成と図2のMOSFETの特性を用いて説明する。図2はMOSFETの特性例を示す図である。横軸はドレイン−ソース間電圧Vds、縦軸はドレイン電流Idを示す。それぞれゲート−ソース間電圧Vgsをパラメータとした特性が示されている。上の方がVgsが大、下の方がVgsが小である。A領域は線形領域、Bは飽和領域である。線形領域では、Vds<(Vgs−Vth)の関係が成り立ち、飽和領域ではVds>(Vgs−Vth)の関係が成り立つ。線形領域と飽和領域の境界をピンチオフラインといい、Vds=(Vgs−Vth)が成り立つ。
設定電流源13で設定された電流Io2を流すと、モニタ用MOSFETであるFET2のドレイン−ソース間の電圧Vdsが基準電圧Vrefと同じになるように、差動増幅器5はFET2のゲート−ソース間電圧Vgsを制御する。ここで、FET2のゲート−ソース間電圧Vgsが図2の特性で示すグラフの中の飽和領域で動作する場合、ドレイン電流Idはドレイン−ソース間電圧Vdsの値の如何にかかわらず定電流で動作する。ここで、ドレイン電流Idは次式で表わされる。
Id=0.5×μ×Cox×(W/L)×(Vgs−Vth)2 (1)
ここで、
Id:ドレイン電流
μ :キャリアの移動度
Cox:単位面積当たりのゲート容量
W/L:Wはチャネル幅、Lはチャネル長でW/Lはアスペクトレシオを表わす
Vgs:ゲート−ソース間電圧
Vth:しきい値電圧
である。なお、μ、Coxは半導体のプロセスにより決まる値である。Vthは基板効果により変動するが、本発明の回路では一定としている。図2のグラフ及び(1)式を見ると明らかなように、VgsはIdのパラメータとなっている。
Id=0.5×μ×Cox×(W/L)×(Vgs−Vth)2 (1)
ここで、
Id:ドレイン電流
μ :キャリアの移動度
Cox:単位面積当たりのゲート容量
W/L:Wはチャネル幅、Lはチャネル長でW/Lはアスペクトレシオを表わす
Vgs:ゲート−ソース間電圧
Vth:しきい値電圧
である。なお、μ、Coxは半導体のプロセスにより決まる値である。Vthは基板効果により変動するが、本発明の回路では一定としている。図2のグラフ及び(1)式を見ると明らかなように、VgsはIdのパラメータとなっている。
図2のグラフを見ると明らかなように、飽和領域では一意のゲート−ソース間電圧Vgs電圧に対してドレイン電流Idは一意の定電流となり、ドレイン−ソース間電圧Vdsとは無関係になる。本発明では、差動増幅器5により基準電圧VrefとFET2のドレイン−ソース間電圧Vds2は等しくなるように制御されるため、予め
Vds2=Vref>Vgs−Vth
となるように基準電圧Vrefを設定することにより飽和領域で動作させることが可能となる。
Vds2=Vref>Vgs−Vth
となるように基準電圧Vrefを設定することにより飽和領域で動作させることが可能となる。
差動増幅器5の出力はFET2のゲートを駆動する制御電圧Vgsとなり、主MOSFETであるFET1のゲート−ソース間電圧Vgsと同じであるから、両者のドレイン電流Idは同じ値になる。つまり、設定電流Io2と同じ電流がFET1のドレイン電流として流れ、設定電流Io2が一定の電流であれば、負荷電流Io1は定電流となる。
そして、FET1とFET2とが同一半導体集積回路の中に構成されるため、FET1とFET2の特性の差異や温度特性は同一チップ内の相対ばらつきだけになるので、Io1とIo2は高い精度で等しくなる。
このように、本発明によれば、モニタ用MOSFET(FET2)のドレイン−ソース間の電圧降下Vdsが基準電圧Vrefと等しくなるようにゲート−ソース間電圧Vgsを制御し、そのゲート−ソース間電圧Vgsにより主MOSFET(FET1)を制御することで、オーバーヘッド電圧を小さくすることができる定電流回路を提供することができる。
また、本発明によれば、モニタ用MOSFET(FET2)が飽和領域で動作するように、ドレイン−ソース間電圧をVds、ゲート−ソース間電圧をVgs、所定の閾値をVthとした場合に、
Vds>Vgs−Vth
となるように設定することで、FETを飽和領域で動作させることが可能となり、最適な定電流出力とすることができる。
Vds>Vgs−Vth
となるように設定することで、FETを飽和領域で動作させることが可能となり、最適な定電流出力とすることができる。
図3はMOSFETのチャネル構造を示す図である。図は、Nチャネル(CH)MOSFETの例を示している。図において、20はp基板、21はドレイン領域、22はソース領域、23はこれらドレイン領域21及びソース領域22の間に配置されたゲート電極である。ドレイン領域21、ソース領域22及びゲート電極23からはそれぞれ電極が取り出され、D、S、Gとなる。ここで、ドレイン領域21とソース領域22間の距離をチャネル長という。ここでは、チャネル長をLで表す。また、ドレイン領域21の奥行き方向の長さをチャネル幅という。ここでは、チャネル幅をWで示す。
同一半導体集積回路において、μ(キャリアの移動度)やCox(単位面積当たりのゲート容量)やVth(スレッショールド電圧:閾値)は、半導体のプロセスにより固有になり、同一チップ内では個々のMOSFETのこれらのパラメータは変更できない。しかしながら、アスペクトレシオ(W/L)は任意の値のMOSFETを形成することが可能である。
モニタ用MOSFETと主MOSFETが飽和領域で動作する時、(1)式より明らかなように、アスペクトレシオを変更することにより、ドレイン電流Idを変更することができる。主MOSFETのアスペクトレシオを(W1/L1)とし、モニタ用MOSFETのアスペクトレシオを(W2/L2)とした場合、
(W1/L1)/(W2/L2)=n
をアスペクトレシオ比と呼ぶことにする。
(W1/L1)/(W2/L2)=n
をアスペクトレシオ比と呼ぶことにする。
主MOSFETとモニタ用MOSFETに同じゲート−ソース間電圧Vgsが印加されていると、(W1/L1)=n(W2/L2)のように、同一チップ内でアスペクトレシオを変更したMOSFETのドレイン電流は(1)式より
Io1=nIo2
となる。つまり、小さな設定電流Io2(設定電流源13の基準電流Iref)のn倍の大きさの負荷電流Io1を流すことが可能となる。この場合、主MOSFETのドレイン−ソース間電圧をVds1とし、モニタ用MOSFETのドレイン−ソース間電圧をVds2とすると、
Vds1=Vds2÷n=Vref÷n
まで下げることができるため、主MOSFETのドレイン−ソース間電圧Vds1は小さくなり、オーバーヘッド電圧Vohも小さくなる。
Io1=nIo2
となる。つまり、小さな設定電流Io2(設定電流源13の基準電流Iref)のn倍の大きさの負荷電流Io1を流すことが可能となる。この場合、主MOSFETのドレイン−ソース間電圧をVds1とし、モニタ用MOSFETのドレイン−ソース間電圧をVds2とすると、
Vds1=Vds2÷n=Vref÷n
まで下げることができるため、主MOSFETのドレイン−ソース間電圧Vds1は小さくなり、オーバーヘッド電圧Vohも小さくなる。
また、この時、差動増幅器5での検出電圧はVrefそのものであり、これはVds1×n倍の大きな電圧値を扱うため、高い精度で電流検出が可能となり、検出誤差は小さくなる。
図4は本発明回路の第1の実施の形態例を示す図である。図1と同一のものは、同一の符号を付して示す。図において、11は主MOSFET(FET1)、12はモニタ用MOSFET(FET2)である。FET1のアスペクトレシオを(W1/L1)、FET2のアスペクトレシオを(W2/L2)とする。1は入力側電源、6は基準電源、5は差動増幅器である。FET2のソースから基準電圧Vref1を差し引いた電位とFET2のドレインの電位を差動増幅器5に接続している。(W1/L1)/(W2/L2)をアスペクトレシオ比nとする。
13は設定電流源である。この設定電流源13はカレントミラー回路を使用している。設定電流源13において、7は基準電源でその基準電圧はVref2である。該基準電圧の両端には抵抗R1とトランジスタTR1と抵抗R2の直列回路が接続されている。トランジスタTR1のコレクタとベースは短絡されている。TR2はそのコレクタが差動増幅器5の+入力側に接続されているトランジスタである。該トランジスタTR2のベースはトランジスタTR1のベースと共通接続されている。R3はトランジスタTR2のエミッタとコモンライン間に接続されている抵抗である。このように構成された回路の動作を説明すれば、以下の通りである。
カレントミラー回路(設定電流源)13は、トランジスタTR1に流れる電流と同じ値の電流がトランジスタTR2に流れるように動作する。この時、抵抗の値として識別記号をそのまま用いるものとすると、トランジスタTR2に流れる電流Io2は、次式で表される。
Io2=(Vref2−Vbe)/R3(1+(R1/R2)) (2)
ここで、各定数を任意に設定し、設定電流Io2を与えるようになっている。Vbeは、トランジスタTR1のベース−エミッタ間電圧である。例として負荷電流であるIo1を1Aとし、設定電流値Io2を1mAとした場合、アスペクトレシオ比nは以下のようになる。
ここで、各定数を任意に設定し、設定電流Io2を与えるようになっている。Vbeは、トランジスタTR1のベース−エミッタ間電圧である。例として負荷電流であるIo1を1Aとし、設定電流値Io2を1mAとした場合、アスペクトレシオ比nは以下のようになる。
n=(W1/L1)/(W2/L2)=Io1/Io2=1A/1mA=1000
この時のFET1のドレイン−ソース間電圧Vds1は
Vds1=Vref1/nとなり、アスペクトレシオ比を大きくすると、Vds1が小さくなるため、オーバーヘッド電圧を小さくすることが可能となる。
この時のFET1のドレイン−ソース間電圧Vds1は
Vds1=Vref1/nとなり、アスペクトレシオ比を大きくすると、Vds1が小さくなるため、オーバーヘッド電圧を小さくすることが可能となる。
ここで、基準電圧Vref1=1.5Vとすると、オーバーヘッド電圧の最小値Vds1(min)は
Vds1(min)=1.5V/1000=1.5mV
となり、非常に小さなオーバーヘッド電圧となることが分かる。
Vds1(min)=1.5V/1000=1.5mV
となり、非常に小さなオーバーヘッド電圧となることが分かる。
そして、主MOSFET(FET1)とモニタ用MOSFET(FET2)は、同一半導体集積回路に形成するため、MOSFETの温度特性を含む特性差異は相対ばらつきだけになり、精度が高くなる。しかも、差動増幅器5での検出電圧はVref1そのもので大きいため、高い精度の定電流を提供することができる。
このように、この発明によれば、主MOSFETのアスペクト比をモニタ用MOSFETのアスペクト比よりも大きくすることで、主MOSFETのオーバーヘッド電圧を小さくすることができる。
図5は本発明回路の第2の実施の形態例を示す図である。図4と同一のものは、同一の符号を付して示す。図に示す実施の形態例は、主MOSFETがFET1〜FETnまでのn個並列に設けられている例を示す。それぞれのFET1〜FETnまでの出力電流は共通接続され、出力電流Ioとなる。モニタ用FETとしては、FETmが設けられている。その他の構成は図4に示すものと同じである。このように構成された回路の動作を説明すれば、以下の通りである。
半導体集積回路でMOSFETを形成する場合、小電流のMOSFETを並列に多数接続して、大電流のMOSFETを形成することが可能である。この実施の形態例では、n個の同特性のFETを並列に接続して主MOSFETとし、同特性のFETを1個追加してモニタ用MOSFETとしている。この場合、
Io1=Io1=Io1=…=Io1=Imであり、
Io=Io1+Io2+Io3+…+Ionである。
Io1=Io1=Io1=…=Io1=Imであり、
Io=Io1+Io2+Io3+…+Ionである。
よって、
Io=Im×n
となり、設定電流Imのn倍の電流が負荷電流Ioになるため、主MOSFETをn個並列に接続した時の合成したドレイン−ソース間電圧VdsxはFET単体のVdsの1/nとなる。即ち、
Vdsx=Vds/n
となる。このように、この実施の形態例も、Vdsxが小さくなるため、オーバーヘッド電圧を小さくすることが可能である。また、n個の主MOSFETとモニタ用MOSFETは同一半導体集積回路に形成するため、FETの温度特性を含む特性の差異は相対ばらつきだけになり、精度が高くなる。しかも、差動増幅器の検出電圧はVref1そのもので大きいため、高い精度の定電流値を提供することができる。
Io=Im×n
となり、設定電流Imのn倍の電流が負荷電流Ioになるため、主MOSFETをn個並列に接続した時の合成したドレイン−ソース間電圧VdsxはFET単体のVdsの1/nとなる。即ち、
Vdsx=Vds/n
となる。このように、この実施の形態例も、Vdsxが小さくなるため、オーバーヘッド電圧を小さくすることが可能である。また、n個の主MOSFETとモニタ用MOSFETは同一半導体集積回路に形成するため、FETの温度特性を含む特性の差異は相対ばらつきだけになり、精度が高くなる。しかも、差動増幅器の検出電圧はVref1そのもので大きいため、高い精度の定電流値を提供することができる。
このように、この発明によれば、モニタ用MOSFETと同特性の主MOSFETをn個並列に接続することで、各主MOSFETに流れる電流は小さくしつつ、出力電流値は大きくすることができる。
以上、説明したように、本発明によれば、負荷電流の経路上に電流検出抵抗を設ける必要がなく、高精度で低損失な定電流回路を提供することが可能である。
1 入力側電源
2 負荷
5 差動増幅器
6 基準電源
11 主MOSFET(FET1)
12 モニタ用MOSFET(FET2)
13 設定電流源
15 同一集積半導体
2 負荷
5 差動増幅器
6 基準電源
11 主MOSFET(FET1)
12 モニタ用MOSFET(FET2)
13 設定電流源
15 同一集積半導体
Claims (4)
- 入力側電源と負荷の間に直列に主MOSFETを接続し、主MOSFETのソースを同一集積半導体に形成されたモニタ用MOSFETのソースに接続し、モニタ用MOSFETのドレインから設定電流源に接続し、モニタ用MOSFETのソースから基準電圧を差し引いた電位とモニタ用MOSFETのドレインの電位を差動増幅器に接続し、該差動増幅器の出力をモニタ用MOSFETと主MOSFETのゲートに接続し、モニタ用MOSFETのドレイン−ソース間の電圧降下が基準電圧と等しくなるようにゲート−ソース間電圧を制御し、そのゲート−ソース間電圧により主MOSFETを制御することを特徴とする定電流回路。
- 前記基準電圧の設定に関して、モニタ用MOSFETが飽和領域で動作するように、ドレイン−ソース間電圧をVds、ゲート−ソース間電圧をVgs、所定の閾値をVthとした場合に、
Vds>Vgs−Vth
となるように設定することを特徴とする請求項1記載の定電流回路。 - 前記主MOSFETとモニタ用MOSFETのアスペクトレシオを変更し、主MOSFETのアスペクトレシオをモニタ用MOSFETのアスペクトレシオより大きくすることを特徴とする請求項1記載の定電流回路。
- 前記モニタ用MOSFETと同特性の主MOSFETをn個並列に接続することにより定電流をn倍に増加することを特徴とする請求項1記載の定電流回路。
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