JPH04160511A - 定電流源回路 - Google Patents
定電流源回路Info
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- JPH04160511A JPH04160511A JP2286466A JP28646690A JPH04160511A JP H04160511 A JPH04160511 A JP H04160511A JP 2286466 A JP2286466 A JP 2286466A JP 28646690 A JP28646690 A JP 28646690A JP H04160511 A JPH04160511 A JP H04160511A
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- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101150030723 RIR2 gene Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
定電流源回路に関し、
負荷が変動しても供給する電流を一定とすることかでき
る定電流源回路を提供することを目的とし、 ＭＯＳトランジスタ及び出力ＭＯＳトランジス夕の各ゲ
ート端子を互いに接続するとともに、Ｍ○Ｓトランジス
タのゲート端子とドレイン端子とを接続してカレントミ
ラー回路を構成し、出力ＭＯＳトランジスタのドレイン
端子を介して負荷に電流を供給するようにした定電流源
回路において、負荷の変動による出力ＭＯＳトランジス
タのドレイン端子の電圧変動に基ついて出力電流か一定
となるように出力ＭＯＳトランジスタのゲート端子の電
圧を制御する制御回路を設けた。
る定電流源回路を提供することを目的とし、 ＭＯＳトランジスタ及び出力ＭＯＳトランジス夕の各ゲ
ート端子を互いに接続するとともに、Ｍ○Ｓトランジス
タのゲート端子とドレイン端子とを接続してカレントミ
ラー回路を構成し、出力ＭＯＳトランジスタのドレイン
端子を介して負荷に電流を供給するようにした定電流源
回路において、負荷の変動による出力ＭＯＳトランジス
タのドレイン端子の電圧変動に基ついて出力電流か一定
となるように出力ＭＯＳトランジスタのゲート端子の電
圧を制御する制御回路を設けた。
［産業上の利用分野］
本発明は定電流源回路に関するものである。
近年、ＭＯ３ｈランシスタ構成の定電流源回路では、負
荷に変動かあっても供給する電流を一定にできるものが
望まれている。
荷に変動かあっても供給する電流を一定にできるものが
望まれている。
［従来の技術］
従来のＭＯＳトランンスタ溝成の定電流源回路として第
８図に示すようにカレントミラー回路を用いたものかあ
る。即ち、半導体基板上にはｐ ＭＯＳトランジスタ１
１及びｐＭＯｓトランジスタよりなる出力ＭＯ８Ｉ−ラ
ンシスタ１３が形成されている。ｐＭＯ３＋−ランシス
タ１１のソース端子は高電圧型ＲＶＩ）Ｄに接続され、
ドレイン端子はケート端子に接続されるとともに定電流
源１２を介して低電圧電源ＧＮＤに接続されている。出
力ＭＯ３Ｉ〜ランシスタ１：）のソース端子は高電圧電
源ＶＤＤに接続され、ゲート端子は前記ｐｌ’ｖｌＯ３
＋−ランシスタ１１のゲート端子に接続され、Ｉ・レイ
ン端子には外部負荷１．ｌか接続されている。
８図に示すようにカレントミラー回路を用いたものかあ
る。即ち、半導体基板上にはｐ ＭＯＳトランジスタ１
１及びｐＭＯｓトランジスタよりなる出力ＭＯ８Ｉ−ラ
ンシスタ１３が形成されている。ｐＭＯ３＋−ランシス
タ１１のソース端子は高電圧型ＲＶＩ）Ｄに接続され、
ドレイン端子はケート端子に接続されるとともに定電流
源１２を介して低電圧電源ＧＮＤに接続されている。出
力ＭＯ３Ｉ〜ランシスタ１：）のソース端子は高電圧電
源ＶＤＤに接続され、ゲート端子は前記ｐｌ’ｖｌＯ３
＋−ランシスタ１１のゲート端子に接続され、Ｉ・レイ
ン端子には外部負荷１．ｌか接続されている。
第１０図は一般のｐＭＯｓトランンスタの特性図を示し
ており、第８図ではｐＭＯｌランジスタ１１は基準電流
１ ｒｃｒ一定のため、ゲート電圧ＶＡは一定であり、
ゲート端子と１〜レイン端子とかショートされているた
め、必ずソース・Ｉ・レイン電圧ＶＤＳがゲート・ソー
ス電圧ＶＧＳからしきい値電圧Ｖ′Ｆを引いた値より大
きくなり、第１］図に示す飽和領域で動作する。そのた
め、ｐＭＯ３ｈＭＯＳトランジスタ１１−ト電圧ＶＡで
ある出力ＭＯ３ｔ−ランジスタ１３もドレイン端子の出
力電圧ＶＯを適当な値で使用すれば、第９図に示す飽和
領域で動作する。そして、出力ＭＯＳトランジスタ１３
はｐＭＯ３ｌ−ランジスタ１１に流れる基準電流Ｉｒｅ
ｆの所定数倍の出力電流ＩＤを外部負荷１ ＝４に供給
するようになっている。
ており、第８図ではｐＭＯｌランジスタ１１は基準電流
１ ｒｃｒ一定のため、ゲート電圧ＶＡは一定であり、
ゲート端子と１〜レイン端子とかショートされているた
め、必ずソース・Ｉ・レイン電圧ＶＤＳがゲート・ソー
ス電圧ＶＧＳからしきい値電圧Ｖ′Ｆを引いた値より大
きくなり、第１］図に示す飽和領域で動作する。そのた
め、ｐＭＯ３ｈＭＯＳトランジスタ１１−ト電圧ＶＡで
ある出力ＭＯ３ｔ−ランジスタ１３もドレイン端子の出
力電圧ＶＯを適当な値で使用すれば、第９図に示す飽和
領域で動作する。そして、出力ＭＯＳトランジスタ１３
はｐＭＯ３ｌ−ランジスタ１１に流れる基準電流Ｉｒｅ
ｆの所定数倍の出力電流ＩＤを外部負荷１ ＝４に供給
するようになっている。
「発明か解決しようとする課題」
しかしながら、上記従来の定電流源回路では、ＶＧＳ＝
ＶＤＳ−ＶＡが一定の状態において、第９図に示すよう
にソース・ドレイン電圧ＶＤＳが大きくなると飽和領域
では実効チャネル長が短（なることか知られており、ソ
ース・ドレイン電圧ＶＤＳか増加すると出力電流ＩＤか
若干増加して一定とはならなくなる。即ち、出力ＭＯＳ
トランジスタ１３のドレイン端子の出力電圧Ｖ○が小さ
くなると、第９図に示すようにソース・ドレイン電圧Ｖ
ＤＳが大きくなり、出力電流ＩＤが大きくなる。
ＶＤＳ−ＶＡが一定の状態において、第９図に示すよう
にソース・ドレイン電圧ＶＤＳが大きくなると飽和領域
では実効チャネル長が短（なることか知られており、ソ
ース・ドレイン電圧ＶＤＳか増加すると出力電流ＩＤか
若干増加して一定とはならなくなる。即ち、出力ＭＯＳ
トランジスタ１３のドレイン端子の出力電圧Ｖ○が小さ
くなると、第９図に示すようにソース・ドレイン電圧Ｖ
ＤＳが大きくなり、出力電流ＩＤが大きくなる。
叉、出力ＭＯＳトランンスタ１３のドレイン端子の出力
電圧ＶＯか大きくなると、ソース・ドレイン電圧ＶＤＳ
が小さくなり、出力電流ＩＤが小さくなる。従って、外
部負荷１４の抵抗値を変更したり、温度依存によって抵
抗値が増減したりして出力ＭＯＳトランジスタ１３のド
レイン端子の出力電圧Ｖ○か変化すると、出力電流ＩＤ
を−・定にできないという問題点かある。
電圧ＶＯか大きくなると、ソース・ドレイン電圧ＶＤＳ
が小さくなり、出力電流ＩＤが小さくなる。従って、外
部負荷１４の抵抗値を変更したり、温度依存によって抵
抗値が増減したりして出力ＭＯＳトランジスタ１３のド
レイン端子の出力電圧Ｖ○か変化すると、出力電流ＩＤ
を−・定にできないという問題点かある。
これを解決するため、ソース・ｌ・レイン電圧ＶＤＳの
増加に伴う実効チャネル長の変化を無視できるほど出力
ＭＯＳトランジスタ１３のチヤネル長を大きくすること
が考えられるか、実際問題として不合理である。
増加に伴う実効チャネル長の変化を無視できるほど出力
ＭＯＳトランジスタ１３のチヤネル長を大きくすること
が考えられるか、実際問題として不合理である。
又、上記問題点を解決するため、第１１図に示すように
ｐＭＯＳトランジスタ１５．１６よりなる第１のカレン
トミラー回路とｐＭＯ３＋−ランジスタ１７，１８より
なる第２のカレントミラー回路とを２段に接続した定電
流源回路（ＩｍｐｒｏｖｅｄＷｉｌｓｏｎ ５ｏｕｒｃ
ｅ ）が提案されているが、ｐ Ｍ ＯＳトランジスタ
■８のドレイン端子の出力電圧ＶＯか高電圧電源ＶＤＤ
から両ｐＭＯＳトランジスタ１．６．１８のオン動作に
基づくそれぞれの抵抗針たけ下がった電位となってしま
い、定電ｉＭを得る電圧域を広く使いたい場合には、こ
の定電流源回路を使用することはできないという問題点
がある。
ｐＭＯＳトランジスタ１５．１６よりなる第１のカレン
トミラー回路とｐＭＯ３＋−ランジスタ１７，１８より
なる第２のカレントミラー回路とを２段に接続した定電
流源回路（ＩｍｐｒｏｖｅｄＷｉｌｓｏｎ ５ｏｕｒｃ
ｅ ）が提案されているが、ｐ Ｍ ＯＳトランジスタ
■８のドレイン端子の出力電圧ＶＯか高電圧電源ＶＤＤ
から両ｐＭＯＳトランジスタ１．６．１８のオン動作に
基づくそれぞれの抵抗針たけ下がった電位となってしま
い、定電ｉＭを得る電圧域を広く使いたい場合には、こ
の定電流源回路を使用することはできないという問題点
がある。
本発明は上記問題点を解決するためになされたものであ
って、負荷が変動しても供給する電流を一定とすること
ができる定電流源回路を提供することを目的とする。
って、負荷が変動しても供給する電流を一定とすること
ができる定電流源回路を提供することを目的とする。
［課題を解決するための手段］
第１図は本発明の一態様を示す原理説明図である。
ＭＯＳ）ランジスタｌと出力ＭＯＳトランジスタ２とは
ｎＭＯＳトランジスタであり、ＭＯＳトランジスタ１，
２の各ゲート端子は互いに接続されるとともに、ｐＭＯ
ｓＭＯＳトランジスタ１ト端子とドレイン端子とを接続
してカレントミラー回路を構成しており、出力ＭＯ８ｈ
ラントランジスタレイン端子を介して負荷３に電流を供
給するようになっている。制御回路４は負荷３の変動に
よる出力ＭＯＳトランジスタ２のドレイン端子の電圧変
動に基づいて出力電流が一定となるように出力ＭＯＳト
ランジスタ２のゲート端子の電圧を制御する。
ｎＭＯＳトランジスタであり、ＭＯＳトランジスタ１，
２の各ゲート端子は互いに接続されるとともに、ｐＭＯ
ｓＭＯＳトランジスタ１ト端子とドレイン端子とを接続
してカレントミラー回路を構成しており、出力ＭＯ８ｈ
ラントランジスタレイン端子を介して負荷３に電流を供
給するようになっている。制御回路４は負荷３の変動に
よる出力ＭＯＳトランジスタ２のドレイン端子の電圧変
動に基づいて出力電流が一定となるように出力ＭＯＳト
ランジスタ２のゲート端子の電圧を制御する。
又、第２の発明では、ＭＯＳトランジスタ及び出力ＭＯ
ＳトランジスタをｎＭＯＳトランジスタとし、制御回路
はソース端子が高電圧電源側に、ドレイン端子が出力Ｍ
ＯＳトランジスタのゲート端子に、更にゲート端子か出
力ＩＶＩ ＯＳ ＋−ランノスタのドレイン端子に接続
されたｐＭＯＳトランジスタとしている。
ＳトランジスタをｎＭＯＳトランジスタとし、制御回路
はソース端子が高電圧電源側に、ドレイン端子が出力Ｍ
ＯＳトランジスタのゲート端子に、更にゲート端子か出
力ＩＶＩ ＯＳ ＋−ランノスタのドレイン端子に接続
されたｐＭＯＳトランジスタとしている。
更に第３の発明では、ＭＯ８Ｉ−ランシスタ及び出力Ｍ
Ｏ８Ｉ・ランジスタをｎＭＯＳ）ランシスタとし、制御
回路はソース端子が低電圧電源側に、ドレイン端子が出
力ＭＯＳトランジスタのゲート端子に、更にゲート端子
が出力ＭＯ８＋−ランジスタのドレイン端子に接続され
たｎＭＯＳトランジスタとしている。
Ｏ８Ｉ・ランジスタをｎＭＯＳ）ランシスタとし、制御
回路はソース端子が低電圧電源側に、ドレイン端子が出
力ＭＯＳトランジスタのゲート端子に、更にゲート端子
が出力ＭＯ８＋−ランジスタのドレイン端子に接続され
たｎＭＯＳトランジスタとしている。
［イ乍用コ
第１の発明では、負荷３の変動による出力ＭＯＳトラン
ジスタ２のドレイン端子の電圧変動すると、その変動に
基づいて制御回路４により出力電流が一定となるように
出力ＭＯ３）ランジスタ２のゲート端子の電圧が制御さ
れる。
ジスタ２のドレイン端子の電圧変動すると、その変動に
基づいて制御回路４により出力電流が一定となるように
出力ＭＯ３）ランジスタ２のゲート端子の電圧が制御さ
れる。
又、第２の発明では、負荷が軽くなって出力ＭＯＳトラ
ンジスタのドレイン端子の出力電圧が上昇するとともに
出力電流が低下しようとすると、制御回路としてのｎＭ
ＯＳトランジスタが閉じる方向に動作して出力ＭＯＳト
ランジスタのゲート電圧が下げられ、出力ＭＯＳトラン
ジスタは開く方向に動作して出力電流が上昇するため、
出力電流は一定に保持される。
ンジスタのドレイン端子の出力電圧が上昇するとともに
出力電流が低下しようとすると、制御回路としてのｎＭ
ＯＳトランジスタが閉じる方向に動作して出力ＭＯＳト
ランジスタのゲート電圧が下げられ、出力ＭＯＳトラン
ジスタは開く方向に動作して出力電流が上昇するため、
出力電流は一定に保持される。
逆に、負荷が重くなって出力ＭＯ８Ｉ−ランジス夕のド
レイン端子の出力電圧が低下するとともに出力電流が上
昇しようとすると、ｎＭＯＳトランジスタが開（方向に
動作して出力ＭＯ３）ラング′ スタのゲート電圧が上
げられ、出力ＭＯＳトランジスタは閉じる方向に動作し
て出力電流が低下するため、出力電流は一定に保持され
る。
レイン端子の出力電圧が低下するとともに出力電流が上
昇しようとすると、ｎＭＯＳトランジスタが開（方向に
動作して出力ＭＯ３）ラング′ スタのゲート電圧が上
げられ、出力ＭＯＳトランジスタは閉じる方向に動作し
て出力電流が低下するため、出力電流は一定に保持され
る。
更に第３の発明では、負荷が軽くなって出力ＭＯＳトラ
ンジスタのドレイン端子の出力電圧が低下するとともに
出力電流か低下しようとすると、制御回路としての１１
Ｍ０Ｓトランジスタが閉じる方向に動作して出力ＭＯ８
）ランジスタのゲート電圧が上げられ、出力ＭＯＳトラ
ンジスタは開く方向に動作して出力電流が上昇するため
、出力電流は一定に保持される。
ンジスタのドレイン端子の出力電圧が低下するとともに
出力電流か低下しようとすると、制御回路としての１１
Ｍ０Ｓトランジスタが閉じる方向に動作して出力ＭＯ８
）ランジスタのゲート電圧が上げられ、出力ＭＯＳトラ
ンジスタは開く方向に動作して出力電流が上昇するため
、出力電流は一定に保持される。
逆に、負荷が重（なって出力ＭＯ３）ランジスタのドレ
イン端子の出力電圧か上昇するとともに出力電流が上昇
しようとすると、ｎＭＯＳトランジスタが開く方向に動
作して出力ＭＯ８Ｉ−ランシスタのゲート電圧が下げら
れ、出力ＭＯＳトランジスタは閉じる方向に動作して出
力電流か低下するため、出力電流は一定に保持される。
イン端子の出力電圧か上昇するとともに出力電流が上昇
しようとすると、ｎＭＯＳトランジスタが開く方向に動
作して出力ＭＯ８Ｉ−ランシスタのゲート電圧が下げら
れ、出力ＭＯＳトランジスタは閉じる方向に動作して出
力電流か低下するため、出力電流は一定に保持される。
［実施例］
以下、本発明を具体化した一実施例を第２〜６図に従っ
て説明する。
て説明する。
尚、説明の便宜上、第８図と同様の構成については同一
の符号を付して説明を一部省略する。
の符号を付して説明を一部省略する。
第２図に示すように、半導体基板上にはｐＭ０Ｓトラン
ジスタ１１及びｐＭＱＳｌ−ランジスタよりなる出力Ｍ
ＯＳトランジスタ１３が形成されている。そして、ｐＭ
ＯＳトランジスタ１１及び出力ＭＯ３Ｉ−ランシスタ１
３のソース端子を高電圧電源ＶＤＤに接続し、各ゲート
端子を互いに接続してカレントミラー回路か構成され、
出力ＭＯＳトランジスタ１３のドレイン端子には外部負
荷１４か接続されている。本実施例ではｐＭＯＳトラン
ジスタ１１のチャネル長を１．６μ、チャネル幅を１５
０μとし、出力ＭＯＳトランジスタ１３のチャネル長を
１．６μ、チャネル幅を３０００μとしている。
ジスタ１１及びｐＭＱＳｌ−ランジスタよりなる出力Ｍ
ＯＳトランジスタ１３が形成されている。そして、ｐＭ
ＯＳトランジスタ１１及び出力ＭＯ３Ｉ−ランシスタ１
３のソース端子を高電圧電源ＶＤＤに接続し、各ゲート
端子を互いに接続してカレントミラー回路か構成され、
出力ＭＯＳトランジスタ１３のドレイン端子には外部負
荷１４か接続されている。本実施例ではｐＭＯＳトラン
ジスタ１１のチャネル長を１．６μ、チャネル幅を１５
０μとし、出力ＭＯＳトランジスタ１３のチャネル長を
１．６μ、チャネル幅を３０００μとしている。
制御回路としてのｐＭＯ３）ランシスタ１９はソース端
子が高電圧電源ＶＤＤに、ドレイン端子が出力ＭＯ３）
ランジスタＩ３のゲート端子に、又、ゲート端子が出力
ＭＯ８）ランシスタ１３のドレイン端子に接続されてい
る。そして、ｐＭＯＳトランジスタ］９は出力ＭＯ８ｈ
ラントランジスタドレイン端子の出力電圧か上昇すると
、閉じる方向に動作して出力ＭＯＳトランジスタ１３の
ゲート電圧を低下させ、出力ＭＯＳトランジスタ１３を
開く方向に動作させるようになっている。又、ｐＭＯｓ
トランジスタ１９は出力ＭＯＳトランジスタ１３のドレ
イン端子の出力電圧が低下すると、開く方向に動作して
出力ＭＯＳトランジスタ１３のゲート電圧を＋、昇させ
、出力Ｍ ＯＳ ＋−ランジスタ１３を閉しる方向に動
作させるようになっている。尚、本実施例ではｐＭＯＳ
トランジスタ１９のチャネル長を１．６μ、チャネル幅
を８μとしている。
子が高電圧電源ＶＤＤに、ドレイン端子が出力ＭＯ３）
ランジスタＩ３のゲート端子に、又、ゲート端子が出力
ＭＯ８）ランシスタ１３のドレイン端子に接続されてい
る。そして、ｐＭＯＳトランジスタ］９は出力ＭＯ８ｈ
ラントランジスタドレイン端子の出力電圧か上昇すると
、閉じる方向に動作して出力ＭＯＳトランジスタ１３の
ゲート電圧を低下させ、出力ＭＯＳトランジスタ１３を
開く方向に動作させるようになっている。又、ｐＭＯｓ
トランジスタ１９は出力ＭＯＳトランジスタ１３のドレ
イン端子の出力電圧が低下すると、開く方向に動作して
出力ＭＯＳトランジスタ１３のゲート電圧を＋、昇させ
、出力Ｍ ＯＳ ＋−ランジスタ１３を閉しる方向に動
作させるようになっている。尚、本実施例ではｐＭＯＳ
トランジスタ１９のチャネル長を１．６μ、チャネル幅
を８μとしている。
第３図は外部負荷１４を示し、ｎＭＯ３ｌ・ランシスタ
よりなるスイッチ２０．２１と、両スイッチ２０．２１
間に設けられた抵抗Ｒ１−Ｒ３とからなる。本実施例で
はスイッチ２０，２］のチャネル長を１．６μ、チャネ
ル幅を１５００μとし、抵抗Ｒ１，Ｒ２の抵抗値を２７
０Ω、抵抗Ｒ３の抵抗値を７８Ωとしている。
よりなるスイッチ２０．２１と、両スイッチ２０．２１
間に設けられた抵抗Ｒ１−Ｒ３とからなる。本実施例で
はスイッチ２０，２］のチャネル長を１．６μ、チャネ
ル幅を１５００μとし、抵抗Ｒ１，Ｒ２の抵抗値を２７
０Ω、抵抗Ｒ３の抵抗値を７８Ωとしている。
従って、外部負荷１４はスイッチ２０，２］の状態によ
って抵抗値が変化する。即ち、例えばス１′ツチ２Ｉの
ゲート端子にのみハイレベルの信号か人力されると、ス
イッチ２１のみがオンし、その等価回路は第４図に示す
ようにスイッチ２１のオン動作に基づく抵抗Ｒ４と抵抗
Ｒ１〜Ｒ３とで表現される。このとき、スイッチ２１の
抵抗Ｒ４は１５．５Ωとなり、第４図の合成抵抗は約１
６７Ωとなる。又、スイッチ２０．２１のゲート端子に
ハイレベルの信号が入力されると、両スイッチ２０．２
１がオンし、その等価回路は第５図に示すように各スイ
ッチ２０．２１のオン動作に基づく抵抗Ｒ，５，Ｒ６と
抵抗ＲＩＲ２とで表現される。このとき、両スイッチ２
０．２１の抵抗Ｒ５゜Ｒ６はそれぞれ１０Ωとなり、第
５図の合成抵抗は約１，１０Ωとなる。
って抵抗値が変化する。即ち、例えばス１′ツチ２Ｉの
ゲート端子にのみハイレベルの信号か人力されると、ス
イッチ２１のみがオンし、その等価回路は第４図に示す
ようにスイッチ２１のオン動作に基づく抵抗Ｒ４と抵抗
Ｒ１〜Ｒ３とで表現される。このとき、スイッチ２１の
抵抗Ｒ４は１５．５Ωとなり、第４図の合成抵抗は約１
６７Ωとなる。又、スイッチ２０．２１のゲート端子に
ハイレベルの信号が入力されると、両スイッチ２０．２
１がオンし、その等価回路は第５図に示すように各スイ
ッチ２０．２１のオン動作に基づく抵抗Ｒ，５，Ｒ６と
抵抗ＲＩＲ２とで表現される。このとき、両スイッチ２
０．２１の抵抗Ｒ５゜Ｒ６はそれぞれ１０Ωとなり、第
５図の合成抵抗は約１，１０Ωとなる。
次に上記のように構成された定電流源回路の作用を説明
する。
する。
今、例えば外部負荷１ ＝１のスイッチ２１のみかオン
された状態では合成抵抗値は約１６７Ωとなり、負荷か
軽い状態となる。このとき、第１０図に示すように出力
ＭＯＳトランジスタ１３のゲート・ソース電圧ＶＧＳが
例えば４Ｖ、ソース・ドレイン電圧がＶＤＳＯ１出力電
流か１００であるとする。
された状態では合成抵抗値は約１６７Ωとなり、負荷か
軽い状態となる。このとき、第１０図に示すように出力
ＭＯＳトランジスタ１３のゲート・ソース電圧ＶＧＳが
例えば４Ｖ、ソース・ドレイン電圧がＶＤＳＯ１出力電
流か１００であるとする。
この状態において、外部負荷１４の両スイッチ２０．２
１がオンされると、合成抵抗値は約１４０Ωに変化する
。このため、出力ＭＯ３＋−ランシスタ１３のドレイン
端子の出力電流がト昇して出力電圧ＶＯが低下する。こ
れにより、ｐＭＱＳｌ−ランジスタ１９か開く方向に動
作して出力ＭＯＳトランジスタ１３のゲート電圧ＶＢか
Ｌげられ、出力ＭＯ３ｈラントランジスタ閉しる方向に
動作して出力電流が低下するため、出力電流１ｆ）は第
６図に示すように一定に保持される。
１がオンされると、合成抵抗値は約１４０Ωに変化する
。このため、出力ＭＯ３＋−ランシスタ１３のドレイン
端子の出力電流がト昇して出力電圧ＶＯが低下する。こ
れにより、ｐＭＱＳｌ−ランジスタ１９か開く方向に動
作して出力ＭＯＳトランジスタ１３のゲート電圧ＶＢか
Ｌげられ、出力ＭＯ３ｈラントランジスタ閉しる方向に
動作して出力電流が低下するため、出力電流１ｆ）は第
６図に示すように一定に保持される。
又、逆に外部負荷１４の両スイッチ２０．２１がオンさ
れて合成抵抗値か約Ｉ４０Ωて負荷か重い状態となる。
れて合成抵抗値か約Ｉ４０Ωて負荷か重い状態となる。
このとき、第１０図に示すように出力ＭＯＳトランジス
タＩ３のゲート・ソース電圧ＶＧＳかｌＩＶ、ソース・
ドレイン電圧かＶＤＳＯ。
タＩ３のゲート・ソース電圧ＶＧＳかｌＩＶ、ソース・
ドレイン電圧かＶＤＳＯ。
出力電流がＩＤＯの状態から、例えは外部負荷１４のス
イッチ２１かオンされると、合成抵抗値は約１６７Ωに
変化する。このため、出力ＭＯＳトランジスタ１３のド
レイン端子の出力電流が低下して出力電圧ＶＯが上昇す
る。これにより、ｐＭ。
イッチ２１かオンされると、合成抵抗値は約１６７Ωに
変化する。このため、出力ＭＯＳトランジスタ１３のド
レイン端子の出力電流が低下して出力電圧ＶＯが上昇す
る。これにより、ｐＭ。
Ｓトランジスタ１９が閉じる方向に動作して出力ＭＯＳ
トランジスタ１３のゲート電圧ＶＢが下げられ、出力Ｍ
ＯＳトランジスタ１３は開く方向に動作して出力電流が
上昇するため、出力電流ＩＤは第６図に示すように一定
に保持される。
トランジスタ１３のゲート電圧ＶＢが下げられ、出力Ｍ
ＯＳトランジスタ１３は開く方向に動作して出力電流が
上昇するため、出力電流ＩＤは第６図に示すように一定
に保持される。
因みに、本実施例において、出力ＭＯＳトランジスタ１
３の初期のゲート電圧ＶＧＳを３．０６ Ｖに設定した
場合、外部負荷１４のいずれか一方のスイッチをオンさ
せた状態では出力電流ＩＤは２２゜５４ｍＡ、両スイッ
チｊＯ，２１をオンさせた状態では出力電流ＩＤは２２
．５２ｍＡとなり、誤差は０．１％以下となった。
３の初期のゲート電圧ＶＧＳを３．０６ Ｖに設定した
場合、外部負荷１４のいずれか一方のスイッチをオンさ
せた状態では出力電流ＩＤは２２゜５４ｍＡ、両スイッ
チｊＯ，２１をオンさせた状態では出力電流ＩＤは２２
．５２ｍＡとなり、誤差は０．１％以下となった。
又、第８図に示した従来の定電流源回路において、ｐＭ
Ｏ３ｌ−ランジスタ１１のチャネル長を１゜６μ、チャ
ネル幅を１５０μとし、出力ＭＯ３）ランジスタ１３の
チャネル長を１．６μ、チャネル幅を３０００μとする
とともに、第３図に示す外部負荷１４を用い、出力ＭＯ
８）ランジスタ１３のゲート電圧ＶＡを３．０６ Ｖに
設定した場合、外部負荷１４のいずれか一方のスイッチ
をオンさせた状態では出力電流ＩＤは２２．６９ｍＡ、
両スイッチ２０．２１をオンさせた状態では出力電流Ｉ
Ｏは２３．６１ｍＡとなり、誤差は約５％となった。
Ｏ３ｌ−ランジスタ１１のチャネル長を１゜６μ、チャ
ネル幅を１５０μとし、出力ＭＯ３）ランジスタ１３の
チャネル長を１．６μ、チャネル幅を３０００μとする
とともに、第３図に示す外部負荷１４を用い、出力ＭＯ
８）ランジスタ１３のゲート電圧ＶＡを３．０６ Ｖに
設定した場合、外部負荷１４のいずれか一方のスイッチ
をオンさせた状態では出力電流ＩＤは２２．６９ｍＡ、
両スイッチ２０．２１をオンさせた状態では出力電流Ｉ
Ｏは２３．６１ｍＡとなり、誤差は約５％となった。
このように、本実施例によればｐＭＯ３＋−ランジスタ
１９により、外部負荷■４の抵抗１直の変更による出力
ＭＯＳトランジスタＩ３のドレイン端子の出力電圧■Ｏ
の増減に基づいて同出力１ＶＩＯＳトランジスタ１３の
ゲート端子の電圧を制御して外部負荷１４への出力電流
ＩＤを一定にすることができる。
１９により、外部負荷■４の抵抗１直の変更による出力
ＭＯＳトランジスタＩ３のドレイン端子の出力電圧■Ｏ
の増減に基づいて同出力１ＶＩＯＳトランジスタ１３の
ゲート端子の電圧を制御して外部負荷１４への出力電流
ＩＤを一定にすることができる。
尚、本実施例によれば、温度依存による外部負荷１４の
抵抗値増減により出力ＭＯＳトランジスタの出力電圧が
変化しても、出力電流ＩＤを一定にできることはいうま
でもない。
抵抗値増減により出力ＭＯＳトランジスタの出力電圧が
変化しても、出力電流ＩＤを一定にできることはいうま
でもない。
［別の実施例］
次に本発明の別の実施例を第７図に従って説明する。
半導体基板上にはｎＭＯＳトランジスタ２２及びｎＭＯ
ｓトランジスタよりなる出力ＭＯＳトランジスタ２４が
形成されている。そして、ｎＭＯＳトランジスタ２２の
ソース端子は低電圧電源ＧＮＤに接続され、ドレイン端
子はゲート端子に接続されるとともに定電流源２３を介
して高電圧電源ＶＤＤに接続されている。出力ＭＯＳト
ランジスタ２４のソース端子は低電圧電源ＧＮＤに接続
され、ゲート端子は前記ｎＭＯＳトランジスタ２２のゲ
ート端子に接続され、ドレイン端子には前記実施例と同
様の外部負荷１４か接続されている。
ｓトランジスタよりなる出力ＭＯＳトランジスタ２４が
形成されている。そして、ｎＭＯＳトランジスタ２２の
ソース端子は低電圧電源ＧＮＤに接続され、ドレイン端
子はゲート端子に接続されるとともに定電流源２３を介
して高電圧電源ＶＤＤに接続されている。出力ＭＯＳト
ランジスタ２４のソース端子は低電圧電源ＧＮＤに接続
され、ゲート端子は前記ｎＭＯＳトランジスタ２２のゲ
ート端子に接続され、ドレイン端子には前記実施例と同
様の外部負荷１４か接続されている。
制御回路としてのｎＭＯＳトランジスタ２５はソース端
子が低電圧電源ＧＮＤに、ドレイン端子が出力ＭＯＳト
ランジスタ２４のゲート端子に、又、ゲート端子が出力
ＭＯＳトランジスタ２４のドレイン端子に接続されてい
る。
子が低電圧電源ＧＮＤに、ドレイン端子が出力ＭＯＳト
ランジスタ２４のゲート端子に、又、ゲート端子が出力
ＭＯＳトランジスタ２４のドレイン端子に接続されてい
る。
従って、例えば外部負荷１４のスイッチ２１のみがオン
された軽い負荷状態（第４図参照）から、外部負荷１４
の両スイッチ２０．２１がオンされた重い負荷状態（第
５図参照）に変化すると、出力ＭＯＳトランジスタ２４
のドレイン端子の出力電流が低下して出力電圧■Ｏが低
下する。これにより、ｎＭＯ８ｈランジスタ２５が閉し
る方向に動作して出力ＭＯＳトランジスタ２４のゲート
電圧ＶＣか上け゛られ、出力ＭＯＳトランジスタ２・１
は開く方向に動作して出力電流か上昇し、出力電流ＩＤ
を一定に保持することができる。
された軽い負荷状態（第４図参照）から、外部負荷１４
の両スイッチ２０．２１がオンされた重い負荷状態（第
５図参照）に変化すると、出力ＭＯＳトランジスタ２４
のドレイン端子の出力電流が低下して出力電圧■Ｏが低
下する。これにより、ｎＭＯ８ｈランジスタ２５が閉し
る方向に動作して出力ＭＯＳトランジスタ２４のゲート
電圧ＶＣか上け゛られ、出力ＭＯＳトランジスタ２・１
は開く方向に動作して出力電流か上昇し、出力電流ＩＤ
を一定に保持することができる。
又、逆に外部負荷１４の両スイッチ２０．２１がオンさ
れた重い負荷状態（第５図参口、旧から外部負荷１４の
スイッチ２１のみかオンされた軽い負荷状態（第４図参
照）に変化すると、出力ＭＯＳトランジスタ２．１のド
レイン端子の出力電流か上昇して出力電圧■０が上昇す
る。これにより、ｎＭＯＳトランジスタ２５が開く方向
に動作して出力ＭＯＳトランジスタ２４のゲート電圧Ｖ
Ｃか下げられ、出力ＭＯＳトランジスタ２４は閉じる方
向に動作して出力電流が低下し、出力電流ＩＤを一定に
保持することができる。
れた重い負荷状態（第５図参口、旧から外部負荷１４の
スイッチ２１のみかオンされた軽い負荷状態（第４図参
照）に変化すると、出力ＭＯＳトランジスタ２．１のド
レイン端子の出力電流か上昇して出力電圧■０が上昇す
る。これにより、ｎＭＯＳトランジスタ２５が開く方向
に動作して出力ＭＯＳトランジスタ２４のゲート電圧Ｖ
Ｃか下げられ、出力ＭＯＳトランジスタ２４は閉じる方
向に動作して出力電流が低下し、出力電流ＩＤを一定に
保持することができる。
尚、前記各実施例では出力ＭＯＳトランンスタ１３又は
２４に接続する負荷を外部負荷１４としたか、同一半導
体基板上に形成した負荷に具体化してもよい。
２４に接続する負荷を外部負荷１４としたか、同一半導
体基板上に形成した負荷に具体化してもよい。
［発明の効果］
以上詳述したように、本発明によれは負荷が変動しても
供給する定電流を−・定とすることができる優れた効果
がある。
供給する定電流を−・定とすることができる優れた効果
がある。
第１図は本発明の一態様を示す原理説明図、第２図は一
実施例を示す電気回路図、 第３図は負荷の一例を示す電気回路図、第・１図は一ス
イツチの動作状態における等価回路図、 第５図は両スイッチの動作状態における等価回路図、 第６図は実施例のソース・ドレイン電圧と出力電流との
関係を示す図、 第７図は別の実施例を示す電気回路図、第８図は従来例
を示す電気回路図、 第９図は従来例のソース・ドレイン電圧と出力電流との
関係を示す図、 第１０図はｐＭＯＳトランジスタのソース・ドレイン電
圧と出力電流との関［系を示す図、第１１図は別の従来
例を示す電気回路図である５、図において、 １はＭＯＳトランジスタ、 ２は出力ＭＯＳトランジスタ、 ３は負荷、 ４は制御回路、 １１はｐＭＯ３ｈＭＯＳトラン ジスタ２・１は出力ＭＯＳトランジスタ、１９は制御回
路としてのｐｌＶＩＯ３＋−ランシスタ、２２はｎＭＯ
Ｓトランジスタ、 ２５は制御回路としてのｎＭＯＳトランジスタである。 ＯＯ Ｈ ○ ８
実施例を示す電気回路図、 第３図は負荷の一例を示す電気回路図、第・１図は一ス
イツチの動作状態における等価回路図、 第５図は両スイッチの動作状態における等価回路図、 第６図は実施例のソース・ドレイン電圧と出力電流との
関係を示す図、 第７図は別の実施例を示す電気回路図、第８図は従来例
を示す電気回路図、 第９図は従来例のソース・ドレイン電圧と出力電流との
関係を示す図、 第１０図はｐＭＯＳトランジスタのソース・ドレイン電
圧と出力電流との関［系を示す図、第１１図は別の従来
例を示す電気回路図である５、図において、 １はＭＯＳトランジスタ、 ２は出力ＭＯＳトランジスタ、 ３は負荷、 ４は制御回路、 １１はｐＭＯ３ｈＭＯＳトラン ジスタ２・１は出力ＭＯＳトランジスタ、１９は制御回
路としてのｐｌＶＩＯ３＋−ランシスタ、２２はｎＭＯ
Ｓトランジスタ、 ２５は制御回路としてのｎＭＯＳトランジスタである。 ＯＯ Ｈ ○ ８
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳトランジスタ（１）及び出力ＭＯＳトランジ
スタ（２）の各ゲート端子を互いに接続するとともに、
ＭＯＳトランジスタ（１）のゲート端子とドレイン端子
とを接続してカレントミラー回路を構成し、出力ＭＯＳ
トランジスタ（２）のドレイン端子を介して負荷（３）
に電流を供給するようにした定電流源回路において、 負荷（３）の変動による出力ＭＯＳトランジスタ（２）
のドレイン端子の電圧変動に基づいて出力電流が一定と
なるように出力ＭＯＳトランジスタ（２）のゲート端子
の電圧を制御する制御回路（４）を設けたことを特徴と
する定電流源回路。 ２、前記ＭＯＳトランジスタ及び出力ＭＯＳトランジス
タはｐＭＯＳトランジスタであり、制御回路はソース端
子が高電圧電源側に、ドレイン端子が出力ＭＯＳトラン
ジスタのゲート端子に、更にゲート端子が出力ＭＯＳト
ランジスタのドレイン端子に接続されたｐＭＯＳトラン
ジスタであることを特徴とする請求項１に記載の定電流
源回路。 ３、前記ＭＯＳトランジスタ及び出力ＭＯＳトランジス
タはｎＭＯＳトランジスタであり、制御回路はソース端
子が低電圧電源側に、ドレイン端子が出力ＭＯＳトラン
ジスタのゲート端子に、更にゲート端子が出力ＭＯＳト
ランジスタのドレイン端子に接続されたｎＭＯＳトラン
ジスタであることを特徴とする請求項１に記載の定電流
源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286466A JPH04160511A (ja) | 1990-10-24 | 1990-10-24 | 定電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286466A JPH04160511A (ja) | 1990-10-24 | 1990-10-24 | 定電流源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04160511A true JPH04160511A (ja) | 1992-06-03 |
Family
ID=17704758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286466A Pending JPH04160511A (ja) | 1990-10-24 | 1990-10-24 | 定電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04160511A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005346603A (ja) * | 2004-06-07 | 2005-12-15 | Fujitsu Ltd | 定電流回路 |
| JP2010224951A (ja) * | 2009-03-24 | 2010-10-07 | Freescale Semiconductor Inc | 電流駆動回路 |
| US8648585B2 (en) | 2007-10-02 | 2014-02-11 | Elpida Memory, Inc. | Circuit including first and second transistors coupled between an outpout terminal and a power supply |
-
1990
- 1990-10-24 JP JP2286466A patent/JPH04160511A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005346603A (ja) * | 2004-06-07 | 2005-12-15 | Fujitsu Ltd | 定電流回路 |
| US8648585B2 (en) | 2007-10-02 | 2014-02-11 | Elpida Memory, Inc. | Circuit including first and second transistors coupled between an outpout terminal and a power supply |
| US9152164B2 (en) | 2007-10-02 | 2015-10-06 | Ps4 Luxco S.A.R.L. | Constant current source circuit |
| JP2010224951A (ja) * | 2009-03-24 | 2010-10-07 | Freescale Semiconductor Inc | 電流駆動回路 |
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