JPH01305609A - 出力回路 - Google Patents

出力回路

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JPH01305609A
JPH01305609A JP63136367A JP13636788A JPH01305609A JP H01305609 A JPH01305609 A JP H01305609A JP 63136367 A JP63136367 A JP 63136367A JP 13636788 A JP13636788 A JP 13636788A JP H01305609 A JPH01305609 A JP H01305609A
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transistor
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Masa Ito
雅 伊藤
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    • H03K17/60Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/603Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
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    • HELECTRICITY
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  • Amplifiers (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、FM IFアンプのIFカウント用倍信号出
力するための出力回路に関する。
(従来の技術) 第2図及び第3図を参照しながら従来の出力回路につい
て説明する。第2図に示す回路では、入力端子1より入
力されるIF倍信号IFアンプ2により増幅され、出力
端子3に出力される。前記出力端子3は、負荷抵抗4を
介して電源V。0に接続されている。そして、前記IF
アンプ2とは別に形成されたゲート回路5に、IFカウ
ント用倍信号入力される。このIFカウント用倍信号、
ゲート制御端子6に供給される制御信号で前記ゲート回
路5を制御することにより、出力端子7に取り出される
。しかし、前記第2図に示すような構成では、増幅され
たIF倍信号常時出力端子3に現われ、IF入力信号や
周辺回路と干渉を起こし易くなる。このため、前記IF
アンプ2の動作を不安定にしたり、周辺回路の動作にも
悪影響を与える欠点かある。
第3図に示す回路では、このような欠点を前記IFアン
プ2及びゲート回路5を一つのIC8内に組み込んで解
決したものである。なお、第3図において前記第2図と
同一部分には同じ符号を付しである。この回路によれば
、通常はIFカウント用倍信号遮断しておき、必要な時
のみにゲート制御端子6に制御信号を供給して、前記I
Fカウント用倍信号出力端子7に取り出すことができる
ので、IF入力信号や周辺回路と干渉を起こすことがな
くなる。
しかしながら、どちらの構成においてもゲート制御端子
6とIFカウント用倍信号出力端子7の二端子を必要と
するので、ICにおける端子数削減の障害の一因となっ
ている。
(発明が解決しようとする課題) このように、従来の出力回路ではゲート制御端子とIF
カウント用倍信号出力端子か必要であり、ICにおける
端子数削減の障害となる欠点かある。
よって、本発明の目的は、機能を損わずにグー1−制御
端子とIFカウント用倍信号出力端子とを共有でき、I
C化に適した出力回路を提供することである。
[発明の構成コ (課題を解決するための手段とその作用)上記目的を達
成するために、本発明の出力回路は、ベースとコレクタ
が共通接続された第1のトランジスタと、エミッタが前
記第1のトランジスタのエミッタと共通接続されると共
に、コレクタか第1の電位供給源に接続され、前記第1
のトランジスタと差動対をなす第2のトランジスタと、
前記第1及び第2のトランジスタのエミッタ共通接続点
と第2の電位供給源との間に設けられる入力信号源と、
前記第1のトランジスタのベース。
コレクタ共通接続点に接続される信号出力用及び出力制
御用の端子と、ベースが前記端子に接続され、エミッタ
が前記第2のトランジスタのベースに接続され、コレク
タが前記第]の電位供給源に接続される第3のトランジ
スタと、エミッタが前記第2のトランジスタのベースに
接続され、コレクタが前記第1の電位供給源に接続され
、前記第3のトランジスタと差動対をなす第4のトラン
ジスタと、前記第2のトランジスタのベースと前記第2
の電位供給源との間に設けられる電流源と、前記第4の
トランジスタのベースに所定のバイアス電圧を与えるバ
イアス電圧発生手段と、前記第3のトランジスタのコレ
クタ電流にもとずいて前記バイアス電圧発生手段から前
記第4のトランジスタのベースに印加されるバイアス電
圧を変化させる制御手段とによって出力回路を構成して
いる。
このような構成によれば、信号出力用(IFカウント用
倍信号出力用及び出力制御用(ゲート制御用)端子をオ
ープン状態に設定した時は非動作状態となり、前記端子
を抵抗を介して高レベルに設定した時は前記端子から入
力信号源の出力レベルに対応した出力信号か得られる。
従って、ゲート制御端子とIFカウント用倍信号出力端
子を共有でき、IC化に適した出力回路を提供できる。
(実施例) 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第1図は、本発明の出力回路を示したものである。この
出力回路は、点線で囲まれた部分かIC化されている。
信号電流源11は、npn型トランジスタQ1のエミッ
タ及びnpn型トランジスタQ2のエミッタと接地点G
NDとの間に設けられ、この信号電流源11からIFカ
ウント用倍信号供給されている。前記トランジスタQ1
のコレクタとベースは相互接続されていて、npn型ト
ランジスタQ3のベースとともにIFカウント用倍信号
出力端子12に接続されている。前記出力端子12には
、負荷抵抗R1を介して端子]3が設けられている。こ
の端子13に与える電圧を変化させることにより、前記
IFカウント用倍信号出力を制御することかできるので
、前記出力端子12は、ゲ−1・制御端子としても働い
ている。前記トランジスタQ2のベースは前記l・ラン
ジスタQ3のエミッタ及びnpn型トランジスタQ4の
エミッタに接続され、コレクタは電源VCCに接続され
ている。前記トランジスタQ3のコレクタは、pnp型
トランジスタQ5のコレクタ、ベース接続点に接続され
、前記トランジスタQ4のコレクタは電源VCCに接続
されている。
前記トランジスタQ5のエミッタは電源VCCに接続さ
れ、ベースはpnp型トランジスタQ6のベースに接続
されている。前記I・ランジスタQ6のエミッタは電源
VCCに接続され、コレクタはnpn型トランジスタQ
7のコレクタ、ベース接続点に接続されている。前記ト
ランジスタQ7のエミッタは接地点GNDに接続され、
ベースはnpn型トランジスタQ8のベースに接続され
ている。前記トランジスタQ8のエミッタは接地点GN
Dに接続され、コレクタは前記トランジスタQ4のベー
ス、npn型トランジスタQ9のコレクタ、ベース接続
点及び負荷抵抗R2の一端に接続されている。前記負荷
抵抗R2の他端は基準電圧源vRE Fの正極に接続さ
れ、この基準電圧源VREFの負極は接地点GNDに接
続されている。
前記トランジスタQ3と前記トランジスタQ4のエミッ
タ共通接続点と接地点GNDとの間には定電流源14が
設けられる。前記トランジスタQ9のエミッタは、np
n型トランジスタQ+oのコレクタ、ベース相互接続点
に接続され、前記トランジスタQ +oのエミッタは、
npn型トランジスタQ zのコレクタ、ベース相互接
続点に接続され、前記l・ランジスタQ ++のエミッ
タは、接地点GNDに接続されている。なお、トランジ
スタQ1とトランジスタQ2とからなるカレントシェア
ー回路によりケート回路か構成され、定電流源14、ト
ランジスタQ3とトランジスタQ4とからなるカレント
ンエアー回路及びトランジスタQ5〜Q8でゲート制御
回路が構成されている。
また、トランジスタQ8の出力によって、基準電圧源v
RE F 、負荷抵抗R2及びトランジスタQ、〜Q 
zのバイアス回路からトランジスタQ4のベースに印加
されるバイアス電圧を制御することができる。
このような構成において、端子13がオープンの時には
、出力端子12もオープン又は低電位となり、トランジ
スタQ1がオフと、なるため、出力端子12にはIFカ
ウント用倍信号現われない。
これに対し、端子13が高電位になると、出力端子12
も高電位となり、トランジスタQ1がオンとなるため、
出力端子]2にはIFカウント用倍信号現われる。
以下、同図をもとに回路動作を詳細に説明する。
(A)IFカウント用倍信号遮断 時 つ − 端子13をオープンにすると、出力端子12もオープン
又は低電位となり、ゲート回路のトランジスタQ1はオ
フになる。ゲート制御回路では、トランジスタQ3がオ
フとなるため、トランジスタQ5〜Q8はオフになる。
よって、トランジスタQ4のベースには、基準電圧源■
RE F %負荷抵抗R2及びトランジスタQ9〜Q1
+によりバイアス電圧か供給され、トランジスタQ4は
オンとなる。このトランジスタQ4のオンによりトラン
ジスタQ2はオンとなるので、信号電流源11はトラン
ジスタQ2を介して電源■。0へ、また、定電流源14
もトランジスタQ 4を介して電源VCCヘバイパスさ
れる。よって、出力端子]2にはIFカウント用倍信号
現われない。
(B)IFカウント用倍信号出力 時子]3を高電位にすると、出力端子12の電位がトラ
ンジスタQ4のベース電位より高くなりトランジスタQ
3かオンする。この時、トランジスタQ1のベースとト
ランジスタQ2とのベース間の電位差は、トランジスタ
Q3のベース、工゛ミッタ間電圧VBEとなるので、ト
ランジスタQ1はオンとなり、トランジスタQ2はオフ
となる。よって、信号電流は、トランジスタQ1にのみ
流れるので、抵抗R1を負荷としてIFカウント用倍信
号出力端子12にとり出すことができる。
なお、トランジスタQ3の出力にトランジスタQ5.Q
6 (7m流検出手段)及びトランジスタQ?、Q8(
バイアス電圧制御手段)なる回路を例加したのは、出力
振幅によりトランジスタQ1のベース電位がトランジス
タQ2のベース電位と同等にまで低下するのを防ぐため
である。トランジスタQ1のベース電位かトランジスタ
Q2のベース電位と同等にまで低下すると、信号電流か
トランジスタQ2にも流れ、]・ランジスタQ1に流れ
る信号電流か減って、負の半サイクルのピークかクラン
プされてしまう。そこで、トランジスタQ3がオンした
時、トランジスタQs 、Q6、Q7及びQ8を順次オ
ンさせ、負荷抵抗R2の電位が低下するようにする。前
記負荷抵抗R2の電位か低下すると、トランジスタQ4
のベース電位か低下するため、この時、トランジスタQ
。1のベース電位(−VREp  R2:xI、)を、
常に出力端子12における出力振幅の負の半サイクルの
ピーク値(GNDに対する値)よりも小さくするように
、負荷抵抗R2及び定電流源14に流れる定電流■1を
設定する。すると、トランジスタQ3のベース電位はト
ランジスタQ−+のベース電位よりも常に高くなるので
、トランジスタQ3は常にオンとなり、前記定電流■1
は全てトランジスタQ3に流れるようになる。よって、
トランジスタQ1とトランジスタQ2のベース電位差は
、トランジスタQ3のベース、エミッタ間電圧VBEと
なり、トランジスタQ1は常にオン、トランジスタQ2
は常にオフとなり、負の半サイクルのピークかクランプ
されることかなくなる。
ところで、I−ランジスタQ3のベースも出力振幅によ
り振れるが、内部回路状態を決める制御電流は定電流源
14に流れる定電流11であり、トランジスタQ3は前
記定電流11をコレクタからエミッタへ通過させるのみ
であるから、トラン−12= ジスタQ3のベース電位の振れが前記定電流■1に与え
る影響はない。これは、IFカウント用信号出力時にト
ランジスタQ3が常にオン、トランジスタQ2が常にオ
フであり、ゲート回路とゲート制御回路とが電気的に分
離されていることによる。
なお、端子13をオープンにすると、トランジスタQ1
はオフとなるので、■Fカウント用倍信号遮断され(A
)の状態に戻る。
[発明の効果] 以上、説明したように本発明によれば次のような効果を
奏する。
ゲート制御端子と出力端子を共有することにより、従来
二端子必要であったものを一端子に削減することができ
、しかも回路の構成素子が少なくすむため、IC化に適
した出力回路を提供できる。
また、出力端子に負荷抵抗を介し適当な電位に接続する
たけてIFカウント用倍信号得られるので、操作が容易
でありセット設計かじゃずくなる。特にDTS (Di
gital  TuningSystem)等、前記I
Fカウント用倍信号マイクロコンピュータ−で制御する
システムに適する。
また、IFカウント用倍信号必要な時のみに出力するこ
とができるので、通常時におけるIF入力信号や周辺回
路との干渉を起こすことがなくなる。
【図面の簡単な説明】
第1図は本発明の一実施例に係わる出力回路を説明する
ための回路図、第2図及び第3図は従来の出力回路を説
明するための図である。 11・・・信号電流源、12・・・出力端子(ゲート制
御端子)、14・・・定電流源、Q1〜Q z・・・ト
ランジスタ、R1,R2・・・負荷抵抗、■REF・・
・基準電圧源。 出願人代理人 弁理士 鈴江武彦

Claims (1)

    【特許請求の範囲】
  1.  ベースとコレクタが共通接続された第1のトランジス
    タと、エミッタが前記第1のトランジスタのエミッタと
    共通接続されると共に、コレクタが第1の電位供給源に
    接続され、前記第1のトランジスタと差動対をなす第2
    のトランジスタと、前記第1及び第2のトランジスタの
    エミッタ共通接続点と第2の電位供給源との間に設けら
    れる入力信号源と、前記第1のトランジスタのベース、
    コレクタ共通接続点に接続される信号出力用及び出力制
    御用の端子と、ベースが前記端子に接続され、エミッタ
    が前記第2のトランジスタのベースに接続され、コレク
    タが電流検出手段を介して前記第1の電位供給源に接続
    される第3のトランジスタと、エミッタが前記第2のト
    ランジスタのベースに接続され、コレクタが前記第1の
    電位供給源に接続され、前記第3のトランジスタと差動
    対をなす第4のトランジスタと、前記第2のトランジス
    タのベースと前記第2の電位供給源との間に設けられる
    電流源と、前記第4のトランジスタのベースに所定のバ
    イアス電圧を与えるバイアス電圧発生手段と、前記電流
    検出手段により検出された前記第3のトランジスタのコ
    レクタ電流にもとずいて前記バイアス電圧発生手段から
    前記第4のトランジスタのベースに印加されるバイアス
    電圧を変化させる制御手段とを具備することを特徴とす
    る出力回路。
JP63136367A 1988-06-02 1988-06-02 出力回路 Expired - Lifetime JPH0671176B2 (ja)

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US07/357,751 US4939477A (en) 1988-06-02 1989-05-26 Output circuit having a terminal used for a plurality of signals

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JPH0671176B2 JPH0671176B2 (ja) 1994-09-07

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JPH0671176B2 (ja) 1994-09-07
US4939477A (en) 1990-07-03

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