JPH01305609A - 出力回路 - Google Patents
出力回路Info
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- JPH01305609A JPH01305609A JP63136367A JP13636788A JPH01305609A JP H01305609 A JPH01305609 A JP H01305609A JP 63136367 A JP63136367 A JP 63136367A JP 13636788 A JP13636788 A JP 13636788A JP H01305609 A JPH01305609 A JP H01305609A
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- terminal
- signal
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- 238000001514 detection method Methods 0.000 claims description 2
- 230000007423 decrease Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
- Amplifiers (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ＦＭ ＩＦアンプのＩＦカウント用倍信号出
力するための出力回路に関する。
力するための出力回路に関する。
（従来の技術）
第２図及び第３図を参照しながら従来の出力回路につい
て説明する。第２図に示す回路では、入力端子１より入
力されるＩＦ倍信号ＩＦアンプ２により増幅され、出力
端子３に出力される。前記出力端子３は、負荷抵抗４を
介して電源Ｖ。０に接続されている。そして、前記ＩＦ
アンプ２とは別に形成されたゲート回路５に、ＩＦカウ
ント用倍信号入力される。このＩＦカウント用倍信号、
ゲート制御端子６に供給される制御信号で前記ゲート回
路５を制御することにより、出力端子７に取り出される
。しかし、前記第２図に示すような構成では、増幅され
たＩＦ倍信号常時出力端子３に現われ、ＩＦ入力信号や
周辺回路と干渉を起こし易くなる。このため、前記ＩＦ
アンプ２の動作を不安定にしたり、周辺回路の動作にも
悪影響を与える欠点かある。
て説明する。第２図に示す回路では、入力端子１より入
力されるＩＦ倍信号ＩＦアンプ２により増幅され、出力
端子３に出力される。前記出力端子３は、負荷抵抗４を
介して電源Ｖ。０に接続されている。そして、前記ＩＦ
アンプ２とは別に形成されたゲート回路５に、ＩＦカウ
ント用倍信号入力される。このＩＦカウント用倍信号、
ゲート制御端子６に供給される制御信号で前記ゲート回
路５を制御することにより、出力端子７に取り出される
。しかし、前記第２図に示すような構成では、増幅され
たＩＦ倍信号常時出力端子３に現われ、ＩＦ入力信号や
周辺回路と干渉を起こし易くなる。このため、前記ＩＦ
アンプ２の動作を不安定にしたり、周辺回路の動作にも
悪影響を与える欠点かある。
第３図に示す回路では、このような欠点を前記ＩＦアン
プ２及びゲート回路５を一つのＩＣ８内に組み込んで解
決したものである。なお、第３図において前記第２図と
同一部分には同じ符号を付しである。この回路によれば
、通常はＩＦカウント用倍信号遮断しておき、必要な時
のみにゲート制御端子６に制御信号を供給して、前記Ｉ
Ｆカウント用倍信号出力端子７に取り出すことができる
ので、ＩＦ入力信号や周辺回路と干渉を起こすことがな
くなる。
プ２及びゲート回路５を一つのＩＣ８内に組み込んで解
決したものである。なお、第３図において前記第２図と
同一部分には同じ符号を付しである。この回路によれば
、通常はＩＦカウント用倍信号遮断しておき、必要な時
のみにゲート制御端子６に制御信号を供給して、前記Ｉ
Ｆカウント用倍信号出力端子７に取り出すことができる
ので、ＩＦ入力信号や周辺回路と干渉を起こすことがな
くなる。
しかしながら、どちらの構成においてもゲート制御端子
６とＩＦカウント用倍信号出力端子７の二端子を必要と
するので、ＩＣにおける端子数削減の障害の一因となっ
ている。
６とＩＦカウント用倍信号出力端子７の二端子を必要と
するので、ＩＣにおける端子数削減の障害の一因となっ
ている。
（発明が解決しようとする課題）
このように、従来の出力回路ではゲート制御端子とＩＦ
カウント用倍信号出力端子か必要であり、ＩＣにおける
端子数削減の障害となる欠点かある。
カウント用倍信号出力端子か必要であり、ＩＣにおける
端子数削減の障害となる欠点かある。
よって、本発明の目的は、機能を損わずにグー１−制御
端子とＩＦカウント用倍信号出力端子とを共有でき、Ｉ
Ｃ化に適した出力回路を提供することである。
端子とＩＦカウント用倍信号出力端子とを共有でき、Ｉ
Ｃ化に適した出力回路を提供することである。
［発明の構成コ
（課題を解決するための手段とその作用）上記目的を達
成するために、本発明の出力回路は、ベースとコレクタ
が共通接続された第１のトランジスタと、エミッタが前
記第１のトランジスタのエミッタと共通接続されると共
に、コレクタか第１の電位供給源に接続され、前記第１
のトランジスタと差動対をなす第２のトランジスタと、
前記第１及び第２のトランジスタのエミッタ共通接続点
と第２の電位供給源との間に設けられる入力信号源と、
前記第１のトランジスタのベース。
成するために、本発明の出力回路は、ベースとコレクタ
が共通接続された第１のトランジスタと、エミッタが前
記第１のトランジスタのエミッタと共通接続されると共
に、コレクタか第１の電位供給源に接続され、前記第１
のトランジスタと差動対をなす第２のトランジスタと、
前記第１及び第２のトランジスタのエミッタ共通接続点
と第２の電位供給源との間に設けられる入力信号源と、
前記第１のトランジスタのベース。
コレクタ共通接続点に接続される信号出力用及び出力制
御用の端子と、ベースが前記端子に接続され、エミッタ
が前記第２のトランジスタのベースに接続され、コレク
タが前記第］の電位供給源に接続される第３のトランジ
スタと、エミッタが前記第２のトランジスタのベースに
接続され、コレクタが前記第１の電位供給源に接続され
、前記第３のトランジスタと差動対をなす第４のトラン
ジスタと、前記第２のトランジスタのベースと前記第２
の電位供給源との間に設けられる電流源と、前記第４の
トランジスタのベースに所定のバイアス電圧を与えるバ
イアス電圧発生手段と、前記第３のトランジスタのコレ
クタ電流にもとずいて前記バイアス電圧発生手段から前
記第４のトランジスタのベースに印加されるバイアス電
圧を変化させる制御手段とによって出力回路を構成して
いる。
御用の端子と、ベースが前記端子に接続され、エミッタ
が前記第２のトランジスタのベースに接続され、コレク
タが前記第］の電位供給源に接続される第３のトランジ
スタと、エミッタが前記第２のトランジスタのベースに
接続され、コレクタが前記第１の電位供給源に接続され
、前記第３のトランジスタと差動対をなす第４のトラン
ジスタと、前記第２のトランジスタのベースと前記第２
の電位供給源との間に設けられる電流源と、前記第４の
トランジスタのベースに所定のバイアス電圧を与えるバ
イアス電圧発生手段と、前記第３のトランジスタのコレ
クタ電流にもとずいて前記バイアス電圧発生手段から前
記第４のトランジスタのベースに印加されるバイアス電
圧を変化させる制御手段とによって出力回路を構成して
いる。
このような構成によれば、信号出力用（ＩＦカウント用
倍信号出力用及び出力制御用（ゲート制御用）端子をオ
ープン状態に設定した時は非動作状態となり、前記端子
を抵抗を介して高レベルに設定した時は前記端子から入
力信号源の出力レベルに対応した出力信号か得られる。
倍信号出力用及び出力制御用（ゲート制御用）端子をオ
ープン状態に設定した時は非動作状態となり、前記端子
を抵抗を介して高レベルに設定した時は前記端子から入
力信号源の出力レベルに対応した出力信号か得られる。
従って、ゲート制御端子とＩＦカウント用倍信号出力端
子を共有でき、ＩＣ化に適した出力回路を提供できる。
子を共有でき、ＩＣ化に適した出力回路を提供できる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、本発明の出力回路を示したものである。この
出力回路は、点線で囲まれた部分かＩＣ化されている。
出力回路は、点線で囲まれた部分かＩＣ化されている。
信号電流源１１は、ｎｐｎ型トランジスタＱ１のエミッ
タ及びｎｐｎ型トランジスタＱ２のエミッタと接地点Ｇ
ＮＤとの間に設けられ、この信号電流源１１からＩＦカ
ウント用倍信号供給されている。前記トランジスタＱ１
のコレクタとベースは相互接続されていて、ｎｐｎ型ト
ランジスタＱ３のベースとともにＩＦカウント用倍信号
出力端子１２に接続されている。前記出力端子１２には
、負荷抵抗Ｒ１を介して端子］３が設けられている。こ
の端子１３に与える電圧を変化させることにより、前記
ＩＦカウント用倍信号出力を制御することかできるので
、前記出力端子１２は、ゲ−１・制御端子としても働い
ている。前記トランジスタＱ２のベースは前記ｌ・ラン
ジスタＱ３のエミッタ及びｎｐｎ型トランジスタＱ４の
エミッタに接続され、コレクタは電源ＶＣＣに接続され
ている。前記トランジスタＱ３のコレクタは、ｐｎｐ型
トランジスタＱ５のコレクタ、ベース接続点に接続され
、前記トランジスタＱ４のコレクタは電源ＶＣＣに接続
されている。
タ及びｎｐｎ型トランジスタＱ２のエミッタと接地点Ｇ
ＮＤとの間に設けられ、この信号電流源１１からＩＦカ
ウント用倍信号供給されている。前記トランジスタＱ１
のコレクタとベースは相互接続されていて、ｎｐｎ型ト
ランジスタＱ３のベースとともにＩＦカウント用倍信号
出力端子１２に接続されている。前記出力端子１２には
、負荷抵抗Ｒ１を介して端子］３が設けられている。こ
の端子１３に与える電圧を変化させることにより、前記
ＩＦカウント用倍信号出力を制御することかできるので
、前記出力端子１２は、ゲ−１・制御端子としても働い
ている。前記トランジスタＱ２のベースは前記ｌ・ラン
ジスタＱ３のエミッタ及びｎｐｎ型トランジスタＱ４の
エミッタに接続され、コレクタは電源ＶＣＣに接続され
ている。前記トランジスタＱ３のコレクタは、ｐｎｐ型
トランジスタＱ５のコレクタ、ベース接続点に接続され
、前記トランジスタＱ４のコレクタは電源ＶＣＣに接続
されている。
前記トランジスタＱ５のエミッタは電源ＶＣＣに接続さ
れ、ベースはｐｎｐ型トランジスタＱ６のベースに接続
されている。前記Ｉ・ランジスタＱ６のエミッタは電源
ＶＣＣに接続され、コレクタはｎｐｎ型トランジスタＱ
７のコレクタ、ベース接続点に接続されている。前記ト
ランジスタＱ７のエミッタは接地点ＧＮＤに接続され、
ベースはｎｐｎ型トランジスタＱ８のベースに接続され
ている。前記トランジスタＱ８のエミッタは接地点ＧＮ
Ｄに接続され、コレクタは前記トランジスタＱ４のベー
ス、ｎｐｎ型トランジスタＱ９のコレクタ、ベース接続
点及び負荷抵抗Ｒ２の一端に接続されている。前記負荷
抵抗Ｒ２の他端は基準電圧源ｖＲＥ Ｆの正極に接続さ
れ、この基準電圧源ＶＲＥＦの負極は接地点ＧＮＤに接
続されている。
れ、ベースはｐｎｐ型トランジスタＱ６のベースに接続
されている。前記Ｉ・ランジスタＱ６のエミッタは電源
ＶＣＣに接続され、コレクタはｎｐｎ型トランジスタＱ
７のコレクタ、ベース接続点に接続されている。前記ト
ランジスタＱ７のエミッタは接地点ＧＮＤに接続され、
ベースはｎｐｎ型トランジスタＱ８のベースに接続され
ている。前記トランジスタＱ８のエミッタは接地点ＧＮ
Ｄに接続され、コレクタは前記トランジスタＱ４のベー
ス、ｎｐｎ型トランジスタＱ９のコレクタ、ベース接続
点及び負荷抵抗Ｒ２の一端に接続されている。前記負荷
抵抗Ｒ２の他端は基準電圧源ｖＲＥ Ｆの正極に接続さ
れ、この基準電圧源ＶＲＥＦの負極は接地点ＧＮＤに接
続されている。
前記トランジスタＱ３と前記トランジスタＱ４のエミッ
タ共通接続点と接地点ＧＮＤとの間には定電流源１４が
設けられる。前記トランジスタＱ９のエミッタは、ｎｐ
ｎ型トランジスタＱ＋ｏのコレクタ、ベース相互接続点
に接続され、前記トランジスタＱ ＋ｏのエミッタは、
ｎｐｎ型トランジスタＱ ｚのコレクタ、ベース相互接
続点に接続され、前記ｌ・ランジスタＱ ＋＋のエミッ
タは、接地点ＧＮＤに接続されている。なお、トランジ
スタＱ１とトランジスタＱ２とからなるカレントシェア
ー回路によりケート回路か構成され、定電流源１４、ト
ランジスタＱ３とトランジスタＱ４とからなるカレント
ンエアー回路及びトランジスタＱ５〜Ｑ８でゲート制御
回路が構成されている。
タ共通接続点と接地点ＧＮＤとの間には定電流源１４が
設けられる。前記トランジスタＱ９のエミッタは、ｎｐ
ｎ型トランジスタＱ＋ｏのコレクタ、ベース相互接続点
に接続され、前記トランジスタＱ ＋ｏのエミッタは、
ｎｐｎ型トランジスタＱ ｚのコレクタ、ベース相互接
続点に接続され、前記ｌ・ランジスタＱ ＋＋のエミッ
タは、接地点ＧＮＤに接続されている。なお、トランジ
スタＱ１とトランジスタＱ２とからなるカレントシェア
ー回路によりケート回路か構成され、定電流源１４、ト
ランジスタＱ３とトランジスタＱ４とからなるカレント
ンエアー回路及びトランジスタＱ５〜Ｑ８でゲート制御
回路が構成されている。
また、トランジスタＱ８の出力によって、基準電圧源ｖ
ＲＥ Ｆ 、負荷抵抗Ｒ２及びトランジスタＱ、〜Ｑ
ｚのバイアス回路からトランジスタＱ４のベースに印加
されるバイアス電圧を制御することができる。
ＲＥ Ｆ 、負荷抵抗Ｒ２及びトランジスタＱ、〜Ｑ
ｚのバイアス回路からトランジスタＱ４のベースに印加
されるバイアス電圧を制御することができる。
このような構成において、端子１３がオープンの時には
、出力端子１２もオープン又は低電位となり、トランジ
スタＱ１がオフと、なるため、出力端子１２にはＩＦカ
ウント用倍信号現われない。
、出力端子１２もオープン又は低電位となり、トランジ
スタＱ１がオフと、なるため、出力端子１２にはＩＦカ
ウント用倍信号現われない。
これに対し、端子１３が高電位になると、出力端子１２
も高電位となり、トランジスタＱ１がオンとなるため、
出力端子］２にはＩＦカウント用倍信号現われる。
も高電位となり、トランジスタＱ１がオンとなるため、
出力端子］２にはＩＦカウント用倍信号現われる。
以下、同図をもとに回路動作を詳細に説明する。
（Ａ）ＩＦカウント用倍信号遮断
時 つ −
端子１３をオープンにすると、出力端子１２もオープン
又は低電位となり、ゲート回路のトランジスタＱ１はオ
フになる。ゲート制御回路では、トランジスタＱ３がオ
フとなるため、トランジスタＱ５〜Ｑ８はオフになる。
又は低電位となり、ゲート回路のトランジスタＱ１はオ
フになる。ゲート制御回路では、トランジスタＱ３がオ
フとなるため、トランジスタＱ５〜Ｑ８はオフになる。
よって、トランジスタＱ４のベースには、基準電圧源■
ＲＥ Ｆ ％負荷抵抗Ｒ２及びトランジスタＱ９〜Ｑ１
＋によりバイアス電圧か供給され、トランジスタＱ４は
オンとなる。このトランジスタＱ４のオンによりトラン
ジスタＱ２はオンとなるので、信号電流源１１はトラン
ジスタＱ２を介して電源■。０へ、また、定電流源１４
もトランジスタＱ ４を介して電源ＶＣＣヘバイパスさ
れる。よって、出力端子］２にはＩＦカウント用倍信号
現われない。
ＲＥ Ｆ ％負荷抵抗Ｒ２及びトランジスタＱ９〜Ｑ１
＋によりバイアス電圧か供給され、トランジスタＱ４は
オンとなる。このトランジスタＱ４のオンによりトラン
ジスタＱ２はオンとなるので、信号電流源１１はトラン
ジスタＱ２を介して電源■。０へ、また、定電流源１４
もトランジスタＱ ４を介して電源ＶＣＣヘバイパスさ
れる。よって、出力端子］２にはＩＦカウント用倍信号
現われない。
（Ｂ）ＩＦカウント用倍信号出力
時子］３を高電位にすると、出力端子１２の電位がトラ
ンジスタＱ４のベース電位より高くなりトランジスタＱ
３かオンする。この時、トランジスタＱ１のベースとト
ランジスタＱ２とのベース間の電位差は、トランジスタ
Ｑ３のベース、工゛ミッタ間電圧ＶＢＥとなるので、ト
ランジスタＱ１はオンとなり、トランジスタＱ２はオフ
となる。よって、信号電流は、トランジスタＱ１にのみ
流れるので、抵抗Ｒ１を負荷としてＩＦカウント用倍信
号出力端子１２にとり出すことができる。
ンジスタＱ４のベース電位より高くなりトランジスタＱ
３かオンする。この時、トランジスタＱ１のベースとト
ランジスタＱ２とのベース間の電位差は、トランジスタ
Ｑ３のベース、工゛ミッタ間電圧ＶＢＥとなるので、ト
ランジスタＱ１はオンとなり、トランジスタＱ２はオフ
となる。よって、信号電流は、トランジスタＱ１にのみ
流れるので、抵抗Ｒ１を負荷としてＩＦカウント用倍信
号出力端子１２にとり出すことができる。
なお、トランジスタＱ３の出力にトランジスタＱ５．Ｑ
６ （７ｍ流検出手段）及びトランジスタＱ？、Ｑ８（
バイアス電圧制御手段）なる回路を例加したのは、出力
振幅によりトランジスタＱ１のベース電位がトランジス
タＱ２のベース電位と同等にまで低下するのを防ぐため
である。トランジスタＱ１のベース電位かトランジスタ
Ｑ２のベース電位と同等にまで低下すると、信号電流か
トランジスタＱ２にも流れ、］・ランジスタＱ１に流れ
る信号電流か減って、負の半サイクルのピークかクラン
プされてしまう。そこで、トランジスタＱ３がオンした
時、トランジスタＱｓ 、Ｑ６、Ｑ７及びＱ８を順次オ
ンさせ、負荷抵抗Ｒ２の電位が低下するようにする。前
記負荷抵抗Ｒ２の電位か低下すると、トランジスタＱ４
のベース電位か低下するため、この時、トランジスタＱ
。１のベース電位（−ＶＲＥｐ Ｒ２：ｘＩ、）を、
常に出力端子１２における出力振幅の負の半サイクルの
ピーク値（ＧＮＤに対する値）よりも小さくするように
、負荷抵抗Ｒ２及び定電流源１４に流れる定電流■１を
設定する。すると、トランジスタＱ３のベース電位はト
ランジスタＱ−＋のベース電位よりも常に高くなるので
、トランジスタＱ３は常にオンとなり、前記定電流■１
は全てトランジスタＱ３に流れるようになる。よって、
トランジスタＱ１とトランジスタＱ２のベース電位差は
、トランジスタＱ３のベース、エミッタ間電圧ＶＢＥと
なり、トランジスタＱ１は常にオン、トランジスタＱ２
は常にオフとなり、負の半サイクルのピークかクランプ
されることかなくなる。
６ （７ｍ流検出手段）及びトランジスタＱ？、Ｑ８（
バイアス電圧制御手段）なる回路を例加したのは、出力
振幅によりトランジスタＱ１のベース電位がトランジス
タＱ２のベース電位と同等にまで低下するのを防ぐため
である。トランジスタＱ１のベース電位かトランジスタ
Ｑ２のベース電位と同等にまで低下すると、信号電流か
トランジスタＱ２にも流れ、］・ランジスタＱ１に流れ
る信号電流か減って、負の半サイクルのピークかクラン
プされてしまう。そこで、トランジスタＱ３がオンした
時、トランジスタＱｓ 、Ｑ６、Ｑ７及びＱ８を順次オ
ンさせ、負荷抵抗Ｒ２の電位が低下するようにする。前
記負荷抵抗Ｒ２の電位か低下すると、トランジスタＱ４
のベース電位か低下するため、この時、トランジスタＱ
。１のベース電位（−ＶＲＥｐ Ｒ２：ｘＩ、）を、
常に出力端子１２における出力振幅の負の半サイクルの
ピーク値（ＧＮＤに対する値）よりも小さくするように
、負荷抵抗Ｒ２及び定電流源１４に流れる定電流■１を
設定する。すると、トランジスタＱ３のベース電位はト
ランジスタＱ−＋のベース電位よりも常に高くなるので
、トランジスタＱ３は常にオンとなり、前記定電流■１
は全てトランジスタＱ３に流れるようになる。よって、
トランジスタＱ１とトランジスタＱ２のベース電位差は
、トランジスタＱ３のベース、エミッタ間電圧ＶＢＥと
なり、トランジスタＱ１は常にオン、トランジスタＱ２
は常にオフとなり、負の半サイクルのピークかクランプ
されることかなくなる。
ところで、Ｉ−ランジスタＱ３のベースも出力振幅によ
り振れるが、内部回路状態を決める制御電流は定電流源
１４に流れる定電流１１であり、トランジスタＱ３は前
記定電流１１をコレクタからエミッタへ通過させるのみ
であるから、トラン−１２＝ ジスタＱ３のベース電位の振れが前記定電流■１に与え
る影響はない。これは、ＩＦカウント用信号出力時にト
ランジスタＱ３が常にオン、トランジスタＱ２が常にオ
フであり、ゲート回路とゲート制御回路とが電気的に分
離されていることによる。
り振れるが、内部回路状態を決める制御電流は定電流源
１４に流れる定電流１１であり、トランジスタＱ３は前
記定電流１１をコレクタからエミッタへ通過させるのみ
であるから、トラン−１２＝ ジスタＱ３のベース電位の振れが前記定電流■１に与え
る影響はない。これは、ＩＦカウント用信号出力時にト
ランジスタＱ３が常にオン、トランジスタＱ２が常にオ
フであり、ゲート回路とゲート制御回路とが電気的に分
離されていることによる。
なお、端子１３をオープンにすると、トランジスタＱ１
はオフとなるので、■Ｆカウント用倍信号遮断され（Ａ
）の状態に戻る。
はオフとなるので、■Ｆカウント用倍信号遮断され（Ａ
）の状態に戻る。
［発明の効果］
以上、説明したように本発明によれば次のような効果を
奏する。
奏する。
ゲート制御端子と出力端子を共有することにより、従来
二端子必要であったものを一端子に削減することができ
、しかも回路の構成素子が少なくすむため、ＩＣ化に適
した出力回路を提供できる。
二端子必要であったものを一端子に削減することができ
、しかも回路の構成素子が少なくすむため、ＩＣ化に適
した出力回路を提供できる。
また、出力端子に負荷抵抗を介し適当な電位に接続する
たけてＩＦカウント用倍信号得られるので、操作が容易
でありセット設計かじゃずくなる。特にＤＴＳ （Ｄｉ
ｇｉｔａｌ ＴｕｎｉｎｇＳｙｓｔｅｍ）等、前記Ｉ
Ｆカウント用倍信号マイクロコンピュータ−で制御する
システムに適する。
たけてＩＦカウント用倍信号得られるので、操作が容易
でありセット設計かじゃずくなる。特にＤＴＳ （Ｄｉ
ｇｉｔａｌ ＴｕｎｉｎｇＳｙｓｔｅｍ）等、前記Ｉ
Ｆカウント用倍信号マイクロコンピュータ−で制御する
システムに適する。
また、ＩＦカウント用倍信号必要な時のみに出力するこ
とができるので、通常時におけるＩＦ入力信号や周辺回
路との干渉を起こすことがなくなる。
とができるので、通常時におけるＩＦ入力信号や周辺回
路との干渉を起こすことがなくなる。
第１図は本発明の一実施例に係わる出力回路を説明する
ための回路図、第２図及び第３図は従来の出力回路を説
明するための図である。 １１・・・信号電流源、１２・・・出力端子（ゲート制
御端子）、１４・・・定電流源、Ｑ１〜Ｑ ｚ・・・ト
ランジスタ、Ｒ１，Ｒ２・・・負荷抵抗、■ＲＥＦ・・
・基準電圧源。 出願人代理人 弁理士 鈴江武彦
ための回路図、第２図及び第３図は従来の出力回路を説
明するための図である。 １１・・・信号電流源、１２・・・出力端子（ゲート制
御端子）、１４・・・定電流源、Ｑ１〜Ｑ ｚ・・・ト
ランジスタ、Ｒ１，Ｒ２・・・負荷抵抗、■ＲＥＦ・・
・基準電圧源。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- ベースとコレクタが共通接続された第１のトランジス
タと、エミッタが前記第１のトランジスタのエミッタと
共通接続されると共に、コレクタが第１の電位供給源に
接続され、前記第１のトランジスタと差動対をなす第２
のトランジスタと、前記第１及び第２のトランジスタの
エミッタ共通接続点と第２の電位供給源との間に設けら
れる入力信号源と、前記第１のトランジスタのベース、
コレクタ共通接続点に接続される信号出力用及び出力制
御用の端子と、ベースが前記端子に接続され、エミッタ
が前記第２のトランジスタのベースに接続され、コレク
タが電流検出手段を介して前記第１の電位供給源に接続
される第３のトランジスタと、エミッタが前記第２のト
ランジスタのベースに接続され、コレクタが前記第１の
電位供給源に接続され、前記第３のトランジスタと差動
対をなす第４のトランジスタと、前記第２のトランジス
タのベースと前記第２の電位供給源との間に設けられる
電流源と、前記第４のトランジスタのベースに所定のバ
イアス電圧を与えるバイアス電圧発生手段と、前記電流
検出手段により検出された前記第３のトランジスタのコ
レクタ電流にもとずいて前記バイアス電圧発生手段から
前記第４のトランジスタのベースに印加されるバイアス
電圧を変化させる制御手段とを具備することを特徴とす
る出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136367A JPH0671176B2 (ja) | 1988-06-02 | 1988-06-02 | 出力回路 |
| US07/357,751 US4939477A (en) | 1988-06-02 | 1989-05-26 | Output circuit having a terminal used for a plurality of signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136367A JPH0671176B2 (ja) | 1988-06-02 | 1988-06-02 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01305609A true JPH01305609A (ja) | 1989-12-08 |
| JPH0671176B2 JPH0671176B2 (ja) | 1994-09-07 |
Family
ID=15173509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136367A Expired - Lifetime JPH0671176B2 (ja) | 1988-06-02 | 1988-06-02 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4939477A (ja) |
| JP (1) | JPH0671176B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367412A (en) * | 1992-09-10 | 1994-11-22 | Rohm Co., Ltd. | Recording/reproducing circuit and recording/reproducing apparatus having the same circuit |
| US11335469B2 (en) * | 2019-06-21 | 2022-05-17 | Westinghouse Electric Company Llc | Dry cask storage system having detection apparatus |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5824042B2 (ja) * | 1978-02-23 | 1983-05-19 | 株式会社東芝 | 電圧フオロワ回路 |
| DE3026551A1 (de) * | 1980-07-12 | 1982-02-04 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Verstaerkerschaltung |
| DE3141790A1 (de) * | 1981-10-21 | 1983-04-28 | Siemens AG, 1000 Berlin und 8000 München | Integrierbare frequenzteilerschaltung |
| NL8105536A (nl) * | 1981-12-09 | 1983-07-01 | Philips Nv | Balanskompensatie bij enkelzijdig aangestuurde verschilversterkers. |
-
1988
- 1988-06-02 JP JP63136367A patent/JPH0671176B2/ja not_active Expired - Lifetime
-
1989
- 1989-05-26 US US07/357,751 patent/US4939477A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0671176B2 (ja) | 1994-09-07 |
| US4939477A (en) | 1990-07-03 |
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Legal Events
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