JPS5824042B2 - 電圧フオロワ回路 - Google Patents

Description

【発明の詳細な説明】 この発明は入力電圧をそのまま出力電圧として出力する
電圧フオロ“ワ回路に関する。

第１図は従来の電圧フォロワ回路を示すもので、ｎｐｎ
）ランラスタ１０ベースに入力電圧Ｖｉｎ を供給
したときｎｐｎ ）ランジメタ２０ベース電位Ｖｏｕｔ
がＶ ｉ ｎ よりも太きければ、トランジスタ２の
コレクタ電流はより多く流れる。

この結果トランジスタ５０ベース電位はより低下する。

トランジスタ５のベース電位が低下すると、このトラン
ジスタ５のエミッタ電位もより低下する。

トランジスタ５のエミッタ電位はとりもなおさずトラン
ジスタ２０ベース電位であるから、このベース電位、つ
まりＶｏｕｔはより入力電圧Ｖｉｎ に近づくことに
なる。

一方反対にトランジスタ２０ベース電圧がＶｉｎ よ
りも低くければ、トランジスタ１のコレクタ電流が増加
する。

この結果トランジスタ５０ベース電位が上昇し、トラン
ジスタ２０ベース電位、Ｖｏｕｔを上昇させる。

すなわち、トランジスタ２０ベースとトランジスタ５の
エミッタとの接続点を出力端としてこの出力端の電位を
出力電圧Ｖ ｏｕ ｔとすれば、この出力電圧Ｖｏｕｔ
と入力電圧Ｖｉｎ とは一致し上記回路は電圧フォロ
ワ回路として作動する。

上記従来の電圧フォロワ回路は構成が簡単であると共に
、入力電圧Ｖｉｎ と出力電圧Ｖｏｕｔとの差電圧す
なわちオフセット電圧が小さいという利点がある。

しかし逆にオフセット電圧を小さくするためにトランジ
スタ１，２の利得を太き（して設計するので発振を起こ
し易いという欠点がある。

このためにさらに従来では第２図に示すようにトランジ
スタ２０ベースとトランジスタ５のエミッタとの間に抵
抗６を接続すると共に、トランジスタ２０ベース・コレ
クタ間にコンデンサ７を接続することにより発振を防止
するようにしている。

このため上記回路を集積回路化する場合、コンデンサ７
を形成するために大きな面積を必要とし、この結果チッ
プサイズを小型化することは困難である。

この発明は上記のような事情を考慮してなされたもので
、その目的とするところはオフセット電圧の特性を犠牲
にしても発振が発生せずかつ集積回路化する際のチップ
サイズを小型化できる電圧フォロワ回路を提供すること
にある。

以下図面を参照してこの発明の一実施例を説明する。

第３図はこの発明の一実施例の電圧フォロワ回路を示す
もので、１１および１２は夫々コレクタ端子を２つもっ
たｎｐｎ ）ランリスタである。

上記トランジスタ１１．１２内部において、第１のコレ
クタ端子ＣＩｌ ＋ ＣＩ２夫々に接続されているコレ
クタの面積は、第２のコレクタ端子に、１゜Ｋ、２夫々
に接続されているコレクタの面積のｎ倍（ｎ〉１）とな
っている（以下このｎをコレクタの分割比と称する）。

そして上記２つのトランジスタ１１，１２のエミッタ端
子は共通接続されていると共に、この接続点と接地電位
点との間には第１の定電流素子（例えば抵抗）１３が挿
入されティる。

上記トランジスタ１１の第１のコレクタ端子Ｃ１１は、
そのエミッタ端子が電源Ｖｃｃ に接続されたｐ叩ト
ランリスタ１４のコレクタ端子およびベース端子に接続
されている。

また上記トランジスタ１１の第２のコレクタ端子に１□
は、上記トランジスタ１２の第１のコレクタ端子Ｃ，□
に接続されている。

同様にトランジスタ１２の第２のコレクタ端子に１２は
、トランジスタ１１の第１のコレクタ端子ＣＩ＋に接続
されている。

前記トランジスタ１４０ベース端子は、そのエミッタ端
子が電源Ｖｃｃ に接続されたｐｎｐ トランジスタ
１５のベース端子に接続されている。

またこのトランジスタ１５のコレクタ端子は前記トラン
ジスタ１２の第１のコレクタ端子Ｃ１□に接続されてい
る。

上記トランジスタ１５のコレクタ端子と前記トランジス
タ１２の第１のコレクタ端子ＣＩ２との接続点には、そ
のコレクタ端子が電源Ｖ ｃ ｃ に接続されている
ｎｐｎ トランジスタ１６のベース端子が接続されてい
る。

上記トランジスタ１６のエミッタ端子は前記トランジス
タ１２０ベース端子に接続されていて、さらにトランジ
スタ１６のエミッタ端子と接地電位点との間には定電流
素子（例えば抵抗）１７が接続されている。

そして前記トランジスタ１１のベース端子には入力電圧
Ｖｉｎ が供給されると共に、前記トランジスタ１６の
エミッタ端子からは出力電圧Ｖｏｕｔを得るようになっ
ている。

次に上記のように接続された回路の作用を説明する。

第４図は従来の電圧フォロワ回路に用いられている差動
増幅回路で第５図はこの発明の電圧フォロワ回路に用い
られている差動増幅回路である。

第４図に示す差動増幅回路において、トランジスタ１，
２０両ベース間に入力電圧Ｖｉを入力したとき、トラン
ジスタ１，２夫々のコレクタ電流Ｉ、 、 Ｉ２は次式
で与えられる。

（ただしｖＴは熱電圧、■は差動アンプのエミッタ電流
である。

）ここで仮にトランジスタ１〜４夫々のエミッタ接地電
流増幅率βが無限大であるとすると、トランジスタ２，
４の接続点から出力される電流■。

は次式で与えられる。入力電圧Ｖｉが熱電圧ｖＴに比べ
て十分に小さい場合には前記ｅｖｉ／ＶＴ は（１＋ｖ
ｉ／ＶＴ）で近似でき、上記（３）式は次の式で近似で
きる。

したがって第４図に示す差動増幅回路の、小信号入力に
対するｇｍは次式で与えられる。

（ただしｑは紫電荷量、ｋはボルツマン定数である。

）一方第５図においてトランジスタ１１，１２０両ベー
ス間に入力電圧Ｖｉを入力したとき、トランジスタ１１
の第１のコレクタ端子Ｃ１ｌおよびトランジスタ１２の
第２のコレクタ端子に１２を介して流れる電流の和電流
■１′、トランジスタ１２の第１のコレクタ端子ＣＩ２
およびトランジスタ１１の第２のコレクタ端子に１１を
介して流れる電流の和電流１２′はそれぞれ次式で与え
られる。

（ただしＩ１、Ｉ２は前記第４図のトランジスタ１゜２
夫々のコレクタ電流） この場合トランジスタ１２の第１のコレクタ端子ＣＩ２
とトランジスタ１５のエミッタ端子との接続点から出力
される電流■。

′は次式で与えられる。ここで入力電圧が熱電圧ｖＴに
比べて十分に小さい場合、小信号入力に対するｇｒｎ’
は次式で与えられる。

すなわち、上記（１１）式と前記５）式とを比較した場
合、この発明における電圧フォロワ回路に用いられてい
る差動増幅回路のｇｍは従来のものに比較して（ｎ−１
／ｎ＋１）倍となる（ただしｎ ＞ １とする）。

したがって従来に比較してトランジスタ１１，１２の利
得が小さくなるので、発振防止用の抵抗およびコンデン
サを用いないでも発振が発生することはない。

また上記発振防止用の抵抗およびコンデンサを必要とし
ない。

このためにこの発明の電圧フォロワ回路を集積回路化す
る際に、チップサイズを小型化することが容易となる。

次にオフセット電圧について考察する。

前記第３図において、オフセラＩ・電圧の原因となるも
のは電流源となるトランジスタ１４，１５の電流伝達比
とトランジスタ１６０ベース電流の２つである。

いま出力端子からの出力電流をＯとした場合に、トラン
ジスタ１１．１２夫々の第１のコレクタ端子ＣＩｌ ＋
ＣＩ２を介して流れるコレクタ電流を１１′、■２′
とし、トランジスタ１４，１５の構造がラテラル構造で
その電流増幅率β１、トランジスタ１１，１２０電流増
幅率をβｎとすると、■１′、■２′、β１、βｎには
次の関係式が成立する。

（ただし■′は定電流素子１７に流れる電流）また上記
０２）式の１１′、エイを１１、Ｉ２で置き替えると次
式のような関係式が求められる。

いまトランジスタ１１，１２のコレクタの分割比ｎを種
々に変化させた場合のオフセット電圧Ｖｏｓ を下表
に示す。

すなわち上記表から明らかなようにトランジスタ１１．
１２のコレクタの分割比ｎを大きくしていくにしたがっ
てオフセット電圧は除々に小さくなっていく。

第６図はこの発明による電圧フォロワ回路においてコレ
クタ分割比ｎを変化したときのオフセット電圧の変化を
示す特性図で、横軸には電圧フォロワ回路に供給する電
源電圧（Ｖｃｃ）の値を、縦軸にはオフセット電圧Ｖｏ
ｓ Ｏ値を夫々とったものである。

なお上記特性は常温下（２５℃）で測定されている。

この特性図から明らかなようにｎを無限大としたときが
最もオフセット電圧が小さい。

上記表から分る通り、Ｖｏｓ には電源電圧依存性が
現われている。

しかしｎを２．３と１０（〜■と考える）とした場合の
Ｖｏｓ Ｏ値の比は式（１９）で求めたオフセット電
圧の比と正確に一致する。

前記第３図に示す実施例回路では、差動増幅器を構成す
る一対のトランジスタにｎｐｎ ）ランリスタを用いた
が、第７図に示すように一対のｐｎｐ ）ランリスタ２
１，２２としても良い。

この場合前記ｎｐｎ ）ランリスタ１４，１５は夫々ｎ
ｐｎ トランジスタ２４，２５に、またｎｐｎ トラン
ジスタ１６はｐｎｐ ）ランリスタ２６に置き替える必
要がある。

さらに第７図に示すように新たにｐｎｐ ）ランリスタ
２８および定電流素子２９を追加することによって、よ
りオフセット電圧を小さくすることが可能となる。

第８図はこの発明のさらに他の実施例の構成を示すもの
である。

上記第３図に示す実施例回路では二つのトランジスタ１
４，１５によって電流１１′と１２′とを流しているた
めに、この電流間にトランジスタ１４０ベース電流分だ
けの誤差がある。

そこで第８図に示す実施例回路では上記両トランジスタ
１４，１５と入力用のトランジスタ１１．１２との間に
トランジスタ１８，１９を挿入して、上記トランジスタ
１４０ベース電流による誤差電流をトランジスタ１９０
ベース電流によって打消すようにしたものである。

なおこの発明は上記した実施例に限定されるものではな
く、例えば上記実施例では差動増幅器を構成する一対の
トランジスタ１１，１２あるいはトランジスタ２１．２
２は、夫々２つのコレクタ端子Ｃ，，、Ｃ，２，Ｋ１０
． Ｋ１□を有し、第１のコレクタ端子ＣＩｌ ＬＣ１
２夫々に接続されているコレクタの面積は、第２のコレ
クタ端子に１１．に１２夫々に接続されているコレクタ
の面積のｎ倍（ｎ＞１）となっている場合について説明
したが、これは夫夫のトランジスタを（ｎ＋１）個のト
ランジスタで構成し、各ベースおよびエミッタを夫々共
通接続して第１のコレクタ端子Ｃ１１，Ｃ１□とし、１
つのコレクタを第２のコレクタ端子に１１． Ｋ１２と
しても良い。

以上説明したようにこの発明によればオフセット電圧を
出来る限り小さく設計し、しかも発振が発生せずかつ集
積回路化する際のチップサイズを小型化できる電圧フォ
ロワ回路を提供することができる。

【図面の簡単な説明】

第１図は従来の電圧フォロワ回路の構成図、第２図は他
の従来の電圧フォロワ回路の構成図、第３図はこの発明
の一実施例の構成図、第４図および第５図は夫々この発
明を説明するための構成図、第６図はこの発明を説明す
るための特性図、第７図はこの発明の他の実施例の構成
図、第８図はこの発明のさらに他の実施例の構成図であ
る。 １１．１２，１６，１８，１９，２４，２５・・・・・
・ｐｎ、ｐ トランジスタ、１４，１５，２Ｌ２２゜２
６．２８・・・・・・ｐｎｐ トランジスタ１３，１γ
。 ２９・・・・・・定電流素子、ＣＩＩ＋Ｃ］２・・・・
・・第１のコレクタ端子、Ｋ、、 、 Ｋ、２・・・・
・・第２のコレクタ端子。

Claims (1)

1. 【特許請求の範囲】 １ それぞれ第１、第２のコレクタ端子を有し、エミッ
   タが共通接続された第１、第２のトランジスタ素子と、
   前記エミッタ共通接続点に接続された電流源と、前記第
   １のトランジスタ素子の第１のコレクタ端子および前記
   第２のトランジスタ素子の第２のコレクタ端子に接続さ
   れる第１の電流路と、前記第１の電流路に流れる電流に
   応じた電流が流れるとともに、前記第２のトランジスタ
   素子の第１のコレクタ端子および前記第１のトランジス
   タの第２のコレクタ端子に接続される第２の電流路と、
   出力電圧を得る出力端子と、前記第１のトランジスタ素
   子の第２のコレクタ端子および前記第２のトランジスタ
   素子の第１のコレクタ端子の共通接続点の電圧を上記第
   ２のトランジスタ素子のベース端子および前記出力端子
   にそれぞれ供給する手段とを具備し、前記第１のトラン
   ジスタ素子のベース端子に入力信号を供給するようにし
   たことを特徴とする電圧フォロワ回路。 ２ 前記第１、第２のトランジスタ素子それぞれは、第
   １のコレクタ端子に接続されたコレクタ面積が第２のコ
   レクタ端子に接続されたコレクタ面積よりも広くなるよ
   うにした特許請求の範囲第１項に記載の電圧フォロワ回
   路。