JPH0230206A - 対数増幅回路 - Google Patents
対数増幅回路Info
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- JPH0230206A JPH0230206A JP63180516A JP18051688A JPH0230206A JP H0230206 A JPH0230206 A JP H0230206A JP 63180516 A JP63180516 A JP 63180516A JP 18051688 A JP18051688 A JP 18051688A JP H0230206 A JPH0230206 A JP H0230206A
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- JP
- Japan
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- transistor
- current
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- amplifier circuit
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- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/24—Arrangements for performing computing operations, e.g. operational amplifiers for evaluating logarithmic or exponential functions, e.g. hyperbolic functions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/001—Volume compression or expansion in amplifiers without controlling loop
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- Engineering & Computer Science (AREA)
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- Amplifiers (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は、対数増幅回路の改良に関するもので、特に2
つの入力電流の差電流を対数増幅するに適した対数増幅
回路に関する。
つの入力電流の差電流を対数増幅するに適した対数増幅
回路に関する。
(ロ)従来の技術
昭和55年10月10日付で発行された1オペアンプ実
戦技術」第150頁に、第2図に示す如き対数増幅回路
が記載されている。第2図において、比較回路(1)の
負入力端には、抵抗(2)を介して入力電流(3)が接
続され、前記比較回路(1)の正入力端はアースに接続
されている。また、前記負入力端と出力電流(4)との
間には、ベースが接地されたトランジスタ(5)のコレ
クタ・エミツタ路が接続されている。いま、入力電流(
3〉にeiの入力電圧が印加されたとすれば、出力電流
(4)に得られる出力電圧e6は、 e6=”Jn(埜) ・・・・・・・・・・・・(
1)となる。従って、第2図の回路は、入力電圧eiを
対数増幅することが出来る。
戦技術」第150頁に、第2図に示す如き対数増幅回路
が記載されている。第2図において、比較回路(1)の
負入力端には、抵抗(2)を介して入力電流(3)が接
続され、前記比較回路(1)の正入力端はアースに接続
されている。また、前記負入力端と出力電流(4)との
間には、ベースが接地されたトランジスタ(5)のコレ
クタ・エミツタ路が接続されている。いま、入力電流(
3〉にeiの入力電圧が印加されたとすれば、出力電流
(4)に得られる出力電圧e6は、 e6=”Jn(埜) ・・・・・・・・・・・・(
1)となる。従って、第2図の回路は、入力電圧eiを
対数増幅することが出来る。
(ハ)発明が解決しようとする課題
しかしながら、第2図の対数増幅回路は、2つの入力信
号の差に応じた対数出力を得ることが出来ないという問
題があった。2つの入力信号に対応する対数増幅回路と
しては、第2図の対数増幅回路の前段に2人力1出力の
差動増幅回路を設ける方法が考えられるが、単にその様
な方法を行なっても、素子数の増加や特性の劣化を招き
好ましくない。
号の差に応じた対数出力を得ることが出来ないという問
題があった。2つの入力信号に対応する対数増幅回路と
しては、第2図の対数増幅回路の前段に2人力1出力の
差動増幅回路を設ける方法が考えられるが、単にその様
な方法を行なっても、素子数の増加や特性の劣化を招き
好ましくない。
(ニ)課題を解決するための手段
本発明は、上述の点に鑑み成されたもので、第1入力電
流がコレクタに供給される第1トランジスタと、該第1
トランジスタに差動接続され、第2入力電流がコレクタ
に供給される第2トランジスタと、前記第1及び第2入
力電流の差を検出し、前記第2トランジスタのベースに
制御信号を供給する比較回路と、前記第1及び第2トラ
ンジスタのコレクタに等しい値の補償電流を供給する第
1及び第2定を流口路とを備える点を特徴とする。
流がコレクタに供給される第1トランジスタと、該第1
トランジスタに差動接続され、第2入力電流がコレクタ
に供給される第2トランジスタと、前記第1及び第2入
力電流の差を検出し、前記第2トランジスタのベースに
制御信号を供給する比較回路と、前記第1及び第2トラ
ンジスタのコレクタに等しい値の補償電流を供給する第
1及び第2定を流口路とを備える点を特徴とする。
(*)作用
本発明に依れば、2つの入力電流の差電流に応じて対数
増幅された出力電圧を発生し得る対数増幅回路が得られ
る。その場合、第1及び第2定電流回路から補償電流を
第1及び第2トランジスタのコレクタに供給出来るので
、入力′vt、流が微小となったり零になったとき、リ
ーク電流等不所望な電流が発生しても、前記補償電流の
存在の為に、回路の安定化を保つことが出来゛、出力電
圧の変動等を招かない。
増幅された出力電圧を発生し得る対数増幅回路が得られ
る。その場合、第1及び第2定電流回路から補償電流を
第1及び第2トランジスタのコレクタに供給出来るので
、入力′vt、流が微小となったり零になったとき、リ
ーク電流等不所望な電流が発生しても、前記補償電流の
存在の為に、回路の安定化を保つことが出来゛、出力電
圧の変動等を招かない。
(へ)実施例
第1図は、本発明の一実施例を示す回路図で、(6)及
び(7)は第1及び第2人力信号が印加される第1及び
第2入力電流、(8)及び(9)は前記第1及び第2人
力信号を第1及び第2入力電流に変換する為の第1及び
第2抵抗、(10)は前記第1入力電流がコレクタに供
給される第1トランジスタ、(11)は前記第2入力電
流がコレクタに供給される第2トランジスタ、(12)
は前記第1及び第2トランジスタ(10)及び(11)
の共通エミッタにコレクタが接続された定電流トランジ
スタ、(13)は負入力端が前記第1トランジスタ(1
0)のコレクタに、正入力端が前記第2トランジスタ(
11)のコレクタにそれぞれ接続され、出力端が出力電
流(14)に接続された比較回路、(15)及び(16
)は前記出力電流(14)に得られる出力電圧を分圧し
て前記第2トランジスタ(11)のベースに印加する分
圧抵抗、り17)及び(18)は前記比較回路(13)
の正負入力端を共通接続する第3及び第4抵抗、(19
)は該第3及び第4抵抗(17)及び(18)の共通接
続点にゲートが、基準電源(20)にドレインが、前記
定電流トランジスタ(12)のエミッタにソースがそれ
ぞれ接続されたFET、 (21)はエミッタが電源(
+Vcc)に接続されたダイオード接続型の第3トラン
ジスタ(22)と、該第3トランジスタ(22)のコレ
クタに接続された定電流源(23)と、前記第3トラン
ジスタ(22)と電流ミラー関係に接続された第4トラ
ンジスタ(24)とから成る第1定電流回路、及び(2
5)は前記第3トランジスタ〈22)と、前記定電流!
(23)と、前記第3トランジスタ〈22)と電流ミラ
ー関係に接続された第5トランジスタ(26)とから成
る第2定電流回路である。
び(7)は第1及び第2人力信号が印加される第1及び
第2入力電流、(8)及び(9)は前記第1及び第2人
力信号を第1及び第2入力電流に変換する為の第1及び
第2抵抗、(10)は前記第1入力電流がコレクタに供
給される第1トランジスタ、(11)は前記第2入力電
流がコレクタに供給される第2トランジスタ、(12)
は前記第1及び第2トランジスタ(10)及び(11)
の共通エミッタにコレクタが接続された定電流トランジ
スタ、(13)は負入力端が前記第1トランジスタ(1
0)のコレクタに、正入力端が前記第2トランジスタ(
11)のコレクタにそれぞれ接続され、出力端が出力電
流(14)に接続された比較回路、(15)及び(16
)は前記出力電流(14)に得られる出力電圧を分圧し
て前記第2トランジスタ(11)のベースに印加する分
圧抵抗、り17)及び(18)は前記比較回路(13)
の正負入力端を共通接続する第3及び第4抵抗、(19
)は該第3及び第4抵抗(17)及び(18)の共通接
続点にゲートが、基準電源(20)にドレインが、前記
定電流トランジスタ(12)のエミッタにソースがそれ
ぞれ接続されたFET、 (21)はエミッタが電源(
+Vcc)に接続されたダイオード接続型の第3トラン
ジスタ(22)と、該第3トランジスタ(22)のコレ
クタに接続された定電流源(23)と、前記第3トラン
ジスタ(22)と電流ミラー関係に接続された第4トラ
ンジスタ(24)とから成る第1定電流回路、及び(2
5)は前記第3トランジスタ〈22)と、前記定電流!
(23)と、前記第3トランジスタ〈22)と電流ミラ
ー関係に接続された第5トランジスタ(26)とから成
る第2定電流回路である。
第1及び第2入力電流(6)及び(7)に印加される第
1及び第2入力電流をV、及びVよとすれば、第1及び
第2入力電流1.及びI、は、 となる。また、第1及び第2トランジスタ(1o)及び
(11)のベース・エミッタ間電圧vll!、及びV□
。
1及び第2入力電流をV、及びVよとすれば、第1及び
第2入力電流1.及びI、は、 となる。また、第1及び第2トランジスタ(1o)及び
(11)のベース・エミッタ間電圧vll!、及びV□
。
は、第1及び第2定電流回路(21)及び(25)の出
方電流を等しくIaとすれば、 Vmt+= ” ” l n(L十Ia) **
*n*n++団+(3)V am* −−に−T−1n
(I、 + Ia) ・・・・・・・・・・・・(
4)となる。その為、出力電流(14〉に得られる出力
電圧V、は、 となる。前記第(5)式において、第1及び第2入力電
流I、及びI、が零となった場合、V、−oとなるので
、入力電流が存在しない場合は、出力電圧が発生しない
ことが理解される。また、第1図の回路において、入力
電圧のオフセットに起因する電流やリーク電流が存在し
、I t−o 、■+−r bとなったとすれば、前記
第(5)式から出力電圧V。
方電流を等しくIaとすれば、 Vmt+= ” ” l n(L十Ia) **
*n*n++団+(3)V am* −−に−T−1n
(I、 + Ia) ・・・・・・・・・・・・(
4)となる。その為、出力電流(14〉に得られる出力
電圧V、は、 となる。前記第(5)式において、第1及び第2入力電
流I、及びI、が零となった場合、V、−oとなるので
、入力電流が存在しない場合は、出力電圧が発生しない
ことが理解される。また、第1図の回路において、入力
電圧のオフセットに起因する電流やリーク電流が存在し
、I t−o 、■+−r bとなったとすれば、前記
第(5)式から出力電圧V。
は、
となる。その場合、Ib<Iaとなる様に第1及び第2
定電流回路(21)及び(25)の出力電流Iaを設定
すれば、リーク電流等の不所望な電流が存在しても、入
力信号の不存在時には出力電圧を略零に保つことが出来
る。ちなみに、前記第1及び第2定電流回路(21)及
び(25)が存在しないと、前記第(6)式から明らか
な如く、入力信号の不存在時に不所望な電流Ibのウェ
イトが大となり、不所望な出力電圧が大きなレベルで発
生する・リーク電流の値は、−IC(集積回路)化の為
のプロセス技術等により変わるが、数百pA径程度・値
である。従って、第1及び第2定電流回路(麩)及び(
25)の出力定電流の値を100nA程度に設定すれば
、前記リーク電流の悪影響を無視することが出来る。ま
た、第1図の対数増幅回路の場合、十分なダイナミック
レンジを確保する為には、前記第1及び第2定電流回路
(21)及び(25)の出力定電流の値をより小とする
ことが必要になる。従って、前記出力定電流の値は、前
記不所望な出力電圧の発生防止とダイナミックレンジと
を考慮して所定値に設定する必要がある。
定電流回路(21)及び(25)の出力電流Iaを設定
すれば、リーク電流等の不所望な電流が存在しても、入
力信号の不存在時には出力電圧を略零に保つことが出来
る。ちなみに、前記第1及び第2定電流回路(21)及
び(25)が存在しないと、前記第(6)式から明らか
な如く、入力信号の不存在時に不所望な電流Ibのウェ
イトが大となり、不所望な出力電圧が大きなレベルで発
生する・リーク電流の値は、−IC(集積回路)化の為
のプロセス技術等により変わるが、数百pA径程度・値
である。従って、第1及び第2定電流回路(麩)及び(
25)の出力定電流の値を100nA程度に設定すれば
、前記リーク電流の悪影響を無視することが出来る。ま
た、第1図の対数増幅回路の場合、十分なダイナミック
レンジを確保する為には、前記第1及び第2定電流回路
(21)及び(25)の出力定電流の値をより小とする
ことが必要になる。従って、前記出力定電流の値は、前
記不所望な出力電圧の発生防止とダイナミックレンジと
を考慮して所定値に設定する必要がある。
尚、比較回路(13)の正負入力端を共通接続する為の
第3及び第4抵抗(17)及び(18)と、前記第3及
び第4抵抗(17)及び(18)の共通接続点にゲート
が接続されたFET(19)とは、同相入力分に対して
ダイナミックレンジの拡大を計る為に配置されており、
同相入力分が大になったとき、FET(19)のソース
電流を小にし、定電流トランジスタ(12)のコレクタ
電流を大にして、ダイナミックレンジの拡大を計ってい
る。
第3及び第4抵抗(17)及び(18)と、前記第3及
び第4抵抗(17)及び(18)の共通接続点にゲート
が接続されたFET(19)とは、同相入力分に対して
ダイナミックレンジの拡大を計る為に配置されており、
同相入力分が大になったとき、FET(19)のソース
電流を小にし、定電流トランジスタ(12)のコレクタ
電流を大にして、ダイナミックレンジの拡大を計ってい
る。
(ト)発明の効果
以上述べた如く、本発明に依れば、2つの入力電流の差
電流に応じた出力電圧を得ることが出来る対数増幅回路
を提供出来る。また、本発明に依れば、第1及び第2ト
ランジスタのコレクタに第1及び第2定電流回路から定
電流を供給しているので、リーク電流等の悪影響を受け
ない対数増幅回路を提供出来る。その際、前記定電流の
値をリーク電流等に対しては十分大で、信号電流に対し
ては小なる所定値に設定すれば、回路の安定化、出力電
圧の変動防止とともにダイナミックレンジの拡大を計る
ことが出来る。更に、同相入力分に応じて、第1及び第
2トランジスタで構成される差動増幅回路の動作電流を
変化させる様にすれば、更なるダイナミックレンジの拡
大が計れる。
電流に応じた出力電圧を得ることが出来る対数増幅回路
を提供出来る。また、本発明に依れば、第1及び第2ト
ランジスタのコレクタに第1及び第2定電流回路から定
電流を供給しているので、リーク電流等の悪影響を受け
ない対数増幅回路を提供出来る。その際、前記定電流の
値をリーク電流等に対しては十分大で、信号電流に対し
ては小なる所定値に設定すれば、回路の安定化、出力電
圧の変動防止とともにダイナミックレンジの拡大を計る
ことが出来る。更に、同相入力分に応じて、第1及び第
2トランジスタで構成される差動増幅回路の動作電流を
変化させる様にすれば、更なるダイナミックレンジの拡
大が計れる。
第1図は、本発明の一実施例を示す回路図、及び第2図
は従来の対数増幅回路を示す回路図である。 (10)、 (11)・・・第1、第2トランジスタ、
(12)・・・定電流トランジスタ (13)・・・
比較回路、(15)。 (16)・・・分圧抵抗、 (ハ)、(25)・・・第
1、第2定電流回路。
は従来の対数増幅回路を示す回路図である。 (10)、 (11)・・・第1、第2トランジスタ、
(12)・・・定電流トランジスタ (13)・・・
比較回路、(15)。 (16)・・・分圧抵抗、 (ハ)、(25)・・・第
1、第2定電流回路。
Claims (4)
- (1)2つの入力電流の差電流に応じた出力電圧を得る
為の対数増幅回路において、第1入力電流がコレクタに
供給される第1トランジスタと、該第1トランジスタに
差動接続され、第2入力電流がコレクタに供給される第
2トランジスタと、前記第1及び第2入力電流の差を検
出し、前記第2トランジスタのベースに制御信号を供給
する比較回路と、前記第1及び第2トランジスタのコレ
クタに等しい補償電流を供給する為の第1及び第2定電
流回路とを備え、前記比較回路の出力端に対数増幅され
た出力電圧を得る様にしたことを特徴とする対数増幅回
路。 - (2)前記第1定電流回路は、エミッタが電源に接続さ
れたダイオード接続型の第3トランジスタと、該第3ト
ランジスタに定電流を供給する定電流源と、前記第3ト
ランジスタと電流ミラー関係に接続された第4トランジ
スタとから成り、前記第2定電流回路は、前記第3トラ
ンジスタと、前記定電流源と、前記第3トランジスタに
電流ミラー関係に接続された第5トランジスタとによっ
て構成されることを特徴とする請求項第1項記載の対数
増幅回路。 - (3)前記第1及び第2定電流回路の出力電流は、リー
ク電流よりも大で、かつ第1および第2入力電流の最低
動作電流よりも小に設定したことを特徴とする請求項第
1項記載の対数増幅回路。 - (4)前記第1及び第2トランジスタのコレクタは、等
しい値の第1及び第2抵抗を介して共通接続され、その
共通接続点に流れる電流に応じて、前記第1及び第2ト
ランジスタの動作電流を変化させることを特徴とする請
求項第1項記載の対数増幅回路。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63180516A JPH0671185B2 (ja) | 1988-07-20 | 1988-07-20 | 対数増幅回路 |
CA000606083A CA1301862C (en) | 1988-07-20 | 1989-07-19 | Logarithmic amplification circuit for obtaining output voltage corresponding to difference between logarithmically amplified values of two input currents |
KR1019890010229A KR970003777B1 (ko) | 1988-07-20 | 1989-07-19 | 대수 증폭회로 |
US07/381,922 US4983863A (en) | 1988-07-20 | 1989-07-19 | Logarithmic amplification circuit for obtaining output voltage corresponding to difference between logarithmically amplified values of two input currents |
EP89113281A EP0351835B1 (en) | 1988-07-20 | 1989-07-19 | Logarithmic amplification circuit for obtaining output voltage corresponding to difference between logarithmically amplified values of two input currents |
DE68924933T DE68924933T2 (de) | 1988-07-20 | 1989-07-19 | Logarithmischer Verstärker zur Ermittlung der Signaldifferenz zweier Eingangsströme, die logarithmisch verstärkt werden. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63180516A JPH0671185B2 (ja) | 1988-07-20 | 1988-07-20 | 対数増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0230206A true JPH0230206A (ja) | 1990-01-31 |
JPH0671185B2 JPH0671185B2 (ja) | 1994-09-07 |
Family
ID=16084626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63180516A Expired - Lifetime JPH0671185B2 (ja) | 1988-07-20 | 1988-07-20 | 対数増幅回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4983863A (ja) |
EP (1) | EP0351835B1 (ja) |
JP (1) | JPH0671185B2 (ja) |
KR (1) | KR970003777B1 (ja) |
CA (1) | CA1301862C (ja) |
DE (1) | DE68924933T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012169401A1 (ja) | 2011-06-06 | 2012-12-13 | オプテックス株式会社 | 直流絶縁型の半導体リレー装置 |
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CH684805A5 (de) * | 1992-07-20 | 1994-12-30 | Balzers Hochvakuum | Verfahren zur Wandlung eines gemessenen Signals, Wandler zu dessen Ausführung sowie Messanordnung. |
US5796309A (en) * | 1996-07-02 | 1998-08-18 | Nippondenso Co., Ltd. | Temperature compensated wide dynamic range power detection circuitry for portable RF transmission terminals |
Family Cites Families (9)
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US4080075A (en) * | 1976-09-20 | 1978-03-21 | Foresight Enterprises, Inc. | Compensated densitometer |
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1988
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