JPS6145624Y2 - - Google Patents
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- Publication number
- JPS6145624Y2 JPS6145624Y2 JP13312478U JP13312478U JPS6145624Y2 JP S6145624 Y2 JPS6145624 Y2 JP S6145624Y2 JP 13312478 U JP13312478 U JP 13312478U JP 13312478 U JP13312478 U JP 13312478U JP S6145624 Y2 JPS6145624 Y2 JP S6145624Y2
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- JP
- Japan
- Prior art keywords
- input
- voltage
- circuit
- operational amplifier
- resistor
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- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 239000002131 composite material Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は、増幅回路、特に入力インピーダンス
が高く、入力回路におけるリーク電流の小なる増
幅回路に関するものである。
が高く、入力回路におけるリーク電流の小なる増
幅回路に関するものである。
入力部にＰチヤンネル型金属一酸化膜半導体ト
ランジスタ（以下Ｐ−MOSトランジスタと略称
する）を用いた演算増幅器においては、正側電源
接続端子及び負側電源接続端子間の電圧を一定に
保つて反転又は非反転入力端子と負側電源接続端
子との間の電圧を変化せしめるとこの変化に応じ
て反転入力端子と非反転入力端子間に流れるリー
ク電流が略直線的に変化し、反転又は非反転入力
端子と負側電源接続端子間の電圧を低くすること
によりリーク電流を小ならしめ得ること周知の通
りで、第１図はこの現象を利用してリーク電流を
小ならしめた電流電圧変換回路の一例を示す結線
図である。
ランジスタ（以下Ｐ−MOSトランジスタと略称
する）を用いた演算増幅器においては、正側電源
接続端子及び負側電源接続端子間の電圧を一定に
保つて反転又は非反転入力端子と負側電源接続端
子との間の電圧を変化せしめるとこの変化に応じ
て反転入力端子と非反転入力端子間に流れるリー
ク電流が略直線的に変化し、反転又は非反転入力
端子と負側電源接続端子間の電圧を低くすること
によりリーク電流を小ならしめ得ること周知の通
りで、第１図はこの現象を利用してリーク電流を
小ならしめた電流電圧変換回路の一例を示す結線
図である。
同図においてOP１及びOP２は入力部にＰ−
MOSトランジスタを用いた演算増幅器、Ｔ１及
びＴ２は電流入力端子、Ｒ１，Ｒ２及びＲ３は入
力抵抗、Ｒ４及びＲ５は帰還抵抗、Ｒ６及びＲ７
は分圧抵抗、Ｔ３及びＴ４は電圧出力端子であ
る。
MOSトランジスタを用いた演算増幅器、Ｔ１及
びＴ２は電流入力端子、Ｒ１，Ｒ２及びＲ３は入
力抵抗、Ｒ４及びＲ５は帰還抵抗、Ｒ６及びＲ７
は分圧抵抗、Ｔ３及びＴ４は電圧出力端子であ
る。
この回路においては演算増幅器OP１の反転入
力端子と負側電源接続端子を同電位に保つことに
より入力回路におけるリーク電流を極めて小なら
しめると共に入力抵抗Ｒ３を介して加えられる負
バイアス電圧及び分圧抵抗Ｒ３及びＲ７の分電圧
を適当にして負帰還量を適当ならしめることによ
り入力電流に比例した出力電圧を取出し得るが、
この回路を電圧入力回路として用いる場合は入力
抵抗Ｒ１の抵抗値以上に入力インピーダンスを高
くすることが出来ない。
力端子と負側電源接続端子を同電位に保つことに
より入力回路におけるリーク電流を極めて小なら
しめると共に入力抵抗Ｒ３を介して加えられる負
バイアス電圧及び分圧抵抗Ｒ３及びＲ７の分電圧
を適当にして負帰還量を適当ならしめることによ
り入力電流に比例した出力電圧を取出し得るが、
この回路を電圧入力回路として用いる場合は入力
抵抗Ｒ１の抵抗値以上に入力インピーダンスを高
くすることが出来ない。
その理由を説明すると、第６図は、第１図にお
ける演算増幅器OP２の回路部分のみを示す図
で、符号は第１図と同様である。
ける演算増幅器OP２の回路部分のみを示す図
で、符号は第１図と同様である。
第６図に示した回路は、通常の反転増幅回路
で、入力抵抗Ｒ２及びＲ３、帰還抵抗Ｒ４を流れ
る電流を、それぞれi2、i3及びi4とすると、 i4＝i2−i3 ……（１） ここで入力電流i2が０ないし2i3の範囲、即ち、
正極性のみの範囲内で変化すると、電流i4は−i3
ないし＋i3の範囲、即ち、正負両極性に亙る範囲
において変右する。
で、入力抵抗Ｒ２及びＲ３、帰還抵抗Ｒ４を流れ
る電流を、それぞれi2、i3及びi4とすると、 i4＝i2−i3 ……（１） ここで入力電流i2が０ないし2i3の範囲、即ち、
正極性のみの範囲内で変化すると、電流i4は−i3
ないし＋i3の範囲、即ち、正負両極性に亙る範囲
において変右する。
演算増幅器OP２の出力電圧E0は、
E0＝−i4・R4 ……（２）
（但し、R4は帰還抵抗R4の抵抗値）
であるから、入力電流i2が０ないし2i3の正極性範
囲内で変化すると、出力電圧E0は、＋i3・R4ない
し−i3・R4の正負両極性に亙る範囲において変化
する。
囲内で変化すると、出力電圧E0は、＋i3・R4ない
し−i3・R4の正負両極性に亙る範囲において変化
する。
即ち、入力抵抗Ｒ２に正の範囲の信号電圧を加
えることによつて、演算増幅器OP２から正負両
極性の出力電圧を取り出すことが出来る。
えることによつて、演算増幅器OP２から正負両
極性の出力電圧を取り出すことが出来る。
第６図に示した回路の前段にオープン・ルー
プ・ゲインがＡなる演算増幅器OP１を接続する
と、第１図に示した回路となり、演算増幅器OP
１のオープン・ループ・ゲインＡと演算増幅器
OP２より成る反転増幅回路のゲイン−Ｒ４／Ｒ２との積 −Ｒ４／Ｒ２Ａの符号を反転したＲ４／Ｒ２Ａなるオー
プン・ル ープ・ゲインを有し、第７図に示した回路と等価
となる。
プ・ゲインがＡなる演算増幅器OP１を接続する
と、第１図に示した回路となり、演算増幅器OP
１のオープン・ループ・ゲインＡと演算増幅器
OP２より成る反転増幅回路のゲイン−Ｒ４／Ｒ２との積 −Ｒ４／Ｒ２Ａの符号を反転したＲ４／Ｒ２Ａなるオー
プン・ル ープ・ゲインを有し、第７図に示した回路と等価
となる。
即ち、第１図における演算増幅器OP１の入力
極性とは逆に、入力抵抗Ｒ１を介して反転入力端
子に入力が加えられると共に、正負両極性の出力
の取り出し得る演算増幅器OP３より成る回路と
等価となる。
極性とは逆に、入力抵抗Ｒ１を介して反転入力端
子に入力が加えられると共に、正負両極性の出力
の取り出し得る演算増幅器OP３より成る回路と
等価となる。
第７図に示した回路の入力インピーダンスは入
力抵抗Ｒ１の抵抗値そのものであるから、この回
路の入力インピーダンを入力低抗Ｒ１の抵抗値よ
りも高くすることは不可能で、したがつて、第７
図示の回路と等価である第１図の回路の入力イン
ピーダンも亦入力抵抗Ｒ１の抵抗値よりも高くす
ることは出来ないこととなる。尚、第７図におけ
る他の符号は、第１図と同様である。
力抵抗Ｒ１の抵抗値そのものであるから、この回
路の入力インピーダンを入力低抗Ｒ１の抵抗値よ
りも高くすることは不可能で、したがつて、第７
図示の回路と等価である第１図の回路の入力イン
ピーダンも亦入力抵抗Ｒ１の抵抗値よりも高くす
ることは出来ないこととなる。尚、第７図におけ
る他の符号は、第１図と同様である。
本考案は、簡潔な回路構成で入力インピーダン
スが極めて高く、入力回路におけるリーク電流の
極めて小なる増幅回路を実現することを目的とす
る。
スが極めて高く、入力回路におけるリーク電流の
極めて小なる増幅回路を実現することを目的とす
る。
第２図は、本考案の一実施例を示す結線図で、
OP１及びOP２は入力部にＰ−MOSトランジス
タを用いた演算増幅器、Ｔ１及びＴ２は入力端
子、Ｒ８及びＲ９は入力抵抗、Ｒ１０は帰還抵
抗、Ｒ１１及びＲ１２は分圧抵抗、Ｔ３及びＴ４
は出力端子である。
OP１及びOP２は入力部にＰ−MOSトランジス
タを用いた演算増幅器、Ｔ１及びＴ２は入力端
子、Ｒ８及びＲ９は入力抵抗、Ｒ１０は帰還抵
抗、Ｒ１１及びＲ１２は分圧抵抗、Ｔ３及びＴ４
は出力端子である。
この回路においても演算増幅器OP１の反転入
力端子と負側電源接続端子を共に共通端子に接続
して零電位に保つてあるので入力回路におけるリ
ーク電流を極めて小ならしめることが出来、又、
入力抵抗Ｒ９を介して加えられる負バイアス電圧
を適当ならしめると共に分圧抵抗Ｒ１２の分電圧
を演算増幅器OP１の入力側に負帰還せしめてOP
１の出力極性を常に正ならしめることにより端子
Ｔ１及びＴ２に加えられた入力電圧に比例する出
力電圧を端子Ｔ３及びＴ４から取出すことが出
来、更に分圧抵抗Ｒ１２の分電圧を入力電圧源を
介して負帰還せしめるように構成してあるので入
力インピーダンスを極めて高くすることが出来
る。
力端子と負側電源接続端子を共に共通端子に接続
して零電位に保つてあるので入力回路におけるリ
ーク電流を極めて小ならしめることが出来、又、
入力抵抗Ｒ９を介して加えられる負バイアス電圧
を適当ならしめると共に分圧抵抗Ｒ１２の分電圧
を演算増幅器OP１の入力側に負帰還せしめてOP
１の出力極性を常に正ならしめることにより端子
Ｔ１及びＴ２に加えられた入力電圧に比例する出
力電圧を端子Ｔ３及びＴ４から取出すことが出
来、更に分圧抵抗Ｒ１２の分電圧を入力電圧源を
介して負帰還せしめるように構成してあるので入
力インピーダンスを極めて高くすることが出来
る。
今、演算増幅器OP１及びOP２の各オープン・
ループ・ゲインをA1及びA2、入力抵抗Ｒ９を介
して加えられるバイアス電圧をＶとし、入力端子
Ｔ１及びＴ２に加えられる入力電圧がEiの場
合、演算増幅器OP１の入力電圧がE1、出力端子
Ｔ３及びＴ４の出力電圧がEoであるとすると共
に、抵抗Ｒ８ないしＲ１２の各抵抗値をR8乃至
R12を以て表わすと、 E0＝（E1−Ei）〔１−Ｒ１１／Ｒ１２〕 ……（３） （４）式は更に、 （３）式及び（５）式より、 演算増幅器OP１の入力インピーダンスをZoiと
すると、第２図に示した回路の入力インピーダン
スＺは、 （６）式を（７）式に代入すると、 A1及びA2は演算増幅器OP１及びOP２の各オ
ープン・ループ・ゲインであるから、（７）式に
A1≫１及びA2≫１なる条件を入れて整理する
と、 Ｚ≒〔１＋Ｒ１０／Ｒ８（Ｒ１２／Ｒ１１＋Ｒ１２）A1
〕Zoi……（９） 演算増幅器OP１は入力部にＰ−MOSトランジ
スタを用いた演算増幅器で、その入力インピーダ
ンスZoiは極めて高く、演算増幅器OP１のオープ
ン・ループ・ゲインA1も亦極めて大であるか
ら、（９）式における入力インピーダンスＺはZoi
より遥かに高いものとなる。
ループ・ゲインをA1及びA2、入力抵抗Ｒ９を介
して加えられるバイアス電圧をＶとし、入力端子
Ｔ１及びＴ２に加えられる入力電圧がEiの場
合、演算増幅器OP１の入力電圧がE1、出力端子
Ｔ３及びＴ４の出力電圧がEoであるとすると共
に、抵抗Ｒ８ないしＲ１２の各抵抗値をR8乃至
R12を以て表わすと、 E0＝（E1−Ei）〔１−Ｒ１１／Ｒ１２〕 ……（３） （４）式は更に、 （３）式及び（５）式より、 演算増幅器OP１の入力インピーダンスをZoiと
すると、第２図に示した回路の入力インピーダン
スＺは、 （６）式を（７）式に代入すると、 A1及びA2は演算増幅器OP１及びOP２の各オ
ープン・ループ・ゲインであるから、（７）式に
A1≫１及びA2≫１なる条件を入れて整理する
と、 Ｚ≒〔１＋Ｒ１０／Ｒ８（Ｒ１２／Ｒ１１＋Ｒ１２）A1
〕Zoi……（９） 演算増幅器OP１は入力部にＰ−MOSトランジ
スタを用いた演算増幅器で、その入力インピーダ
ンスZoiは極めて高く、演算増幅器OP１のオープ
ン・ループ・ゲインA1も亦極めて大であるか
ら、（９）式における入力インピーダンスＺはZoi
より遥かに高いものとなる。
尚、演算増幅器OP１の非反転入力端子と負側
電源接続端子を共に共通端子に接続して零電位に
保ち、OP１の反転入力端子と分圧抵抗Ｒ１１及
びＲ１２の接続点の間に入力電圧を加えると共に
演算増幅器OP２を非反転形加算回路となるよう
に構成しても本考案を実施することが出来る。
電源接続端子を共に共通端子に接続して零電位に
保ち、OP１の反転入力端子と分圧抵抗Ｒ１１及
びＲ１２の接続点の間に入力電圧を加えると共に
演算増幅器OP２を非反転形加算回路となるよう
に構成しても本考案を実施することが出来る。
前実施例においては、演算増幅器OP１の出力
電圧及び入力抵抗Ｒ９を介して加えられる負バイ
アス電圧を演算増幅器OP２によつて合成するよ
うに構成してあるが、第３図示のように分圧抵抗
Ｒ１３ないしＲ１６より成る抵抗回路によつて演
算増幅器OP１の出力電圧及び抵抗Ｒ１４を介し
て加えられる負バイアス電圧の合成並にこの合成
電圧の分圧を行わしめ、抵抗Ｒ１６の分電圧を入
力電圧源を介して負帰還せしめるように構成して
も前実施例同様、高入力インピーダンスでリーク
電流の極めて小なる増幅回路を実現することが出
来る。
電圧及び入力抵抗Ｒ９を介して加えられる負バイ
アス電圧を演算増幅器OP２によつて合成するよ
うに構成してあるが、第３図示のように分圧抵抗
Ｒ１３ないしＲ１６より成る抵抗回路によつて演
算増幅器OP１の出力電圧及び抵抗Ｒ１４を介し
て加えられる負バイアス電圧の合成並にこの合成
電圧の分圧を行わしめ、抵抗Ｒ１６の分電圧を入
力電圧源を介して負帰還せしめるように構成して
も前実施例同様、高入力インピーダンスでリーク
電流の極めて小なる増幅回路を実現することが出
来る。
又、第４図に示すように、演算増幅器OP１の
出力電圧と入力抵抗Ｒ１７を介して加えられる負
バイアス電圧の合成電圧をトランジスタ（又は電
界効果トランジスタ）TRのベースに加え、その
増幅出力を分圧抵抗Ｒ１５及びＲ１６に加え、抵
抗Ｒ１６の分電圧を入力電圧源を介して演算増幅
器OP１の入力側に負帰還せしめるように構成す
ることにより出力端子Ｔ３及びＴ４に接続される
負荷に比較的大電流を供給せしめ得る。
出力電圧と入力抵抗Ｒ１７を介して加えられる負
バイアス電圧の合成電圧をトランジスタ（又は電
界効果トランジスタ）TRのベースに加え、その
増幅出力を分圧抵抗Ｒ１５及びＲ１６に加え、抵
抗Ｒ１６の分電圧を入力電圧源を介して演算増幅
器OP１の入力側に負帰還せしめるように構成す
ることにより出力端子Ｔ３及びＴ４に接続される
負荷に比較的大電流を供給せしめ得る。
第３図及び第４図に示した実施例においては、
電源電圧に対して出力電圧を十分大ならしめるこ
とが不可能であるが、第５図示のように構成する
ことによつて出力電圧及び出力電流を共に大なら
しめることが出来る。
電源電圧に対して出力電圧を十分大ならしめるこ
とが不可能であるが、第５図示のように構成する
ことによつて出力電圧及び出力電流を共に大なら
しめることが出来る。
第５図においてトランジスタ（又は電界効果ト
ランジスタ）TRのエミツタを零電位に対して正
に保つと共にTRの増幅出力を分圧抵抗Ｒ１９及
びＲ２０に加え、Ｒ２０の分電圧を負帰還せしめ
て演算増幅器OP１の出力を常に正ならしめるこ
とにより入力電圧に比例した出力を取出すことが
出来、コレクタ抵抗Ｒ１８の抵抗値を小ならしめ
ることにより出力電圧及び出力電流を共に大なら
しめ得る。
ランジスタ）TRのエミツタを零電位に対して正
に保つと共にTRの増幅出力を分圧抵抗Ｒ１９及
びＲ２０に加え、Ｒ２０の分電圧を負帰還せしめ
て演算増幅器OP１の出力を常に正ならしめるこ
とにより入力電圧に比例した出力を取出すことが
出来、コレクタ抵抗Ｒ１８の抵抗値を小ならしめ
ることにより出力電圧及び出力電流を共に大なら
しめ得る。
尚、トランジスタTR回路をいわゆるダーリン
トン回路を以て構成することにより出力インピー
ダンスを低下せしめることが出来る。
トン回路を以て構成することにより出力インピー
ダンスを低下せしめることが出来る。
第１図は、従来の増幅回路を示す図、第２図な
いし第５図は、本考案の一実施例を示す図、第６
図は、従来の回路における入力インピーダンス特
性を説明するための図、第７図は、本案回路にお
ける入力インピーダンス特性を説明するための図
で、OP１及びOP２：演算増幅器、Ｒ１ないしＲ
３、Ｒ８、Ｒ９及びＲ１７：入力抵抗、Ｒ４、Ｒ
５及びＲ１０：帰還抵抗、Ｒ６、Ｒ７、Ｒ１１な
いしＲ１６、Ｒ１９及びＲ２０：分圧抵抗、Ｒ１
８：コレクタ抵抗、Ｔ１及びＴ２：入力端子、Ｔ
３及びＴ４：出力端子である。
いし第５図は、本考案の一実施例を示す図、第６
図は、従来の回路における入力インピーダンス特
性を説明するための図、第７図は、本案回路にお
ける入力インピーダンス特性を説明するための図
で、OP１及びOP２：演算増幅器、Ｒ１ないしＲ
３、Ｒ８、Ｒ９及びＲ１７：入力抵抗、Ｒ４、Ｒ
５及びＲ１０：帰還抵抗、Ｒ６、Ｒ７、Ｒ１１な
いしＲ１６、Ｒ１９及びＲ２０：分圧抵抗、Ｒ１
８：コレクタ抵抗、Ｔ１及びＴ２：入力端子、Ｔ
３及びＴ４：出力端子である。
Claims (1)
- 入力部にＰチヤンネル型金属一酸化膜半導体ト
ランジスタを用い、反転又は非反転入力端子を負
側電源接続端子と共に共通端子に接続して成る演
算増幅器と、この演算増幅器の出力電圧と負バイ
アス電圧を合成して前記演算増幅器の入力信号電
圧と逆相の電圧を生ぜしめる合成回路と、この合
成回路の出力電圧を分圧する分圧回路と、前記演
算増幅器の入力端子の中、負側電源接続端子に接
続されない入力端子と前記分圧回路の分圧点とに
接続された信号電圧入力端子とを以て構成したこ
とを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13312478U JPS6145624Y2 (ja) | 1978-09-28 | 1978-09-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13312478U JPS6145624Y2 (ja) | 1978-09-28 | 1978-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5551076U JPS5551076U (ja) | 1980-04-03 |
| JPS6145624Y2 true JPS6145624Y2 (ja) | 1986-12-22 |
Family
ID=29101297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13312478U Expired JPS6145624Y2 (ja) | 1978-09-28 | 1978-09-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6145624Y2 (ja) |
-
1978
- 1978-09-28 JP JP13312478U patent/JPS6145624Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5551076U (ja) | 1980-04-03 |
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