JPS6142965B2 - - Google Patents
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- JPS6142965B2 JPS6142965B2 JP54121649A JP12164979A JPS6142965B2 JP S6142965 B2 JPS6142965 B2 JP S6142965B2 JP 54121649 A JP54121649 A JP 54121649A JP 12164979 A JP12164979 A JP 12164979A JP S6142965 B2 JPS6142965 B2 JP S6142965B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/26—Push-pull amplifiers; Phase-splitters therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3217—Modifications of amplifiers to reduce non-linear distortion in single ended push-pull amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は負帰還増幅回路に関し特にバイポーラ
トランジスタを用いたDCサーボ型の増幅回路に
関する。
トランジスタを用いたDCサーボ型の増幅回路に
関する。
DCサーボ型の増幅回路においては、出力端の
電位特に直流電位の変動を検出して例えば入力段
へ帰還してDCレベルないしは超低減における安
定度を向上せんとするものである。かゝるDCサ
ーボ機能を有する増幅回路はバイポーラトランジ
スタが用いられることが多く、そのベース・エミ
ツタ間の電流電圧特性が非直線性を示すために歪
の大きな増幅出力が得られることになり好ましく
ない。
電位特に直流電位の変動を検出して例えば入力段
へ帰還してDCレベルないしは超低減における安
定度を向上せんとするものである。かゝるDCサ
ーボ機能を有する増幅回路はバイポーラトランジ
スタが用いられることが多く、そのベース・エミ
ツタ間の電流電圧特性が非直線性を示すために歪
の大きな増幅出力が得られることになり好ましく
ない。
従つて、本発明の目的は、増幅素子の非直線歪
を除去すると共にDC及び超低域成分における安
定度を向上すべくDCサーボを極めて簡単な構成
で施しうる増幅回路を提供することである。
を除去すると共にDC及び超低域成分における安
定度を向上すべくDCサーボを極めて簡単な構成
で施しうる増幅回路を提供することである。
本発明の増幅回路はベースに１入力が印加され
た第１トランジスタによる出力をベース入力とし
第１トランジスタと逆導電型の第２トランジスタ
を設け、これら両トランジスタに一定比の電流を
供給することによつてこの第１又は第２トランジ
スタに流れる電流の変化に対応して出力を導出す
るようにすると共にこの出力の電位変動を検出し
てその変動に対応した電圧を好ましくは第２トラ
ンジスタのエミツタ側へ帰還するようにしたこと
を特徴とするものである。
た第１トランジスタによる出力をベース入力とし
第１トランジスタと逆導電型の第２トランジスタ
を設け、これら両トランジスタに一定比の電流を
供給することによつてこの第１又は第２トランジ
スタに流れる電流の変化に対応して出力を導出す
るようにすると共にこの出力の電位変動を検出し
てその変動に対応した電圧を好ましくは第２トラ
ンジスタのエミツタ側へ帰還するようにしたこと
を特徴とするものである。
本発明の他の増幅回路は、上記構成の増幅器の
他に更に、この増幅器の各トランジスタとコンプ
リメンタリな導電型を有する相補対称型の同一構
成の他の増幅器を設け、両増幅器の初段トランジ
スタのベースを同一入力信号にて駆動するように
し出力側にそれぞれ流れる電流に基づいて所定負
荷をプツシユプル駆動すると共に、このプツシユ
プル出力点の電位変動を検出してその変動に対応
した電圧を各増幅器のエミツタ側へ帰還するよう
にしたことを特徴とする。
他に更に、この増幅器の各トランジスタとコンプ
リメンタリな導電型を有する相補対称型の同一構
成の他の増幅器を設け、両増幅器の初段トランジ
スタのベースを同一入力信号にて駆動するように
し出力側にそれぞれ流れる電流に基づいて所定負
荷をプツシユプル駆動すると共に、このプツシユ
プル出力点の電位変動を検出してその変動に対応
した電圧を各増幅器のエミツタ側へ帰還するよう
にしたことを特徴とする。
以下、本発明を図面を用いて説明する。
第１図は本発明の原理を説明する回路図であ
り、エミツタフオロワ構成のPNPトランジスタ
Q1のエミツタ出力をベース入力とするPNPトラ
ンジスタQ2を有し、このトランジスタQ2のエミ
ツタはエミツタ抵抗R1A，R1Bを介して負電源−
B2へ接続される。入力トランジスタQ1のコレク
タは負電源−B1へ直結されている。そして両ト
ランジスタQ1，Q2へそれぞれ一定比の電流I1，I2
を供給すべく例えばカレントミラー回路１が設け
られている。
り、エミツタフオロワ構成のPNPトランジスタ
Q1のエミツタ出力をベース入力とするPNPトラ
ンジスタQ2を有し、このトランジスタQ2のエミ
ツタはエミツタ抵抗R1A，R1Bを介して負電源−
B2へ接続される。入力トランジスタQ1のコレク
タは負電源−B1へ直結されている。そして両ト
ランジスタQ1，Q2へそれぞれ一定比の電流I1，I2
を供給すべく例えばカレントミラー回路１が設け
られている。
このミラー回路は図のように互いにベースが共
通接続されたPNPトランジスタQ3，Q4と各エミ
ツタ抵抗R2，R3とよりなり、トランジスタQ4は
ダイオード接続されている。抵抗R2，R3の選定
によりトランジスタQ1，Q2の供給電流比I1／I2を
１／α（αは一定）なる所望の値に設定しうる。
そして本例においてはトランジスタQ4のエミツ
タ抵抗R2の両端電圧を増幅出力ＶOUTとしてい
る。そして、DCサーボ回路として、この出力端
のDC変動を検出すべくDC変動検出回路２が設け
られて、この変動分に対応したDC電圧がインバ
ータ３により極性反転されて抵抗R1Aを介してト
ランジスタQ2のエミツタ側へ帰還されている。
通接続されたPNPトランジスタQ3，Q4と各エミ
ツタ抵抗R2，R3とよりなり、トランジスタQ4は
ダイオード接続されている。抵抗R2，R3の選定
によりトランジスタQ1，Q2の供給電流比I1／I2を
１／α（αは一定）なる所望の値に設定しうる。
そして本例においてはトランジスタQ4のエミツ
タ抵抗R2の両端電圧を増幅出力ＶOUTとしてい
る。そして、DCサーボ回路として、この出力端
のDC変動を検出すべくDC変動検出回路２が設け
られて、この変動分に対応したDC電圧がインバ
ータ３により極性反転されて抵抗R1Aを介してト
ランジスタQ2のエミツタ側へ帰還されている。
こゝで、トランジスタQ1，Q2のベース・エミ
ツタ間電圧をＶBE1，ＶBE2とすると次式が成立す
る。尚、R1＝R1A＋R1Bとする。
ツタ間電圧をＶBE1，ＶBE2とすると次式が成立す
る。尚、R1＝R1A＋R1Bとする。
I2＝（ＶIN＋ＶBE1−ＶBE2＋B2）／R1 …(1)
こゝで、一般にトランジスタのコレクタ電流Ｉ
CとＶBEとの関係は次式で表わされる。
CとＶBEとの関係は次式で表わされる。
ＶBE＝ｋＴ／ｑln（ＩＣ／ＩＳ＋１）……………(2
) こゝにｑは電子電荷、ｋはボルツマン定数、Ｔは
絶対温度、ＩSはベース・エミツタ間逆方向飽和
電流である。よつて(1)式中の（ＶBE1−ＶBE2）は
(2)式より次式となる。
) こゝにｑは電子電荷、ｋはボルツマン定数、Ｔは
絶対温度、ＩSはベース・エミツタ間逆方向飽和
電流である。よつて(1)式中の（ＶBE1−ＶBE2）は
(2)式より次式となる。
ＶBE1−ＶBE2＝ｋ／ｑ｛T1ln（Ｉ１／ＩＳ１＋１）
− T2ln（αＩ１／ＩＳ２＋１）｝………(3) T1はQ1のベース・エミツタ接合部温度、T2は
Q2のベース・エミツタ接合部温度である。また
ＩSはトランジスタ固有の定数であるからＩS２＝
βＩS1とおくことができ（βは一定）、更にＩSは
極めて小であつてコレクタ電流を十分流しておけ
ばＩC／ＩS≫Ｉが成立するから次式が得られる。
− T2ln（αＩ１／ＩＳ２＋１）｝………(3) T1はQ1のベース・エミツタ接合部温度、T2は
Q2のベース・エミツタ接合部温度である。また
ＩSはトランジスタ固有の定数であるからＩS２＝
βＩS1とおくことができ（βは一定）、更にＩSは
極めて小であつてコレクタ電流を十分流しておけ
ばＩC／ＩS≫Ｉが成立するから次式が得られる。
ＶBE1−ＶBE2≒ｋ／ｑ｛T1ln（Ｉ１／ＩＳ１）−
T2ln（αＩ１／βＩＳ１）｝………(4)
(4)式においてトランジスタのジヤンクシヨン温度
を一定とすれば ＶBE1−ＶBE2＝ｋＴ／ｑln（β／α）…………(5) となり、この(5)式は一定となるからこれをγとお
けば(1)式は次のようになる。
を一定とすれば ＶBE1−ＶBE2＝ｋＴ／ｑln（β／α）…………(5) となり、この(5)式は一定となるからこれをγとお
けば(1)式は次のようになる。
I2＝（ＶIN1＋β２＋γ）／R1………………(6)
よつて出力ＶOUTは次式で示される。
ＶOUT＝I2R2＝Ｒ２／Ｒ１（ＶIN＋B2＋γ）………(
7) すなわち利得がR2／R1でかつＶBEに無関係とな
つて歪の低減が可能となることが判る。
7) すなわち利得がR2／R1でかつＶBEに無関係とな
つて歪の低減が可能となることが判る。
そして、出力のDC電位が何等かの原因にて変
動して増大すると、DC変動検出回路２がこれを
検出してそれに比例したDC電圧を発生し、イン
バータ３により極性反転してサーボ電圧としてト
ランジスタQ2のエミツタへ加えられる。よつて
当該エミツタ電位は減少するからトランジスタ
Q2に流れる電流は増大し抵抗R2の電圧降下はそ
れに伴つて大となり出力のDCレベルを降下せし
めもつてDCサーボが可能となる。DC変動検出回
路としては平滑回路等の低域フイルタを用いるも
ので、従つて、DC成分のみならず超低域成分の
レベル変動も検出されるから、これら成分域にお
いて負帰還がかゝつて安定性の向上が図れる。そ
してトランジスタQ2のエミツタ電位すなわち電
源ラインをDCサーボにより変化せしめるもので
あるから、信号ラインとは無関係となつて信号系
への影響がなく、より安定なDCサーボが得ら
れ、また極めて簡単な構成にて所期の目的が達せ
られることが判る。
動して増大すると、DC変動検出回路２がこれを
検出してそれに比例したDC電圧を発生し、イン
バータ３により極性反転してサーボ電圧としてト
ランジスタQ2のエミツタへ加えられる。よつて
当該エミツタ電位は減少するからトランジスタ
Q2に流れる電流は増大し抵抗R2の電圧降下はそ
れに伴つて大となり出力のDCレベルを降下せし
めもつてDCサーボが可能となる。DC変動検出回
路としては平滑回路等の低域フイルタを用いるも
ので、従つて、DC成分のみならず超低域成分の
レベル変動も検出されるから、これら成分域にお
いて負帰還がかゝつて安定性の向上が図れる。そ
してトランジスタQ2のエミツタ電位すなわち電
源ラインをDCサーボにより変化せしめるもので
あるから、信号ラインとは無関係となつて信号系
への影響がなく、より安定なDCサーボが得ら
れ、また極めて簡単な構成にて所期の目的が達せ
られることが判る。
出力の取り出し方法としては、第１図の例に限
らずトランジスタQ2のコレクタと電流供給手段
１との間に抵抗を挿入してこの抵抗の両端電圧を
出力として用いることもでき、又トランジスタ
Q1とQ2に流れる電流比は一定であるから同様の
手段によりQ1に流れる電流の変化を取り出すよ
うにしてもよい。
らずトランジスタQ2のコレクタと電流供給手段
１との間に抵抗を挿入してこの抵抗の両端電圧を
出力として用いることもでき、又トランジスタ
Q1とQ2に流れる電流比は一定であるから同様の
手段によりQ1に流れる電流の変化を取り出すよ
うにしてもよい。
第２図は第１図に示した原理的回路図を用いて
プツシユプル増幅回路として動作させた場合の回
路図を示している。すなわち互いにコンプリメン
タリな増幅回路４及び５を設けたもので、増幅器
４のカレントミラー回路３のトランジスタQ4の
ベースに共通接続されたベースを有するPNPトラ
ンジスタQ9を設け、このトランジスタのエミツ
タは抵抗R7を介して正電源へ接続され、そのコ
レクタは基準バイアス発生源E1と抵抗R9を介し
て接地される。
プツシユプル増幅回路として動作させた場合の回
路図を示している。すなわち互いにコンプリメン
タリな増幅回路４及び５を設けたもので、増幅器
４のカレントミラー回路３のトランジスタQ4の
ベースに共通接続されたベースを有するPNPトラ
ンジスタQ9を設け、このトランジスタのエミツ
タは抵抗R7を介して正電源へ接続され、そのコ
レクタは基準バイアス発生源E1と抵抗R9を介し
て接地される。
他方の増幅器５のカレントミラー回路６のトラ
ンジスタQ8のベースに共通接続されたベースを
有するNPNトランジスタQ10を設け、このトラン
ジスタのエミツタは抵抗R8を介して負電源へ接
続され、そのコレクタは基準バイアス発生源E2
と抵抗R9を介して接地される。そして、これら
トランジスタQ9及びQ10のコレクタ出力を出力プ
ツシユブル駆動トランジスタQ11及びQ12のベー
ス駆動信号とする。NPNトランジスタQ11とPNP
トランジスタQ12のエミツタは互いにエミツタ抵
抗R10，R11を介して出力点において共通接続され
て所定負荷をプツシユプル駆動するものである。
そしてこのプツシユプル出力点のDC変動を検出
すべくDC変動検出回路２が設けられてこの変動
に比例した同極性の電圧がトランジスタQ2，Q6
のエミツタ側へ帰還される。この場合、両トラン
ジスタのエミツタ抵抗R1.R4には電源＋B1，−B1
の分圧回路を構成する分圧回路を構成する分圧抵
抗R12〜R15の分圧点からの分圧出力が印加される
が、DCサーボ電圧はこの分圧回路の中点Ａへ印
加されている。
ンジスタQ8のベースに共通接続されたベースを
有するNPNトランジスタQ10を設け、このトラン
ジスタのエミツタは抵抗R8を介して負電源へ接
続され、そのコレクタは基準バイアス発生源E2
と抵抗R9を介して接地される。そして、これら
トランジスタQ9及びQ10のコレクタ出力を出力プ
ツシユブル駆動トランジスタQ11及びQ12のベー
ス駆動信号とする。NPNトランジスタQ11とPNP
トランジスタQ12のエミツタは互いにエミツタ抵
抗R10，R11を介して出力点において共通接続され
て所定負荷をプツシユプル駆動するものである。
そしてこのプツシユプル出力点のDC変動を検出
すべくDC変動検出回路２が設けられてこの変動
に比例した同極性の電圧がトランジスタQ2，Q6
のエミツタ側へ帰還される。この場合、両トラン
ジスタのエミツタ抵抗R1.R4には電源＋B1，−B1
の分圧回路を構成する分圧回路を構成する分圧抵
抗R12〜R15の分圧点からの分圧出力が印加される
が、DCサーボ電圧はこの分圧回路の中点Ａへ印
加されている。
こゝで、トランジスタQ9とQ4とに流れる電流
の比を一定の１／αに定めると、本例においても
(1)式が成立し更にカレントミラー回路１の共通ベ
ースラインの電圧ＶBは次式となる。
の比を一定の１／αに定めると、本例においても
(1)式が成立し更にカレントミラー回路１の共通ベ
ースラインの電圧ＶBは次式となる。
ＶB＝＋B1−ＶBE4−I2R2…………(8)
(1)式を用いて(8)式を整理すると次式が得られ
る。
る。
ＶB＝＋B1−ＶBE4−Ｒ２／Ｒ１（ＶIN＋ＶBE1−ＶB
E2 ＋B2）……………(9) 更にトランジスタQ9から抵抗R9への供給電流I3は
次式で示される。
E2 ＋B2）……………(9) 更にトランジスタQ9から抵抗R9への供給電流I3は
次式で示される。
I3＝（＋B1−ＶBE9−ＶB）／R7……(10)
よつてトランジスタQ11のベース電圧V1は次式と
なる。
なる。
V1＝I3・R9＋E1＝Ｒ９／Ｒ７・（＋B1−ＶBE9−ＶB
） ＋E1…………………………(11) これに(9)式を代入すると次式となる。
） ＋E1…………………………(11) これに(9)式を代入すると次式となる。
V1＝Ｒ９／Ｒ７｛ＶBE4−ＶBE9＋Ｒ２／Ｒ１（ＶIN
＋ＶBE1 −ＶBE2＋B2）｝E1………(12) (12)式において（ＶBE1−ＶBE2）は(5)式より一定γ
であり、また（ＶBE4−ＶBE9）は同じく次式で示
される。
＋ＶBE1 −ＶBE2＋B2）｝E1………(12) (12)式において（ＶBE1−ＶBE2）は(5)式より一定γ
であり、また（ＶBE4−ＶBE9）は同じく次式で示
される。
ＶBE4−ＶBE9≒ｋＴ／ｑln（β′／α′）………(1
3) こゝにβ′はトランジスタQ9とQ4のＩS比であ
る。この式も一定値であるからこれをγ′とすれ
ば(12)式は次式となる。
3) こゝにβ′はトランジスタQ9とQ4のＩS比であ
る。この式も一定値であるからこれをγ′とすれ
ば(12)式は次式となる。
V1＝Ｒ９／Ｒ７｛γ′＋Ｒ２／Ｒ１（ＶIN＋γ＋B2
）｝＋E1 ………………(14) また第２の増幅器２のトランジスタQ12のベー
ス電圧V2についても同様に下式が成立する。
）｝＋E1 ………………(14) また第２の増幅器２のトランジスタQ12のベー
ス電圧V2についても同様に下式が成立する。
V2＝Ｒ９／Ｒ８｛γ′＋Ｒ５／Ｒ４（ＶIN＋γ＋B2
）｝＋E2 ………………(15) こゝでバイアス電圧E1とE2をそれぞれトラン
ジスタQ11のＶBE11と抵抗R10の電圧との和及びト
ランジスタQ12おＶBE12と抵抗R11の電圧との和に
等しく選定することによつて、(14)，(15)式のE1
及びE2がそれぞれ消去されてプツシユプル出力
電圧ＶOUTが得られることになる。この出力電圧
ＶOUTも増幅トランジスタのＶBEに関係せず歪が
低減される。
）｝＋E2 ………………(15) こゝでバイアス電圧E1とE2をそれぞれトラン
ジスタQ11のＶBE11と抵抗R10の電圧との和及びト
ランジスタQ12おＶBE12と抵抗R11の電圧との和に
等しく選定することによつて、(14)，(15)式のE1
及びE2がそれぞれ消去されてプツシユプル出力
電圧ＶOUTが得られることになる。この出力電圧
ＶOUTも増幅トランジスタのＶBEに関係せず歪が
低減される。
こゝで、R1＝R4，R2＝R5，R7＝R8とすれば回
路の利得は(14)，(15)式から明らかに単一構成の
２倍となることが判る。そして出力電圧ＶOUTの
オフセツト電圧も零ベルトとすることができる。
路の利得は(14)，(15)式から明らかに単一構成の
２倍となることが判る。そして出力電圧ＶOUTの
オフセツト電圧も零ベルトとすることができる。
そして、出力端のDC電位が増大するとDC変動
検出回路２によりそれに比例した正レベル電圧が
サーボ電圧として各トランジスタQ2，Q6のエミ
ツタ側へ印加されるから、両トランジスタの電流
が共に増大しよつてトランジスタQ9，Q10の電流
もそれに応じて増加する。従つて出力トランジス
タQ11，Q12のベース電位がそれぞれ下降して出
力ＶOUTのDC電位を低下せしめることになる。
検出回路２によりそれに比例した正レベル電圧が
サーボ電圧として各トランジスタQ2，Q6のエミ
ツタ側へ印加されるから、両トランジスタの電流
が共に増大しよつてトランジスタQ9，Q10の電流
もそれに応じて増加する。従つて出力トランジス
タQ11，Q12のベース電位がそれぞれ下降して出
力ＶOUTのDC電位を低下せしめることになる。
本例においてはプツシユプル構成であるから周
知のように偶数次高調波歪が削減されるからより
一層の歪の改善が可能となる。すなわち、第１図
の単体増幅器ではその出力はＶBEに無関係ではあ
るが実際にはトランジスタの特性上のバラツキや
ベース電流の相異等により未だ完全な歪の抑圧は
図れないが、プツシユブル構成によつて完全な歪
の低減ができる。更にトランジスタQ2，Q6のエ
ミツタバイアス電源をDCサーボにより制御する
方式であるから、簡単な構成でかつ信号に悪影響
を及ぼすことなく超低域における安定度の改善が
得られる。
知のように偶数次高調波歪が削減されるからより
一層の歪の改善が可能となる。すなわち、第１図
の単体増幅器ではその出力はＶBEに無関係ではあ
るが実際にはトランジスタの特性上のバラツキや
ベース電流の相異等により未だ完全な歪の抑圧は
図れないが、プツシユブル構成によつて完全な歪
の低減ができる。更にトランジスタQ2，Q6のエ
ミツタバイアス電源をDCサーボにより制御する
方式であるから、簡単な構成でかつ信号に悪影響
を及ぼすことなく超低域における安定度の改善が
得られる。
本発明によれば歪の少ないDCサーボ方式の増
幅回路が得られ、特にプツシユプル回路とするこ
とによつて歪の完全な抑圧が図れる。
幅回路が得られ、特にプツシユプル回路とするこ
とによつて歪の完全な抑圧が図れる。
第１図は本発明の原理を示す回路図、第２図は
第１図の回路を用いてプツシユプル増幅回路を構
成した例を示す回路図である。 主要部分の符号の説明 １，６……カレントミラー回路、２……DC変
動検出回路、４，５……増幅器。
第１図の回路を用いてプツシユプル増幅回路を構
成した例を示す回路図である。 主要部分の符号の説明 １，６……カレントミラー回路、２……DC変
動検出回路、４，５……増幅器。
Claims (1)
- 【特許請求の範囲】 １ ベースに入力信号が印加されたエミツタフオ
ロワ構成の第１トランジスタと、この第１のトラ
ンジスタのエミツタフオロワ出力をベース入力と
しかつ前記第１トランジスタと逆導電型の第２ト
ランジスタと、前記第１及び第２トランジスタの
コレクタ・エミツタ間に一定比の電流を供給する
電流供給手段と、前記第２トランジスタのエミツ
タと所定電位間に接続された抵抗素子と、前記第
１又は第２トランジスタのコレクタ・エミツタ間
に流れる電流の変化に対応した出力を導出する出
力導出手段と、前記出力導出手段の出力中の直線
成分を含む所定周波数以下の低域成分の変動を検
出してその変動に対応した電圧を前記所定電位点
へ帰還する帰還手段とを含む増幅回路。 ２ ベースに入力信号が印加されたエミツタフオ
ロワ構成の第１トランジスタとこの第１のトラン
ジスタのエミツタフオロワ出力をベース入力とし
かつ前記第１トランジスタと逆導電型の第２トラ
ンジスタとこれら第１及び第２トランジスタのコ
レクタ・エミツタ間に一定比の電流を供給する第
１の電流供給手段と前記第２トランジスタのエミ
ツタと第１所定電位点間に接続された第１抵抗素
子とよりなる第１の増幅器と、ベースに前記入力
信号が印加され前記第１トランジスタと逆導電型
であるエミツタ・フオロワ構成の第３トランジス
タとこの第３トランジスタのエミツタフオロワ出
力をベース入力としかつ前記第３トランジスタと
逆導電型の第４トランジスタとこれら第３及び第
４トランジスタのコレクタ・エミツタ間に一定比
の電流を供給する第２の電流供給手段と前記第４
トランジスタのエミツタと第２所定電位点間に接
続された第２抵抗素子とよりなる第２の増幅器
と、前記第１又は第２及び第３又は第４トランジ
スタに流れる電流に基づいて所定負荷を駆動する
出力を導出するプツシユプル増幅器構成のプツシ
ユプル出力導出手段と、前記出力導出手段の出力
中の直流成分を含む所定周波数以下の低減成分の
変動を検出してその変動に対応した電圧を前記第
１及び第２所定電位点へ帰還する帰還手段とを含
むプツシユプル増幅回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12164679A JPS5646311A (en) | 1979-09-21 | 1979-09-21 | Push-pull type amplifying circuit |
| JP12164979A JPS5646310A (en) | 1979-09-21 | 1979-09-21 | Amplifying circuit |
| GB8030382A GB2063604B (en) | 1979-09-21 | 1980-09-19 | Amplifier circuit |
| US06/188,792 US4433305A (en) | 1979-09-21 | 1980-09-19 | Amplifier circuit |
| DE3035471A DE3035471C2 (de) | 1979-09-21 | 1980-09-19 | Transistor-Verstärkerschaltung |
| US06/523,258 US4540951A (en) | 1979-09-21 | 1983-10-27 | Amplifier circuit |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12164679A JPS5646311A (en) | 1979-09-21 | 1979-09-21 | Push-pull type amplifying circuit |
| JP12164979A JPS5646310A (en) | 1979-09-21 | 1979-09-21 | Amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5646310A JPS5646310A (en) | 1981-04-27 |
| JPS6142965B2 true JPS6142965B2 (ja) | 1986-09-25 |
Family
ID=26458946
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12164979A Granted JPS5646310A (en) | 1979-09-21 | 1979-09-21 | Amplifying circuit |
| JP12164679A Granted JPS5646311A (en) | 1979-09-21 | 1979-09-21 | Push-pull type amplifying circuit |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12164679A Granted JPS5646311A (en) | 1979-09-21 | 1979-09-21 | Push-pull type amplifying circuit |
Country Status (4)
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|---|---|
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| JP (2) | JPS5646310A (ja) |
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1979
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-
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- 1980-09-19 US US06/188,792 patent/US4433305A/en not_active Expired - Lifetime
-
1983
- 1983-10-27 US US06/523,258 patent/US4540951A/en not_active Expired - Fee Related
Also Published As
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