JP2550830Y2 - 演算増幅回路 - Google Patents
演算増幅回路Info
- Publication number
- JP2550830Y2 JP2550830Y2 JP2301791U JP2301791U JP2550830Y2 JP 2550830 Y2 JP2550830 Y2 JP 2550830Y2 JP 2301791 U JP2301791 U JP 2301791U JP 2301791 U JP2301791 U JP 2301791U JP 2550830 Y2 JP2550830 Y2 JP 2550830Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- amplifier
- emitter
- output
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、演算増幅回路に関し、
詳しくはＮＰＮトランジスタから構成された演算増幅回
路の動作点の温度による変動の改善に関するものであ
る。
詳しくはＮＰＮトランジスタから構成された演算増幅回
路の動作点の温度による変動の改善に関するものであ
る。
【０００２】
【従来の技術】図４に、従来のＮＰＮトランジスタから
構成される演算増幅回路を示す。図においてＱ３，Ｑ
４，Ｑa はＮＰＮトランジスタ、Ｒa Ｒb は抵抗であ
る。トランジスタＱ３とＱ４は同じ特性を持つものとす
る。Ｑ３とＱ４とＲa とＲb ３で増副作用を行い、Ｑa
は出力段のエミッタフォロアを構成する。Ｒa とＱ４の
コレクタとＱa のベースが接続している。またＱa のエ
ミッタはＲb を介し、Ｑ４のベースにフィードバックし
ている。この演算増幅回路の動作点の温度ドリフトは、
Ｑ３のＶbe（ベース−エミッタ間電圧）の温度による変
動が増幅されてアンプ出力値に加算されることにある。
ここで、このアンプの出力は、 Ｖout ＝Ｖin（Ａ／（１＋Ａβ） となる。Ａはこのアンプのオープンループゲイン、βは
アンプの帰還量である。 ここでは、ＮＰＮトランジス
タのみで構成しているため利得を定める抵抗Ｒa をＱ４
のエミッタに接続している。このためオープンループゲ
インＡが、抵抗Ｒa の部分をＰＮＰトランジスタを用い
て構成した演算増幅回路より小さくなる。（Ａ＝（Ｒa
の抵抗値）／（Ｑ４の相互コンダクタンス［Ｇm ］）で
あるため）よって、アンプの出力のドリフトが１／（１
＋Ａβ）倍されてもあまり小さくならず、アンプの出力
の基準電圧すなわち動作点が温度変化によって変動す
る。
構成される演算増幅回路を示す。図においてＱ３，Ｑ
４，Ｑa はＮＰＮトランジスタ、Ｒa Ｒb は抵抗であ
る。トランジスタＱ３とＱ４は同じ特性を持つものとす
る。Ｑ３とＱ４とＲa とＲb ３で増副作用を行い、Ｑa
は出力段のエミッタフォロアを構成する。Ｒa とＱ４の
コレクタとＱa のベースが接続している。またＱa のエ
ミッタはＲb を介し、Ｑ４のベースにフィードバックし
ている。この演算増幅回路の動作点の温度ドリフトは、
Ｑ３のＶbe（ベース−エミッタ間電圧）の温度による変
動が増幅されてアンプ出力値に加算されることにある。
ここで、このアンプの出力は、 Ｖout ＝Ｖin（Ａ／（１＋Ａβ） となる。Ａはこのアンプのオープンループゲイン、βは
アンプの帰還量である。 ここでは、ＮＰＮトランジス
タのみで構成しているため利得を定める抵抗Ｒa をＱ４
のエミッタに接続している。このためオープンループゲ
インＡが、抵抗Ｒa の部分をＰＮＰトランジスタを用い
て構成した演算増幅回路より小さくなる。（Ａ＝（Ｒa
の抵抗値）／（Ｑ４の相互コンダクタンス［Ｇm ］）で
あるため）よって、アンプの出力のドリフトが１／（１
＋Ａβ）倍されてもあまり小さくならず、アンプの出力
の基準電圧すなわち動作点が温度変化によって変動す
る。
【０００３】
【考案が解決しようとする課題】本考案は上記の課題を
解決しようとしたものであり、温度によるオフセット電
圧のドリフトをなくした演算増幅回路を実現しようとす
るものである。
解決しようとしたものであり、温度によるオフセット電
圧のドリフトをなくした演算増幅回路を実現しようとす
るものである。
【０００４】
【課題を解決するための手段】本考案は、入力端子と、
出力端子と、エミッタを互いに接続し電流源を介して接
地し、片側のベース端子は接地し、もう片側のベース端
子は抵抗（Ｒ７）を介し接地した１対のトランジスタ
と、その抵抗（Ｒ７）が接続したトランジスタのコレク
タの出力を増幅するエミッタフォロアとを有するバイア
ス用アンプと、を介してエミッタ結合と、エミッタを互
いに接続し電流源を介して接地し、片側のベース端子は
入力端子に接続し、もう片側のベース端子は抵抗（Ｒ
２）を介し出力端子に接続した１対のトランジスタと、
その抵抗（Ｒ２）が接続したトランジスタのコレクタの
出力を増幅し、上記の出力端子が最終出力段のトランジ
スタのエミッタに接続したエミッタフォロアとを有する
信号用アンプと、上記バイアス用アンプ内のエミッタフ
ォロア内の最終出力段のトランジスタのエミッタからの
信号と、基準電圧とを入力し、両者の差を演算し、バイ
アス用アンプおよび信号用アンプの各々の電流源にフィ
ードバックする帰還回路とを設けたことを特徴とする演
算増幅回路である。
出力端子と、エミッタを互いに接続し電流源を介して接
地し、片側のベース端子は接地し、もう片側のベース端
子は抵抗（Ｒ７）を介し接地した１対のトランジスタ
と、その抵抗（Ｒ７）が接続したトランジスタのコレク
タの出力を増幅するエミッタフォロアとを有するバイア
ス用アンプと、を介してエミッタ結合と、エミッタを互
いに接続し電流源を介して接地し、片側のベース端子は
入力端子に接続し、もう片側のベース端子は抵抗（Ｒ
２）を介し出力端子に接続した１対のトランジスタと、
その抵抗（Ｒ２）が接続したトランジスタのコレクタの
出力を増幅し、上記の出力端子が最終出力段のトランジ
スタのエミッタに接続したエミッタフォロアとを有する
信号用アンプと、上記バイアス用アンプ内のエミッタフ
ォロア内の最終出力段のトランジスタのエミッタからの
信号と、基準電圧とを入力し、両者の差を演算し、バイ
アス用アンプおよび信号用アンプの各々の電流源にフィ
ードバックする帰還回路とを設けたことを特徴とする演
算増幅回路である。
【０００５】
【作用】信号用アンプと、同じＤＣ特性を持つバイアス
用演算増幅回路と、バイアス用演算増幅回路の出力をフ
ィードバック制御する帰還回路を用いて、バイアス用演
算増幅回路の出力を、信号用アンプ内の電流源となるト
ランジスタのベースに入力し、信号用アンプの出力のオ
フセット電圧が一定にする。
用演算増幅回路と、バイアス用演算増幅回路の出力をフ
ィードバック制御する帰還回路を用いて、バイアス用演
算増幅回路の出力を、信号用アンプ内の電流源となるト
ランジスタのベースに入力し、信号用アンプの出力のオ
フセット電圧が一定にする。
【０００６】
【実施例】図１は、本考案の演算増幅回路の構成図であ
る。
る。
【０００７】図において１はバイアス用ＯＰアンプ、２
は帰還回路、３は信号用アンプである。Ｑ３，Ｑ４，Ｑ
１０，Ｑ１１，Ｑa ，Ｑb ，はＮＰＮトランジスタで、
Ｑ３とＱ４、Ｑ１０とＱ１１はそれぞれ同じ特性であ
る。さらにバイアス用ＯＰアンプ１と信号用アンプ３の
ＤＣ特性は同じで、信号用アンプ３のゲインは１倍であ
る。Ｉ1 ，Ｉ3 は電流源で、帰還回路２により電流値を
制御される。Ｉ2 ，Ｉ4 は定電流源である。バイアス用
ＯＰアンプ１を構成するトランジスタＱ１０，Ｑ１１
は、互いにエミッタが共通に接続され、片方のトランジ
スタＱ１０のベースは接地され、もう片方のトランジス
タＱ１１のベースは抵抗Ｒ７を介して接地されている。
トランジスタＱb はそのベースがトランジスタＱ１１の
コレクタに接続されたエミッタフォロアである。さらに
エミッタ結合しているトランジスタＱ１０，Ｑ１１のエ
ミッタは、電流源Ｉ1 を介し接地している。演算増幅用
ＯＰアンプ３を構成するトランジスタＱ３，Ｑ４は、互
いにエミッタが共通に接続され、片方のトランジスタＱ
３のベースは入力端子に接続され、もう片方のトランジ
スタＱ４のベースは抵抗Ｒ２を介して出力端子に接続さ
れている。エミッタフォロアを構成するトランジスタＱ
a は、そのベースがトランジスタＱ４のコレクタに、そ
のエミッタが出力端子に接続されている。さらにエミッ
タ結合しているトランジスタＱ３，Ｑ４のエミッタは、
電流源Ｉ3 を介し接地している。１０はバイアス用ＯＰ
アンプ１の出力電圧と０Ｖとの差を演算する演算手段、
２０は演算手段１０の出力を増幅し電流変化を、バイア
ス用ＯＰアンプ１内および信号用アンプ３内の定電流源
に入力する。帰還回路２はバイアス用ＯＰアンプ１の出
力（トランジスタＱb のエミッタの電位）が、基準電圧
（０Ｖ）と等しくなるように負帰還をかける。バイアス
用ＯＰアンプ１と信号用アンプ３のＤＣ特性は同じで信
号用アンプ３のゲインは１倍であるから、各々の電流源
に流れる電流が等しいとトランジスタＱa ，Ｑb の動作
点は等しくなる。このため、バイアス用ＯＰアンプ１の
出力が一定であるかぎり、バイアス用ＯＰアンプ１およ
び信号用アンプ３の電流源には動作点が０Ｖになるよう
電流が流れる。温度変化等でバイアス用ＯＰアンプ１の
出力が基準電圧（０Ｖ）から外れるようなことがあって
も帰還回路２によって修正される。
は帰還回路、３は信号用アンプである。Ｑ３，Ｑ４，Ｑ
１０，Ｑ１１，Ｑa ，Ｑb ，はＮＰＮトランジスタで、
Ｑ３とＱ４、Ｑ１０とＱ１１はそれぞれ同じ特性であ
る。さらにバイアス用ＯＰアンプ１と信号用アンプ３の
ＤＣ特性は同じで、信号用アンプ３のゲインは１倍であ
る。Ｉ1 ，Ｉ3 は電流源で、帰還回路２により電流値を
制御される。Ｉ2 ，Ｉ4 は定電流源である。バイアス用
ＯＰアンプ１を構成するトランジスタＱ１０，Ｑ１１
は、互いにエミッタが共通に接続され、片方のトランジ
スタＱ１０のベースは接地され、もう片方のトランジス
タＱ１１のベースは抵抗Ｒ７を介して接地されている。
トランジスタＱb はそのベースがトランジスタＱ１１の
コレクタに接続されたエミッタフォロアである。さらに
エミッタ結合しているトランジスタＱ１０，Ｑ１１のエ
ミッタは、電流源Ｉ1 を介し接地している。演算増幅用
ＯＰアンプ３を構成するトランジスタＱ３，Ｑ４は、互
いにエミッタが共通に接続され、片方のトランジスタＱ
３のベースは入力端子に接続され、もう片方のトランジ
スタＱ４のベースは抵抗Ｒ２を介して出力端子に接続さ
れている。エミッタフォロアを構成するトランジスタＱ
a は、そのベースがトランジスタＱ４のコレクタに、そ
のエミッタが出力端子に接続されている。さらにエミッ
タ結合しているトランジスタＱ３，Ｑ４のエミッタは、
電流源Ｉ3 を介し接地している。１０はバイアス用ＯＰ
アンプ１の出力電圧と０Ｖとの差を演算する演算手段、
２０は演算手段１０の出力を増幅し電流変化を、バイア
ス用ＯＰアンプ１内および信号用アンプ３内の定電流源
に入力する。帰還回路２はバイアス用ＯＰアンプ１の出
力（トランジスタＱb のエミッタの電位）が、基準電圧
（０Ｖ）と等しくなるように負帰還をかける。バイアス
用ＯＰアンプ１と信号用アンプ３のＤＣ特性は同じで信
号用アンプ３のゲインは１倍であるから、各々の電流源
に流れる電流が等しいとトランジスタＱa ，Ｑb の動作
点は等しくなる。このため、バイアス用ＯＰアンプ１の
出力が一定であるかぎり、バイアス用ＯＰアンプ１およ
び信号用アンプ３の電流源には動作点が０Ｖになるよう
電流が流れる。温度変化等でバイアス用ＯＰアンプ１の
出力が基準電圧（０Ｖ）から外れるようなことがあって
も帰還回路２によって修正される。
【０００８】図２は、本考案の一実施例の回路図であ
る。図においてＱ１〜Ｑ１２およびＱ１５〜Ｑ１９はＮ
ＰＮトランジスタ、Ｑ１３，Ｑ１４はＰＮＰトランジス
タ、Ｒ１〜Ｒ１２は抵抗である。端子Ｖccは正電圧源
に、端子ＶEEは負電圧源に、端子ＶB はベース電圧源に
接続する。１はＤＣ特性が信号用アンプ３と同じバイア
ス用ＯＰアンプで、ＮＰＮトランジスタＱ８〜Ｑ１２，
Ｑ１８〜Ｑ１９と抵抗Ｒ７，Ｒ１０〜Ｒ１２から構成さ
れる。入力端子であるトランジスタＱ１０のベースは接
地され、出力端子であるトランジスタＱ１１のベースは
抵抗Ｒ７を介して接地されている。このバイアス用ＯＰ
アンプ１の動作点を定めるトランジスタＱ１２のベース
は、信号用アンプ内の動作点を定めるトランジスタＱ５
のベースと接続している。２は帰還回路で、トランジス
タＱ１３〜Ｑ１７と抵抗Ｒ８，Ｒ９から構成される。上
記バイアス用ＯＰアンプ１内のＮＰＮトランジスタＱ８
のエミッタにはＰＮＰトランジスタＱ１３のエミッタが
接続し、トランジスタＱ１３のコレクタにはバイアス用
ＯＰアンプ１内のＮＰＮトランジスタＱ１８のコレクタ
が接続する。ＰＮＰトランジスタＱ１３のベースには、
トランジスタＱ１３と同じ特性を持つＰＮＰトランジス
タＱ１４のベースとコレクタが接続し、このトランジス
タＱ１４のエミッタは接地している。ＮＰＮトランジス
タＱ１５のベースにトランジスタＱ１３のコレクタが接
続し、コレクタには正電圧源が接続し、エミッタには演
算増幅回路内のＮＰＮトランジスタＱ５のベースが接続
する。信号用アンプ３は、ＮＰＮトランジスタＱ１〜Ｑ
７と抵抗Ｒ１〜Ｒ５から構成される。トランジスタＱ
３，Ｑ４と抵抗Ｒ１で演算増幅機能を行い、トランジス
タＱ１，Ｑ２で出力段を構成している。トランジスタＱ
５〜Ｑ７でこの演算増幅回路の動作点を定める。トラン
ジスタＱ６，Ｑ７，Ｑ１６〜Ｑ１９は定電流源を構成
し、ベースはすべて端子ＶB に接続し、エミッタは各々
抵抗を介して端子ＶEEに接続し、コレクタは各々電流供
給さきに接続する。更に、抵抗Ｒ９，Ｒ１０の抵抗値は
等しく、トランジスタＱ１３，Ｑ１４の特性は等しく、
トランジスタＱ１７，Ｑ１８の特性は等しいものとす
る。ｘ，ｙ，ｚは各々対応するトランジスタのスケール
ファクタである。
る。図においてＱ１〜Ｑ１２およびＱ１５〜Ｑ１９はＮ
ＰＮトランジスタ、Ｑ１３，Ｑ１４はＰＮＰトランジス
タ、Ｒ１〜Ｒ１２は抵抗である。端子Ｖccは正電圧源
に、端子ＶEEは負電圧源に、端子ＶB はベース電圧源に
接続する。１はＤＣ特性が信号用アンプ３と同じバイア
ス用ＯＰアンプで、ＮＰＮトランジスタＱ８〜Ｑ１２，
Ｑ１８〜Ｑ１９と抵抗Ｒ７，Ｒ１０〜Ｒ１２から構成さ
れる。入力端子であるトランジスタＱ１０のベースは接
地され、出力端子であるトランジスタＱ１１のベースは
抵抗Ｒ７を介して接地されている。このバイアス用ＯＰ
アンプ１の動作点を定めるトランジスタＱ１２のベース
は、信号用アンプ内の動作点を定めるトランジスタＱ５
のベースと接続している。２は帰還回路で、トランジス
タＱ１３〜Ｑ１７と抵抗Ｒ８，Ｒ９から構成される。上
記バイアス用ＯＰアンプ１内のＮＰＮトランジスタＱ８
のエミッタにはＰＮＰトランジスタＱ１３のエミッタが
接続し、トランジスタＱ１３のコレクタにはバイアス用
ＯＰアンプ１内のＮＰＮトランジスタＱ１８のコレクタ
が接続する。ＰＮＰトランジスタＱ１３のベースには、
トランジスタＱ１３と同じ特性を持つＰＮＰトランジス
タＱ１４のベースとコレクタが接続し、このトランジス
タＱ１４のエミッタは接地している。ＮＰＮトランジス
タＱ１５のベースにトランジスタＱ１３のコレクタが接
続し、コレクタには正電圧源が接続し、エミッタには演
算増幅回路内のＮＰＮトランジスタＱ５のベースが接続
する。信号用アンプ３は、ＮＰＮトランジスタＱ１〜Ｑ
７と抵抗Ｒ１〜Ｒ５から構成される。トランジスタＱ
３，Ｑ４と抵抗Ｒ１で演算増幅機能を行い、トランジス
タＱ１，Ｑ２で出力段を構成している。トランジスタＱ
５〜Ｑ７でこの演算増幅回路の動作点を定める。トラン
ジスタＱ６，Ｑ７，Ｑ１６〜Ｑ１９は定電流源を構成
し、ベースはすべて端子ＶB に接続し、エミッタは各々
抵抗を介して端子ＶEEに接続し、コレクタは各々電流供
給さきに接続する。更に、抵抗Ｒ９，Ｒ１０の抵抗値は
等しく、トランジスタＱ１３，Ｑ１４の特性は等しく、
トランジスタＱ１７，Ｑ１８の特性は等しいものとす
る。ｘ，ｙ，ｚは各々対応するトランジスタのスケール
ファクタである。
【０００９】まず本発明の演算増幅回路の動作（バイア
ス）点が接地の電位である説明をする。バイアス回路部
２内のトランジスタＱ１４のエミッタが接地しているか
ら、トランジスタＱ１３とトランジスタＱ１４のエミッ
タ電流が等しければ、バイアス用ＯＰアンプ１内のトラ
ンジスタＱ８のエミッタの出力電圧（バイアス用ＯＰア
ンプ１の出力電圧に相当する）は接地の電位（０Ｖ）と
なる。ここでバイアス用ＯＰアンプ１内の動作点を定め
るトランジスタＱ１２のベースと信号用アンプ３内の動
作点を定めるトランジスタＱ５のベースが接続して、か
つバイアス用ＯＰアンプ１と信号用アンプ３のＤＣ特性
が等しいため、本発明の演算増幅回路の動作（バイア
ス）点が接地の電位（０Ｖ）となる。つぎに温度が上昇
した場合の動作を説明する。但し、トランジスタＱ６，
Ｑ７，Ｑ１６〜Ｑ１９は温度によらず一定の定電流源で
あるとみなす。トランジスタＱ８のＶbeが小さくなる
ため、トランジスタＱ８のエミッタの出力電圧が高くな
る。トランジスタＱ１３のコレクタ電流は増大する
が、トランジスタＱ１８の引き込む電流値はかわらない
ので、トランジスＱ１５のベース電圧が高くなる。ト
ランジスＱ１５のエミッタ電流は変化しないので、トラ
ンジスＱ１５のエミッタ電圧が高くなる。トランジス
タＱ１２のベース電圧が高くなるので、トランジスタＱ
１２のコレクタ電流が増大し、トランジスタＱ１１のコ
レクタ電流も増大する。トランジスタＱ９のベース電
圧が下がり、トランジスタＱ８もベース電圧が下るの
で、トランジスタＱ８のエミッタの出力電圧が下がりフ
ィードバックがかかる。温度が下降した場合の動作はす
べて逆となる。
ス）点が接地の電位である説明をする。バイアス回路部
２内のトランジスタＱ１４のエミッタが接地しているか
ら、トランジスタＱ１３とトランジスタＱ１４のエミッ
タ電流が等しければ、バイアス用ＯＰアンプ１内のトラ
ンジスタＱ８のエミッタの出力電圧（バイアス用ＯＰア
ンプ１の出力電圧に相当する）は接地の電位（０Ｖ）と
なる。ここでバイアス用ＯＰアンプ１内の動作点を定め
るトランジスタＱ１２のベースと信号用アンプ３内の動
作点を定めるトランジスタＱ５のベースが接続して、か
つバイアス用ＯＰアンプ１と信号用アンプ３のＤＣ特性
が等しいため、本発明の演算増幅回路の動作（バイア
ス）点が接地の電位（０Ｖ）となる。つぎに温度が上昇
した場合の動作を説明する。但し、トランジスタＱ６，
Ｑ７，Ｑ１６〜Ｑ１９は温度によらず一定の定電流源で
あるとみなす。トランジスタＱ８のＶbeが小さくなる
ため、トランジスタＱ８のエミッタの出力電圧が高くな
る。トランジスタＱ１３のコレクタ電流は増大する
が、トランジスタＱ１８の引き込む電流値はかわらない
ので、トランジスＱ１５のベース電圧が高くなる。ト
ランジスＱ１５のエミッタ電流は変化しないので、トラ
ンジスＱ１５のエミッタ電圧が高くなる。トランジス
タＱ１２のベース電圧が高くなるので、トランジスタＱ
１２のコレクタ電流が増大し、トランジスタＱ１１のコ
レクタ電流も増大する。トランジスタＱ９のベース電
圧が下がり、トランジスタＱ８もベース電圧が下るの
で、トランジスタＱ８のエミッタの出力電圧が下がりフ
ィードバックがかかる。温度が下降した場合の動作はす
べて逆となる。
【００１０】尚、バイアス用ＯＰアンプ１は直流動作し
か行わないから、バイアス用ＯＰアンプ１と信号用アン
プ３はＤＣ特性が等しければ良いので、各対応するトラ
ンジスタのスケールファフタ（エミッタ面積比のこと、
このエミッタ面積に比例してトランジスタに流せる電流
の量が決定する）を変化させることも可能である。但
し、この時スケールファフタを変化させたならば、これ
に対応する抵抗の値も変えなくてはならない。例を以下
に示す。トランジスタＱ３，Ｑ４のトランジスタＱ１
０，Ｑ１１に対するスケールファフタと、トランジスタ
Ｑ５のトランジスタＱ１２に対するスケールファフタは
ｘ倍とする。トランジスタＱ２，Ｑ７のトランジスタＱ
９，Ｑ１９に対するスケールファフタはｙ倍とする。ト
ランジスタＱ１，Ｑ６のトランジスタＱ８，Ｑ１８に対
するスケールファフタはｚ倍とする。この時、各抵抗値
の関係は次のようになる。抵抗値は抵抗名で表すものと
する。 Ｒ１２＝ｘ×Ｒ５ Ｒ１１＝ｙ×Ｒ４ Ｒ１０＝Ｒ９＝ｚ×Ｒ３ Ｒ６ ＝ｘ×Ｒ１ Ｒ７ ＝ｘ×Ｒ２ この様にスケールファフタを変えることにより、高速動
作が必要なアンプ（信号用アンプ）には電流をたくさん
流し、直流動作のみ行うアンプ（バイアス用ＯＰアン
プ）では電流は少しでよいので消費電力の節約ができる
という利点がある。
か行わないから、バイアス用ＯＰアンプ１と信号用アン
プ３はＤＣ特性が等しければ良いので、各対応するトラ
ンジスタのスケールファフタ（エミッタ面積比のこと、
このエミッタ面積に比例してトランジスタに流せる電流
の量が決定する）を変化させることも可能である。但
し、この時スケールファフタを変化させたならば、これ
に対応する抵抗の値も変えなくてはならない。例を以下
に示す。トランジスタＱ３，Ｑ４のトランジスタＱ１
０，Ｑ１１に対するスケールファフタと、トランジスタ
Ｑ５のトランジスタＱ１２に対するスケールファフタは
ｘ倍とする。トランジスタＱ２，Ｑ７のトランジスタＱ
９，Ｑ１９に対するスケールファフタはｙ倍とする。ト
ランジスタＱ１，Ｑ６のトランジスタＱ８，Ｑ１８に対
するスケールファフタはｚ倍とする。この時、各抵抗値
の関係は次のようになる。抵抗値は抵抗名で表すものと
する。 Ｒ１２＝ｘ×Ｒ５ Ｒ１１＝ｙ×Ｒ４ Ｒ１０＝Ｒ９＝ｚ×Ｒ３ Ｒ６ ＝ｘ×Ｒ１ Ｒ７ ＝ｘ×Ｒ２ この様にスケールファフタを変えることにより、高速動
作が必要なアンプ（信号用アンプ）には電流をたくさん
流し、直流動作のみ行うアンプ（バイアス用ＯＰアン
プ）では電流は少しでよいので消費電力の節約ができる
という利点がある。
【００１１】また本実施例の演算増幅回路内の帰還回路
２はエミッタフォロアを介してフィードバックを行って
いるが、トランジスタＱ１３のコレクタから直接フィー
ドバックを行うことも可能である。更に、本実施例の演
算増幅回路のアンプの閉ループゲインは１倍を示してあ
るが、これは１倍出なくてもよい。図３に示すように、
閉ループゲインを １＋（Ｒ２／Ｒ２´ ）とすると、 バイアス用ＯＰアンプのＲ７と信号用アンプのゲイン用
も抵抗の値は Ｒ７＝ｘ×（（Ｒ２＋Ｒ２´ ）／（Ｒ２´ ×Ｒ２））
となる。
２はエミッタフォロアを介してフィードバックを行って
いるが、トランジスタＱ１３のコレクタから直接フィー
ドバックを行うことも可能である。更に、本実施例の演
算増幅回路のアンプの閉ループゲインは１倍を示してあ
るが、これは１倍出なくてもよい。図３に示すように、
閉ループゲインを １＋（Ｒ２／Ｒ２´ ）とすると、 バイアス用ＯＰアンプのＲ７と信号用アンプのゲイン用
も抵抗の値は Ｒ７＝ｘ×（（Ｒ２＋Ｒ２´ ）／（Ｒ２´ ×Ｒ２））
となる。
【００１２】
【考案の効果】以上詳細に説明したように、本考案によ
れば従来例の演算増幅回路に比べ、温度変化によらず一
定のバイアス点で動作する演算増幅回路点を実現でき
る。
れば従来例の演算増幅回路に比べ、温度変化によらず一
定のバイアス点で動作する演算増幅回路点を実現でき
る。
【図１】本考案の構成図である。
【図２】本考案の一実施例の具体的回路図である。
【図３】本考案のゲインおよびスケールファクタの説明
図である。
図である。
【図４】本考案の従来例の構成図である。
Ｑ１〜Ｑ１２，Ｑ１５〜Ｑ１９，Ｑa 〜Ｑb …ＮＰＮト
ランジスタ、 Ｑ１３，Ｑ１４…ＰＮＰトランジスタ、 Ｒ１〜Ｒ１２，Ｒa 〜Ｒb …抵抗 １…バイアス用ＯＰアンプ、 ２…帰還回路、 ３…信号用アンプ。
ランジスタ、 Ｑ１３，Ｑ１４…ＰＮＰトランジスタ、 Ｒ１〜Ｒ１２，Ｒa 〜Ｒb …抵抗 １…バイアス用ＯＰアンプ、 ２…帰還回路、 ３…信号用アンプ。
Claims (1)
- 【請求項１】入力端子と、出力端子と、エミッタを互い
に接続し電流源を介して接地し、片側のベース端子は接
地し、もう片側のベース端子は抵抗（Ｒ７）を介し接地
した１対のトランジスタと、その抵抗（Ｒ７）が接続し
たトランジスタのコレクタの出力を増幅するエミッタフ
ォロアとを有するバイアス用アンプと、を介してエミッ
タ結合と、エミッタを互いに接続し電流源を介して接地
し、片側のベース端子は入力端子に接続し、もう片側の
ベース端子は抵抗（Ｒ２）を介し出力端子に接続した１
対のトランジスタと、その抵抗（Ｒ２）が接続したトラ
ンジスタのコレクタの出力を増幅し、上記の出力端子が
最終出力段のトランジスタのエミッタに接続したエミッ
タフォロアとを有する信号用アンプと、上記バイアス用
アンプ内のエミッタフォロア内の最終出力段のトランジ
スタのエミッタからの信号と、基準電圧とを入力し、両
者の差を演算し、バイアス用アンプおよび信号用アンプ
の各々の電流源にフィードバックする帰還回路とを設け
たことを特徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301791U JP2550830Y2 (ja) | 1991-04-09 | 1991-04-09 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301791U JP2550830Y2 (ja) | 1991-04-09 | 1991-04-09 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04119117U JPH04119117U (ja) | 1992-10-26 |
| JP2550830Y2 true JP2550830Y2 (ja) | 1997-10-15 |
Family
ID=31908364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2301791U Expired - Lifetime JP2550830Y2 (ja) | 1991-04-09 | 1991-04-09 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550830Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4676885B2 (ja) * | 2006-01-04 | 2011-04-27 | 富士通セミコンダクター株式会社 | バイアス回路 |
-
1991
- 1991-04-09 JP JP2301791U patent/JP2550830Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04119117U (ja) | 1992-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2540593B2 (ja) | 拡大された同相入力電圧レンジを有するコンパレ―タ | |
| US3914683A (en) | Current stabilizing arrangement with resistive-type current amplifier and a differential amplifier | |
| JPS6142965B2 (ja) | ||
| US4723111A (en) | Amplifier arrangement | |
| JP2550830Y2 (ja) | 演算増幅回路 | |
| JPS6357808B2 (ja) | ||
| JPH05102755A (ja) | 差動増幅器 | |
| JPH067377Y2 (ja) | 電流源装置 | |
| JPS5816272Y2 (ja) | シユミツト回路 | |
| JPS6333726B2 (ja) | ||
| JPS5914813Y2 (ja) | 定電流回路 | |
| JP2520219Y2 (ja) | 電力増幅器 | |
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JPS6130767B2 (ja) | ||
| JP3294355B2 (ja) | 電流源回路 | |
| JPS6340901Y2 (ja) | ||
| JPS6216015Y2 (ja) | ||
| JP2732390B2 (ja) | 電流出力形コンパレータ | |
| JP2759156B2 (ja) | 増幅回路 | |
| JPH04129306A (ja) | 増幅回路 | |
| JPS61285810A (ja) | 演算増幅器 | |
| JPS6224973Y2 (ja) | ||
| JPS6325769Y2 (ja) | ||
| KR830001932B1 (ko) | 증폭회로 | |
| JP2511958B2 (ja) | マルチプレクサ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |