JP3500353B2 - ユニティーゲインバッファ - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は一種のユニティーゲ
インバッファに係り、複数のｐＭＯＳを接続してなるユ
ニティーゲインバッファであって、液晶ディスプレイ中
のデータドライバに使用されるバッファに運用されてデ
ータ線を駆動する、ユニティーゲインバッファに関す
る。
インバッファに係り、複数のｐＭＯＳを接続してなるユ
ニティーゲインバッファであって、液晶ディスプレイ中
のデータドライバに使用されるバッファに運用されてデ
ータ線を駆動する、ユニティーゲインバッファに関す
る。
【０００２】
【従来の技術】近年、光電技術及び半導体工程技術の進
歩により、ディスプレイの技術も飛躍的に進歩してい
る。ＴＦＴディスプレイは広く各種のコンピュータ、通
信或いは家電製品に使用され、コンピュータスクリーン
（デスクトップ及びノート型パソコンのスクリーン）の
ほか、携帯電話、ＰＤＡ及びパームトップ型コンピュー
タ等の多くがＴＦＴ液晶ディスプレイを使用している。
そして液晶ディスプレイを駆動し表示させる駆動回路は
非常に重要である。
歩により、ディスプレイの技術も飛躍的に進歩してい
る。ＴＦＴディスプレイは広く各種のコンピュータ、通
信或いは家電製品に使用され、コンピュータスクリーン
（デスクトップ及びノート型パソコンのスクリーン）の
ほか、携帯電話、ＰＤＡ及びパームトップ型コンピュー
タ等の多くがＴＦＴ液晶ディスプレイを使用している。
そして液晶ディスプレイを駆動し表示させる駆動回路は
非常に重要である。
【０００３】一般にＴＦＴ液晶ディスプレイの駆動回路
は、スキャンドライバとデータドライバの２種類に分け
られる。データドライバにおいては、信号はディジタル
方式で伝送されるが、各画素のＴＦＴを駆動する時に
は、アナログ式電圧源で駆動する必要がある。このため
一般にデータドライバ中にディジタル・アナログ変換器
が設けられて、ディジタル信号を変換してアナログ電圧
とする作業を行う。液晶ディスプレイにあって、各デー
タ線は通常一級（Ｏｎｅ Ｓｔａｇｅ）のデータドライ
バにより駆動され、一般にディジタル・アナログ変換器
の構造は大きな負荷を駆動できないため、データ線の駆
動は、別に設けられたユニティーゲインバッファにより
行われる。
は、スキャンドライバとデータドライバの２種類に分け
られる。データドライバにおいては、信号はディジタル
方式で伝送されるが、各画素のＴＦＴを駆動する時に
は、アナログ式電圧源で駆動する必要がある。このため
一般にデータドライバ中にディジタル・アナログ変換器
が設けられて、ディジタル信号を変換してアナログ電圧
とする作業を行う。液晶ディスプレイにあって、各デー
タ線は通常一級（Ｏｎｅ Ｓｔａｇｅ）のデータドライ
バにより駆動され、一般にディジタル・アナログ変換器
の構造は大きな負荷を駆動できないため、データ線の駆
動は、別に設けられたユニティーゲインバッファにより
行われる。
【０００４】現在周知のデータドライバは、いずれも演
算増幅器（ＯＰＡＭＰ）を使用しさらに負フィードバッ
クの方式を以てユニティーゲインバッファの回路を形成
している。この点について、図１を参照されたい。図１
は周知の技術中の、ＴＦＴ液晶ディスプレイ内でデータ
線駆動に用いられるデータドライバ３０に使用されたユ
ニティーゲインバッファ２０を示している。該ユニティ
ーゲインバッファ２０は一つの演算増幅器２２を使用
し、負フィードバックの方式を採用してユニティーゲイ
ンバッファ２０を形成している。
算増幅器（ＯＰＡＭＰ）を使用しさらに負フィードバッ
クの方式を以てユニティーゲインバッファの回路を形成
している。この点について、図１を参照されたい。図１
は周知の技術中の、ＴＦＴ液晶ディスプレイ内でデータ
線駆動に用いられるデータドライバ３０に使用されたユ
ニティーゲインバッファ２０を示している。該ユニティ
ーゲインバッファ２０は一つの演算増幅器２２を使用
し、負フィードバックの方式を採用してユニティーゲイ
ンバッファ２０を形成している。
【０００５】しかし、図１に示される周知の技術による
と、以下のような欠点があった。即ち装置の回路レイア
ウト面積が大きいことである。演算増幅器を使用する時
には、構造が最も簡単な２級演算増幅器（２ Ｓｔａｇ
ｅ ＯＰＡＭＰ）が採用され、またフィードバック周波
数補償のための補償コンデンサの使用が必要である。こ
のため回路面積を縮小することができなかった。その他
の構造の演算増幅器は、周波数補償の必要がないが、ト
ランジスタ数が前述の構造より多くなり、また同様に面
積を縮小する目的を達成することができなかった。
と、以下のような欠点があった。即ち装置の回路レイア
ウト面積が大きいことである。演算増幅器を使用する時
には、構造が最も簡単な２級演算増幅器（２ Ｓｔａｇ
ｅ ＯＰＡＭＰ）が採用され、またフィードバック周波
数補償のための補償コンデンサの使用が必要である。こ
のため回路面積を縮小することができなかった。その他
の構造の演算増幅器は、周波数補償の必要がないが、ト
ランジスタ数が前述の構造より多くなり、また同様に面
積を縮小する目的を達成することができなかった。
【０００６】さらに駆動回路の方式に関しては、回路設
計中に別にソースフォロワを使用したバッファ回路接続
方式とされる。このソースフォロワは、ｎＭＯＳとｐＭ
ＯＳの相互に接続されたトランジスタと、切り換えスイ
ッチを使用し、比較的複雑であった。この点もまた本発
明の提出するユニティーゲインバッファの回路との違い
である。
計中に別にソースフォロワを使用したバッファ回路接続
方式とされる。このソースフォロワは、ｎＭＯＳとｐＭ
ＯＳの相互に接続されたトランジスタと、切り換えスイ
ッチを使用し、比較的複雑であった。この点もまた本発
明の提出するユニティーゲインバッファの回路との違い
である。
【０００７】
【発明が解決しようとする課題】本発明はｐＭＯＳトラ
ンジスタのみを接続してなるユニティーゲインバッファ
を提供し、駆動パワー、速度及び電圧正確度のいずれに
も影響を与えずに、有効に液晶ディスプレイ中のデータ
ドライバ回路レイアウト面積を減少することを課題とし
ている。
ンジスタのみを接続してなるユニティーゲインバッファ
を提供し、駆動パワー、速度及び電圧正確度のいずれに
も影響を与えずに、有効に液晶ディスプレイ中のデータ
ドライバ回路レイアウト面積を減少することを課題とし
ている。
【０００８】
【課題を解決するための手段】請求項１の発明は、ユニ
ティーゲインバッファにおいて、入力トランジスタＭ１
であって、そのゲートは該ユニティーゲインバッファの
入力端Ｖｉｎとされ、そのソースが定電流源Ｉ１に接続
された、上記入力トランジスタＭ１と、ハイスイングバ
イアストランジスタであって、トランジスタＭ２のドレ
インともう一つのトランジスタＭ３のソースが直列に接
続されてなり、そのうちトランジスタＭ３のゲートが該
入力端Ｖｉｎに接続され、トランジスタＭ２のソースが
定電流源Ｉ１に接続され、トランジスタＭ２のゲートが
トランジスタＭ３のドレインに接続されさらに定電流源
Ｉ２に接続された、上記ハイスイングバイアストランジ
スタと、出力トランジスタＭ４であって、そのドレイン
が該ユニティーゲインバッファの出力端Ｖｏｕｔとさ
れ、そのソースがトランジスタＭ２、Ｍ３の接続点Ａに
接続され、そのゲートがドレインと接続され、さらに定
電流源Ｉ３に接続された、上記出力トランジスタＭ４
と、を包括し、この回路接続方式により、接続点Ａの電
圧が入力端Ｖｉｎの電圧に接近し、その電圧差がトラン
ジスタＭ３のゲート・ソース間電圧Ｖｇｓとされ、さら
にトランジスタＭ４の調整により、出力電圧Ｖｏｕｔが
接続点Ａの電圧とトランジスタＭ４のゲート・ソース間
電圧の和とされることにより、出力電圧が入力電圧に、
より接近させられることを特徴とする、ユニティーゲイ
ンバッファとしている。請求項２の発明は、前記入力ト
ランジスタＭ１が一つのｐＭＯＳトランジスタとされ、
ユニティーゲインバッファ全体が正常操作状態下で、そ
のＶｇｄ電圧が零でなく、入力トランジスタＭ１が飽和
状態で操作されることを特徴とする、請求項１に記載の
ユニティーゲインバッファとしている。請求項３の発明
は、前記ハイスイングバイアストランジスタの二つのト
ランジスタＭ２、Ｍ３がｐＭＯＳトランジスタとされ、
ユニティーゲインバッファ全体が正常操作状態下で、ト
ランジスタＭ２、Ｍ３がいずれも飽和状態で操作される
ことを特徴とする、請求項１に記載のユニティーゲイン
バッファとしている。請求項４の発明は、前記ユニティ
ーゲインバッファにおいて、出力電圧Ｖｏｕｔと入力電
圧Ｖｉｎが低電圧である時、入力電圧Ｖｉｎが突然高電
圧に変わる時、トランジスタＭ１、Ｍ３がオフ状態に進
入し、定電流源Ｉ１がトランジスタＭ２、Ｍ４の形成す
る経路を経由して出力端の負荷に対して充電を行い、一
つの充電電流経路を形成することを特徴とする、請求項
１に記載のユニティーゲインバッファとしている。請求
項５の発明は、前記ユニティーゲインバッファにおい
て、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが高電圧とさ
れ、入力電圧Ｖｉｎが突然低電圧に変わる時、トランジ
スタＭ１が線形となり、大電流を出力し、該大電流がト
ランジスタＭ４のドレインより流入した後、ｎ型ウェル
のｐｎ接合を経由して流出し、ドレインからベースに流
れる電流を形成し、一つの放電経路を形成することを特
徴とする、請求項１に記載のユニティーゲインバッファ
としている。請求項６の発明は、前記ユニティーゲイン
バッファが低温ポリシリコンのＴＦＴ工程で形成され
て、該ユニティーゲインバッファの出力電圧Ｖｏｕｔと
入力電圧Ｖｉｎが高電圧である時、入力電圧Ｖｉｎが突
然低電圧に変わる時、該ユニティーゲインバッファが定
電流源Ｉ３の提供する放電とトランジスタＭ４のリーク
電流による放電を行なうことを特徴とする、請求項５に
記載のユニティーゲインバッファとしている。請求項７
の発明は、ＴＦＴ液晶ディスプレイのデータドライバに
おいて、ディジタル・アナログ変換器であって、ディジ
タル信号を受け取りそれをアナログ信号に変換して画素
表示を駆動する、上記ディジタル・アナログ変換器と、
ユニティーゲインバッファであって、該ディジタル・ア
ナログ変換器と液晶ディスプレイのデータ線の間に接続
されて、データ線の負荷を駆動するのに用いられる、上
記ユニティーゲインバッファと、を包括し、該ユニティ
ーゲインバッファが、入力トランジスタＭ１であって、
そのゲートは該ユニティーゲインバッファの入力端Ｖｉ
ｎとされ、そのソースが定電流源Ｉ１に接続された、上
記入力トランジスタＭ１と、ハイスイングバイアストラ
ンジスタであって、トランジスタＭ２のドレインともう
一つのトランジスタＭ３のソースが直列に接続されてな
り、そのうちトランジスタＭ３のゲートが該入力端Ｖｉ
ｎに接続され、トランジスタＭ２のソースが定電流源Ｉ
１に接続され、トランジスタＭ２のゲートがトランジス
タＭ３のドレインに接続されさらに定電流源Ｉ２に接続
された、上記ハイスイングバイアストランジスタと、出
力トランジスタＭ４であって、そのドレインが該ユニテ
ィーゲインバッファの出力端Ｖｏｕｔとされ、そのソー
スがトランジスタＭ２、Ｍ３の接続点Ａに接続され、そ
のゲートがドレインと接続され、さらに定電流源Ｉ３に
接続された、上記出力トランジスタＭ４と、を具え、こ
のユニティーゲインバッファの回路接続方式により、接
続点Ａの電圧が入力端Ｖｉｎの電圧に接近し、その電圧
差がトランジスタＭ３のゲート・ソース間電圧Ｖｇｓと
され、さらにトランジスタＭ４の調整により、出力電圧
Ｖｏｕｔが接続点Ａの電圧とトランジスタＭ４のゲート
・ソース間電圧の和とされることにより、出力電圧が入
力電圧に、より接近させられることを特徴とする、ＴＦ
Ｔ液晶ディスプレイのデータドライバとしている。請求
項８の発明は、前記ユニティーゲインバッファ全体が正
常操作状態下で、入力トランジスタＭ１のゲート・ドレ
イン間電圧Ｖｇｄが零でなく、入力トランジスタＭ１が
飽和状態で操作され、且つ正常状態下で、ハイスイング
バイアストランジスタの二つのトランジスタＭ２、Ｍ３
がいずれも飽和状態で操作されることを特徴とする、請
求項７に記載のＴＦＴ液晶ディスプレイのデータドライ
バとしている。請求項９の発明は、前記ユニティーゲイ
ンバッファの出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが低電
圧である時、入力電圧Ｖｉｎが突然高電圧に変わる時、
トランジスタＭ１、Ｍ３がオフ状態に進入し、定電流源
Ｉ１がトランジスタＭ２、Ｍ４の形成する経路を経由し
て出力端の負荷に対して充電を行い、一つの充電電流経
路を形成することを特徴とする、請求項７に記載のＴＦ
Ｔ液晶ディスプレイのデータドライバとしている。請求
項１０の発明は、前記ユニティーゲインバッファの出力
電圧Ｖｏｕｔと入力電圧Ｖｉｎが高電圧である時、入力
電圧Ｖｉｎが突然低電圧に変わる時、トランジスタＭ１
が線形となり、大電流を出力し、該大電流がトランジス
タＭ４のドレインより流入した後、ｎ型ウェルのｐｎ接
合を経由して流出し、ドレインからベースに流れる電流
を形成し、トランジスタＭ２も同じ電流経路を有し、ド
レインからベースに流れる電流を形成し、一つの放電経
路を形成することを特徴とする、請求項７に記載のＴＦ
Ｔ液晶ディスプレイのデータドライバとしている。請求
項１１の発明は、前記ユニティーゲインバッファが低温
ポリシリコンのＴＦＴ工程で形成され、該ユニティーゲ
インバッファの出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが高
電圧である時、入力電圧Ｖｉｎが突然低電圧に変わる
時、定電流源Ｉ３の提供する放電とトランジスタＭ４の
リーク電流による放電を行なうことを特徴とする、請求
項７に記載のＴＦＴ液晶ディスプレイのデータドライバ
としている。
ティーゲインバッファにおいて、入力トランジスタＭ１
であって、そのゲートは該ユニティーゲインバッファの
入力端Ｖｉｎとされ、そのソースが定電流源Ｉ１に接続
された、上記入力トランジスタＭ１と、ハイスイングバ
イアストランジスタであって、トランジスタＭ２のドレ
インともう一つのトランジスタＭ３のソースが直列に接
続されてなり、そのうちトランジスタＭ３のゲートが該
入力端Ｖｉｎに接続され、トランジスタＭ２のソースが
定電流源Ｉ１に接続され、トランジスタＭ２のゲートが
トランジスタＭ３のドレインに接続されさらに定電流源
Ｉ２に接続された、上記ハイスイングバイアストランジ
スタと、出力トランジスタＭ４であって、そのドレイン
が該ユニティーゲインバッファの出力端Ｖｏｕｔとさ
れ、そのソースがトランジスタＭ２、Ｍ３の接続点Ａに
接続され、そのゲートがドレインと接続され、さらに定
電流源Ｉ３に接続された、上記出力トランジスタＭ４
と、を包括し、この回路接続方式により、接続点Ａの電
圧が入力端Ｖｉｎの電圧に接近し、その電圧差がトラン
ジスタＭ３のゲート・ソース間電圧Ｖｇｓとされ、さら
にトランジスタＭ４の調整により、出力電圧Ｖｏｕｔが
接続点Ａの電圧とトランジスタＭ４のゲート・ソース間
電圧の和とされることにより、出力電圧が入力電圧に、
より接近させられることを特徴とする、ユニティーゲイ
ンバッファとしている。請求項２の発明は、前記入力ト
ランジスタＭ１が一つのｐＭＯＳトランジスタとされ、
ユニティーゲインバッファ全体が正常操作状態下で、そ
のＶｇｄ電圧が零でなく、入力トランジスタＭ１が飽和
状態で操作されることを特徴とする、請求項１に記載の
ユニティーゲインバッファとしている。請求項３の発明
は、前記ハイスイングバイアストランジスタの二つのト
ランジスタＭ２、Ｍ３がｐＭＯＳトランジスタとされ、
ユニティーゲインバッファ全体が正常操作状態下で、ト
ランジスタＭ２、Ｍ３がいずれも飽和状態で操作される
ことを特徴とする、請求項１に記載のユニティーゲイン
バッファとしている。請求項４の発明は、前記ユニティ
ーゲインバッファにおいて、出力電圧Ｖｏｕｔと入力電
圧Ｖｉｎが低電圧である時、入力電圧Ｖｉｎが突然高電
圧に変わる時、トランジスタＭ１、Ｍ３がオフ状態に進
入し、定電流源Ｉ１がトランジスタＭ２、Ｍ４の形成す
る経路を経由して出力端の負荷に対して充電を行い、一
つの充電電流経路を形成することを特徴とする、請求項
１に記載のユニティーゲインバッファとしている。請求
項５の発明は、前記ユニティーゲインバッファにおい
て、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが高電圧とさ
れ、入力電圧Ｖｉｎが突然低電圧に変わる時、トランジ
スタＭ１が線形となり、大電流を出力し、該大電流がト
ランジスタＭ４のドレインより流入した後、ｎ型ウェル
のｐｎ接合を経由して流出し、ドレインからベースに流
れる電流を形成し、一つの放電経路を形成することを特
徴とする、請求項１に記載のユニティーゲインバッファ
としている。請求項６の発明は、前記ユニティーゲイン
バッファが低温ポリシリコンのＴＦＴ工程で形成され
て、該ユニティーゲインバッファの出力電圧Ｖｏｕｔと
入力電圧Ｖｉｎが高電圧である時、入力電圧Ｖｉｎが突
然低電圧に変わる時、該ユニティーゲインバッファが定
電流源Ｉ３の提供する放電とトランジスタＭ４のリーク
電流による放電を行なうことを特徴とする、請求項５に
記載のユニティーゲインバッファとしている。請求項７
の発明は、ＴＦＴ液晶ディスプレイのデータドライバに
おいて、ディジタル・アナログ変換器であって、ディジ
タル信号を受け取りそれをアナログ信号に変換して画素
表示を駆動する、上記ディジタル・アナログ変換器と、
ユニティーゲインバッファであって、該ディジタル・ア
ナログ変換器と液晶ディスプレイのデータ線の間に接続
されて、データ線の負荷を駆動するのに用いられる、上
記ユニティーゲインバッファと、を包括し、該ユニティ
ーゲインバッファが、入力トランジスタＭ１であって、
そのゲートは該ユニティーゲインバッファの入力端Ｖｉ
ｎとされ、そのソースが定電流源Ｉ１に接続された、上
記入力トランジスタＭ１と、ハイスイングバイアストラ
ンジスタであって、トランジスタＭ２のドレインともう
一つのトランジスタＭ３のソースが直列に接続されてな
り、そのうちトランジスタＭ３のゲートが該入力端Ｖｉ
ｎに接続され、トランジスタＭ２のソースが定電流源Ｉ
１に接続され、トランジスタＭ２のゲートがトランジス
タＭ３のドレインに接続されさらに定電流源Ｉ２に接続
された、上記ハイスイングバイアストランジスタと、出
力トランジスタＭ４であって、そのドレインが該ユニテ
ィーゲインバッファの出力端Ｖｏｕｔとされ、そのソー
スがトランジスタＭ２、Ｍ３の接続点Ａに接続され、そ
のゲートがドレインと接続され、さらに定電流源Ｉ３に
接続された、上記出力トランジスタＭ４と、を具え、こ
のユニティーゲインバッファの回路接続方式により、接
続点Ａの電圧が入力端Ｖｉｎの電圧に接近し、その電圧
差がトランジスタＭ３のゲート・ソース間電圧Ｖｇｓと
され、さらにトランジスタＭ４の調整により、出力電圧
Ｖｏｕｔが接続点Ａの電圧とトランジスタＭ４のゲート
・ソース間電圧の和とされることにより、出力電圧が入
力電圧に、より接近させられることを特徴とする、ＴＦ
Ｔ液晶ディスプレイのデータドライバとしている。請求
項８の発明は、前記ユニティーゲインバッファ全体が正
常操作状態下で、入力トランジスタＭ１のゲート・ドレ
イン間電圧Ｖｇｄが零でなく、入力トランジスタＭ１が
飽和状態で操作され、且つ正常状態下で、ハイスイング
バイアストランジスタの二つのトランジスタＭ２、Ｍ３
がいずれも飽和状態で操作されることを特徴とする、請
求項７に記載のＴＦＴ液晶ディスプレイのデータドライ
バとしている。請求項９の発明は、前記ユニティーゲイ
ンバッファの出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが低電
圧である時、入力電圧Ｖｉｎが突然高電圧に変わる時、
トランジスタＭ１、Ｍ３がオフ状態に進入し、定電流源
Ｉ１がトランジスタＭ２、Ｍ４の形成する経路を経由し
て出力端の負荷に対して充電を行い、一つの充電電流経
路を形成することを特徴とする、請求項７に記載のＴＦ
Ｔ液晶ディスプレイのデータドライバとしている。請求
項１０の発明は、前記ユニティーゲインバッファの出力
電圧Ｖｏｕｔと入力電圧Ｖｉｎが高電圧である時、入力
電圧Ｖｉｎが突然低電圧に変わる時、トランジスタＭ１
が線形となり、大電流を出力し、該大電流がトランジス
タＭ４のドレインより流入した後、ｎ型ウェルのｐｎ接
合を経由して流出し、ドレインからベースに流れる電流
を形成し、トランジスタＭ２も同じ電流経路を有し、ド
レインからベースに流れる電流を形成し、一つの放電経
路を形成することを特徴とする、請求項７に記載のＴＦ
Ｔ液晶ディスプレイのデータドライバとしている。請求
項１１の発明は、前記ユニティーゲインバッファが低温
ポリシリコンのＴＦＴ工程で形成され、該ユニティーゲ
インバッファの出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが高
電圧である時、入力電圧Ｖｉｎが突然低電圧に変わる
時、定電流源Ｉ３の提供する放電とトランジスタＭ４の
リーク電流による放電を行なうことを特徴とする、請求
項７に記載のＴＦＴ液晶ディスプレイのデータドライバ
としている。
【０００９】
【発明の実施の形態】本発明は一種のユニティーゲイン
バッファを提供し、それは、ＴＦＴ液晶ディスプレイの
データドライバ回路中に運用され、複数のｐＭＯＳトラ
ンジスタを相互に接続してなり、ノンフィードバックの
接続方式とされて補償コンデンサの使用を回避してい
る。本発明の主要な目的は、駆動パワー、速度及び電圧
正確度のいずれにも影響を与えずに、有効に液晶ディス
プレイ中のデータドライバ中のバッファの回路レイアウ
トの面積を減少し、並びに低温ポリシリコンのＴＦＴの
工程を運用できるようにすることにある。
バッファを提供し、それは、ＴＦＴ液晶ディスプレイの
データドライバ回路中に運用され、複数のｐＭＯＳトラ
ンジスタを相互に接続してなり、ノンフィードバックの
接続方式とされて補償コンデンサの使用を回避してい
る。本発明の主要な目的は、駆動パワー、速度及び電圧
正確度のいずれにも影響を与えずに、有効に液晶ディス
プレイ中のデータドライバ中のバッファの回路レイアウ
トの面積を減少し、並びに低温ポリシリコンのＴＦＴの
工程を運用できるようにすることにある。
【００１０】上述の目的を達成するため、本発明の提供
するユニティーゲインバッファは、入力トランジスタＭ
１を具え、該入力トランジスタＭ１のゲートは該ユニテ
ィーゲインバッファの入力端Ｖｉｎとされ、そのソース
は定電流源Ｉ１に接続されている。さらに本発明のユニ
ティーゲインバッファは、直列に接続された二つのトラ
ンジスタＭ３、Ｍ４を具え、このような接続方式はハイ
スイングバイアス電流源によく見られる。そのうちトラ
ンジスタＭ３のゲートは該入力端Ｖｉｎに接続され、ト
ランジスタＭ２のソースは定電流源Ｉ１に接続され、且
つトランジスタＭ２のゲートはトランジスタＭ３のドレ
インに接続され、さらに定電流源１２に接続されてい
る。本発明のユニティーゲインバッファはさらにトラン
ジスタＭ４を具え、そのドレインは該ユニティーゲイン
バッファの出力端Ｖｏｕｔとされ、そのソースはトラン
ジスタＭ２、Ｍ３の接続点Ａに接続され、そのゲートは
ドレインに接続され、さらに定電流源１３に接続され、
こうしてユニティーゲインバッファの回路が形成されて
いる。
するユニティーゲインバッファは、入力トランジスタＭ
１を具え、該入力トランジスタＭ１のゲートは該ユニテ
ィーゲインバッファの入力端Ｖｉｎとされ、そのソース
は定電流源Ｉ１に接続されている。さらに本発明のユニ
ティーゲインバッファは、直列に接続された二つのトラ
ンジスタＭ３、Ｍ４を具え、このような接続方式はハイ
スイングバイアス電流源によく見られる。そのうちトラ
ンジスタＭ３のゲートは該入力端Ｖｉｎに接続され、ト
ランジスタＭ２のソースは定電流源Ｉ１に接続され、且
つトランジスタＭ２のゲートはトランジスタＭ３のドレ
インに接続され、さらに定電流源１２に接続されてい
る。本発明のユニティーゲインバッファはさらにトラン
ジスタＭ４を具え、そのドレインは該ユニティーゲイン
バッファの出力端Ｖｏｕｔとされ、そのソースはトラン
ジスタＭ２、Ｍ３の接続点Ａに接続され、そのゲートは
ドレインに接続され、さらに定電流源１３に接続され、
こうしてユニティーゲインバッファの回路が形成されて
いる。
【００１１】上述の回路接続方式により、接続点Ａの電
圧が入力電圧Ｖｉｎに接近し、その差が僅かにトランジ
スタＭ３のＶｇｓ（即ちＶA ＝Ｖｉｎ−Ｖｇｓ３）とさ
れ、さらにトランジスタＭ４を調整して、出力電圧Ｖｏ
ｕｔ＝ＶA ＋Ｖｇｓ４とすることにより、出力電圧Ｖｏ
ｕｔを入力電圧Ｖｉｎに非常に接近させることができ
る。そのうち全てのトランジスタにｐＭＯＳトランジス
タが採用され、正常な操作状況において、そのＶｇｄ電
圧は零でなく、これによりトランジスタＭ１が飽和にお
いて操作され、トランジスタＭ２、Ｍ３がいずれも飽和
において操作される。
圧が入力電圧Ｖｉｎに接近し、その差が僅かにトランジ
スタＭ３のＶｇｓ（即ちＶA ＝Ｖｉｎ−Ｖｇｓ３）とさ
れ、さらにトランジスタＭ４を調整して、出力電圧Ｖｏ
ｕｔ＝ＶA ＋Ｖｇｓ４とすることにより、出力電圧Ｖｏ
ｕｔを入力電圧Ｖｉｎに非常に接近させることができ
る。そのうち全てのトランジスタにｐＭＯＳトランジス
タが採用され、正常な操作状況において、そのＶｇｄ電
圧は零でなく、これによりトランジスタＭ１が飽和にお
いて操作され、トランジスタＭ２、Ｍ３がいずれも飽和
において操作される。
【００１２】好ましい実施例では、該ユニティーゲイン
バッファにおいて出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが
低電圧とされて、入力電圧Ｖｉｎが突然高電圧に変わる
時、トランジスタＭ１、Ｍ３はオフ状態に進入し、定電
流源Ｉ１がトランジスタＭ２、Ｍ４が形成する経路を経
由して出力端の負荷に対して充電を進行し、一つの充電
電流経路を形成する。
バッファにおいて出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが
低電圧とされて、入力電圧Ｖｉｎが突然高電圧に変わる
時、トランジスタＭ１、Ｍ３はオフ状態に進入し、定電
流源Ｉ１がトランジスタＭ２、Ｍ４が形成する経路を経
由して出力端の負荷に対して充電を進行し、一つの充電
電流経路を形成する。
【００１３】また好ましい実施例では、該ユニティーゲ
インバッファにおいて出力電圧Ｖｏｕｔと入力電圧Ｖｉ
ｎが高電圧とされ、入力電圧Ｖｉｎが突然低電圧に変わ
る時、トランジスタＭ１が線形（ｌｉｎｅａｒ）とな
り、大電流を出力し、該大電流がトランジスタＭ４のド
レインより流入した後、ｎ型ウェル（ｎ−ｗｅｌｌ）の
ｐｎ接合を経由して流出し、その電流方向がドレインか
らベースに至り、電流を形成する。同様に、トランジス
タＭ２も同じ電流経路を有し、ドレインからベースに流
れる電流を形成し、一つの放電経路を形成する。
インバッファにおいて出力電圧Ｖｏｕｔと入力電圧Ｖｉ
ｎが高電圧とされ、入力電圧Ｖｉｎが突然低電圧に変わ
る時、トランジスタＭ１が線形（ｌｉｎｅａｒ）とな
り、大電流を出力し、該大電流がトランジスタＭ４のド
レインより流入した後、ｎ型ウェル（ｎ−ｗｅｌｌ）の
ｐｎ接合を経由して流出し、その電流方向がドレインか
らベースに至り、電流を形成する。同様に、トランジス
タＭ２も同じ電流経路を有し、ドレインからベースに流
れる電流を形成し、一つの放電経路を形成する。
【００１４】また好ましい実施例では、該ユニティーゲ
インバッファにおいて、出力電圧Ｖｏｕｔと入力電圧Ｖ
ｉｎが高電圧とされ、入力電圧Ｖｉｎが突然低電圧に変
わる時、低温ポリシリコンのＴＦＴ製造工程において、
僅かに定電流源１３が放電とトランジスタＭ４のリーク
電流を提供し、即ち一つの放電経路を提供する。
インバッファにおいて、出力電圧Ｖｏｕｔと入力電圧Ｖ
ｉｎが高電圧とされ、入力電圧Ｖｉｎが突然低電圧に変
わる時、低温ポリシリコンのＴＦＴ製造工程において、
僅かに定電流源１３が放電とトランジスタＭ４のリーク
電流を提供し、即ち一つの放電経路を提供する。
【００１５】
【実施例】本発明は一種のユニティーゲインバッファを
提供し、その主要な回路構造は、複数のｐＭＯＳトラン
ジスタを相互に接続してなり、それは駆動パワー、速度
及び電圧正確度のいずれにも影響を与えずに、有効に液
晶ディスプレイ中のデータドライバ回路レイアウトの面
積を減少し、並びに低温ポリシリコンのＴＦＴの製造工
程を運用できるものとする。
提供し、その主要な回路構造は、複数のｐＭＯＳトラン
ジスタを相互に接続してなり、それは駆動パワー、速度
及び電圧正確度のいずれにも影響を与えずに、有効に液
晶ディスプレイ中のデータドライバ回路レイアウトの面
積を減少し、並びに低温ポリシリコンのＴＦＴの製造工
程を運用できるものとする。
【００１６】本発明のユニティーゲインバッファの基本
構造については、図２の本発明の実施例の基本構造回路
接続図を参照されたい。図１に示される演算増幅器を使
用した周知の技術と較べると、図２に示されるデータド
ライバ３５は、一つのディジタル・アナログ変換器１０
を具え、さらに新たな回路構造のユニティーゲインバッ
ファ２５を具え、さらにデータ線に接続している。
構造については、図２の本発明の実施例の基本構造回路
接続図を参照されたい。図１に示される演算増幅器を使
用した周知の技術と較べると、図２に示されるデータド
ライバ３５は、一つのディジタル・アナログ変換器１０
を具え、さらに新たな回路構造のユニティーゲインバッ
ファ２５を具え、さらにデータ線に接続している。
【００１７】該ユニティーゲインバッファ２５は本発明
の重点とされ、それは入力トランジスタＭ１を具え、そ
のゲートは該ユニティーゲインバッファ２５の入力端Ｖ
ｉｎとされ、即ち該入力トランジスタＭ１のゲートはデ
ィジタル・アナログ変換器１０の出力端に接続され、該
入力トランジスタＭ１のソースは定電流源Ｉ１に接続さ
れている。及び入力トランジスタＭ１は一つのｐＭＯＳ
トランジスタとされ、且つそのゲート−ドレイン電圧は
零でなく、ゆえに入力トランジスタＭ１は必然的に飽和
（Ｓａｔｕｒａｔｉｏｎ）の状態下で操作される。さら
に、入力トランジスタＭ１を流れる電流は正常作業時
に、電流値が定電流源Ｉ１よりＩ２とＩ３を減じたＩ１
−Ｉ２−Ｉ３値とされ、ゆえにそのＶｇｄ電圧は小範囲
内で変動する。
の重点とされ、それは入力トランジスタＭ１を具え、そ
のゲートは該ユニティーゲインバッファ２５の入力端Ｖ
ｉｎとされ、即ち該入力トランジスタＭ１のゲートはデ
ィジタル・アナログ変換器１０の出力端に接続され、該
入力トランジスタＭ１のソースは定電流源Ｉ１に接続さ
れている。及び入力トランジスタＭ１は一つのｐＭＯＳ
トランジスタとされ、且つそのゲート−ドレイン電圧は
零でなく、ゆえに入力トランジスタＭ１は必然的に飽和
（Ｓａｔｕｒａｔｉｏｎ）の状態下で操作される。さら
に、入力トランジスタＭ１を流れる電流は正常作業時
に、電流値が定電流源Ｉ１よりＩ２とＩ３を減じたＩ１
−Ｉ２−Ｉ３値とされ、ゆえにそのＶｇｄ電圧は小範囲
内で変動する。
【００１８】図２のユニティーゲインバッファ２５にお
いて、別にハイスイングバイアストランジスタ２５２が
設置され、それは二つのトランジスタＭ２、Ｍ３が直列
に接続されてなり、その接続点はＡと表示される。その
うちトランジスタＭ３のゲートは該ユニティーゲインバ
ッファ２５の入力端Ｖｉｎに接続されている。トランジ
スタＭ２のソースは定電流源Ｉ１に接続され、トランジ
スタＭ２のゲートはトランジスタＭ３のドレインに接続
されさらに定電流源Ｉ２に接続されている。
いて、別にハイスイングバイアストランジスタ２５２が
設置され、それは二つのトランジスタＭ２、Ｍ３が直列
に接続されてなり、その接続点はＡと表示される。その
うちトランジスタＭ３のゲートは該ユニティーゲインバ
ッファ２５の入力端Ｖｉｎに接続されている。トランジ
スタＭ２のソースは定電流源Ｉ１に接続され、トランジ
スタＭ２のゲートはトランジスタＭ３のドレインに接続
されさらに定電流源Ｉ２に接続されている。
【００１９】該トランジスタＭ２、Ｍ３の接続方式は一
般のハイスイングバイアス回路中によく見られ、このよ
うな接続方法によりトランジスタＭ２、Ｍ３は飽和状態
で運転する。ただし、もし入力トランジスタＭ１の設置
がなければ、トランジスタＭ２のソースとＡ点の間に、
ある固定電圧値が存在し得て、これによりトランジスタ
Ｍ３が線形状態で操作されて正常使用不能となる。ゆえ
に、該トランジスタＭ１の作用は、トランジスタＭ３を
強制的に飽和状態で作業させることにある。
般のハイスイングバイアス回路中によく見られ、このよ
うな接続方法によりトランジスタＭ２、Ｍ３は飽和状態
で運転する。ただし、もし入力トランジスタＭ１の設置
がなければ、トランジスタＭ２のソースとＡ点の間に、
ある固定電圧値が存在し得て、これによりトランジスタ
Ｍ３が線形状態で操作されて正常使用不能となる。ゆえ
に、該トランジスタＭ１の作用は、トランジスタＭ３を
強制的に飽和状態で作業させることにある。
【００２０】図２のユニティーゲインバッファ２５はさ
らに一つの出力トランジスタＭ４を具え、そのドレイン
とゲートは接続され、その接点はユニティーゲインバッ
ファ２５の出力端Ｖｏｕｔとされ、並びに定電流源Ｉ３
に接続され、該トランジスタＭ４のソースはＡ点に接続
されている。正常な操作状況下では、トランジスタＭ１
〜Ｍ３はいずれも飽和状態で操作され、Ａ点の電圧がＶ
ｉｎに接近することが分かり、両者の差は一つのトラン
ジスタＭ３のＶｇｄ電圧値とされ、即ち、ＶA ＝Ｖｉｎ
−Ｖｇｓ３とされる。このとき、トランジスタＭ４を利
用することにより、出力端電圧Ｖｏｕｔ＝ＶA ＋Ｖｇｓ
４となし、即ちＶｇｓ３を適宜調整してＶｇｓ４と同じ
くした後に、バッファの出力端電圧Ｖｏｕｔを非常に入
力電圧Ｖｉｎに接近させることができる。並びにトラン
ジスタＭ１〜Ｍ４にいずれもｐＭＯＳトランジスタが採
用され、ゆえにＶｔｈ値は改変しにくく、これにより出
力電圧Ｖｏｕｔがさらに入力電圧Ｖｉｎの値に接近す
る。
らに一つの出力トランジスタＭ４を具え、そのドレイン
とゲートは接続され、その接点はユニティーゲインバッ
ファ２５の出力端Ｖｏｕｔとされ、並びに定電流源Ｉ３
に接続され、該トランジスタＭ４のソースはＡ点に接続
されている。正常な操作状況下では、トランジスタＭ１
〜Ｍ３はいずれも飽和状態で操作され、Ａ点の電圧がＶ
ｉｎに接近することが分かり、両者の差は一つのトラン
ジスタＭ３のＶｇｄ電圧値とされ、即ち、ＶA ＝Ｖｉｎ
−Ｖｇｓ３とされる。このとき、トランジスタＭ４を利
用することにより、出力端電圧Ｖｏｕｔ＝ＶA ＋Ｖｇｓ
４となし、即ちＶｇｓ３を適宜調整してＶｇｓ４と同じ
くした後に、バッファの出力端電圧Ｖｏｕｔを非常に入
力電圧Ｖｉｎに接近させることができる。並びにトラン
ジスタＭ１〜Ｍ４にいずれもｐＭＯＳトランジスタが採
用され、ゆえにＶｔｈ値は改変しにくく、これにより出
力電圧Ｖｏｕｔがさらに入力電圧Ｖｉｎの値に接近す
る。
【００２１】続いて、さらに本発明のユニティーゲイン
バッファの電流操作モードについて説明を行う。まず、
出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが低電圧とされ、入
力電圧Ｖｉｎが突然高電圧に変わる時、トランジスタＭ
１、Ｍ３はオフ状態に進入し、定電流源Ｉ１がトランジ
スタＭ２、Ｍ４の形成する経路を経由して出力端の負荷
に対して充電を行い、一つの充電電流経路を形成する。
これについて図３を参照されたい。図３は本発明の実施
例の充電時の電流経路表示図である。そのうちＲｏｕｔ
及びＣｏｕｔの直列接続が表示するのは一つの負荷であ
り、また点線で表示された経路が示すように、出力電圧
Ｖｏｕｔが駆動する負荷Ｃｏｕｔ素子はトランジスタＭ
２、Ｍ４により充電される。
バッファの電流操作モードについて説明を行う。まず、
出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが低電圧とされ、入
力電圧Ｖｉｎが突然高電圧に変わる時、トランジスタＭ
１、Ｍ３はオフ状態に進入し、定電流源Ｉ１がトランジ
スタＭ２、Ｍ４の形成する経路を経由して出力端の負荷
に対して充電を行い、一つの充電電流経路を形成する。
これについて図３を参照されたい。図３は本発明の実施
例の充電時の電流経路表示図である。そのうちＲｏｕｔ
及びＣｏｕｔの直列接続が表示するのは一つの負荷であ
り、また点線で表示された経路が示すように、出力電圧
Ｖｏｕｔが駆動する負荷Ｃｏｕｔ素子はトランジスタＭ
２、Ｍ４により充電される。
【００２２】図４を参照されたい。図４は本発明の実施
例の放電時の電流経路表示図である。周知のｎ型ウェル
（ｎ−ｗｅｌｌ）工程による場合、出力電圧Ｖｏｕｔと
入力電圧Ｖｉｎが高電圧とされ、入力電圧Ｖｉｎが突然
低電圧に変わる時、トランジスタＭ１が線形（ｌｉｎｅ
ａｒ）となり、大電流を出力し、該大電流が即ち負荷の
Ｃｏｕｔより流出する電流とされてさらに該トランジス
タＭ４のドレインより流入した後、ｎ型ウェル（ｎ−ｗ
ｅｌｌ）のｐｎ接合を経由して流出する。その電流方向
はドレインからベースに至り、電流を形成する。
例の放電時の電流経路表示図である。周知のｎ型ウェル
（ｎ−ｗｅｌｌ）工程による場合、出力電圧Ｖｏｕｔと
入力電圧Ｖｉｎが高電圧とされ、入力電圧Ｖｉｎが突然
低電圧に変わる時、トランジスタＭ１が線形（ｌｉｎｅ
ａｒ）となり、大電流を出力し、該大電流が即ち負荷の
Ｃｏｕｔより流出する電流とされてさらに該トランジス
タＭ４のドレインより流入した後、ｎ型ウェル（ｎ−ｗ
ｅｌｌ）のｐｎ接合を経由して流出する。その電流方向
はドレインからベースに至り、電流を形成する。
【００２３】この現象を形成する原因は以下のとおりで
ある。現在このような状態（トランジスタＭ１が線形と
なることを指す）にあって、トランジスタＭ４のドレイ
ンの電圧がソースより高く、一般にドレインとソースを
認定する方式からみると、この時のソースは相互交換的
であり、即ちソースがドレインに変成し、ドレインがソ
ースに変成する。ゆえにソース・ベース電圧Ｖｓｂは０
でなく、ゲート・ベース電圧Ｖｇｂ＝０とされ、ゆえに
ソースとベースが正の導通のｐｎ接合とされ、電流流通
を形成する。同様に、トランジスタＭ２も同じ電流経路
を有し、ドレインからベースへに向けて電流を形成し、
これにより放電経路を形成する。これは図４の点線経路
の示すとおりである。
ある。現在このような状態（トランジスタＭ１が線形と
なることを指す）にあって、トランジスタＭ４のドレイ
ンの電圧がソースより高く、一般にドレインとソースを
認定する方式からみると、この時のソースは相互交換的
であり、即ちソースがドレインに変成し、ドレインがソ
ースに変成する。ゆえにソース・ベース電圧Ｖｓｂは０
でなく、ゲート・ベース電圧Ｖｇｂ＝０とされ、ゆえに
ソースとベースが正の導通のｐｎ接合とされ、電流流通
を形成する。同様に、トランジスタＭ２も同じ電流経路
を有し、ドレインからベースへに向けて電流を形成し、
これにより放電経路を形成する。これは図４の点線経路
の示すとおりである。
【００２４】また一方で、図４のバッファ回路は、もし
ｎ型ウェル工程でなく、例えば低温ポリシリコンのＴＦ
Ｔ工程で形成されると、出力電圧Ｖｏｕｔと入力電圧Ｖ
ｉｎが高電圧とされ、入力電圧Ｖｉｎが突然低電圧に変
わり放電する。即ち、その放電経路は、僅かに定電流源
Ｉ３が提供する放電とトランジスタＭ４のリーク電流の
放電の経路である。
ｎ型ウェル工程でなく、例えば低温ポリシリコンのＴＦ
Ｔ工程で形成されると、出力電圧Ｖｏｕｔと入力電圧Ｖ
ｉｎが高電圧とされ、入力電圧Ｖｉｎが突然低電圧に変
わり放電する。即ち、その放電経路は、僅かに定電流源
Ｉ３が提供する放電とトランジスタＭ４のリーク電流の
放電の経路である。
【００２５】実際の回路シミュレーションと実験によ
り、本発明のユニティーゲインバッファの達成する機能
を検証した。我々はＣＭＯＳ工程及び低温ポリシリコン
のＴＦＴ工程の素子モデルで実験を進行した。本発明は
ユニティーゲインバッファとされ、ゆえに実験におい
て、我々の関心は、異なる入力電圧Ｖｉｎ時の出力電圧
Ｖｏｕｔから入力電圧Ｖｉｎを減じた結果の値にあり、
それは図５及び図６に示されるとおりである。
り、本発明のユニティーゲインバッファの達成する機能
を検証した。我々はＣＭＯＳ工程及び低温ポリシリコン
のＴＦＴ工程の素子モデルで実験を進行した。本発明は
ユニティーゲインバッファとされ、ゆえに実験におい
て、我々の関心は、異なる入力電圧Ｖｉｎ時の出力電圧
Ｖｏｕｔから入力電圧Ｖｉｎを減じた結果の値にあり、
それは図５及び図６に示されるとおりである。
【００２６】図５は本発明のＣＭＯＳ工程の実施例につ
いて、異なる入力電圧値の時の、入力電圧Ｖｉｎから出
力電圧Ｖｏｕｔを減じた実験結果波形図である。この図
から分かるように、入力電圧値が１．０Ｖから９．２Ｖ
の時、出力と入力の電圧差値の範囲は僅かに５ｍＶであ
った。図６は本発明の低温ポリシリコンＴＦＴ工程の実
施例について、異なる入力電圧値の時の、入力電圧Ｖｉ
ｎから出力電圧Ｖｏｕｔを減じた実験結果波形図であ
る。この図から分かるように、入力電圧値が１．６Ｖか
ら１０．５Ｖの時、出力と入力の電圧差値の範囲は僅か
に４０〜５０ｍＶであった。
いて、異なる入力電圧値の時の、入力電圧Ｖｉｎから出
力電圧Ｖｏｕｔを減じた実験結果波形図である。この図
から分かるように、入力電圧値が１．０Ｖから９．２Ｖ
の時、出力と入力の電圧差値の範囲は僅かに５ｍＶであ
った。図６は本発明の低温ポリシリコンＴＦＴ工程の実
施例について、異なる入力電圧値の時の、入力電圧Ｖｉ
ｎから出力電圧Ｖｏｕｔを減じた実験結果波形図であ
る。この図から分かるように、入力電圧値が１．６Ｖか
ら１０．５Ｖの時、出力と入力の電圧差値の範囲は僅か
に４０〜５０ｍＶであった。
【００２７】図５及び図６から、我々は、周知のＣＭＯ
Ｓ工程モデルの結果は、一般のユニティーゲインバッフ
ァの需要に符合することが分かる。低温ポリシリコンの
工程では、スレショルド電圧Ｖｔｈが比較的大きいた
め、全体的に、ユニティーゲインバッファの電圧範囲を
あまり大きくしないで、比較的高い電圧（１５Ｖ）での
駆動を採用する。
Ｓ工程モデルの結果は、一般のユニティーゲインバッフ
ァの需要に符合することが分かる。低温ポリシリコンの
工程では、スレショルド電圧Ｖｔｈが比較的大きいた
め、全体的に、ユニティーゲインバッファの電圧範囲を
あまり大きくしないで、比較的高い電圧（１５Ｖ）での
駆動を採用する。
【００２８】このほか、本発明に関してＣＭＯＳ工程と
低温ポリシリコン工程に対して実際の暫態分析を行っ
た。図７、８を参照されたい。図７は本発明をＣＭＯＳ
工程に実施した回路のステップ応答図である。図８は本
発明を低温ポリシリコン工程に実施した回路のステップ
応答図である。図７及び図８から本発明の回路は充電或
いは放電のいずれにおいても良好な速度表現を有するこ
とが分かる。
低温ポリシリコン工程に対して実際の暫態分析を行っ
た。図７、８を参照されたい。図７は本発明をＣＭＯＳ
工程に実施した回路のステップ応答図である。図８は本
発明を低温ポリシリコン工程に実施した回路のステップ
応答図である。図７及び図８から本発明の回路は充電或
いは放電のいずれにおいても良好な速度表現を有するこ
とが分かる。
【００２９】ゆえに、本発明は正確度及び速度のいずれ
においても良好な表現を有する。面積については周知の
２ステージ演算増幅器と同じ数量のトランジスタを使用
しているが、しかし演算増幅器はフィードバック方式に
よりユニティーゲインバッファを形成しているため電容
値が小さくない一つの補償コンデンサを必要とする。し
かし、本発明はフィードバックの接続方式を採用してい
ないため、補償コンデンサを必要とせず、このため回路
レイアウト面積が比較的小さい。
においても良好な表現を有する。面積については周知の
２ステージ演算増幅器と同じ数量のトランジスタを使用
しているが、しかし演算増幅器はフィードバック方式に
よりユニティーゲインバッファを形成しているため電容
値が小さくない一つの補償コンデンサを必要とする。し
かし、本発明はフィードバックの接続方式を採用してい
ないため、補償コンデンサを必要とせず、このため回路
レイアウト面積が比較的小さい。
【００３０】また、ソースフォロワを使用したバッファ
回路接続方式もある。しかし、このソースフォロワは、
ｎＭＯＳとｐＭＯＳを接続し、及び切り換えスイッチを
使用するため正確度が良好であるが、しかし実際の回路
レイアウトは却って複雑となった。
回路接続方式もある。しかし、このソースフォロワは、
ｎＭＯＳとｐＭＯＳを接続し、及び切り換えスイッチを
使用するため正確度が良好であるが、しかし実際の回路
レイアウトは却って複雑となった。
【００３１】
【発明の効果】総合すると、本発明のユニティーゲイン
バッファは、レイアウト面積の比較的小さいバッファと
され、且つ液晶ディスプレイ駆動の機能と効果に影響を
与えない。ゆえに本発明の目的と機能のいずれも十分な
実施の進歩性を有しており、極めて産業上の利用価値を
有しており、且つ現在公開されていない新発明であり、
完全に特許の要件に符合している。なお、以上の説明
は、本発明の実施例に関するものであって本発明の請求
範囲を限定するものではなく、本発明に基づきなしうる
細部の修飾或いは改変は、いずれも本発明の請求範囲に
属するものとする。
バッファは、レイアウト面積の比較的小さいバッファと
され、且つ液晶ディスプレイ駆動の機能と効果に影響を
与えない。ゆえに本発明の目的と機能のいずれも十分な
実施の進歩性を有しており、極めて産業上の利用価値を
有しており、且つ現在公開されていない新発明であり、
完全に特許の要件に符合している。なお、以上の説明
は、本発明の実施例に関するものであって本発明の請求
範囲を限定するものではなく、本発明に基づきなしうる
細部の修飾或いは改変は、いずれも本発明の請求範囲に
属するものとする。
【図１】周知の技術のＴＦＴ液晶ディスプレイにおい
て、データ線駆動に用いられるデータドライバに使用さ
れるユニティーゲインバッファ回路表示図である。
て、データ線駆動に用いられるデータドライバに使用さ
れるユニティーゲインバッファ回路表示図である。
【図２】本発明の実施例の基本構造回路接続表示図であ
る。
る。
【図３】本発明の実施例の充電時の電流経路表示図であ
る。
る。
【図４】本発明の実施例の放電時の電流経路表示図であ
る。
る。
【図５】本発明の実施例の、ＣＭＯＳ工程における、異
なる入力電圧値の時に、入力電圧から出力電圧を減じた
実験結果波形表示図である。
なる入力電圧値の時に、入力電圧から出力電圧を減じた
実験結果波形表示図である。
【図６】本発明の実施例の、低温ポリシリコン工程にお
ける、異なる入力電圧値の時に、入力電圧から出力電圧
を減じた実験結果波形表示図である。
ける、異なる入力電圧値の時に、入力電圧から出力電圧
を減じた実験結果波形表示図である。
【図７】本発明の実施例の、ＣＭＯＳ工程回路中のステ
ップ応答図である。
ップ応答図である。
【図８】本発明の実施例の、低温ポリシリコン工程中の
ステップ応答図である。
ステップ応答図である。
１０ ディジタル・アナログ変換器
２０、２５ ユニティーゲインバッファ
２２ 演算増幅器
３０、３５ データドライバ
Ｍ１ 入力トランジスタ
Ｍ２、Ｍ３ トランジスタ
Ｍ４ 出力トランジスタ
２５２ ハイスイングバイアストランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/00 - 3/38
G02F 1/133 505 - 580
Claims (11)
- 【請求項１】 ユニティーゲインバッファにおいて、入
力トランジスタＭ１であって、そのゲートは該ユニティ
ーゲインバッファの入力端Ｖｉｎとされ、そのソースが
定電流源Ｉ１に接続された、上記入力トランジスタＭ１
と、 ハイスイングバイアストランジスタであって、トランジ
スタＭ２のドレインともう一つのトランジスタＭ３のソ
ースが直列に接続されてなり、そのうちトランジスタＭ
３のゲートが該入力端Ｖｉｎに接続され、トランジスタ
Ｍ２のソースが定電流源Ｉ１に接続され、トランジスタ
Ｍ２のゲートがトランジスタＭ３のドレインに接続され
さらに定電流源Ｉ２に接続された、上記ハイスイングバ
イアストランジスタと、 出力トランジスタＭ４であって、そのドレインが該ユニ
ティーゲインバッファの出力端Ｖｏｕｔとされ、そのソ
ースがトランジスタＭ２、Ｍ３の接続点Ａに接続され、
そのゲートがドレインと接続され、さらに定電流源Ｉ３
に接続された、上記出力トランジスタＭ４と、 を包括し、この回路接続方式により、接続点Ａの電圧が
入力端Ｖｉｎの電圧に接近し、その電圧差がトランジス
タＭ３のゲート・ソース間電圧Ｖｇｓとされ、さらにト
ランジスタＭ４の調整により、出力電圧Ｖｏｕｔが接続
点Ａの電圧とトランジスタＭ４のゲート・ソース間電圧
の和とされることにより、出力電圧が入力電圧に、より
接近させられることを特徴とする、ユニティーゲインバ
ッファ。 - 【請求項２】 前記入力トランジスタＭ１が一つのｐＭ
ＯＳトランジスタとされ、ユニティーゲインバッファ全
体が正常操作状態下で、そのＶｇｄ電圧が零でなく、入
力トランジスタＭ１が飽和状態で操作されることを特徴
とする、請求項１に記載のユニティーゲインバッファ。 - 【請求項３】 前記ハイスイングバイアストランジスタ
の二つのトランジスタＭ２、Ｍ３がｐＭＯＳトランジス
タとされ、ユニティーゲインバッファ全体が正常操作状
態下で、トランジスタＭ２、Ｍ３がいずれも飽和状態で
操作されることを特徴とする、請求項１に記載のユニテ
ィーゲインバッファ。 - 【請求項４】 前記ユニティーゲインバッファにおい
て、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが低電圧である
時、入力電圧Ｖｉｎが突然高電圧に変わる時、トランジ
スタＭ１、Ｍ３がオフ状態に進入し、定電流源Ｉ１がト
ランジスタＭ２、Ｍ４の形成する経路を経由して出力端
の負荷に対して充電を行い、一つの充電電流経路を形成
することを特徴とする、請求項１に記載のユニティーゲ
インバッファ。 - 【請求項５】 前記ユニティーゲインバッファにおい
て、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが高電圧とさ
れ、入力電圧Ｖｉｎが突然低電圧に変わる時、トランジ
スタＭ１が線形となり、大電流を出力し、該大電流がト
ランジスタＭ４のドレインより流入した後、ｎ型ウェル
のｐｎ接合を経由して流出し、ドレインからベースに流
れる電流を形成し、一つの放電経路を形成することを特
徴とする、請求項１に記載のユニティーゲインバッフ
ァ。 - 【請求項６】 前記ユニティーゲインバッファが低温ポ
リシリコンのＴＦＴ工程で形成されて、該ユニティーゲ
インバッファの出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが高
電圧である時、入力電圧Ｖｉｎが突然低電圧に変わる
時、該ユニティーゲインバッファが定電流源Ｉ３の提供
する放電とトランジスタＭ４のリーク電流による放電を
行なうことを特徴とする、請求項５に記載のユニティー
ゲインバッファ。 - 【請求項７】 ＴＦＴ液晶ディスプレイのデータドライ
バにおいて、 ディジタル・アナログ変換器であって、ディジタル信号
を受け取りそれをアナログ信号に変換して画素表示を駆
動する、上記ディジタル・アナログ変換器と、 ユニティーゲインバッファであって、該ディジタル・ア
ナログ変換器と液晶ディスプレイのデータ線の間に接続
されて、データ線の負荷を駆動するのに用いられる、上
記ユニティーゲインバッファと、 を包括し、該ユニティーゲインバッファが、 入力トランジスタＭ１であって、そのゲートは該ユニテ
ィーゲインバッファの入力端Ｖｉｎとされ、そのソース
が定電流源Ｉ１に接続された、上記入力トランジスタＭ
１と、 ハイスイングバイアストランジスタであって、トランジ
スタＭ２のドレインともう一つのトランジスタＭ３のソ
ースが直列に接続されてなり、そのうちトランジスタＭ
３のゲートが該入力端Ｖｉｎに接続され、トランジスタ
Ｍ２のソースが定電流源Ｉ１に接続され、トランジスタ
Ｍ２のゲートがトランジスタＭ３のドレインに接続され
さらに定電流源Ｉ２に接続された、上記ハイスイングバ
イアストランジスタと、 出力トランジスタＭ４であって、そのドレインが該ユニ
ティーゲインバッファの出力端Ｖｏｕｔとされ、そのソ
ースがトランジスタＭ２、Ｍ３の接続点Ａに接続され、
そのゲートがドレインと接続され、さらに定電流源Ｉ３
に接続された、上記出力トランジスタＭ４と、 を包括し、このユニティーゲインバッファの回路接続方
式により、接続点Ａの電圧が入力端Ｖｉｎの電圧に接近
し、その電圧差がトランジスタＭ３のゲート・ソース間
電圧Ｖｇｓとされ、さらにトランジスタＭ４の調整によ
り、出力電圧Ｖｏｕｔが接続点Ａの電圧とトランジスタ
Ｍ４のゲート・ソース間電圧の和とされることにより、
出力電圧が入力電圧に、より接近させられることを特徴
とする、ＴＦＴ液晶ディスプレイのデータドライバ。 - 【請求項８】 前記ユニティーゲインバッファ全体が正
常操作状態下で、入力トランジスタＭ１のゲート・ドレ
イン間電圧Ｖｇｄが零でなく、入力トランジスタＭ１が
飽和状態で操作され、且つ正常状態下で、ハイスイング
バイアストランジスタの二つのトランジスタＭ２、Ｍ３
がいずれも飽和状態で操作されることを特徴とする、請
求項７に記載のＴＦＴ液晶ディスプレイのデータドライ
バ。 - 【請求項９】 前記ユニティーゲインバッファの出力電
圧Ｖｏｕｔと入力電圧Ｖｉｎが低電圧である時、入力電
圧Ｖｉｎが突然高電圧に変わる時、トランジスタＭ１、
Ｍ３がオフ状態に進入し、定電流源Ｉ１がトランジスタ
Ｍ２、Ｍ４の形成する経路を経由して出力端の負荷に対
して充電を行い、一つの充電電流経路を形成することを
特徴とする、請求項７に記載のＴＦＴ液晶ディスプレイ
のデータドライバ。 - 【請求項１０】 前記ユニティーゲインバッファの出力
電圧Ｖｏｕｔと入力電圧Ｖｉｎが高電圧である時、入力
電圧Ｖｉｎが突然低電圧に変わる時、トランジスタＭ１
が線形となり、大電流を出力し、該大電流がトランジス
タＭ４のドレインより流入した後、ｎ型ウェルのｐｎ接
合を経由して流出し、ドレインからベースに流れる電流
を形成し、トランジスタＭ２も同じ電流経路を有し、ド
レインからベースに流れる電流を形成し、一つの放電経
路を形成することを特徴とする、請求項７に記載のＴＦ
Ｔ液晶ディスプレイのデータドライバ。 - 【請求項１１】 前記ユニティーゲインバッファが低温
ポリシリコンのＴＦＴ工程で形成され、該ユニティーゲ
インバッファの出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが高
電圧である時、入力電圧Ｖｉｎが突然低電圧に変わる
時、定電流源Ｉ３の提供する放電とトランジスタＭ４の
リーク電流による放電を行なうことを特徴とする、請求
項７に記載のＴＦＴ液晶ディスプレイのデータドライ
バ。
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|---|---|---|---|---|
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Families Citing this family (9)
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|---|---|---|---|---|
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| JP4759908B2 (ja) * | 2003-07-09 | 2011-08-31 | ソニー株式会社 | フラットディスプレイ装置 |
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| US7492344B2 (en) * | 2004-08-13 | 2009-02-17 | Himax Technologies Limited | Temperature sensor for liquid crystal display device |
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Family Cites Families (9)
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| US4481481A (en) * | 1983-02-11 | 1984-11-06 | National Semiconductor Corporation | Buffer inverter circuit with adaptive bias |
| US4712047A (en) * | 1986-06-27 | 1987-12-08 | Sperry Corporation | Power on demand beam deflection system for dual mode CRT displays |
| US4833424A (en) * | 1988-04-04 | 1989-05-23 | Elantec | Linear amplifier with transient current boost |
| US4853610A (en) * | 1988-12-05 | 1989-08-01 | Harris Semiconductor Patents, Inc. | Precision temperature-stable current sources/sinks |
| US5331285A (en) * | 1991-06-25 | 1994-07-19 | Texas Instruments Incorporated | Resistively programmable interface for an analog device |
| US5519328A (en) * | 1994-10-28 | 1996-05-21 | Keithley Instruments, Inc. | Compensation for dielectric absorption effect |
| GB9425714D0 (en) * | 1994-12-20 | 1995-02-22 | Philips Electronics Uk Ltd | An amplifying circuit |
| US6046577A (en) * | 1997-01-02 | 2000-04-04 | Texas Instruments Incorporated | Low-dropout voltage regulator incorporating a current efficient transient response boost circuit |
-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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