CN101304240B - 电压限制装置及应用其的运算放大器及其电路设计方法 - Google Patents
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Abstract
一种电压限制装置，应用于运算放大器中，其包括第一晶体管，栅极(Gate)与源极(Source)的跨压接近特定电压且漏极(Drain)与源极的跨压不等于零，而导致较大的基板(Substrate)电流。电压限制装置包括第二晶体管，源极与第一晶体管的漏极耦接，栅极接收偏压信号使第二晶体管操作于饱和区(Saturation Region)，并使第二晶体管的源极电压等于偏压信号与第二晶体管临界电压(Threshold Voltage)之差。如此，通过降低第一晶体管的漏极与源极的跨压，降低基板电流。
Description
技术领域
本发明是有关于一种电压限制装置，且特别是有关于一种可降低运算放大器(Operational Amplifier)中晶体管的基板(Substrate)电流及其产生的不良效应的电压限制装置。
背景技术
液晶显示器包括源极驱动器(Source Driver)、栅极驱动器(GateDriver)及液晶显示面板，其中液晶显示面板中具有像素数组，而源极驱动器用以提供像素数据至像素数组中，配合栅极驱动器依序开启像素数组中对应的像素列而显示出欲显示的图像。请参照图1，其示出了运算放大器中晶体管的基板电流与其偏压的曲线图。传统技术多以运算放大器(Operational Amplifier)实现源极驱动器的输出缓冲器，部分的晶体管(Transistor)会因栅极(Gate)与源极(Source)的偏压及漏极(Drain)与源极的偏压产生较大的基板(Substrate)电流及热电子(Hot Electrons)。
部分的热电子会流向晶体管的栅极并困在栅极氧化层(GateOxide)中，导致晶体管的临界电压(Threshold voltage)、饱和电流及特性随着使用时间而改变，最终使其产生误操作(Malfunction)，使得传统运算放大器与应用其的源极驱动器还具有产品寿命较短的缺点。
较高的基板电流亦会提高传统运算放大器与应用其的源极驱动器的直流工作电流，进而使传统运算放大器及应用其的源极驱动器具有耗电量较高的缺点；而若将其应用在便携式(Portable，或手提式)产品上，更将导致便携式产品的续航力较差的缺点。
较高的基板电流更可能导致基板电压不断提升而使其中的寄生晶体管被顺向导通，发生闭锁(Latchup)效应或急速返回(Snapback)效应而造成更大的基板电流及热电子，使上述缺点更加地严重。
发明内容
本发明有关于一种电压限制装置及应用其的运算放大器(Operational Amplifier)，可有效地改善传统运算放大器基板(Substrate)电流较高、热电子(Hot Electrons)、闭锁(Latchup)及急速返回(Snapback)等效应较严重、传统运算放大器寿命较短及耗电量较高的缺点，而实质上可降低上述因基板电流较高导致电路中的不良效应，并可使应用其的运算放大器及模拟电路具有寿命较长、耗电量较低而应用其的便携式(Portable)装置续航力较佳的优点。
根据本发明提出一种电压限制装置，应用于运算放大器中，其包括第一晶体管，栅极(Gate)与源极(Source)的跨压接近特定电压且漏极(Drain)与源极的跨压不等于零，而导致较大的基板(Substrate)电流。电压限制装置包括第二晶体管，源极与第一晶体管的漏极耦接，栅极接收偏压信号使第二晶体管操作于饱和区(Saturation Region)，并使第二晶体管的源极电压等于偏压信号与第二晶体管临界电压(Threshold Voltage)的差。如此，通过降低第一晶体管的漏极与源极的跨压，以降低基板电流。
根据本发明提出一种运算放大器，其中包括输入级电路及输出级电路。输入级电路用以接收差动信号，并据以产生中间信号。输出级电路响应于中间信号来产生输出信号，输出级电路包括第一及第二晶体管。第一晶体管的栅极与源极的跨压接近特定电压且漏极与源极的跨压不等于零，而导致较大的基板电流。第二晶体管的源极与第一晶体管的漏极耦接，栅极接收偏压信号使第二晶体管操作于饱和区，并使第二晶体管的源极电压等于偏压信号与第二晶体管临界电压的差。如此，通过低第一晶体管的漏极与源极的跨压，降低第一晶体管的基板电流。
根据本发明提出一种运算放大器的电路设计方法，包括下列的步骤。首先，提供运算放大器，包括输出电路，其中具有第一晶体管。第一晶体管的栅极与源极的跨压接近一特定电压，漏极与源极的跨压不等于零而产生基板电流。接着，设置第二晶体管于运算放大器中，第二晶体管的源极与第一晶体管的漏极耦接。之后，提供偏压信号至第二晶体管的栅极来偏压第二晶体管于饱和区，并使第二晶体管的源极电压等于偏压信号与第二晶体管临界电压的差。如此，通过降低第一晶体管的漏极与源极的跨压，降低第一晶体管的基板电流。
为让本发明的上述内容能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下：
附图说明
图1示出了运算放大器中晶体管的基板电流与其偏压的曲线图。
图2示出依照本发明第一实施例的运算放大器的电路图。
图3示出依照本实施例的运算放大器的电路设计方法的流程图。
图4示出了本实施例的另一运算放大器的电路图。
主要组件符号说明
10、20：运算放大器
12：加法电路
14：浮接电流源
16：AB类输出电路控制单元
L1～L6：电压限制装置
M01、M02、M05、M06：输入晶体管
M31～M34：输出晶体管
M07、M08、M11～M18、M21～M24、MP1、MN1、MP2、MN2、MP3、MN3：晶体管
具体实施方式
请参照图2，其示出依照本发明第一实施例的运算放大器的电路图。在本实施例中以运算放大器10为两级(Stage)轨对轨(Rail-to-rail)输出输入运算放大器(Operational Amplifier)为例作说明。运算放大器10包括输入级电路及输出级电路，输入级电路例如为轨对轨输入电路，其用以接收差动输入信号Vid+及Vid-，并根据差动输入信号Vid+及Vid-产生中间信号Vc1～Vc4。输出级电路例如为轨对轨AB类(Class AB)输出电路，用以响应于中间信号Vc1～Vc4来提供输出信号Vo。
输入级电路包括输入晶体管M01与M02及M05与M06，输入晶体管M01与M02例如为P型金属氧化物半导体(Metal OxideSemiconductor，MOS)晶体管，输入晶体管M05与M06例如为N型金属氧化物半导体晶体管。输入晶体管M01与M02及输入晶体管M05与M06分别形成第一与第二差动输入电路，其分别在差动输入信号Vid+及Vid-的共模信号大小接近电压VSS及VDD时对其进行差动放大的操作，以实现出轨对轨输入电路。电压VDD及VSS分别例如为运算放大器10的最高电压位准及最低电压位准。
输入级电路例如还包括加法电路(Summing Circuit)12及浮接电流源(floating Current Source)14。加法电路12响应于中间信号Vc1～Vc4来驱动输出级电路提供输出信号Vo，加法电路12例如包括晶体管M11、M13、M15及M17。浮接电流源14例如用以提供偏压电流来驱动加法电路12的偏压电路，其中例如包括晶体管M21与M23，分别接收偏压信号Vx1与Vx2以提供对应的偏压电流。
输出级电路例如包括晶体管M31及M32及AB类输出电路控制单元16。AB类输出电路控制单元16例如与加法电路12相互级联(Cascode)，并受到浮接电流源14的驱动来控制输出晶体管M31及M32的操作以提供输出信号Vo。AB类输出电路控制单元16例如包括晶体管M22与M24，其也接收偏压信号Vx1与Vx2。
本实施例的AB类输出电路控制单元16例如还包括电压限定装置L1及L2，其分别与晶体管M22与M24的漏极耦接，并分别用以控制晶体管M22与M24的漏极电压，以达到降低晶体管M22与M24产生的基板电流。接下来以晶体管MP1的偏压设计及其操作为例作说明。
在运算放大器10运作时晶体管M22偏压在饱和区(SaturationRegion)，因此晶体管M22会有栅极与源极的跨压及漏极与源极的跨压不全为零的偏压状况。此时晶体管M22产生基板(Substrate)电流，晶体管M22的基板电流、栅极与源极的跨压及漏极与源极的跨压的关系如图1所示。晶体管M22的栅极与源极跨压例如接近3伏特，而漏极与源极的跨压例如接近14.85伏特。由图1可知，此时晶体管M22产生的基板电流接近1.40x10-5安培。
本实施例的电压限制装置L1例如具有晶体管MP1，其源极与晶体管M22的漏极耦接，栅极接收偏压信号Vb1，漏极耦接至晶体管M17的漏极。偏压信号Vb1例如用以偏压晶体管MP1于饱和区，并使其的源极，也就是晶体管M22的漏极电压基本上等于偏压信号Vb1与晶体管MP1的临界电压(Threshold Voltage)的差。
如此，可通过提供不同位准的偏压信号Vb1来控制晶体管M22的漏极电压，以降低晶体管M22的漏极源极跨压。这样一来，本实施例的电压限制装置L1可有效地通过控制晶体管M22的漏极电压来达到降低其基板电流，进而改善晶体管M22可能因基板电流较高而造成的热电子(Hot Electrons)、闭锁(Latchup)、及急速返回(Snapback)等效应较为严重、运算放大器10的寿命较短及耗电量较高的缺点。电压限定装置L2亦具有基本上相近的操作，可降低晶体管M24的漏极源极跨压及其基板电流。
本实施例的运算放大器10还具有电压限制装置L3及L4，其分别包括晶体管MP2及MN2，其源极分别与输出晶体管M31及M32漏极耦接，而栅极分别接收偏压信号Vb3及Vb4。电压限制装置L3及L4与电压限制装置L1也具有基本上相近的操作，可有效地分别通过降低晶体管M31及M32的漏极电压，来降低其基板电流。这样一来，本实施例的运算放大器10及电压限制装置L1～L4可有效地分别通过降低晶体管M22、M24、M31及M32的漏极电压的手段来分别达到降低其基板电流的效果。
本实施例的运算放大器10还具有偏压电路，其中包括晶体管M03、M04、M07、M08，其接收不同的偏压信号Vx3～Vx6来对输入晶体管M01、M02、M05、M06、加法电路12进行偏压。而本实施例的运算放大器10还具有电容C1及C2，其为米勒(Miller)电容。
请参照第3图，其示出依照本实施例的运算放大器的电路设计方法的流程图。如步骤302，提供具有输出电路的运算放大器10，其中晶体管M22、M24、M31及M32的栅极与源极的跨压接近特定电压，漏极与源极的跨压不等于零以产生较大的基板电流。本实施例的运算放大器10的制程技术对应的特定电压为3伏特。接着，如步骤304，设置晶体管MP1、MN1、MP2及MN2于运算放大器10中，其源极分别与晶体管M22、M24、M31及M32的漏极耦接。
之后，如步骤306，分别提供偏压信号Vb1～Vb4至晶体管MP1、MN1、MP2及MN2的栅极，来偏压其于饱和区。如此，使得晶体管MP1、MN1、MP2及MN2的源极电压，也就是晶体管M22、M24、M31及M32的漏极电压分别等于偏压信号Vb1-Vth1、Vb2-Vth2、Vb3-Vth3及Vb4-Vth4，由此来降低晶体管M22、M24、M31及M32的漏极与源极的跨压及其基板电流。其中Vth1～Vth4分别为晶体管MP1、MN1、MP2及MN2的临界电压。
在本实施例中，虽仅以运算放大器10设置有四个电压限制装置L1～L4为例作说明，然而，本实施例的运算放大器10不局限于设置四个电压控制装置L1～L4，而可仅设置其中部分的电压限制装置来达到降低运算放大器10的整体电流消耗的功效。
在本实施例中虽仅以轨对轨运算放大器10中的晶体管M22、M24、M31及M32的栅极与源极间的跨压及漏极与源极的跨压条件导致其产生较高基板电流的情形为例作说明，然而，本实施例的电压限制装置不局限于应用在本实施例的轨对轨运算放大器10中，而还可应用在其它不同类型的运算放大器甚至是模拟电路中，来控制其中有基板电流过高问题的晶体管的漏极电压，以达到降低其基板电流的效果。例如，与本实施例的电压控制装置L3及L4具有基本上相近的结构的电压控制装置L5及L6可应用于另一双级运算放大器20中，以对其中的输出晶体管M33及M34的漏极电压进行控制。
在本实施例中虽仅以电压控制装置L1～L6应用于运算放大器10及20中的操作情形为例作说明，然而，本实施例的电压控制装置不局限于应用于运算放大器中，而更可广泛地应用在任何具有造成较高的基板电流的晶体管的模拟电路中。
本实施例的电压限制装置用以对应用其的运算放大器或模拟电路中可能因栅极、漏极与源极的偏压条件而导致产生较高的基板电流的一个或一个以上晶体管的漏极电压进行控制，以通过降低这些晶体管的漏极源极电压来降低对应的基板电流。如此，本实施例的电压限制装置可有效地改善传统运算放大器或模拟电路中基板电流较高及其导致的热电子、闭锁及急速返回等效应较严重、使得其寿命较短及耗电量较高的缺点，而实质上可降低上述因基板电流较高导致的不良效应，并可使应用其的运算放大器与模拟电路具有寿命较长、耗电量较低而应用其的便携式(Portable)装置的续航力较佳的优点。
综上所述，虽然本发明已以一较佳实施例揭露如上，然而其并非用以限定本发明。本发明所属技术领域的普通技术人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求书所界定的保护范围为准。
Claims (6)
1.一种电压限制装置，应用于运算放大器中，所述运算放大器包括第一晶体管，栅极与源极的跨压接近一特定电压且漏极与源极的跨压不等于零，导致一基板电流，所述电压限制装置包括：
第二晶体管，源极与所述第一晶体管的漏极耦接，栅极接收一偏压信号使所述第二晶体管操作于饱和区，并使所述第二晶体管的源极电压等于所述偏压信号与所述第二晶体管临界电压的差，由此来降低所述第一晶体管的漏极与源极的跨压，以降低所述基板电流。
2.根据权利要求1所述的电压限制装置，其中所述第一和所述第二晶体管均为N型金属氧化物半导体晶体管。
3.根据权利要求1所述的电压限制装置，其中所述第一和所述第二晶体管均为P型金属氧化物半导体晶体管。
4.一种运算放大器，包括：
输入级电路，用以接收一差动信号，并据以产生一中间信号；以及
输出级电路，响应于所述中间信号来产生一输出信号，所述输出级电路包括：
第一晶体管，在所述运算放大器工作时栅极与源极的跨压接近一特定电压且漏极与源极的跨压不等于零，而导致大的基板电流；以及
第二晶体管，源极与所述第一晶体管的漏极耦接，栅极接收一偏压信号使所述第二晶体管操作于饱和区，并使所述第二晶体管的源极电压等于所述偏压信号与所述第二晶体管临界电压之差，由此来降低所述第一晶体管的漏极与源极的跨压，以降低所述第一晶体管的基板电流。
5.根据权利要求4所述的运算放大器，其中所述输出级电路为一AB类输出电路。
6.一种运算放大器的电路设计方法，包括：
提供运算放大器，包括输出电路，其中具有第一晶体管，所述第一晶体管的栅极与源极的跨压接近一特定电压，漏极与源极的跨压不等于零而产生一基板电流；
设置第二晶体管于所述运算放大器中，所述第二晶体管的源极与所述第一晶体管的漏极耦接；以及
提供一偏压信号至所述第二晶体管的栅极来偏压所述第二晶体管于饱和区，并使所述第二晶体管的源极电压等于所述偏压信号与所述第二晶体管临界电压之差，由此来降低所述第一晶体管的漏极与源极的跨压，以降低所述第一晶体管的基板电流。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN2007100974865A CN101304240B (zh) | 2007-05-09 | 2007-05-09 | 电压限制装置及应用其的运算放大器及其电路设计方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
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| CN101304240A CN101304240A (zh) | 2008-11-12 |
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| CN2007100974865A Expired - Fee Related CN101304240B (zh) | 2007-05-09 | 2007-05-09 | 电压限制装置及应用其的运算放大器及其电路设计方法 |
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|---|---|
| CN (1) | CN101304240B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105932972B (zh) * | 2012-03-22 | 2019-01-15 | 联咏科技股份有限公司 | 输出级电路 |
| CN103248320A (zh) * | 2013-05-27 | 2013-08-14 | 苏州贝克微电子有限公司 | 带有开关电容频率控制和频率设置电阻的精密振荡器电路和方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001082470A2 (en) * | 2000-04-06 | 2001-11-01 | Cadence Design Systems, Inc. | Voltage limiting bias circuit for reduction of hot electron degradation effects in mos cascode circuits |
| CN2562502Y (zh) * | 2002-06-25 | 2003-07-23 | 威盛电子股份有限公司 | 输出缓冲的过电压保护电路 |
-
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- 2007-05-09 CN CN2007100974865A patent/CN101304240B/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2001082470A2 (en) * | 2000-04-06 | 2001-11-01 | Cadence Design Systems, Inc. | Voltage limiting bias circuit for reduction of hot electron degradation effects in mos cascode circuits |
| CN2562502Y (zh) * | 2002-06-25 | 2003-07-23 | 威盛电子股份有限公司 | 输出缓冲的过电压保护电路 |
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| Publication number | Publication date |
|---|---|
| CN101304240A (zh) | 2008-11-12 |
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