JP2001144559A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JP2001144559A JP2001144559A JP32261799A JP32261799A JP2001144559A JP 2001144559 A JP2001144559 A JP 2001144559A JP 32261799 A JP32261799 A JP 32261799A JP 32261799 A JP32261799 A JP 32261799A JP 2001144559 A JP2001144559 A JP 2001144559A
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Abstract
(57)【要約】
【課題】 入力電圧によらず動作可能な差動増幅装置を
提供する。 【解決手段】 差動入力トランジスタにデプレッション
ＭＯＳトランジスタを用いた構成を備えることにより差
動入力トランジスタが常に動作するため入力電圧によら
ず動作する差動増幅回路を提供するものである。
提供する。 【解決手段】 差動入力トランジスタにデプレッション
ＭＯＳトランジスタを用いた構成を備えることにより差
動入力トランジスタが常に動作するため入力電圧によら
ず動作する差動増幅回路を提供するものである。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば電源電圧
とほぼ同一範囲で入出力が可能な差動増幅回路が必要な
液晶パネルを駆動する液晶ドライバに用いられる差動増
幅回路に関するものである。なお、この差動増幅回路
は、集積回路化される場合、一つの半導体基板に多数個
が並設される。
とほぼ同一範囲で入出力が可能な差動増幅回路が必要な
液晶パネルを駆動する液晶ドライバに用いられる差動増
幅回路に関するものである。なお、この差動増幅回路
は、集積回路化される場合、一つの半導体基板に多数個
が並設される。
【０００２】
【従来の技術】従来の差動増幅回路は、図２に示すよう
に、１は反転入力ＶＩＮ−をゲートに入力している差動
入力トランジスタＭＮＡ、２は非反転入力ＶＩＮ＋をゲ
ートに入力している差動入力トランジスタＭＮＢ、３は
差動入力トランジスタＭＮＡ１の電流をミラーするＰチ
ャネルカレントミラートランジスタＭＰＡ、４は差動入
力トランジスタＭPＡ３の電流をミラーするＰチャネル
カレントミラートランジスタＭＰＢ、５は出力トランジ
スタＭＰＣであり、Ｐチャネルカレントミラートランジ
スタＭＰＢ４のドレインとＮチャネル差動入力トランジ
スタＭＮＢ２のドレインを接続してできる電圧ＶＤをゲ
ートに接続しており、６はＮチャネル電流源トランジス
タＭＮＣであり、ゲートにバイアス電圧ＶＢＮが接続さ
れ、出力トランジスタＭＰＣ５のドレインとＮチャネル
電流源トランジスタＭＮＣ６のドレインとが接続されて
できる出力電圧ＶＯを出力し、７はＮチャネル電流源ト
ランジスタＭＮＤであり、ゲートにバイアス電圧ＶＢＮ
が接続され、差動入力トランジスタＭＮＡ１と差動入力
トランジスタＭＮＢ２のそれぞれのソースとＮチャネル
電流源トランジスタＭＮＤ７のドレインを接続した構成
になっている。
に、１は反転入力ＶＩＮ−をゲートに入力している差動
入力トランジスタＭＮＡ、２は非反転入力ＶＩＮ＋をゲ
ートに入力している差動入力トランジスタＭＮＢ、３は
差動入力トランジスタＭＮＡ１の電流をミラーするＰチ
ャネルカレントミラートランジスタＭＰＡ、４は差動入
力トランジスタＭPＡ３の電流をミラーするＰチャネル
カレントミラートランジスタＭＰＢ、５は出力トランジ
スタＭＰＣであり、Ｐチャネルカレントミラートランジ
スタＭＰＢ４のドレインとＮチャネル差動入力トランジ
スタＭＮＢ２のドレインを接続してできる電圧ＶＤをゲ
ートに接続しており、６はＮチャネル電流源トランジス
タＭＮＣであり、ゲートにバイアス電圧ＶＢＮが接続さ
れ、出力トランジスタＭＰＣ５のドレインとＮチャネル
電流源トランジスタＭＮＣ６のドレインとが接続されて
できる出力電圧ＶＯを出力し、７はＮチャネル電流源ト
ランジスタＭＮＤであり、ゲートにバイアス電圧ＶＢＮ
が接続され、差動入力トランジスタＭＮＡ１と差動入力
トランジスタＭＮＢ２のそれぞれのソースとＮチャネル
電流源トランジスタＭＮＤ７のドレインを接続した構成
になっている。
【０００３】以上のように構成された差動増幅回路につ
いて、以下その動作を説明する。まず、Ｎチャネル電流
源トランジスタＭＮＣ６とＭＮＤ７には最適なバイアス
電圧ＶＢＮが印加されており、ＭＮＣ６とＭＮＤ７には
定常電流が流れている。次に、入力電圧ＶＩＮ＋とＶＩ
Ｎ−の間の差がＶＩＮとすると、ＶＩＮが正の場合、Ｍ
ＮＡ１の方が電流が少なく流れる。ＭＮＡ１に流れた電
流はＭＰＡ３によりミラーされＭＰＢ４に流れる。ＭＰ
Ｂ４の電流の方がＭＮＢ２の電流に比べ小さいため、電
圧ＶＤは下降しＭＰＣ５の電流が増加し出力電圧ＶＯが
上がる。逆に、ＶＩＮが負の場合、ＭＰＢ４に比べ、Ｍ
ＮＢ２の方が電流が少なく流れるため、電圧ＶＤは上昇
しＭＰＣ５の電流が減少し出力電圧ＶＯが下がる。
いて、以下その動作を説明する。まず、Ｎチャネル電流
源トランジスタＭＮＣ６とＭＮＤ７には最適なバイアス
電圧ＶＢＮが印加されており、ＭＮＣ６とＭＮＤ７には
定常電流が流れている。次に、入力電圧ＶＩＮ＋とＶＩ
Ｎ−の間の差がＶＩＮとすると、ＶＩＮが正の場合、Ｍ
ＮＡ１の方が電流が少なく流れる。ＭＮＡ１に流れた電
流はＭＰＡ３によりミラーされＭＰＢ４に流れる。ＭＰ
Ｂ４の電流の方がＭＮＢ２の電流に比べ小さいため、電
圧ＶＤは下降しＭＰＣ５の電流が増加し出力電圧ＶＯが
上がる。逆に、ＶＩＮが負の場合、ＭＰＢ４に比べ、Ｍ
ＮＢ２の方が電流が少なく流れるため、電圧ＶＤは上昇
しＭＰＣ５の電流が減少し出力電圧ＶＯが下がる。
【０００４】このように、上記のような従来の差動増幅
回路では、ＶＩＮが正の時は出力電圧ＶＯを上昇させ、
負の時は出力電圧ＶＯを下降させることができる。
回路では、ＶＩＮが正の時は出力電圧ＶＯを上昇させ、
負の時は出力電圧ＶＯを下降させることができる。
【０００５】しかしながら、この従来の構成では、ＭＮ
Ａ１とＭＮＢ２はＮチャネルトランジスタのため、ソー
スに比べゲートは電圧がＶｔ分以上高くないと動作しな
いため、入力電圧が低いとき動作しない領域があり、動
作範囲が狭いという課題があった。
Ａ１とＭＮＢ２はＮチャネルトランジスタのため、ソー
スに比べゲートは電圧がＶｔ分以上高くないと動作しな
いため、入力電圧が低いとき動作しない領域があり、動
作範囲が狭いという課題があった。
【０００６】この課題を解決するものとして、差動入力
トランジスタにデプレッションＭＯＳトランジスタを用
いた構成がある。この構成では、入力電圧が低くても動
作可能な差動増幅回路を提供することができる。
トランジスタにデプレッションＭＯＳトランジスタを用
いた構成がある。この構成では、入力電圧が低くても動
作可能な差動増幅回路を提供することができる。
【０００７】
【発明が解決しようとする課題】しかしながら、この構
成だけでは、デプレッションＭＯＳトランジスタのドレ
イン電圧を一致させることができないため、出力電圧に
ばらつきが発生する。
成だけでは、デプレッションＭＯＳトランジスタのドレ
イン電圧を一致させることができないため、出力電圧に
ばらつきが発生する。
【０００８】本発明は、このような課題を解決するもの
であり、入力電圧が低くても動作可能で、かつ、出力電
圧のばらつきが小さい差動増幅回路を提供することを目
的とする。
であり、入力電圧が低くても動作可能で、かつ、出力電
圧のばらつきが小さい差動増幅回路を提供することを目
的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項1記載の差動増幅回路は、差動増幅
回路のデプレッションＭＯＳトランジスタのドレイン
と、前記デプレッションＭＯＳトランジスタと極性の異
なるエンハンスメントＭＯＳトランジスタのドレインと
ゲートを互いに接続し、この接続点を出力とした構成を
２組備えている。
に、本発明の請求項1記載の差動増幅回路は、差動増幅
回路のデプレッションＭＯＳトランジスタのドレイン
と、前記デプレッションＭＯＳトランジスタと極性の異
なるエンハンスメントＭＯＳトランジスタのドレインと
ゲートを互いに接続し、この接続点を出力とした構成を
２組備えている。
【００１０】この構成によれば、デプレッションＭＯＳ
トランジスタを用いることにより差動入力トランジスタ
が常に動作するため入力電圧によらず動作する。さら
に、エンハンスメントＭＯＳトランジスタのドレインと
ゲートを互いに接続しているため、２組ある前記デプレ
ッションＭＯＳトランジスタのドレイン電圧を一致させ
ることができる差動増幅回路を提供することができる。
トランジスタを用いることにより差動入力トランジスタ
が常に動作するため入力電圧によらず動作する。さら
に、エンハンスメントＭＯＳトランジスタのドレインと
ゲートを互いに接続しているため、２組ある前記デプレ
ッションＭＯＳトランジスタのドレイン電圧を一致させ
ることができる差動増幅回路を提供することができる。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態を、
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１２】図１に示すように、１１は反転入力ＶＩＮ
−をゲートに入力しているデプレッション型の差動入力
トランジスタＭＮＥ、１２は非反転入力ＶＩＮ＋をゲー
トに入力しているデプレッション型の差動入力トランジ
スタＭＮＦ、１３は差動入力トランジスタＭＮＥ１１の
電流をミラーするＰチャネルカレントミラートランジス
タＭＰＥ、１４は差動入力トランジスタＭＮＦ１２の電
流をミラーするＰチャネルカレントミラートランジスタ
ＭＰＦ、１５はＰチャネルカレントミラートランジスタ
ＭＰＥ１３をミラーするＰチャネルカレントミラートラ
ンジスタＭＰＧ、１６はＰチャネルカレントミラートラ
ンジスタＭＰＦ１４をミラーするＰチャネルカレントミ
ラートランジスタＭＰＨ、１７はＰチャネルカレントミ
ラートランジスタＭＰＧ１５の電流をミラーするＮチャ
ネルカレントミラートランジスタＭＮＧ、１８はＰチャ
ネルカレントミラートランジスタＭＰＨ１６の電流をミ
ラーするＮチャネルカレントミラートランジスタＭＮＨ
で、１９は出力トランジスタＭＮＪであり、Ｐチャネル
カレントミラートランジスタＭＰＧ１５のドレインとＮ
チャネルカレントミラートランジスタＭＮＧ１７のドレ
インを接続してできる電圧ＶＤをゲートに接続してお
り、２０はＮチャネル電流源トランジスタＭＮＫであ
り、ゲートにバイアス電圧ＶＢＮが接続され、差動入力
トランジスタＭＮＥ１１と差動入力トランジスタＭＮＦ
１２のそれぞれのソースとＮチャネル電流源トランジス
タＭＮＫ２０のドレインを接続しており、２１はＰチャ
ネル電流源トランジスタＭＰＪであり、ゲートにバイア
ス電圧ＶＢが接続され、出力トランジスタＭＮＪ１９の
ドレインとＰチャネル電流源トランジスタＭＰＪ２１の
ドレインとが接続されてできる出力電圧ＶＯからなる構
成になっている。
−をゲートに入力しているデプレッション型の差動入力
トランジスタＭＮＥ、１２は非反転入力ＶＩＮ＋をゲー
トに入力しているデプレッション型の差動入力トランジ
スタＭＮＦ、１３は差動入力トランジスタＭＮＥ１１の
電流をミラーするＰチャネルカレントミラートランジス
タＭＰＥ、１４は差動入力トランジスタＭＮＦ１２の電
流をミラーするＰチャネルカレントミラートランジスタ
ＭＰＦ、１５はＰチャネルカレントミラートランジスタ
ＭＰＥ１３をミラーするＰチャネルカレントミラートラ
ンジスタＭＰＧ、１６はＰチャネルカレントミラートラ
ンジスタＭＰＦ１４をミラーするＰチャネルカレントミ
ラートランジスタＭＰＨ、１７はＰチャネルカレントミ
ラートランジスタＭＰＧ１５の電流をミラーするＮチャ
ネルカレントミラートランジスタＭＮＧ、１８はＰチャ
ネルカレントミラートランジスタＭＰＨ１６の電流をミ
ラーするＮチャネルカレントミラートランジスタＭＮＨ
で、１９は出力トランジスタＭＮＪであり、Ｐチャネル
カレントミラートランジスタＭＰＧ１５のドレインとＮ
チャネルカレントミラートランジスタＭＮＧ１７のドレ
インを接続してできる電圧ＶＤをゲートに接続してお
り、２０はＮチャネル電流源トランジスタＭＮＫであ
り、ゲートにバイアス電圧ＶＢＮが接続され、差動入力
トランジスタＭＮＥ１１と差動入力トランジスタＭＮＦ
１２のそれぞれのソースとＮチャネル電流源トランジス
タＭＮＫ２０のドレインを接続しており、２１はＰチャ
ネル電流源トランジスタＭＰＪであり、ゲートにバイア
ス電圧ＶＢが接続され、出力トランジスタＭＮＪ１９の
ドレインとＰチャネル電流源トランジスタＭＰＪ２１の
ドレインとが接続されてできる出力電圧ＶＯからなる構
成になっている。
【００１３】以上のように構成された差動増幅回路につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
【００１４】まず、Ｎチャネル電流源トランジスタＭＮ
Ｋ２０とＰチャネル電流源トランジスタＭＰＪ２１には
最適なバイアス電圧ＶＢＮとＶＢが印加されており、Ｍ
ＮＫ２０とＭＰＪ２１には定常電流が流れている。
Ｋ２０とＰチャネル電流源トランジスタＭＰＪ２１には
最適なバイアス電圧ＶＢＮとＶＢが印加されており、Ｍ
ＮＫ２０とＭＰＪ２１には定常電流が流れている。
【００１５】次に、入力電圧ＶＩＮ＋とＶＩＮ−の間の
差がＶＩＮとすると、ＶＩＮが負の場合、ＭＮＦ１２の
方が電流が少なく流れる。ＭＮＥ１１に流れた電流はＭ
ＰＥ１３によりミラーされＭＰＧ１５に流れる。同様
に、ＭＮＦ１２に流れた電流はＭＰＦ１４によりミラー
されＭＰＨ１６に流れる。ＭＰＨ１６に流れた電流はＭ
ＮＨ１８によりミラーされＭＮＧ１７に流れる。ＭＰＧ
１５の電流の方がＭＮＧ１７の電流に比べ大きいため、
電圧ＶＤは上昇しＭＮＪ１９の電流が増加し出力電圧Ｖ
Ｏが下がる。逆に、ＶＩＮが正の場合、ＭＮＦ１２の方
が電流が多く流れ、ＭＮＧ１７の電流の方がＭＰＧ１５
の電流に比べ大きいため、電圧ＶＤは下降しＭＮＪ１９
の電流が減少し出力電圧ＶＯが上がる。
差がＶＩＮとすると、ＶＩＮが負の場合、ＭＮＦ１２の
方が電流が少なく流れる。ＭＮＥ１１に流れた電流はＭ
ＰＥ１３によりミラーされＭＰＧ１５に流れる。同様
に、ＭＮＦ１２に流れた電流はＭＰＦ１４によりミラー
されＭＰＨ１６に流れる。ＭＰＨ１６に流れた電流はＭ
ＮＨ１８によりミラーされＭＮＧ１７に流れる。ＭＰＧ
１５の電流の方がＭＮＧ１７の電流に比べ大きいため、
電圧ＶＤは上昇しＭＮＪ１９の電流が増加し出力電圧Ｖ
Ｏが下がる。逆に、ＶＩＮが正の場合、ＭＮＦ１２の方
が電流が多く流れ、ＭＮＧ１７の電流の方がＭＰＧ１５
の電流に比べ大きいため、電圧ＶＤは下降しＭＮＪ１９
の電流が減少し出力電圧ＶＯが上がる。
【００１６】ＭＮＥ１１とＭＮＦ１２はデプレッション
型のＮチャネルトランジスタのためソースに比べゲート
は電圧がＶｔ分以上高くなくても動作するため、入力電
圧により動作しない領域がない。
型のＮチャネルトランジスタのためソースに比べゲート
は電圧がＶｔ分以上高くなくても動作するため、入力電
圧により動作しない領域がない。
【００１７】
【発明の効果】請求項１記載の差動増幅回路によれば、
差動入力トランジスタにデプレッションＭＯＳトランジ
スタを用いた構成を備えているので、入力電圧によらず
動作する差動増幅回路を提供することができる。さら
に、差動増幅回路のデプレッションＭＯＳトランジスタ
のドレインと、前記デプレッションＭＯＳトランジスタ
と極性の異なるエンハンスメントＭＯＳトランジスタの
ドレインとゲートを互いに接続し、この接続点を出力と
した構成を２組備えた構成にしているので、エンハンス
メントＭＯＳトランジスタのドレインとゲートを互いに
接続した、２組ある前記デプレッションＭＯＳトランジ
スタのドレイン電圧を一致させることができ、ばらつき
を低減することができる。
差動入力トランジスタにデプレッションＭＯＳトランジ
スタを用いた構成を備えているので、入力電圧によらず
動作する差動増幅回路を提供することができる。さら
に、差動増幅回路のデプレッションＭＯＳトランジスタ
のドレインと、前記デプレッションＭＯＳトランジスタ
と極性の異なるエンハンスメントＭＯＳトランジスタの
ドレインとゲートを互いに接続し、この接続点を出力と
した構成を２組備えた構成にしているので、エンハンス
メントＭＯＳトランジスタのドレインとゲートを互いに
接続した、２組ある前記デプレッションＭＯＳトランジ
スタのドレイン電圧を一致させることができ、ばらつき
を低減することができる。
【図１】本発明の実施の形態の差動増幅回路の構成を示
す回路図
す回路図
【図２】従来の差動増幅回路の構成を示す回路図
１ 差動入力トランジスタＭＮＡ ２ 差動入力トランジスタＭＮＢ ３ ＰチャネルカレントミラートランジスタＭＰＡ ４ ＰチャネルカレントミラートランジスタＭＰＢ ５ 出力トランジスタＭＰＣ ６ Ｎチャネル電流源トランジスタＭＮＣ ７ Ｎチャネル電流源トランジスタＭＮＤ １１ デプレッション型の差動入力トランジスタＭＮＥ １２ デプレッション型の差動入力トランジスタＭＮＦ １３ ＰチャネルカレントミラートランジスタＭＰＥ １４ ＰチャネルカレントミラートランジスタＭＰＦ １５ ＰチャネルカレントミラートランジスタＭＰＧ １６ ＰチャネルカレントミラートランジスタＭＰＨ １７ ＮチャネルカレントミラートランジスタＭＮＧ １８ ＮチャネルカレントミラートランジスタＭＮＨ １９ 出力トランジスタＭＮＪ ２０ Ｎチャネル電流源トランジスタＭＮＫ ２１ Ｐチャネル電流源トランジスタＭＰＪ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福本 彰 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5J066 AA01 AA12 CA11 CA32 CA78 FA20 HA14 HA15 HA17 HA29 KA09 MA21 ND01 ND12 ND22 ND23 PD02 SA08
Claims (1)
- 【請求項１】差動増幅回路のデプレッションＭＯＳトラ
ンジスタのドレインと、前記デプレッションＭＯＳトラ
ンジスタとは極性の異なるエンハンスメントＭＯＳトラ
ンジスタのドレインとゲートを互いに接続し、この接続
点を出力とした構成を２組持つ差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32261799A JP2001144559A (ja) | 1999-11-12 | 1999-11-12 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32261799A JP2001144559A (ja) | 1999-11-12 | 1999-11-12 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144559A true JP2001144559A (ja) | 2001-05-25 |
Family
ID=18145725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32261799A Pending JP2001144559A (ja) | 1999-11-12 | 1999-11-12 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001144559A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007097131A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 差動増幅装置 |
| KR101011540B1 (ko) | 2007-10-01 | 2011-01-27 | 야마하 가부시키가이샤 | 차동 증폭기 |
-
1999
- 1999-11-12 JP JP32261799A patent/JP2001144559A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007097131A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 差動増幅装置 |
| US8081015B2 (en) | 2005-09-29 | 2011-12-20 | Hynix Semiconductor Inc. | Differential amplifier with a feedback unit |
| KR101011540B1 (ko) | 2007-10-01 | 2011-01-27 | 야마하 가부시키가이샤 | 차동 증폭기 |
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