JP2003273672A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JP2003273672A JP2003273672A JP2002070135A JP2002070135A JP2003273672A JP 2003273672 A JP2003273672 A JP 2003273672A JP 2002070135 A JP2002070135 A JP 2002070135A JP 2002070135 A JP2002070135 A JP 2002070135A JP 2003273672 A JP2003273672 A JP 2003273672A
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Abstract
(57)【要約】
【課題】 電源電圧、差動入力の電圧が低電圧でも正常
に動作する差動増幅回路を提供する。 【解決手段】 定電流源のＰチャネル型トランジスタ
１、２と、差動入力の電圧Ｖｉｎ−、Ｖｉｎ＋がゲート
に印加されるＰチャネル型トランジスタ３、４と、負荷
のＮチャネル型トランジスタ５、６と、出力段のＮチャ
ネル型トランジスタ７とから差動増幅回路が構成されて
いる。ここで、Ｎチャネル型トランジスタ５〜７として
低耐圧トランジスタが用いられている。また、Ｎチャネ
ル型トランジスタ５〜７に印加される電圧を緩和するた
めにＮチャネル型トランジスタ８、９が設けられてい
る。
に動作する差動増幅回路を提供する。 【解決手段】 定電流源のＰチャネル型トランジスタ
１、２と、差動入力の電圧Ｖｉｎ−、Ｖｉｎ＋がゲート
に印加されるＰチャネル型トランジスタ３、４と、負荷
のＮチャネル型トランジスタ５、６と、出力段のＮチャ
ネル型トランジスタ７とから差動増幅回路が構成されて
いる。ここで、Ｎチャネル型トランジスタ５〜７として
低耐圧トランジスタが用いられている。また、Ｎチャネ
ル型トランジスタ５〜７に印加される電圧を緩和するた
めにＮチャネル型トランジスタ８、９が設けられてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、差動増幅回路に関
する。
する。
【０００２】
【従来の技術】半導体集積回路のひとつに差動増幅回路
がある。この回路は２つの入力信号の電位差を増幅して
出力するものである。従来の差動増幅回路の回路例を図
２に示す。差動増幅回路は、定電流源を構成するＰチャ
ネル型トランジスタ１、２と、差動入力の電圧Ｖｉｎ
−、Ｖｉｎ＋がゲートに印加されるＰチャネル型トラン
ジスタ３、４と、負荷のＮチャネル型トランジスタ５、
６と、出力段のＮチャネル型トランジスタ７とを有して
構成されている。
がある。この回路は２つの入力信号の電位差を増幅して
出力するものである。従来の差動増幅回路の回路例を図
２に示す。差動増幅回路は、定電流源を構成するＰチャ
ネル型トランジスタ１、２と、差動入力の電圧Ｖｉｎ
−、Ｖｉｎ＋がゲートに印加されるＰチャネル型トラン
ジスタ３、４と、負荷のＮチャネル型トランジスタ５、
６と、出力段のＮチャネル型トランジスタ７とを有して
構成されている。
【０００３】Ｐチャネル型トランジスタ１、２のソース
は、電源電圧ＶＤＤの電源端子に接続され、互いのゲー
トには最適なバイアス電圧Ｖｂが印加され、そのバイア
ス電圧Ｖｂに応じた定電流Ｉ１、Ｉ２がトランジスタ
１、２に流れる。
は、電源電圧ＶＤＤの電源端子に接続され、互いのゲー
トには最適なバイアス電圧Ｖｂが印加され、そのバイア
ス電圧Ｖｂに応じた定電流Ｉ１、Ｉ２がトランジスタ
１、２に流れる。
【０００４】入力電圧Ｖｉｎ−、Ｖｉｎ＋がゲートに印
加されるＰチャネル型トランジスタ３、４は、互いのソ
ースがトランジスタ１のドレインに接続され、その電位
差に応じた電流Ｉ３、Ｉ４が流れる。
加されるＰチャネル型トランジスタ３、４は、互いのソ
ースがトランジスタ１のドレインに接続され、その電位
差に応じた電流Ｉ３、Ｉ４が流れる。
【０００５】負荷のＮチャネル型トランジスタ５、６
は、カレントミラー接続され、それぞれのドレインがＰ
チャネル型トランジスタ３、４のドレインに接続されて
いる。そして、Ｎチャネル型トランジスタ５、６には等
しい定電流が流れる。
は、カレントミラー接続され、それぞれのドレインがＰ
チャネル型トランジスタ３、４のドレインに接続されて
いる。そして、Ｎチャネル型トランジスタ５、６には等
しい定電流が流れる。
【０００６】出力段のＮチャネル型トランジスタ７は、
ドレインがＰチャネル型トランジスタ２のドレインに接
続され、Ｐチャネル型トランジスタ４のドレインがゲー
トに接続されており、Ｐチャネル型トランジスタ４に流
れる電流に応じたゲート電圧Ｖｄを増幅した電圧Ｖｏを
ドレインから出力する。
ドレインがＰチャネル型トランジスタ２のドレインに接
続され、Ｐチャネル型トランジスタ４のドレインがゲー
トに接続されており、Ｐチャネル型トランジスタ４に流
れる電流に応じたゲート電圧Ｖｄを増幅した電圧Ｖｏを
ドレインから出力する。
【０００７】上記した差動増幅回路において、入力電圧
Ｖｉｎ＋が入力電圧Ｖｉｎ−と等しい場合には、Ｐチャ
ネル型トランジスタ３、４に流れる電流Ｉ３、Ｉ４は等
しい（Ｉ３＝Ｉ４）。しかし、入力電圧Ｖｉｎ＋が入力
電圧Ｖｉｎ−よりも高い場合（Ｖｉｎ＋＞Ｖｉｎ−）に
は、Ｐチャネル型トランジスタ３に流れる電流Ｉ３は増
加し、Ｐチャネル型トランジスタ４に流れる電流Ｉ４は
減少する（Ｉ３＞Ｉ４）。このため、Ｎチャネル型トラ
ンジスタ７のゲート電圧Ｖｄは低下し、出力電圧Ｖｏは
上昇する。また、入力電圧Ｖｉｎ＋が入力電圧Ｖｉｎ−
よりも低い場合（Ｖｉｎ−＞Ｖｉｎ＋）には、Ｐチャネ
ル型トランジスタ３に流れる電流Ｉ３は減少し、Ｐチャ
ネル型トランジスタ４に流れる電流Ｉ４は増加する（Ｉ
４＞Ｉ３）。このため、Ｎチャネル型トランジスタ７の
ゲート電圧Ｖｄは上昇し、出力電圧Ｖｏは低下する。
Ｖｉｎ＋が入力電圧Ｖｉｎ−と等しい場合には、Ｐチャ
ネル型トランジスタ３、４に流れる電流Ｉ３、Ｉ４は等
しい（Ｉ３＝Ｉ４）。しかし、入力電圧Ｖｉｎ＋が入力
電圧Ｖｉｎ−よりも高い場合（Ｖｉｎ＋＞Ｖｉｎ−）に
は、Ｐチャネル型トランジスタ３に流れる電流Ｉ３は増
加し、Ｐチャネル型トランジスタ４に流れる電流Ｉ４は
減少する（Ｉ３＞Ｉ４）。このため、Ｎチャネル型トラ
ンジスタ７のゲート電圧Ｖｄは低下し、出力電圧Ｖｏは
上昇する。また、入力電圧Ｖｉｎ＋が入力電圧Ｖｉｎ−
よりも低い場合（Ｖｉｎ−＞Ｖｉｎ＋）には、Ｐチャネ
ル型トランジスタ３に流れる電流Ｉ３は減少し、Ｐチャ
ネル型トランジスタ４に流れる電流Ｉ４は増加する（Ｉ
４＞Ｉ３）。このため、Ｎチャネル型トランジスタ７の
ゲート電圧Ｖｄは上昇し、出力電圧Ｖｏは低下する。
【０００８】従って、この差動増幅回路は、入力電圧Ｖ
ｉｎ＋と入力電圧Ｖｉｎ−の電位差を増幅し、出力端子
から出力電圧Ｖｏを出力する。
ｉｎ＋と入力電圧Ｖｉｎ−の電位差を増幅し、出力端子
から出力電圧Ｖｏを出力する。
【０００９】
【発明が解決しようとする課題】上記した差動増幅回路
は、同一チップ上に形成され、差動増幅回路を構成する
Ｐチャネル型トランジスタ１〜４とＮチャネル型トラン
ジスタ５〜７の閾値電圧Ｖｔには、製造上のばらつきが
生じる。そして、製造ばらつきでＰチャネル型トランジ
スタ１〜４の閾値電圧Ｖｔが低く、Ｎチャネル型トラン
ジスタ５〜７の閾値電圧Ｖｔが高くなると、電源電圧Ｖ
ＤＤ、入力電圧Ｖｉｎ＋、Ｖｉｎ−が低電圧の場合、Ｐ
チャネル型トランジスタ３、４に流れる電流Ｉ３、Ｉ４
の変化量が小さくなる。このため、Ｎチャネル型トラン
ジスタ７のゲート電圧Ｖｄの変動幅が小さくなり、Ｎチ
ャネル型トランジスタ７が正常にスイッチング動作しな
くなるという問題がある。
は、同一チップ上に形成され、差動増幅回路を構成する
Ｐチャネル型トランジスタ１〜４とＮチャネル型トラン
ジスタ５〜７の閾値電圧Ｖｔには、製造上のばらつきが
生じる。そして、製造ばらつきでＰチャネル型トランジ
スタ１〜４の閾値電圧Ｖｔが低く、Ｎチャネル型トラン
ジスタ５〜７の閾値電圧Ｖｔが高くなると、電源電圧Ｖ
ＤＤ、入力電圧Ｖｉｎ＋、Ｖｉｎ−が低電圧の場合、Ｐ
チャネル型トランジスタ３、４に流れる電流Ｉ３、Ｉ４
の変化量が小さくなる。このため、Ｎチャネル型トラン
ジスタ７のゲート電圧Ｖｄの変動幅が小さくなり、Ｎチ
ャネル型トランジスタ７が正常にスイッチング動作しな
くなるという問題がある。
【００１０】本発明は上記問題に鑑みたもので、電源電
圧、差動入力の電圧が低電圧でも正常に動作する差動増
幅回路を提供することを目的とする。
圧、差動入力の電圧が低電圧でも正常に動作する差動増
幅回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、第１、第２の入力電圧
（Ｖｉｎ−、Ｖｉｎ＋）がゲートにそれぞれ印加される
第１、第２のＰチャネル型トランジスタ（３、４）と、
第１、第２のＰチャネル型トランジスタ（３、４）に接
続され、カレントミラー接続された第１、第２のＮチャ
ネル型トランジスタ（５、６）と、第２のＰチャネル型
トランジスタ（４）に流れる電流（Ｉ４）に応じた電圧
がゲート電圧として印加される出力段のＮチャネル型ト
ランジスタ（７）と、第１、第２のＰチャネル型トラン
ジスタ（３、４）に定電流（Ｉ１）を供給する定電流回
路（１）とを備え、第１、第２の入力電圧の電位差に応
じた電圧（Ｖｏ）を出力段のＮチャネル型トランジスタ
（７）から出力するように構成された差動増幅回路にお
いて、第１、第２のＮチャネル型トランジスタ（５、
６）および出力段のＮチャネル型トランジスタ（７）と
して低耐圧トランジスタを用いたことを特徴としてい
る。
め、請求項１に記載の発明では、第１、第２の入力電圧
（Ｖｉｎ−、Ｖｉｎ＋）がゲートにそれぞれ印加される
第１、第２のＰチャネル型トランジスタ（３、４）と、
第１、第２のＰチャネル型トランジスタ（３、４）に接
続され、カレントミラー接続された第１、第２のＮチャ
ネル型トランジスタ（５、６）と、第２のＰチャネル型
トランジスタ（４）に流れる電流（Ｉ４）に応じた電圧
がゲート電圧として印加される出力段のＮチャネル型ト
ランジスタ（７）と、第１、第２のＰチャネル型トラン
ジスタ（３、４）に定電流（Ｉ１）を供給する定電流回
路（１）とを備え、第１、第２の入力電圧の電位差に応
じた電圧（Ｖｏ）を出力段のＮチャネル型トランジスタ
（７）から出力するように構成された差動増幅回路にお
いて、第１、第２のＮチャネル型トランジスタ（５、
６）および出力段のＮチャネル型トランジスタ（７）と
して低耐圧トランジスタを用いたことを特徴としてい
る。
【００１２】低耐圧トランジスタは、低電源電圧でも動
作するように閾値電圧が低くなっているので、電源電
圧、差動入力の電圧が低電圧の場合でも、第１、第２の
Ｐチャネル型トランジスタ（３、４）に流れる電流（Ｉ
３、Ｉ４）の変化量を大きくすることができ、出力段の
Ｎチャネル型トランジスタ（７）を正常にスイッチング
動作させて出力電圧（Ｖｏ）をより確実に制御すること
ができる。
作するように閾値電圧が低くなっているので、電源電
圧、差動入力の電圧が低電圧の場合でも、第１、第２の
Ｐチャネル型トランジスタ（３、４）に流れる電流（Ｉ
３、Ｉ４）の変化量を大きくすることができ、出力段の
Ｎチャネル型トランジスタ（７）を正常にスイッチング
動作させて出力電圧（Ｖｏ）をより確実に制御すること
ができる。
【００１３】また、請求項２に記載の発明のように、第
１、第２の電圧緩和用トランジスタ（８、９）を備える
ようにすれば、電源電圧が高電圧になったときでも低耐
圧トランジスタ（５〜７）の動作を正常に行わせること
ができる。
１、第２の電圧緩和用トランジスタ（８、９）を備える
ようにすれば、電源電圧が高電圧になったときでも低耐
圧トランジスタ（５〜７）の動作を正常に行わせること
ができる。
【００１４】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１５】
【発明の実施の形態】本発明の一実施形態を適用した差
動増幅回路の構成を図１に示す。なお、図２に示すもの
と同一部分には、同一符号を付して説明を省略し、以下
異なる部分についてのみ説明する。
動増幅回路の構成を図１に示す。なお、図２に示すもの
と同一部分には、同一符号を付して説明を省略し、以下
異なる部分についてのみ説明する。
【００１６】この実施形態では、Ｎチャネル型トランジ
スタ５〜７として低耐圧トランジスタが用いられてい
る。低耐圧トランジスタは、２．５Ｖ、３．３Ｖ等の低
電源電圧において動作するように最適化されたもので、
低電源電圧でも動作するように閾値電圧Ｖｔが低く、ド
レイン−ソース間抵抗も小さくなっている。Ｐチャネル
型トランジスタ１〜４としては、耐圧が５Ｖのものが用
いられている。なお、耐圧が５Ｖのトランジスタの閾値
電圧Ｖｔは、１．０５Ｖ程度であるのに対し、耐圧が
３．３Ｖのトランジスタの閾値電圧Ｖｔは、０．５５Ｖ
程度である。
スタ５〜７として低耐圧トランジスタが用いられてい
る。低耐圧トランジスタは、２．５Ｖ、３．３Ｖ等の低
電源電圧において動作するように最適化されたもので、
低電源電圧でも動作するように閾値電圧Ｖｔが低く、ド
レイン−ソース間抵抗も小さくなっている。Ｐチャネル
型トランジスタ１〜４としては、耐圧が５Ｖのものが用
いられている。なお、耐圧が５Ｖのトランジスタの閾値
電圧Ｖｔは、１．０５Ｖ程度であるのに対し、耐圧が
３．３Ｖのトランジスタの閾値電圧Ｖｔは、０．５５Ｖ
程度である。
【００１７】このように負荷のＮチャネル型トランジス
タ５、６の闘値電圧Ｖｔを低くすることにより、電源電
圧ＶＤＤ、入力電圧Ｖｉｎ＋、Ｖｉｎ−が低電圧の場合
でもＰチャネル型トランジスタ３、４に流れる電流Ｉ
３、Ｉ４の変化量を大きくすることができる。また、出
力段のＮチャネル型トランジスタ７の闘値電圧Ｖｔを低
くすることにより、出力段のＮチャネル型トランジスタ
７を正常にスイッチング動作させて出力電圧Ｖｏをより
確実に制御することができる。
タ５、６の闘値電圧Ｖｔを低くすることにより、電源電
圧ＶＤＤ、入力電圧Ｖｉｎ＋、Ｖｉｎ−が低電圧の場合
でもＰチャネル型トランジスタ３、４に流れる電流Ｉ
３、Ｉ４の変化量を大きくすることができる。また、出
力段のＮチャネル型トランジスタ７の闘値電圧Ｖｔを低
くすることにより、出力段のＮチャネル型トランジスタ
７を正常にスイッチング動作させて出力電圧Ｖｏをより
確実に制御することができる。
【００１８】従って、製造ばらつきでＰチャネル型トラ
ンジスタ１〜４の闘値電圧Ｖｔが低く、Ｎチャネル型ト
ランジスタ５〜７の閾値電圧Ｖｔが高くなった場合で
も、出力段のＮチャネル型トランジスタ７を動作させる
ことができ、より大きな製造ばらつきでも出力電圧Ｖｏ
を制御することができる。
ンジスタ１〜４の闘値電圧Ｖｔが低く、Ｎチャネル型ト
ランジスタ５〜７の閾値電圧Ｖｔが高くなった場合で
も、出力段のＮチャネル型トランジスタ７を動作させる
ことができ、より大きな製造ばらつきでも出力電圧Ｖｏ
を制御することができる。
【００１９】また、Ｎチャネル型トランジスタ５〜７と
して低耐圧トランジスタを用いた場合、電源電圧ＶＤＤ
が高電圧になったときの耐圧が問題となる場合がある。
そこで、この実施形態では、Ｎチャネル型トランジスタ
５〜７に印加される電圧を緩和するためにＮチャネル型
トランジスタ８、９が設けられている。
して低耐圧トランジスタを用いた場合、電源電圧ＶＤＤ
が高電圧になったときの耐圧が問題となる場合がある。
そこで、この実施形態では、Ｎチャネル型トランジスタ
５〜７に印加される電圧を緩和するためにＮチャネル型
トランジスタ８、９が設けられている。
【００２０】すなわち、Ｎチャネル型トランジスタ６の
ドレインに、Ｎチャネル型トランジスタ８のゲートとド
レインが接続され、カレントミラー接続されたＮチャネ
ル型トランジスタ３、４のゲートに、Ｎチャネル型トラ
ンジスタ８のソースが接続されている。また、Ｐチャネ
ル型トランジスタ２のドレインに、Ｎチャネル型トラン
ジスタ９のドレインが接続され、Ｎチャネル型トランジ
スタ７のドレインにＮチャネル型トランジスタ９のドレ
インが接続されている。なお、Ｎチャネル型トランジス
タ９のゲートには、抵抗１０、１１によって電源電圧Ｖ
ＤＤを分圧した分圧電圧が印加される。
ドレインに、Ｎチャネル型トランジスタ８のゲートとド
レインが接続され、カレントミラー接続されたＮチャネ
ル型トランジスタ３、４のゲートに、Ｎチャネル型トラ
ンジスタ８のソースが接続されている。また、Ｐチャネ
ル型トランジスタ２のドレインに、Ｎチャネル型トラン
ジスタ９のドレインが接続され、Ｎチャネル型トランジ
スタ７のドレインにＮチャネル型トランジスタ９のドレ
インが接続されている。なお、Ｎチャネル型トランジス
タ９のゲートには、抵抗１０、１１によって電源電圧Ｖ
ＤＤを分圧した分圧電圧が印加される。
【００２１】このような構成により、電源電圧ＶＤＤが
高電圧になり、Ｎチャネル型トランジスタ６のドレイン
電圧が耐圧以上の電圧の場合には、Ｎチャネル型トラン
ジスタ８はオン状態となり、カレントミラー接続された
Ｎチャネル型トランジスタ５、６のゲート電圧が上昇す
る。そして、Ｎチャネル型トランジスタ５、６のドレイ
ン−ソース間電圧が小さくなり、Ｎチャネル型トランジ
スタ５、６のドレイン電圧が低下する。このようにし
て、Ｎチャネル型トランジスタ５、６のドレインに印加
される電圧は緩和される。
高電圧になり、Ｎチャネル型トランジスタ６のドレイン
電圧が耐圧以上の電圧の場合には、Ｎチャネル型トラン
ジスタ８はオン状態となり、カレントミラー接続された
Ｎチャネル型トランジスタ５、６のゲート電圧が上昇す
る。そして、Ｎチャネル型トランジスタ５、６のドレイ
ン−ソース間電圧が小さくなり、Ｎチャネル型トランジ
スタ５、６のドレイン電圧が低下する。このようにし
て、Ｎチャネル型トランジスタ５、６のドレインに印加
される電圧は緩和される。
【００２２】また、Ｎチャネル型トランジスタ９のゲー
トには、抵抗１０、１１によって電源電圧ＶＤＤを分圧
した分圧電圧が印加されており、Ｎチャネル型トランジ
スタ９のドレイン−ソース間の電位差により、Ｎチャネ
ル型トランジスタ７に印加される電圧が緩和される。な
お、Ｎチャネル型トランジスタ９のゲート電圧、すなわ
ち抵抗１０、１１による分圧電圧は、低電源電圧動作
時、高電源電圧動作時のバランスを考えて設定されてい
る。
トには、抵抗１０、１１によって電源電圧ＶＤＤを分圧
した分圧電圧が印加されており、Ｎチャネル型トランジ
スタ９のドレイン−ソース間の電位差により、Ｎチャネ
ル型トランジスタ７に印加される電圧が緩和される。な
お、Ｎチャネル型トランジスタ９のゲート電圧、すなわ
ち抵抗１０、１１による分圧電圧は、低電源電圧動作
時、高電源電圧動作時のバランスを考えて設定されてい
る。
【００２３】なお、本実施例では、Ｐチャネル型トラン
ジスタ１〜４の耐圧が５Ｖで、低耐圧トランジスタの耐
圧が３．３Ｖ、２．５Ｖの例を用いて説明したが、Ｐチ
ャネル型トランジスタ１〜４の耐圧が３．３Ｖ、２．５
Ｖのものを用いる場合、低耐圧トランジスタにはＰチャ
ネル型トランジスタ１〜４よりも低い耐圧、例えば、
２．５Ｖ、１．２Ｖのものを用いればよい。また、Ｐチ
ャネル型トランジスタ１〜４の耐圧が７Ｖのものを用い
る場合には、低耐圧トランジスタにはＰチャネル型トラ
ンジスタ１〜４よりも低い耐圧、例えば５Ｖ、２．５
Ｖ、１．２Ｖのものを用いるなど、閾値電圧Ｖｔが低く
ドレイン−ソース間抵抗の小さいトランジスタを用いれ
ばよい。
ジスタ１〜４の耐圧が５Ｖで、低耐圧トランジスタの耐
圧が３．３Ｖ、２．５Ｖの例を用いて説明したが、Ｐチ
ャネル型トランジスタ１〜４の耐圧が３．３Ｖ、２．５
Ｖのものを用いる場合、低耐圧トランジスタにはＰチャ
ネル型トランジスタ１〜４よりも低い耐圧、例えば、
２．５Ｖ、１．２Ｖのものを用いればよい。また、Ｐチ
ャネル型トランジスタ１〜４の耐圧が７Ｖのものを用い
る場合には、低耐圧トランジスタにはＰチャネル型トラ
ンジスタ１〜４よりも低い耐圧、例えば５Ｖ、２．５
Ｖ、１．２Ｖのものを用いるなど、閾値電圧Ｖｔが低く
ドレイン−ソース間抵抗の小さいトランジスタを用いれ
ばよい。
【図面の簡単な説明】
【図１】本発明の一実施形態における差動増幅回路の回
路構成を示す図である。
路構成を示す図である。
【図２】従来の差動増幅回路の回路構成を示す図であ
る。
る。
１、２…定電流源のＰチャネル型トランジスタ、
３、４…差動入力のＰチャネル型トランジスタ、
５、６…負荷のＮチャネル型トランジスタ、
７…出力段のＮチャネル型トランジスタ、
８、９…電圧緩和用のＮチャネル型トランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J066 AA01 AA12 CA05 CA15 CA37
FA01 HA09 HA16 HA17 HA25
KA09 KA12 MA21 ND01 ND14
ND22 ND23 PD01
5J500 AA01 AA12 AC05 AC15 AC37
AF01 AH09 AH16 AH17 AH25
AK09 AK12 AM21 DN01 DN14
DN22 DN23 DP01
Claims (2)
- 【請求項１】 第１、第２の入力電圧（Ｖｉｎ−、Ｖｉ
ｎ＋）がゲートにそれぞれ印加される第１、第２のＰチ
ャネル型トランジスタ（３、４）と、 前記第１、第２のＰチャネル型トランジスタ（３、４）
に接続され、カレントミラー接続された第１、第２のＮ
チャネル型トランジスタ（５、６）と、 前記第２のＰチャネル型トランジスタ（４）に流れる電
流（Ｉ４）に応じた電圧がゲート電圧として印加される
出力段のＮチャネル型トランジスタ（７）と、 前記第１、第２のＰチャネル型トランジスタ（３、４）
に定電流（Ｉ１）を供給する定電流回路（１）とを備
え、前記第１、第２の入力電圧の電位差に応じた電圧
（Ｖｏ）を前記出力段のＮチャネル型トランジスタ
（７）から出力するように構成された差動増幅回路にお
いて、 前記第１、第２のＮチャネル型トランジスタ（５、６）
および前記出力段のＮチャネル型トランジスタ（７）と
して低耐圧トランジスタを用いたことを特徴とする差動
増幅回路。 - 【請求項２】 前記第１、第２のＮチャネル型トランジ
スタ（５、６）に印加される電圧を緩和する第１の電圧
緩和用トランジスタ（８）と、前記出力段のＮチャネル
型トランジスタ（７）に印加される電圧を緩和する第２
の電圧緩和用トランジスタ（９）と、を備えたことを特
徴とする請求項１に記載の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002070135A JP3855810B2 (ja) | 2002-03-14 | 2002-03-14 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002070135A JP3855810B2 (ja) | 2002-03-14 | 2002-03-14 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003273672A true JP2003273672A (ja) | 2003-09-26 |
| JP3855810B2 JP3855810B2 (ja) | 2006-12-13 |
Family
ID=29200790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002070135A Expired - Fee Related JP3855810B2 (ja) | 2002-03-14 | 2002-03-14 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3855810B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745989B1 (ko) | 2005-09-26 | 2007-08-06 | 삼성전자주식회사 | 차동 증폭기 |
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