JP2008235974A - 定電流制御回路および該回路を備えた半導体集積回路 - Google Patents

Abstract

【課題】 小規模な回路構成により制御対象であるトランジスタを定電流源化する。
【解決手段】 基準電圧発生回路１１０は、低電位電源線２に各々のソースが接続され、各々のドレインに各々のゲートが接続され、チャネル幅が異なったＮチャネルトランジスタ１１１および１１２と、高電位電源線１とＮチャネルトランジスタの各ドレインとの間に各々介挿された抵抗１１３および１１４を有し、Ｎチャネルトランジスタ１１１および１１２の各ドレイン電圧を基準電圧Ｖｒｅｆ１およびＶｒｅｆ２として出力する。電圧電流変換回路１２０は、制御対象であるトランジスタ３３、３４のドレイン電流を基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の差に比例した上限値以内に抑える。
【選択図】図１

Description

この発明は、半導体集積回路の出力バッファ回路の出力電流を一定の上限値以内に制限する回路等として好適な定電流制御回路およびこの回路を備えた半導体集積回路に関する。

半導体集積回路の中には、広い電源電圧範囲において正常動作することが求められるものがある。ここで、電源電圧を高くすると、半導体集積回路を構成する各トランジスタが出力可能な電流値が増大する。このため、電源電圧を高くして半導体集積回路を動作させた場合には、同半導体集積回路の多数の出力バッファ回路の出力信号が同時に立ち上がり、または立ち下がるときに過大なスイッチングノイズが発生し、このスイッチングノイズの影響により、当該半導体集積回路またはその周辺の半導体集積回路に誤動作が引き起こされる、という問題が発生し得る。このような誤動作を発生させないためには、電源電圧が高くなっても出力バッファを構成するトランジスタに過大な電流を流さぬように、出力バッファを構成するトランジスタを定電流源化するのが有効である。従来、このようなトランジスタの定電流源化のための回路として、基準電圧を発生するバンドギャップリファレンス回路と、制御対象であるトランジスタに流れる出力電流の上限値をこの基準電圧に比例した電流値とする電圧電流変換回路とからなるものが一般的であった。なお、この種のバンドギャップリファレンス回路と電圧電流変換回路とによりトランジスタを定電流源化する技術は、例えば特許文献１に開示されている。
特開平１１−１５４８３３号公報

ところで、半導体基板上にバンドギャップリファレンス回路を形成するとなると、どうしてもその占有面積が大きくなる。半導体集積回路が正確な定電圧や定電流を必要とするアナログ回路を含む場合には、たとえチップ面積が大きくなったとしても、そのような定電圧や定電流を発生するためにバンドギャップリファレンス回路を半導体基板上に形成する必要がある。しかし、上述したようなスイッチングノイズの抑制を目的として、出力バッファのトランジスタを定電流源化するような用途では、定電流源化の制御のために用いる基準電圧は、バンドギャップリファレンス回路を用いて発生するような高精度の基準電圧でなくてもよい。むしろ、発生する基準電圧の精度はそれほど高くなくても半導体基板上での占有面積の少ない小規模な回路が望まれる。

この発明は、以上説明した事情に鑑みてなされたものであり、小規模な回路構成により制御対象であるトランジスタを定電流源化することができる定電流制御回路を提供することを目的とする。

この発明は、高電位電源線または低電位電源線の一方に各々のソースが接続され、各々のドレインに各々のゲートが接続され、トランジスタサイズが異なった同じ導電型の第１および第２の電界効果トランジスタと、前記高電位電源線または低電位電源線の他方と前記第１および第２の電界効果トランジスタの各ドレインとの間に各々介挿された第１および第２の抵抗を有し、前記第１および第２の電界効果トランジスタの各ドレイン電圧を第１および第２の基準電圧として出力する基準電圧発生回路と、制御対象である電界効果トランジスタに流れるドレイン電流を前記第１および第２の基準電圧の差に比例した上限値以内に抑える制御を行う電圧電流変換回路とを具備することを特徴とする定電流制御回路を提供する。
かかる発明によれば、第１および第２の基準電圧の差は、プロセスパラメータ、高電位電源線および低電位電源線間の電源電圧、温度によってあまり変動しない安定した電圧となる。従って、制御対象である電界効果トランジスタのドレイン電流を電源電圧等に対して安定な上限値以内に抑えることができる。

以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態である定電流制御回路１００を備えた半導体集積回路の構成を示す回路図である。図１において、高電位電源線１は、ボンディングパッド１ａを介して、図示しない電源の正極に接続されており、低電位電源線２は、ボンディングパッド２ａを介して、同電源の負極に接続されるとともに接地されている。この半導体集積回路における各回路は、電界効果トランジスタ（以下、単にトランジスタという）や抵抗等により構成されており、これら各回路には高電位電源線１および低電位電源線２を介して電源電圧ＶＤＤが与えられる。

この半導体集積回路には、複数の出力バッファ３が設けられている。これらの出力バッファ３は、半導体集積回路の内部回路により発生された各種の信号を半導体集積回路の外部の負荷に供給する回路である。各出力バッファ３は、各々のドレイン同士が接続されるとともにゲート同士が接続されたＰチャネルトランジスタ３１およびＮチャネルトランジスタ３２と、ドレインがＰチャネルトランジスタ３１のソースに接続され、ソースが高電位電源線１に接続されたＰチャネルトランジスタ３３と、ドレインがＮチャネルトランジスタ３２のソースに接続され、ソースが低電位電源線２に接続されたＮチャネルトランジスタ３４とを有している。

ここで、Ｐチャネルトランジスタ３１およびＮチャネルトランジスタ３２は、半導体集積回路の内部回路が発生する信号を入力信号として受け取り、その位相を反転して半導体集積回路の外部の負荷に供給するインバータを構成している。また、Ｐチャネルトランジスタ３３およびＮチャネルトランジスタ３４は、Ｐチャネルトランジスタ３１およびＮチャネルトランジスタ３２に流れる各ドレイン電流を各々一定値以下に制限する電流リミッタとして機能する。

定電流制御回路１００は、各出力バッファ３のＰチャネルトランジスタ３３およびＮチャネルトランジスタ３４の各ドレイン電流を一定の上限値以内に制限する電流制御用ゲート電圧ＰｂｉａｓおよびＮｂｉａｓを各々発生し、各出力バッファ３のＰチャネルトランジスタ３３のゲートおよびＮチャネルトランジスタ３４のゲートに各々供給する回路である。

定電流制御回路１００は、基準電圧発生回路１１０と電圧電流変換回路１２０とを有する。基準電圧発生回路１１０は、低電位電源線２に各々のソースが接続され、各々のドレインに各々のゲートが接続されたＮチャネルトランジスタ１１１および１１２と、高電位電源線１とＮチャネルトランジスタ１１１および１１２の各ドレインとの間に各々介挿された抵抗１１３および１１４とを有している。そして、Ｎチャネルトランジスタ１１１および１１２の各ドレイン電圧は、第１および第２の基準電圧Ｖｒｅｆ１およびＶｒｅｆ２として電圧電流変換回路１２０に出力される。

ここで、抵抗１１３および１１４は、Ｎチャネルトランジスタ１１１および１１２の各オン抵抗に比べて、比較的高い同じ抵抗値を有している。また、Ｎチャネルトランジスタ１１２とＮチャネルトランジスタ１１１はトランジスタサイズが異なっており、Ｎチャネルトランジスタ１１２のチャネル幅（ソースとドレインの互いに対向している領域の長さ）はＮチャネルトランジスタ１１１のチャネル幅の４倍である。従って、基準電圧Ｖｒｅｆ１は基準電圧Ｖｒｅｆ２よりも高くなる。なお、この基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２との関係の詳細については後述する。

電圧電流変換回路１２０は、制御対象であるＰチャネルトランジスタ３３およびＮチャネルトランジスタ３４に流れるドレイン電流を基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の差に比例した上限値以内に抑える制御を行う回路である。さらに詳述すると、この電圧電流変換回路１２０は、抵抗１２５と、高電位電源線１にソースが接続され、抵抗１２５の一端にドレインが接続され、制御対象であるＰチャネルトランジスタ３３とともにカレントミラーを構成するカレントミラー用Ｐチャネルトランジスタ１２１と、低電位電源線２にソースが接続され、抵抗１２５の他端にドレインが接続され、制御対象であるＮチャネルトランジスタ３４とともにカレントミラーを構成するカレントミラー用Ｎチャネルトランジスタ１２２と、オペアンプ１２３および１２４とを有している。

ここで、オペアンプ１２３は、基準電圧Ｖｒｅｆ１が逆相入力端子（−入力端子）に与えられ、カレントミラー用Ｐチャネルトランジスタ１２１のドレイン電圧が正相入力端子（＋入力端子）に与えられる。そして、オペアンプ１２３の出力信号は、カレントミラー用Ｐチャネルトランジスタ１２１のゲートに与えられる。

この構成では、カレントミラー用Ｐチャネルトランジスタ１２１のドレイン電圧が基準電圧Ｖｒｅｆ１より高くなると、オペアンプ１２３の出力信号のレベルが上昇してカレントミラー用Ｐチャネルトランジスタ１２１のドレイン電圧を低下させ、カレントミラー用Ｐチャネルトランジスタ１２１のドレイン電圧が基準電圧Ｖｒｅｆ１より低くなると、オペアンプ１２３の出力信号のレベルが低下してカレントミラー用Ｐチャネルトランジスタ１２１のドレイン電圧を上昇させる、という帰還制御が働く。この帰還制御が働くため、オペアンプ１２３は、正相入力端子と逆相入力端子とを常に仮想短絡させた状態となり、カレントミラー用Ｐチャネルトランジスタ１２１のドレイン電圧は常に基準電圧Ｖｒｅｆ１と同じ電圧になる。

すなわち、オペアンプ１２３は、カレントミラー用Ｐチャネルトランジスタ１２１のドレインに接続された抵抗１２５の端部の電圧を基準電圧Ｖｒｅｆ１と同じ電圧に制御する第１の電圧制御手段として機能する。そして、本実施形態におけるオペアンプ１２３は、カレントミラー用Ｐチャネルトランジスタ１２１のゲート電圧を制御することにより、カレントミラー用Ｐチャネルトランジスタ１２１のドレインと接続された抵抗１２５の端部の電圧を基準電圧Ｖｒｅｆ１と同じ電圧にする。すなわち、本実施形態におけるオペアンプ１２３は、第１の電圧制御手段として機能すると同時に、カレントミラー用Ｐチャネルトランジスタ１２１のドレインと接続された抵抗１２５の端部の電圧が基準電圧Ｖｒｅｆ１と同じ電圧になるようにカレントミラー用Ｐチャネルトランジスタ１２１のゲート電圧を制御する第１のゲート電圧制御手段として機能するものである。そして、本実施形態では、このカレントミラー用Ｐチャネルトランジスタ１２１のゲート電圧が、各出力バッファ３のＰチャネルトランジスタ３３に対する電流制御用ゲート電圧Ｐｂｉａｓとなる。

また、オペアンプ１２４は、基準電圧Ｖｒｅｆ２が逆相入力端子（−入力端子）に与えられ、カレントミラー用Ｎチャネルトランジスタ１２２のドレイン電圧が正相入力端子（＋入力端子）に与えられる。そして、オペアンプ１２４の出力信号はカレントミラー用Ｎチャネルトランジスタ１２２のゲートに与えられる。

この構成では、カレントミラー用Ｎチャネルトランジスタ１２２のドレイン電圧が基準電圧Ｖｒｅｆ２より高くなると、オペアンプ１２４の出力信号のレベルが上昇してカレントミラー用Ｎチャネルトランジスタ１２２のドレイン電圧を低下させ、カレントミラー用Ｎチャネルトランジスタ１２２のドレイン電圧が基準電圧Ｖｒｅｆ２より低くなると、オペアンプ１２４の出力信号のレベルが低下してカレントミラー用Ｎチャネルトランジスタ１２２のドレイン電圧を上昇させる、という帰還制御が働く。この帰還制御が働くため、オペアンプ１２４は、正相入力端子と逆相入力端子とを常に仮想短絡させた状態となり、カレントミラー用Ｎチャネルトランジスタ１２２のドレイン電圧は常に基準電圧Ｖｒｅｆ２と同じ電圧になる。

すなわち、オペアンプ１２４は、カレントミラー用Ｎチャネルトランジスタ１２２のドレインと接続された抵抗１２５の端部の電圧を基準電圧Ｖｒｅｆ２と同じ電圧に制御する第２の電圧制御手段として機能する。さらに本実施形態においてオペアンプ１２４は、カレントミラー用Ｎチャネルトランジスタ１２２のゲート電圧を制御することにより、カレントミラー用Ｎチャネルトランジスタ１２２のドレインと接続された抵抗１２５の端部の電圧を基準電圧Ｖｒｅｆ２と同じ電圧に制御する。すなわち、本実施形態において、オペアンプ１２４は、第２の電圧制御手段として機能すると同時に、カレントミラー用Ｎチャネルトランジスタ１２２のドレインと接続された抵抗１２５の端部の電圧が基準電圧Ｖｒｅｆ２と同じ電圧になるようにカレントミラー用Ｎチャネルトランジスタ１２２のゲート電圧を制御する第２のゲート電圧制御手段として機能する。そして、本実施形態では、このカレントミラー用Ｎチャネルトランジスタ１２２のゲート電圧が、各出力バッファ３のＮチャネルトランジスタ３４に対する電流制御用ゲート電圧Ｎｂｉａｓとなる。

電流電圧変換回路２１０は、高電位電源線１にソースが接続され、定電流制御回路１００から出力される電流制御用ゲート電圧Ｐｂｉａｓがゲートに与えられるＰチャネルトランジスタ２１１と、このＰチャネルトランジスタ２１１のドレインと低電位電源線２との間に介挿された抵抗２１２とにより構成されている。この電流電圧変換回路２１０では、電圧電流変換回路１２０のＰチャネルトランジスタ１２１のドレイン電流に比例する電流がＰチャネルトランジスタ２１１に流れ、抵抗２１２がこの電流を電圧Ｖｐｂｓに変換して出力する。

電流電圧変換回路２２０は、低電位電源線２にソースが接続され、定電流制御回路１００から出力される電流制御用ゲート電圧Ｎｂｉａｓがゲートに与えられるＮチャネルトランジスタ２２１と、このＮチャネルトランジスタ２２１のドレインと高電位電源線１との間に介挿された抵抗２２２とにより構成されている。この電流電圧変換回路２２０では、電圧電流変換回路１２０のカレントミラー用Ｎチャネルトランジスタ１２２のドレイン電流に比例する電流がＮチャネルトランジスタ２２１に流れ、抵抗２２２がこの電流を電圧Ｖｎｂｓに変換して出力する。

電流電圧変換回路２１０および２２０により発生される電圧ＶｐｂｓおよびＶｎｂｓは、内部回路において、各種の信号のレベル判定のための基準レベルとして用いられる。

次に本実施形態の動作を説明する。基準電圧発生回路１１０において、Ｎチャネルトランジスタ１１１のゲート閾値電圧をＶＴＮとすると、Ｎチャネルトランジスタ１１１に流れるドレイン電流Ｉ１は、次式により与えられる。
Ｉ１＝β（Ｖｒｅｆ１−ＶＴＮ）^２／２ ……（１）
ここで、βは、Ｎチャネルトランジスタ１１１のチャネル幅Ｗとチャネル長（ソースとドレインの間隔）Ｌの比Ｗ／Ｌに比例した定数である。

一方、Ｎチャネルトランジスタ１１２のチャネル幅がＮチャネルトランジスタ１１１のチャネル幅の４倍であり、かつ、Ｎチャネルトランジスタ１１２のゲート閾値電圧がＮチャネルトランジスタ１１１と同様にＶＴＮであるとすると、Ｎチャネルトランジスタ１１２に流れるドレイン電流Ｉ２は、次式により与えられる。
Ｉ２＝４β（Ｖｒｅｆ２−ＶＴＮ）^２／２ ……（２）

ここで、本実施形態では抵抗１１３および１１４の抵抗値をＮチャネルトランジスタ１１２および１１１の各オン抵抗に比べて十分に高くしており、電流Ｉ１およびＩ２がこれらの高抵抗１１３および１１４により絞られるため、Ｉ１＝Ｉ２＝Ｉとなる。このため、次式が成立する。
β（Ｖｒｅｆ１−ＶＴＮ）^２＝４β（Ｖｒｅｆ２−ＶＴＮ）^２ ……（３）

そして、上記式（３）の左辺と右辺の各々の平方根は等しいはずであるので、次式が成立する。
Ｖｒｅｆ１−ＶＴＮ＝２（Ｖｒｅｆ２−ＶＴＮ） ……（４）
そして、この式（４）を整理すると、次式が得られる。
Ｖｒｅｆ１−Ｖｒｅｆ２＝Ｖｒｅｆ２−ＶＴＮ ……（５）

上記式（５）において、右辺のＶｒｅｆ２−ＶＴＮは、Ｎチャネルトランジスタ１１２のチャネル形成に寄与する実効ゲート電圧であり、この実効ゲート電圧は、半導体集積回路のプロセスパラメータ、電源電圧ＶＤＤ、温度によってあまり変動しない。従って、基準電圧差Ｖｒｅｆ１−Ｖｒｅｆ２も、半導体集積回路のプロセスパラメータ、電源電圧ＶＤＤ、温度によってあまり変動しない安定した電圧となる。

電圧電流変換回路１２０では、オペアンプ１２３によりカレントミラー用Ｐチャネルトランジスタ１２１のドレイン電圧が基準電圧Ｖｒｅｆ１と同じ電圧とされ、オペアンプ１２４によりカレントミラー用Ｎチャネルトランジスタ１２２のドレイン電圧が基準電圧Ｖｒｅｆ２と同じ電圧とされる。従って、カレントミラー用Ｐチャネルトランジスタ１２１とカレントミラー用Ｎチャネルトランジスタ１２２の各ドレイン間に介挿された抵抗１２５の抵抗値をＲとすると、この抵抗１２５には、次式に示すように、基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の差に比例した電流Ｉｒが流れる。
Ｉｒ＝（Ｖｒｅｆ１−Ｖｒｅｆ２）／Ｒ ……（６）

カレントミラー用Ｐチャネルトランジスタ１２１およびカレントミラー用Ｎチャネルトランジスタ１２２にも、この電流Ｉｒと同じ電流値のドレイン電流が流れる。そして、カレントミラー用Ｐチャネルトランジスタ１２１と各出力バッファ３のＰチャネルトランジスタ３３がカレントミラーとして動作し、カレントミラー用Ｎチャネルトランジスタ１２２と各出力バッファ３のＮチャネルトランジスタ３４がカレントミラーとして動作するため、各出力バッファ３のＰチャネルトランジスタ３３のドレイン電流の上限値およびＮチャネルトランジスタ３４のドレイン電流の上限値は電流Ｉｒに比例した値となる。

上述した通り、基準電圧差Ｖｒｅｆ１−Ｖｒｅｆ２は半導体集積回路のプロセスパラメータ、電源電圧ＶＤＤ、温度によってあまり変動しない安定した電圧であるため、電流Ｉｒも安定した電流となる。従って、各出力バッファ３の出力電流の上限値も、半導体集積回路のプロセスパラメータ、電源電圧ＶＤＤ、温度によってあまり変動しない安定した値となる。

電流電圧変換回路２１０では、電圧電流変換回路１２０のカレントミラー用Ｐチャネルトランジスタ１２１のドレイン電流（＝Ｉｒ）に比例する電流がＰチャネルトランジスタ２１１に流れ、抵抗２１２がこの電流を電圧Ｖｐｂｓに変換して出力する。また、電流電圧変換回路２２０では、電圧電流変換回路１２０のカレントミラー用Ｎチャネルトランジスタ１２２のドレイン電流（＝Ｉｒ）に比例する電流がＮチャネルトランジスタ２２１に流れ、抵抗２２２がこの電流を電圧Ｖｎｂｓに変換して出力する。従って、電流電圧変換回路２１０および２２０において発生される電圧ＶｐｂｓおよびＶｎｂｓも、半導体集積回路のプロセスパラメータ、電源電圧ＶＤＤ、温度によってあまり変動しない安定した電圧となる。

本願発明者は、本実施形態の効果を確認するため、シミュレーションを実行し、温度、プロセスパラメータを各種変えた場合における電流Ｉｒ、電圧ＶｐｂｓおよびＶｎｂｓの電源電圧ＶＤＤに対する依存性を求めた。図２はその結果を示すものである。この図２に示すように、電流Ｉｒ、電圧ＶｐｂｓおよびＶｎｂｓは、電源電圧ＶＤＤが１．６Ｖ以上の領域では、電源電圧ＶＤＤが変化しても殆ど変化しない。また、この電源電圧ＶＤＤが１．６Ｖ以上の領域において、温度、プロセスパラメータの変化に起因した電流Ｉｒ、電圧ＶｐｂｓおよびＶｎｂｓの変化も比較的少ない。電流や電圧の精度がそれ程要求されない装置では、この程度の精度で電流Ｉｒ、電圧ＶｐｂｓおよびＶｎｂｓを出力することができれば十分である。

以上説明したように、本実施形態によれば、バンドギャップリファレンス発生回路を用いることなく、定電流制御回路１００を構成しているので、定電流制御回路１００を半導体基板上に形成する場合の占有面積を小さくすることができる。本願発明者は、この効果を確認すべく、トランジスタのチャネル長が０．３５μｍである条件の下で定電流制御回路１００のレイアウト設計を試みた。この結果、半導体基板上における定電流制御回路１００のセルのサイズは、１００μｍ×２００μｍとなった。通常、半導体集積回路におけるボンディングパッドのサイズは１００μｍ×１００μｍ程度であるので、この程度のサイズのセルであれば、２個のボンディグパッド間に配置することができる。従って、定電流制御回路１００を半導体集積回路に設けるに当たって、チップサイズへの影響はない。従って、本実施形態によれば、発生する定電流または定電圧の精度に関する要求がそれ程厳しくない用途であれば、本実施形態による定電流制御回路１００を採用することにより、低コストな半導体集積回路を実現することができる。

以上、この発明の一実施形態を説明したが、上記実施形態には各種の変形例が考えられる。例えば次の通りである。

＜第１変形例＞
図３は上記実施形態の第１変形例である定電流制御回路１００Ａの構成を示す回路図である。この定電流制御回路１００Ａでは、上記実施形態におけるＮチャネルトランジスタ１１１および１１２を用いた基準電圧発生回路１１０が、Ｐチャネルトランジスタ１１５および１１６を用いた基準電圧発生回路１１０Ａに置き換えられている。ここで、Ｐチャネルトランジスタ１１５および１１６は、各々のソースが高電位電源線１に接続され、各々のゲートが各々のドレインに接続されている。このＰチャネルトランジスタ１１５および１１６の各ドレインと低電位電源線２との間には、抵抗１１７および１１８が介挿されている。そして、Ｐチャネルトランジスタ１１６および１１５の各ドレイン電圧が基準電圧Ｖｒｅｆ１およびＶｒｅｆ２として電圧電流変換回路１２０に出力される。

上記実施形態における抵抗１１３および１１４と同様、抵抗１１７および１１８は比較的高い同じ抵抗値を有している。また、Ｐチャネルトランジスタ１１５とＰチャネルトランジスタ１１６はトランジスタサイズが異なっており、Ｐチャネルトランジスタ１１６のチャネル幅はＰチャネルトランジスタ１１５のチャネル幅の４倍である。従って、基準電圧Ｖｒｅｆ１は基準電圧Ｖｒｅｆ２よりも高くなる。

この第１変形例においても、上記実施形態と同様、基準電圧差Ｖｒｅｆ１−Ｖｒｅｆ２は、半導体集積回路のプロセスパラメータ、電源電圧ＶＤＤ、温度によってあまり変動しない安定した電圧となる。従って、この第１変形例においても上記実施形態と同様な効果が得られる。

＜第２変形例＞
図４は上記実施形態の第２変形例である定電流制御回路１００Ｂの構成を示す回路図である。この定電流制御回路１００Ｂでは、上記実施形態における電圧電流変換回路１２０が、電圧電流変換回路１２０Ｂに置き換えられている。

上記実施形態における電圧電流変換回路１２０において、オペアンプ１２３は、カレントミラー用Ｐチャネルトランジスタ１２１のドレイン電圧が基準電圧Ｖｒｅｆ１と同じ電圧となるようにカレントミラー用Ｐチャネルトランジスタ１２１のゲート電圧を制御する第１のゲート電圧制御手段として機能し、オペアンプ１２４は、カレントミラー用Ｎチャネルトランジスタ１２２のドレイン電圧が基準電圧Ｖｒｅｆ２と同じ電圧になるようにカレントミラー用Ｎチャネルトランジスタ１２２のゲート電圧を制御する第２のゲート電圧制御手段として機能した。

これに対し、第２変形例において、オペアンプ１２３は、出力端子が逆相入力端子に接続されてボルテージフォロワ回路を構成しており、抵抗１２５におけるカレントミラー用Ｎチャネルトランジスタ１２２のドレインとの接続点とは反対側の端部の電圧を基準電圧Ｖｒｅｆ１と同じ電圧に制御する第１の電圧制御手段として機能する。そして、オペアンプ１２４のみが上記第１実施形態におけるオペアンプ１２４と同様に第２のゲート電圧制御手段として機能する。

この第２の変形例では、Ｐチャネルトランジスタを定電流源化する電流制御用ゲート電圧Ｐｂｉａｓは発生されず、Ｎチャネルトランジスタを定電流源化する電流制御用ゲート電圧Ｎｂｉａｓのみが第２のゲート電圧制御手段たるオペアンプ１２４により発生される。従って、この第２変形例は、制御対象であるトランジスタがＮチャネルトランジスタのみであるような半導体集積回路（例えばＮチャネルオープンドレイン型の出力バッファを備えた半導体集積回路等）に有効である。

＜第３変形例＞
図５は上記実施形態の第３変形例である定電流制御回路１００Ｃの構成を示す回路図である。この定電流制御回路１００Ｃでは、上記実施形態における電圧電流変換回路１２０が、電圧電流変換回路１２０Ｃに置き換えられている。

この第３変形例において、オペアンプ１２４は、出力端子が逆相入力端子に接続されてボルテージフォロワ回路を構成しており、抵抗１２５におけるカレントミラー用Ｐチャネルトランジスタ１２１のドレインとの接続点とは反対側の端部の電圧を基準電圧Ｖｒｅｆ２と同じ電圧に制御する第２の電圧制御手段として機能する。そして、オペアンプ１２３のみが上記第１実施形態におけるオペアンプ１２３と同様に第１のゲート電圧制御手段として機能する。

この第３の変形例では、Ｎチャネルトランジスタを定電流源化する電流制御用ゲート電圧Ｎｂｉａｓは発生されず、Ｐチャネルトランジスタを定電流源化する電流制御用ゲート電圧Ｐｂｉａｓのみが第１のゲート電圧制御手段たるオペアンプ１２３により発生される。従って、この第３変形例は、制御対象であるトランジスタがＰチャネルトランジスタのみであるような半導体集積回路（例えばＰチャネルオープンドレイン型の出力バッファを備えた半導体集積回路等）に有効である。

＜第４変形例＞
図６は上記実施形態の第４変形例である定電流制御回路１００Ｄの構成を示す回路図である。この定電流制御回路１００Ｄでは、上記実施形態における電圧電流変換回路１２０が、電圧電流変換回路１２０Ｄに置き換えられている。

この第４変形例は、上記第２変形例と同様、Ｎチャネルトランジスタを対象とした電流制御用ゲート電圧Ｎｂｉａｓのみを発生するものであり、制御対象であるトランジスタがＮチャネルトランジスタのみであるような半導体集積回路に有効な態様である。

上記第２変形例では、上記実施形態におけるカレントミラー用Ｐチャネルトランジスタ１２１を削除し、オペアンプ１２３を第１の電圧制御手段たるボルテージフォロワ回路とした。これに対し、第４変形例では、上記実施形態におけるカレントミラー用Ｐチャネルトランジスタ１２１をＮチャネルトランジスタ１２６に置き換えてソースフォロワ回路を構成し、オペアンプ１２３の正相入力端子に基準電圧Ｖｒｅｆ１を与え、抵抗１２５におけるＮチャネルトランジスタ１２６のソースとの接続点の電圧をオペアンプ１２３の逆相入力端子に与える構成とした。

この構成においても、上記第２変形例と同様、オペアンプ１２３は、抵抗１２５におけるＮチャネルトランジスタ１２６のソースとの接続点の電圧を基準電圧Ｖｒｅｆ１と同じ電圧に制御する第１のゲート電圧制御手段として機能する。従って、この第４変形例においても第２変形例と同様な効果が得られる。

なお、第２変形例から第４変形例への変形と同様な変形を上記第３変形例に施すことも可能である。すなわち、上記実施形態におけるカレントミラー用Ｎチャネルトランジスタ１２２をＰチャネルトランジスタに置き換えてソースフォロワ回路を構成し、オペアンプ１２４の正相入力端子に基準電圧Ｖｒｅｆ２を与え、抵抗１２５におけるＰチャネルトランジスタ（ソースフォロワ回路）のソースとの接続点の電圧をオペアンプ１２４の逆相入力端子に与える構成とするのである。この場合にも上記第３変形例と同様な効果が得られる。

＜その他の変形例＞
上記実施形態およびその変形例において、抵抗１１３、１１４、１１７、１１８、１２５、２１２および２２２は、多結晶シリコンをパターニングしたものでもよく、半導体基板上に形成された拡散層でもよい。また、抵抗１１３、１１４、１１７および１１８は、必ずしも電圧−電流特性が線形である純抵抗である必要はなく、例えば純抵抗とダイオードとを組み合わせたもの等、電圧−電流特性が非線形な抵抗でも良い。また、トランジスタは、ドレイン電圧を増加させた場合にドレイン電流がゲート電圧に応じた電流値において飽和する定電流特性を持った電界効果トランジスタであればよく、ＭＯＳ（Metal-Oxide-Semiconductor；金属−酸化物−半導体）型であるか接合型であるかを問わない。

この発明の一実施形態である定電流制御回路１００を備えた半導体集積回路の構成を示す回路図である。 同実施形態の効果を確認するためのシミュレーション結果を示す図である。 同実施形態の第１変形例である定電流制御回路１００Ａの構成を示す回路図である。 同実施形態の第２変形例である定電流制御回路１００Ｂの構成を示す回路図である。 同実施形態の第３変形例である定電流制御回路１００Ｃの構成を示す回路図である。 同実施形態の第４変形例である定電流制御回路１００Ｄの構成を示す回路図である。

符号の説明

１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ……定電流制御回路、１１０，１１０Ａ……基準電圧発生回路、１２０，１２０Ｂ，１２０Ｃ，１２０Ｄ……電圧電流変換回路、２１０，２２０……電流電圧変換回路、３……出力バッファ、３１，３３，１２１，２１１，１１５，１１６……Ｐチャネルトランジスタ、３２，３４，１１１，１１２，１２２，２２１……Ｎチャネルトランジスタ、１……高電位電源線、２……低電位電源線、１ａ，２ａ……ボンディングパッド、１２３，１２４……オペアンプ。

Claims (6)

1. 高電位電源線または低電位電源線の一方に各々のソースが接続され、各々のドレインに各々のゲートが接続され、トランジスタサイズが異なった同じ導電型の第１および第２の電界効果トランジスタと、前記高電位電源線または低電位電源線の他方と前記第１および第２の電界効果トランジスタの各ドレインとの間に各々介挿された第１および第２の抵抗を有し、前記第１および第２の電界効果トランジスタの各ドレイン電圧を第１および第２の基準電圧として出力する基準電圧発生回路と、
   制御対象である電界効果トランジスタに流れるドレイン電流を前記第１および第２の基準電圧の差に比例した上限値以内に抑える制御を行う電圧電流変換回路と
   を具備することを特徴とする定電流制御回路。
2. 前記電圧電流変換回路は、第３の抵抗と、前記第３の抵抗の一端の電圧を前記第１または第２の基準電圧のうち高い方と同じ電圧になるように制御する第１の電圧制御手段と、前記第３の抵抗の他端の電圧を前記第１または第２の基準電圧のうち低い方と同じ電圧になるように制御する第２の電圧制御手段とを具備し、前記第１の電圧制御手段は、前記高電位電源線にソースが接続され、前記第３の抵抗の一端にドレインが接続され、制御対象であるＰチャネル電界効果トランジスタとともにカレントミラーを構成するカレントミラー用Ｐチャネル電界効果トランジスタと、前記カレントミラー用Ｐチャネル電界効果トランジスタのドレイン電圧が前記第１または第２の基準電圧のうち高い方と同じ電圧となるように前記カレントミラー用Ｐチャネル電界効果トランジスタのゲート電圧を制御する第１のゲート電圧制御手段を含み、前記カレントミラー用Ｐチャネル電界効果トランジスタのゲート電圧を、制御対象であるＰチャネル電界効果トランジスタのゲートに電流制御用ゲート電圧として供給することを特徴とする請求項１に記載の定電流制御回路。
3. 前記電圧電流変換回路は、第３の抵抗と、前記第３の抵抗の一端の電圧を前記第１または第２の基準電圧のうち高い方と同じ電圧になるように制御する第１の電圧制御手段と、前記第３の抵抗の他端の電圧を前記第１または第２の基準電圧のうち低い方と同じ電圧になるように制御する第２の電圧制御手段とを具備し、前記第２の電圧制御手段は、前記低電位電源線にソースが接続され、前記第３の抵抗の他端にドレインが接続され、制御対象であるＮチャネル電界効果トランジスタとともにカレントミラーを構成するカレントミラー用Ｎチャネル電界効果トランジスタと、前記カレントミラー用Ｎチャネル電界効果トランジスタのドレイン電圧が前記第１または第２の基準電圧のうち低い方と同じ電圧となるように前記カレントミラー用Ｎチャネル電界効果トランジスタのゲート電圧を制御する第２のゲート電圧制御手段を含み、前記カレントミラー用Ｎチャネル電界効果トランジスタのゲート電圧を、制御対象であるＮチャネル電界効果トランジスタのゲートに電流制御用ゲート電圧として供給することを特徴とする請求項１に記載の定電流制御回路。
4. 前記電圧電流変換回路は、第３の抵抗と、前記高電位電源線にソースが接続され、前記第３の抵抗の一端にドレインが接続され、制御対象であるＰチャネル電界効果トランジスタとともにカレントミラーを構成するカレントミラー用Ｐチャネル電界効果トランジスタと、前記低電位電源線にソースが接続され、前記第３の抵抗の他端にドレインが接続され、制御対象であるＮチャネル電界効果トランジスタとともにカレントミラーを構成するカレントミラー用Ｎチャネル電界効果トランジスタと、前記カレントミラー用Ｐチャネル電界効果トランジスタのドレイン電圧が前記第１または第２の基準電圧のうち高い方と同じ電圧となるように前記カレントミラー用Ｐチャネル電界効果トランジスタのゲート電圧を制御する第１のゲート電圧制御手段と、前記カレントミラー用Ｎチャネル電界効果トランジスタのドレイン電圧が前記第１または第２の基準電圧のうち低い方と同じ電圧になるように前記カレントミラー用Ｎチャネル電界効果トランジスタのゲート電圧を制御する第２のゲート電圧制御手段とを具備し、前記カレントミラー用Ｐチャネル電界効果トランジスタのゲート電圧を、制御対象であるＰチャネル電界効果トランジスタのゲートに電流制御用ゲート電圧として供給するとともに、前記カレントミラー用Ｎチャネル電界効果トランジスタのゲート電圧を、制御対象であるＮチャネル電界効果トランジスタのゲートに電流制御用ゲート電圧として供給することを特徴とする請求項１に記載の定電流制御回路。
5. 請求項１〜４のいずれか１の請求項に記載の定電流制御回路と、
   内部回路が発生した信号に基づいて負荷を駆動する出力バッファであって、前記定電流制御回路の制御対象となる電界効果トランジスタを当該出力バッファの出力電流の経路の途中に含む出力バッファと
   を具備する特徴とする半導体集積回路。
6. 請求項１〜４のいずれか１の請求項に記載の定電流制御回路と、
   前記定電流制御回路の制御対象となる電界効果トランジスタと、前記電界効果トランジスタのドレイン電流に比例した電圧を発生する抵抗とを有する電流電圧変換回路と
   を具備することを特徴とする半導体集積回路。
   

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