TWI566518B - 放大器及其放大方法 - Google Patents

放大器及其放大方法 Download PDF

Info

Publication number
TWI566518B
TWI566518B TW104109632A TW104109632A TWI566518B TW I566518 B TWI566518 B TW I566518B TW 104109632 A TW104109632 A TW 104109632A TW 104109632 A TW104109632 A TW 104109632A TW I566518 B TWI566518 B TW I566518B
Authority
TW
Taiwan
Prior art keywords
channel length
amplifier
length
mos
circuit
Prior art date
Application number
TW104109632A
Other languages
English (en)
Other versions
TW201539974A (zh
Inventor
嘉亮 林
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Publication of TW201539974A publication Critical patent/TW201539974A/zh
Application granted granted Critical
Publication of TWI566518B publication Critical patent/TWI566518B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/456—A scaled replica of a transistor being present in an amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45032—Indexing scheme relating to differential amplifiers the differential amplifier amplifying transistors are multiple paralleled transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45112—Indexing scheme relating to differential amplifiers the biasing of the differential amplifier being controlled from the input or the output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45182—Indexing scheme relating to differential amplifiers the differential amplifier contains one or more cascode current mirrors in the load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45702—Indexing scheme relating to differential amplifiers the LC comprising two resistors

Description

放大器及其放大方法
本發明是關於一種放大器，特別是關於在寬範圍之供應電壓下具有較佳之效能及可靠性的放大器。
本領域熟習技術人員應了解於此所使用的各種術語。舉例來說，此些術語例如「金氧半(metal-oxide semiconductor；MOS)電晶體」、用於陳述MOS電晶體連接關係之「閘極」、「源極」、「汲極」、「通道長度」、「臨界電壓」、「飽和區」及「三極區」、以及諸如「電壓」、「電流」、「轉移電導(trans-conductance)」、「輸出阻抗」、「偏壓(biasing)」、「自偏(self-biasing)」、「單端」、「差動」、「偽差動」、「共模」、「共源極」、「共閘極」、「串接(cascade)」及「疊接(cascode)」等之電子電路的基本概念，且其應皆能輕易了解。像這些術語能由像教科書之現有技術文件而顯而易見。教科書例如：類比CMOS積體電路的設計(Design of Analog CMOS Integrated Circuits，Behzad Razavi著、McGraw-Hill出版，且ISBN 0-07-118839-8)。
參照第1圖，習知差動放大器100包括一電流源110、一差動對120以及一負載電路130。電流源110包括二N型金氧半電晶體 (n-channel metal-oxide semiconductor transistor；NMOS transistor)111、112，並根據一偏壓電壓VB輸出二偏壓電流I1、I2。差動對120包括二NMOS電晶體121、122，並接收偏壓電流I1、I2，以將差動輸入信號VI(其包括二端輸入信號VI+、VI-)放大成差動輸出信號VO(其包括二端輸出信號VO+、VO-)。負載電路130包括二電阻131、132，並提供差動輸出信號VO的終端。於此，VDD代表供電電壓。差動放大器100為本領域所熟知，故於此不再贅述。除了因製程上的有限公差所造成的裝置不匹配以外，假定差動放大器100是對稱的；意即，NMOS電晶體111、112大致上是相同的、NMOS電晶體121、122大致上是相同的，而電阻131、132大致上是相同的。當使用先進互補金氧半(advanced complementary metal oxide semiconductor；advanced CMOS)製程來製造差動放大器100時，還有一個需要解決的問題。供電電壓VDD為低，例如：在28奈米(nm)CMOS製程下，供電電壓VDD為1伏特(V)。而且，若非強制的，差動輸入信號VI與差動輸出信號VO具有相同共模值(即，(VI++VI-)/2=(VO++VO-)/2)，以致使能輕易地疊接相同電路的多個差動放大器，其是相當可取得的。為了實現有效地放大，差動對120的NMOS電晶體121、122需偏壓在飽和區。為了偏壓在飽和區，NMOS電晶體121、122的靜態閘極-源極電壓需高於NMOS電晶體121、122的臨界電壓；因此，靜態壓降(其為NMOS電晶體121、122的靜態閘極-源極電壓)亦需高於NMOS電晶體121、122的臨界電壓。並且，為了具有高輸出阻抗的電流源110，NMOS電晶體111、112亦需操作在飽和區(於此在汲極與源極之間的電壓降不 能過小)，否則NMOS電晶體111、112可能進入三極區(於此輸出阻抗不能太高)。
換句話說，差動輸出信號VO的有效擺動是由負載電路(即，電阻131、132)上的電壓降來決定。然而，跨越電阻130、差動對120及電流源110的電壓降的總和是等於供電電壓VDD；假定電流源110的電壓降不能減少(否則NMOS電晶體111、112可能進入三極區)，若在差動對120上的電壓降增加，負載電路130所能允許的電壓降則必須減少。針對典型的28奈米CMOS製程，MOS電晶體的臨界電壓取決於MOS電晶體的通道長度。較短通道的MOS電晶體允許較高的轉移電導，並因而具有較高的操作速度，但不幸地其亦具有較高的臨界電壓。因為較高的臨界電壓，因此跨越差動對120的電壓降較大，以致留下較少的差動輸出信號VO的有效擺動。因此，要在操作速度與有效擺動之間做取捨。並且，在應用電路中，則供電電壓VDD可能會有變化。
差動放大器在正常供電電壓可正常運作，但當供電電壓降至一定低位準時，效能可能會迅速降低，在承受過應力(over-stressed)的情況下甚至會變得不正常。為了確保差動放大器100在最低的供電電壓(其可預期在過應力的情況下)下維持運作，電路設計者被迫使用較長的通道長度，其代價則是降低了正常之供電電壓下的操作速度及效能。
鑒於以上的問題，本發明提供一種放大器及其放大方法，使放大器在正常之供電電壓的情況下具有高效能，且在過應力且低供應電壓 的情況下維持充分的功能。
本發明提供一種放大器及其放大方法，以允許電路設計者具有較高自由度的優化設計，以達到放大器在寬範圍之供應電壓下具有全面性較佳的效能。
本發明提供一種放大器及其放大方法，以建立在寬範圍之供應電壓下可靠之偏壓電壓。
在一實施例中，一種放大器包括一第一混合長度裝置組與一第一負載電路。第一混合長度裝置組用以接收一輸入信號並輸出一輸出信號，而第一負載電路用以提供輸出信號的終端。第一混合長度裝置組包括並聯之不同通道長度的多個金氧半(MOS)裝置，並且此些MOS裝置至少包括一短通道長度MOS裝置與一長通道長度MOS裝置。其中長通道長度MOS裝置的通道長度長於通道長度MOS裝置的通道長度。在一些實施例中，短通道長度MOS裝置的臨界電壓可高於長通道長度MOS裝置的臨界電壓。
在一些實施例中，此放大器可更包括一電流源，並且此電流源用以根據一偏壓電壓提供第一混合長度裝置組的偏壓電流。在一些實施例中，此放大器可更包括一偏壓電路，並且此偏壓電路用以產生偏壓電壓。其中，偏壓電路可包括具有參考分支電路及映射分支電路之疊接電流鏡電路。其中，參考分支電路可包括一參考金氧半裝置以及具有一第二混合長度裝置組之一第一疊接裝置、映射分支電路可包括一映射金氧半裝置、具有一第三混合長度裝置組之一第二疊接裝置以及一第二負載電路、 並且此第二負載電路的一端電壓能作為用以偏壓第一疊接裝置與第二疊接裝置的一自偏電壓。
在一實施例中，一種放大方法包括：接收一供電電壓、接收一輸入信號、使用包括一第一混合長度MOS裝置組之一放大器放大輸入信號、利用第一混合長度MOS裝置組中之短通道長度MOS裝置使放大器在正常的情況下具有高操作速度、以及利用第一混合長度MOS裝置組中之長通道長度MOS裝置使放大器在過應力的情況下維持充分的功能。
在另一實施例中，此放大方法可更包括利用具有一參考分支電路及一映射分支電路之一疊接電流鏡電路建立放大器的偏壓電壓、使用一第二混合長度MOS裝置組作為參考分支電路的疊接裝置、使用一第三混合長度MOS裝置組作為映射分支電路的疊接裝置、藉由併入一負載電路至映射分支電路來建立自偏電壓、以及利用自偏電壓偏壓疊接電流鏡電路。
100‧‧‧差動放大器
110‧‧‧電流源
111‧‧‧N型金氧半(NMOS)電晶體
112‧‧‧NMOS電晶體
120‧‧‧差動對
121‧‧‧NMOS電晶體
122‧‧‧NMOS電晶體
130‧‧‧負載電路
131‧‧‧電阻
132‧‧‧電阻
200‧‧‧差動放大器
210‧‧‧電流源
211‧‧‧第一電晶體
212‧‧‧第二電晶體
220‧‧‧差動對
230‧‧‧負載電路
231‧‧‧電阻
232‧‧‧電阻
250‧‧‧混合長度裝置組
251‧‧‧長通道長度電晶體
252‧‧‧短通道長度電晶體
260‧‧‧混合長度裝置組
261‧‧‧長通道長度電晶體
262‧‧‧短通道長度電晶體
271‧‧‧節點
272‧‧‧節點
300‧‧‧偏壓電路
310‧‧‧電流鏡
311‧‧‧參考電晶體
312‧‧‧映射電晶體
330‧‧‧負載電路
331‧‧‧電阻
350‧‧‧混合長度裝置組
351‧‧‧長通道長度電晶體
352‧‧‧短通道長度電晶體
360‧‧‧混合長度裝置組
361‧‧‧長通道長度電晶體
362‧‧‧短通道長度電晶體
I1‧‧‧偏壓電流
I2‧‧‧偏壓電流
VB‧‧‧偏壓電壓
VI+‧‧‧輸入信號
VI-‧‧‧輸入信號
VO+‧‧‧輸出信號
VO-‧‧‧輸出信號
VDD‧‧‧供電電壓
IREF‧‧‧參考電流
IM‧‧‧映射電流
VSB‧‧‧自偏電壓
401‧‧‧接收一供電電壓
402‧‧‧接收一輸入信號
403‧‧‧使用包括一第一混合長度金氧半(MOS)裝置組之一放大器放大輸入信號
404‧‧‧利用第一混合長度MOS裝置組中之短通道長度MOS裝置，使放大器在正常的情況下具有高操作速度
405‧‧‧利用第一混合長度MOS裝置組中之長通道長度MOS裝置，使放大器在過應力的情況下維持充分的功能
406‧‧‧利用具有一參考分支電路及一映射分支電路之一疊接電流鏡電路建立放大器的偏壓電壓
407‧‧‧使用一第二混合長度MOS裝置組作為參考分支電路的疊接裝置
408‧‧‧使用一第三混合長度MOS裝置組作為映射分支電路的疊接裝置
409‧‧‧藉由併入一負載電路至映射分支電路來建立自偏電壓
410‧‧‧利用自偏電壓偏壓疊接電流鏡電路
[第1圖]為習知的差動放大器的概要示意圖。
[第2圖]為根據本發明一實施例之差動放大器的概要示意圖。
[第3圖]為根據本發明一實施例之偏壓電路的概要示意圖。
[第4圖]為根據本發明一實施例之放大方法的流程圖。
以下描述本發明之數個示範性實施例，應了解本發明能以許 多方法實現且不限於下述特定範例或實現此些範例之任一特徵的特定方式。在一些情況下，未顯示或描述熟知的細節，以避免模糊本發明。
第2圖為根據本發明一實施例之差動放大器的概要示意圖。參照第2圖，差動放大器200包括一電流源210、一差動對220以及一負載電路230(以下稱之為第一負載電路230)。電流源210包括一第一電晶體211以及一第二電晶體212。於此，第一電晶體211與第二電晶體212可皆為N型金氧半(n-channel metal-oxide semiconductor；NMOS)電晶體。差動對220包括一混合長度裝置組(以下稱之為第一混合長度裝置組250)以及另一混合長度裝置組(以下稱之為第四混合長度裝置組260)。第一混合長度裝置組250至少包括一長通道長度電晶體251以及一短通道長度電晶體252，而第四混合長度裝置組260至少包括一長通道長度電晶體261以及一短通道長度電晶體262。於此，長通道長度電晶體251、短通道長度電晶體252、長通道長度電晶體261與短通道長度電晶體262可皆為NMOS電晶體。第一負載電路230包括電阻231、232。第一電晶體211的控制端與第二電晶體212的控制端相互耦接，並耦接至偏壓端(以接收一偏壓電壓VB)。第一電晶體211的第一端與第二電晶體212的第一端耦接至接地端。第一電晶體211的第二端與第二電晶體212的第二端相互耦接，並耦接至長通道長度電晶體251的第一端、短通道長度電晶體252的第一端、長通道長度電晶體261的第一端與短通道長度電晶體262的第一端。長通道長度電晶體251的控制端與短通道長度電晶體252的控制端相互耦接，並耦接至正信號輸入端(以接收正端輸入信號VI+)。長通道長 度電晶體261的控制端與短通道長度電晶體262的控制端相互耦接，並耦接至負信號輸入端(以接收負端輸入信號VI-)。長通道長度電晶體251的第二端與短通道長度電晶體252的第二端相互耦接，並耦接至負信號輸出端(以接收負端輸出信號VO-)與電阻231的第一端。長通道長度電晶體261的第二端與短通道長度電晶體262的第二端相互耦接，並耦接至正信號輸出端(以接收正端輸出信號VO+)與電阻232的第一端。電阻231的第二端與電阻232的第二端耦接至供電端(以接收供電電壓VDD)。以NMOS電晶體為例，第一端為源極端、第二端為汲極端，而控制端為閘極端。第一電晶體211與第二電晶體212依據一偏壓電壓VB分別輸出偏壓電流I1、I2。第一混合長度裝置組250與第四混合長度裝置組260接收偏壓電流I1、I2，並將差動輸入信號VI(其包括二端輸入信號VI+、VI-)放大成差動輸出信號VO(其包括二端輸出信號VO+、VO-)。電阻231、232提供差動輸出信號VO的終端。除了因製程上的有限公差所造成的裝置不匹配以外，假定差動放大器200大致上是對稱的；意即，電晶體211、212大致上是相同的、第一混合長度裝置組250與第四混合長度裝置組260大致上是相同的，而電阻131、132大致上是相同的。第2圖的差動放大器200至少於下列方面不同於第1圖的差動放大器100。取代二單長度裝置(電晶體121、122)，使用二混合長度裝置組250、260來形成作為放大用之差動對。於此，混合長度裝置組定義為一組金氧半(metal-oxide semiconductor；MOS)裝置(其可為N通道或P通道)，並且此組MOS裝置包括含有至少一長通道長度MOS裝置與一短通道長度MOS裝置之多個MOS裝置。其中，多個 MOS裝置並聯。意即，在一混合長度裝置組中，所有MOS裝置的源極端耦接在一起、所有MOS裝置的閘極端耦接在一起，以及所有MOS裝置的汲極端耦接在一起。於此，「長」和「短」為相對定義；換言之，長通道長度MOS裝置刻意地設計成其通道長度長於短通道長度MOS裝置。相較於短通道長度MOS裝置(例如：短通道長度電晶體252、262)，長通道長度MOS裝置(例如：長通道長度電晶體251、261)具有較小的臨界電壓。在正常運作下，於此供電電壓VDD為典型的且電壓限度滿足於短通道長度MOS裝置，此時相較於長通道長度MOS裝置，短通道長度MOS裝置因為具有較大的轉移電導且因而有較大的操作速度，因此較佔優勢。在過應力的情況下，於此供電電壓VDD降至低位準且沒有滿足短通道長度MOS裝置操作在飽和區所需的電壓限度，此時長通道長度MOS裝置接替使差動對220維持充分的功能。
由於使用具有不同通道長度之MOS裝置的組合電路，相較於第1圖的習知差動放大器100，第2圖的差動放大器200因具有較高自由度的優化設計(以企圖利用由不同通道長度的裝置所提供之不同的優勢)而被設計成能提供全面性較佳的效能。換句話說，由於因使用混合長度MOS裝置組而具有較高自由度，因此電路設計者能根據本發明實現在寬範圍之供應電壓下具有全面性較佳之效能的放大器。舉例來說，在一實施例之差動放大器200中，但不限於此，差動放大器200是以28奈米(nm)CMOS製程製造；供電電壓VDD在典型的情況下約為1V(伏特)，且在過應力的情況下下降至約0.9V；偏壓電流I1、I2皆約為1mA(毫安培)；電 阻231、232皆約為300Ω(歐姆)；長通道長度裝置(NMOS電晶體251、261)具有約8μm(微米)的通道寬度、約80nm(奈米)的通道長度及約400mV(毫伏)的臨界電壓；以及短通道長度裝置(電晶體252、262)具有約8μm(微米)的通道寬度、約30nm(奈米)的通道長度及約500mV(毫伏)的臨界電壓。
第3圖為一實施例之偏壓電路300的概要示意圖。參照第3圖，偏壓電路300適用以產生並提供一偏壓電壓VB給第2圖的差動放大器200。偏壓電路300接收一參考電流IREF，並利用一疊接電流鏡電路將參考電流IREF轉為偏壓電壓VB。此疊接電流鏡電路具有一參考分支電路及一映射分支電路。偏壓電路300包括一電流鏡310、一負載電路330(以下稱之為第二負載電路330)、一混合長度裝置組(以下稱之為第二混合長度裝置組350)以及另一混合長度裝置組(以下稱之為第三混合長度裝置組360)。電流鏡310包括一參考電晶體311與一映射電晶體312。於此，參考電晶體311與映射電晶體312可皆為NMOS電晶體。第二負載電路330包括電阻331。第平混合長度裝置組350至少包括一長通道長度電晶體351以及一短通道長度電晶體352，而第三混合長度裝置組360至少包括一長通道長度電晶體361以及一短通道長度電晶體362。於此，長通道長度電晶體351、短通道長度電晶體352、長通道長度電晶體361與短通道長度電晶體362可皆為NMOS電晶體。參考電晶體311的第一端與映射電晶體312的第一端耦接至接地端。參考電晶體311的控制端與映射電晶體312的控制端相互耦接，並耦接至偏壓端(以輸出偏壓電壓VB)。長通道長度電晶 體351的第一端與短通道長度電晶體352的第一端相互耦接，並耦接至參考電晶體311的第二端。長通道長度電晶體351的第二端與短通道長度電晶體352的第二端相互耦接，並耦接至偏壓端與電流輸入端(以接收參考電流IREF)。長通道長度電晶體351的控制端、短通道長度電晶體352的控制端、長通道長度電晶體361的控制端與短通道長度電晶體362的控制端相互耦接，並耦接至電阻331的第一端。長通道長度電晶體361的第一端與短通道長度電晶體362的第一端相互耦接，並且耦接至映射電晶體312的第二端。長通道長度電晶體361的第二端與短通道長度電晶體362的第二端相互耦接，並耦接至電阻331的第一端。電阻331的第二端耦接至供電端(以接收供電電壓VDD)。電流鏡310接收參考電流IREF，並根據參考電流IREF輸出一映射電流IM。第二負載電路330提供映射電流IM的終端，以產生一自偏電壓VSB(即，第二負載電路330的端電壓)。第二混合長度裝置組350作為參考電晶體311的第一疊接裝置，以形成參考分支電路。第三混合長度裝置組360作為映射電晶體312的第二疊接裝置，以形成映射分支電路。第二混合長度裝置組350與第三混合長度裝置組360皆以自偏電壓VSB偏壓。於此，映射分支電路為偏壓電路300的右半邊電路，其包括電流鏡310的映射電晶體312、第三混合長度裝置組360以及電阻331。由於偏壓電路300的映射分支電路模擬第2圖之差動放大器200的右半邊電路(包括第一電晶體211、第一混合長度裝置組250以及電阻231)與左半邊電路(包括第二電晶體212、第四混合長度裝置組260以及電阻232)，以致第2圖中之偏壓電流I1、I2能完全追蹤第3圖中之映射電流IM (其映射自參考電流IREF)，因此偏壓電路300適用於產生第2圖之差動放大器200所需之偏壓電壓VB。由於使用應用混合長度裝置組350、360之疊接拓撲，因此增進電流鏡310的電流映射的精準度。
現再參照第2圖，在另一實施例中(圖中未示)，一電阻插設在節點271與節點272，以提供差動對220的源極退化(source degeneration)。在再一實施例中(圖中亦未示)，一電阻與一電容並聯地插設在節點271與節點272。在又一實施例中(圖中亦未示)，電流源210可移除，並且節點271與節點272耦接至接地端；此架構即為偽差動拓撲之一實施例。在又又一實施例中(圖中亦未示)，節點271與節點272耦接至接地端，並且將電流源210、第四混合長度裝置組260以及電阻232均移除；此架構即為單端拓撲之一實施例。
雖然第2圖的差動放大器200與第3圖的偏壓電路300均是基於NMOS裝置，但應能明瞭，在具有被動裝置(例如：電阻與電容)與多個MOS裝置之指定電路中，能對換PMOS電晶體與NMOS電晶體的角色(即，以PMOS電晶體取代指定電路中每一個NMOS電晶體，以及以NMOS電晶體取代指定電路中每一個PMOS電晶體)，並且亦能對換供電電壓與接地的角色(即，將指定電路中每一個供電電壓VDD改為接地，以及將指定電路中每一個接地改為供電電壓VDD)，如此所產生的翻轉電路能具有與原始電路相同之功能。
雖然第2圖的差動放大器200是基於「共源極」放大器拓撲，但本發明之實施例亦可應用於「共閘極」放大器拓撲，並且亦能保留使用 混合長度MOS裝置組以允許較高自由度的優化設計的優勢。在另一實施例中(圖中亦未示)，第2圖的差動放大器200可藉由下述改變修飾成「共閘極」放大器：切斷節點271與節點272之間的接線；將第一混合長度裝置組250的控制端與第四混合長度裝置組260的控制端連接至另一偏壓電壓；以及分別耦接正端輸入信號VI+與負端輸入信號VI-至節點271與節點272。
第4圖為根據本發明一實施例之放大方法的流程圖。參照第4圖，放大方法包括接收一供電電壓(步驟401)、接收一輸入信號(步驟402)、使用包括一第一混合長度金氧半(MOS)裝置組之一放大器放大輸入信號(步驟403)、利用第一混合長度MOS裝置組中之短通道長度MOS裝置使放大器在正常的情況下具有高操作速度(步驟404)、以及利用第一混合長度MOS裝置組中之長通道長度MOS裝置使放大器在過應力的情況下維持充分的功能(步驟405)。在另一實施例中，如第4圖中虛線框選的部分所示，此放大方法更包括利用具有一參考分支電路及一映射分支電路之一疊接電流鏡電路建立放大器的偏壓電壓(步驟406)、使用一第二混合長度MOS裝置組作為參考分支電路的疊接裝置(步驟407)、使用一第三混合長度MOS裝置組作為映射分支電路的疊接裝置(步驟408)、藉由併入一負載電路至映射分支電路來建立自偏電壓(步驟409)、以及利用自偏電壓偏壓疊接電流鏡電路(步驟410)。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明，任何熟習相像技術者，在不脫離本發明之精神和範圍內，當可作些 許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
200‧‧‧差動放大器
210‧‧‧電流源
211‧‧‧第一電晶體
212‧‧‧第二電晶體
220‧‧‧差動對
230‧‧‧負載電路
231‧‧‧電阻
232‧‧‧電阻
250‧‧‧混合長度裝置組
251‧‧‧長通道長度電晶體
252‧‧‧短通道長度電晶體
260‧‧‧混合長度裝置組
261‧‧‧長通道長度電晶體
262‧‧‧短通道長度電晶體
271‧‧‧節點
272‧‧‧節點
I1‧‧‧偏壓電流
I2‧‧‧偏壓電流
VB‧‧‧偏壓電壓
VI+‧‧‧輸入信號
VI-‧‧‧輸入信號
VO+‧‧‧輸出信號
VO-‧‧‧輸出信號
VDD‧‧‧供電電壓

Claims (11)

  1. 一種放大器，包括：一第一混合長度裝置組，用以接收一輸入信號並輸出一輸出信號，包括：一短通道長度金氧半裝置；以及一長通道長度金氧半裝置，並聯該短通道長度金氧半裝置，其中該長通道長度金氧半裝置的通道長度長於該短通道長度金氧半裝置的通道長度；以及一第一負載電路，耦接該短通道長度金氧半裝置與該長通道長度金氧半裝置，以提供該輸出信號的終端；其中，該短通道長度金氧半裝置的第一端與該長通道長度金氧半裝置的第一端直接相互耦接，以及該短通道長度金氧半裝置的第二端與該長通道長度金氧半裝置的第二端直接相互耦接。
  2. 如請求項1所述之放大器，其中該短通道長度金氧半裝置的臨界電壓高於該長通道長度金氧半裝置的臨界電壓。
  3. 如請求項1所述之放大器，其中在正常之供應電壓的情況下由該短通道長度金氧半裝置主控放大器的效能。
  4. 如請求項1所述之放大器，其中在過應力且低供應電壓的情況下由該長通道長度金氧半裝置主控放大器的效能。
  5. 如請求項1所述之放大器，更包括： 一電流源，耦接該短通道長度金氧半裝置與該長通道長度金氧半裝置，以根據一偏壓電壓提供該第一混合長度裝置組的偏壓電流。
  6. 如請求項5所述之放大器，更包括：一偏壓電路，用以產生該偏壓電壓。
  7. 如請求項6所述之放大器，其中該偏壓電路包括：一疊接電流鏡電路，以輸出該偏壓電壓，該疊接電流鏡電路具有一參考分支電路及一映射分支電路。
  8. 如請求項7所述之放大器，其中該參考分支電路包括一參考金氧半裝置以及具有一第二混合長度裝置組之一第一疊接裝置、該映射分支電路包括一映射金氧半裝置、具有一第三混合長度裝置組之一第二疊接裝置以及一第二負載電路、並且該第二負載電路的一端電壓作為用以偏壓該第一疊接裝置與該第二疊接裝置的一自偏電壓。
  9. 如請求項1所述之放大器，其中該長通道長度金氧半裝置的通道長度約為80奈米(nm)，並且該短通道長度金氧半裝置的通道長度約為30nm。
  10. 一種放大器的放大方法，包括：接收一供電電壓；接收一輸入信號；使用包括一第一混合長度金氧半裝置組之一放大器放大該輸入信號，其中該第一混合長度金氧半裝置組包括並聯之不同通道長度的複數個金氧半裝置，該複數個金氧半裝置包括一短通道長度金氧半裝置與一長通 道長度金氧半裝置，該短通道長度金氧半裝置的第一端與該長通道長度金氧半裝置的第一端直接相互耦接，以及該短通道長度金氧半裝置的第二端與該長通道長度金氧半裝置的第二端直接相互耦接；利用該些金氧半裝置中該短通道長度金氧半裝置，使該放大器在正常之供電電壓的情況下具有高操作速度；以及利用該些金氧半裝置中該長通道長度金氧半裝置，使該放大器在過應力且低供應電壓的情況下維持充分的功能。
  11. 一種放大器的放大方法，包括：接收一供電電壓；接收一輸入信號；使用包括一第一混合長度金氧半裝置組之一放大器放大該輸入信號，其中該第一混合長度金氧半裝置組包括並聯之不同通道長度的複數個金氧半裝置；利用該些金氧半裝置中一短通道長度金氧半裝置，使該放大器在正常之供電電壓的情況下具有高操作速度；利用該些金氧半裝置中一長通道長度金氧半裝置，使該放大器在過應力且低供應電壓的情況下維持充分的功能；利用具有一參考分支電路及一映射分支電路之一疊接電流鏡電路建立該放大器的偏壓電壓；使用一第二混合長度金氧半裝置組作為該參考分支電路的疊接裝置；使用一第三混合長度金氧半裝置組作為該映射分支電路的疊接裝置； 藉由併入一負載電路至該映射分支電路來建立一自偏電壓；以及利用該自偏電壓偏壓該疊接電流鏡電路。
TW104109632A 2014-04-11 2015-03-25 放大器及其放大方法 TWI566518B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/250,404 US9331647B2 (en) 2014-04-11 2014-04-11 Low-voltage amplifier and method thereof

Publications (2)

Publication Number Publication Date
TW201539974A TW201539974A (zh) 2015-10-16
TWI566518B true TWI566518B (zh) 2017-01-11

Family

ID=54265910

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104109632A TWI566518B (zh) 2014-04-11 2015-03-25 放大器及其放大方法

Country Status (3)

Country Link
US (1) US9331647B2 (zh)
CN (1) CN105162423B (zh)
TW (1) TWI566518B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11450402B1 (en) 2021-05-17 2022-09-20 Powerchip Semiconductor Manufacturing Corporation Sensing circuit and test device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734958B2 (en) * 2016-08-09 2020-08-04 Mediatek Inc. Low-voltage high-speed receiver
CN113396537B (zh) * 2019-04-30 2024-04-09 华为技术有限公司 一种放大器及放大装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7076226B2 (en) * 1999-12-20 2006-07-11 Broadcom Corporation Variable gain amplifier for low voltage applications
US7245181B2 (en) * 2003-04-04 2007-07-17 Pxp B.V. Linear amplifier
US20130147557A1 (en) * 2011-12-07 2013-06-13 Novatek Microelectronics Corp. Variable gain amplifier circuit
US20130181775A1 (en) * 2012-01-18 2013-07-18 Quan Wan Rail-to rail input circuit

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10211523A1 (de) * 2002-03-15 2003-07-17 Infineon Technologies Ag Schaltungsanordnung zur Frequenzverdopplung und Mobilfunkgerät mit der Schaltungsanordnung
US8928408B2 (en) * 2013-01-24 2015-01-06 Aeroflex Colorado Springs Inc. High-gain low-noise preamplifier and associated amplification and common-mode control method
US8791758B1 (en) * 2013-03-04 2014-07-29 Analog Devices, Inc. Apparatus and methods for buffer linearization

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7076226B2 (en) * 1999-12-20 2006-07-11 Broadcom Corporation Variable gain amplifier for low voltage applications
US7245181B2 (en) * 2003-04-04 2007-07-17 Pxp B.V. Linear amplifier
US20130147557A1 (en) * 2011-12-07 2013-06-13 Novatek Microelectronics Corp. Variable gain amplifier circuit
US20130181775A1 (en) * 2012-01-18 2013-07-18 Quan Wan Rail-to rail input circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11450402B1 (en) 2021-05-17 2022-09-20 Powerchip Semiconductor Manufacturing Corporation Sensing circuit and test device

Also Published As

Publication number Publication date
CN105162423B (zh) 2018-07-27
US20150295538A1 (en) 2015-10-15
CN105162423A (zh) 2015-12-16
TW201539974A (zh) 2015-10-16
US9331647B2 (en) 2016-05-03

Similar Documents

Publication Publication Date Title
US7391825B2 (en) Comparator circuit having reduced pulse width distortion
JP2007049233A (ja) 定電流回路
US6433637B1 (en) Single cell rail-to-rail input/output operational amplifier
US7821296B2 (en) Stacked buffers
US7495510B2 (en) Current source circuit and differential amplifier
TWI566518B (zh) 放大器及其放大方法
JP2005244276A (ja) 差動増幅回路
JP4829650B2 (ja) 差動増幅回路
US10574200B2 (en) Transconductance amplifier
US9369098B2 (en) Inverting amplifier
US8130034B2 (en) Rail-to-rail amplifier
US7453104B2 (en) Operational amplifier including low DC gain wideband feed forward circuit and high DC gain narrowband gain circuit
EP1804375B1 (en) Differential amplifier circuit operable with wide range of input voltages
JP2004032689A (ja) 電流センス増幅器
US7315210B2 (en) Differential operational amplifier
JP6949463B2 (ja) シングル差動変換回路
KR20230026202A (ko) 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기 및 그의 구동 방법
US7265621B1 (en) Fully differential operational amplifier with fast settling time
JP5203809B2 (ja) 電流ミラー回路
TWI690151B (zh) 高度線性轉導放大器及其方法
JP7025498B2 (ja) メモリ制御装置及びメモリ制御方法
JP2008235974A (ja) 定電流制御回路および該回路を備えた半導体集積回路
JP2018164182A (ja) 差動増幅回路
WO2011069231A1 (en) No load amplifier
US7113040B2 (en) Differential amplifier