JP2018164182A - 差動増幅回路 - Google Patents
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Abstract
【課題】入力レールtoレール動作をするため、第１差動入力対と、閾値が異なる第２差動入力対を有し、両方の差動入力対が同時に動作することによる増幅率の増加が起こらない差動増幅回路を提供すること。【解決手段】第１差動入力対と電流源の間にトランジスタを接続し、第１差動入力対と第２差動入力が同時に動作することがない構成とした。【選択図】図１
Description
本発明は差動増幅回路に関し、より詳しくは入力レールｔｏレール動作の回路に関する。
差動増幅回路は、多様な用途で電子機器に使用されている。用途によって、入力される信号電圧はＧＮＤ電圧付近であったり、電源電圧付近であったりと様々である。そのため差動増幅回路において、入力レールｔｏレール動作は重要となる。
図５に、特許文献１に開示されている従来の差動増幅回路の回路図を示す。従来の差動増幅回路は、反転入力端子５１１と、非反転入力端子５１２と、出力端子５１３と、電源電圧５０９と、ＧＮＤ電圧５１０と、ＮＭＯＳデプレッショントランジスタ５０１、５０２と、ＮＭＯＳエンハンスメントトランジスタ５０３、５０４、５０７，５０８と、ＰＭＯＳエンハンスメントトランジスタ５０５、５０６とを備えている。
ＮＭＯＳデプレッショントランジスタ５０１、５０２は第１差動入力対５２１を構成する。ＮＭＯＳトランジスタ５０３、５０４は第２差動入力対５２２を構成する。ＮＭＯＳトランジスタ５０７は第１差動入力対５２１に流す電流を供給する電流源となる。ＮＭＯＳトランジスタ５０８は第２差動入力対５２２に流す電流を供給する電流源となる。ＰＭＯＳトランジスタ５０５、５０６は、前述の第１差動入力対５２１、及び第２差動入力対５２２の負荷を構成する。
図６に、従来の差動増幅回路における動作を示す。通常、差動増幅回路は負帰還で使用されるため、非反転入力端子５１２と反転入力端子５１１はバーチャルショートとなり、ほぼ同じ電圧になる。この電圧を同相入力電圧ＶＣＯＭと定義する。ここで図６のグラフの縦軸は同相入力電圧ＶＣＯＭを示し、横軸は第１差動入力対５２１と第２差動入力対５２２を示す。
第２差動入力対５２２は、ＮＭＯＳエンハンスメントトランジスタ５０３、５０４で構成されているため、同相入力電圧ＶＣＯＭがＧＮＤ電位近くになった際、第２差動入力対５２２の電流源となるＮＭＯＳトランジスタ５０８が非飽和状態となり電流を流せなくなるため、入力信号を増幅することができない。
入力レールｔｏレールを実現させるため、ＮＭＯＳエンハンスメントトランジスタで構成される第２差動入力対５２２の他に、ＮＭＯＳデプレッショントランジスタで構成される第１差動入力対５２１が、並列接続されている。第１差動入力対５２１は、ＮＭＯＳデプレッショントランジスタ５０１、５０２で構成されているため、同相入力電圧ＶＣＯＭがＧＮＤ電圧近くになった際でも、第１差動入力対５２１の電流源となるＮＭＯＳトランジスタ５０７が非飽和状態にならず、電流を流せるようになっている。入力レールｔｏレールを実現している。
しかしながら、特許文献１の回路において、同相入力電圧ＶＣＯＭの値によっては、ＮＭＯＳデプレッショントランジスタで構成される第１差動入力対５２１と、ＮＭＯＳエンハンスメントトランジスタで構成される第２差動入力対５２２の両方に電流源からの電流が供給され、両方の差動入力対が同時に動作してしまい、増幅率がより大きく変化してしまうことがある。増幅率がより大きく変化してしまうと発振安定性が悪化する可能性が高まってしまう問題点を有していた。差動増幅回路にとって安定性の確保は必須であり、発振安定性が悪化する事態は避けねばならない。本発明は、上記問題を解決した入力レールｔｏレール差動増幅回路を提供するものである。
従来の課題を解決するために、本発明の差動増幅回路は以下のような構成とした。
反転入力端子と、非反転入力端子と、出力端子を備えた差動増幅回路であって、
前記反転入力端子と前記非反転入力端子を入力とする第１差動入力対と、
第１差動入力対とトランジスタの閾値が異なる前記反転入力端子と前記非反転入力端子を入力とする第２差動入力対と、
差動入力対に流れる電流を供給する電流源と、
前記第１差動入力対と前記電流源との間に前記反転入力端子と前記非反転入力端子の電圧によりオンオフするスイッチを備えたことを特徴とする差動増幅回路。
反転入力端子と、非反転入力端子と、出力端子を備えた差動増幅回路であって、
前記反転入力端子と前記非反転入力端子を入力とする第１差動入力対と、
第１差動入力対とトランジスタの閾値が異なる前記反転入力端子と前記非反転入力端子を入力とする第２差動入力対と、
差動入力対に流れる電流を供給する電流源と、
前記第１差動入力対と前記電流源との間に前記反転入力端子と前記非反転入力端子の電圧によりオンオフするスイッチを備えたことを特徴とする差動増幅回路。
本発明の差動増幅回路においては、同相入力電圧ＶＣＯＭの値によらず、ＮＭＯＳデプレッショントランジスタで構成される第１差動入力対と、ＮＭＯＳエンハンスメントトランジスタで構成される第２差動入力対の、どちらかだけから電流源に電流が供給される。両方の差動入力対が同時に動作することがなく、増幅率の安定が図られる。このため、増幅率がより大きく変化してしまい、発振安定性が悪化する可能性が高まってしまうといった問題が解決でき、発振安定性の優れた入力レールｔｏレール差動増幅回路を提供することが出来るという効果がある。
以下、本実施形態について、図面を参照して説明する。
［第一の実施形態］
図１は、第一の実施形態の差動増幅回路の回路図である。
第一の実施形態の差動増幅回路は、反転入力端子１１１と、非反転入力端子１１２と、出力端子１１３と、電源電圧１０９と、ＧＮＤ電圧１１０と、ＮＭＯＳデプレッショントランジスタ１０１、１０２と、ＮＭＯＳエンハンスメントトランジスタ１０３、１０４、１０７、１０８と、ＰＭＯＳエンハンスメントトランジスタ１０５、１０６とを備えている。
［第一の実施形態］
図１は、第一の実施形態の差動増幅回路の回路図である。
第一の実施形態の差動増幅回路は、反転入力端子１１１と、非反転入力端子１１２と、出力端子１１３と、電源電圧１０９と、ＧＮＤ電圧１１０と、ＮＭＯＳデプレッショントランジスタ１０１、１０２と、ＮＭＯＳエンハンスメントトランジスタ１０３、１０４、１０７、１０８と、ＰＭＯＳエンハンスメントトランジスタ１０５、１０６とを備えている。
ＮＭＯＳデプレッショントランジスタ１０１のゲートは非反転入力端子１１２と接続される。ＮＭＯＳデプレッショントランジスタ１０２のゲートは反転入力端子１１１と接続される。ＮＭＯＳデプレッショントランジスタ１０１と１０２のソースは一緒に接続される。ＮＭＯＳデプレッショントランジスタ１０１と１０２で第１差動入力対１２１を構成する。ＮＭＯＳトランジスタ１０３のゲートは非反転入力端子１１２と接続される。ＮＭＯＳトランジスタ１０４のゲートは反転入力端子１１１と接続される。ＮＭＯＳトランジスタ１０３と１０４のソースは一緒に接続される。ＮＭＯＳトランジスタ１０３と１０４で第２差動入力対１２２を構成する。
ＮＭＯＳトランジスタ１０７のドレインはＮＭＯＳデプレッショントランジスタ１０１と１０２のソースに接続される。ＮＭＯＳトランジスタ１０７のゲートは切替電圧入力１１４に接続される。ＮＭＯＳトランジスタ１０７のソースはＮＭＯＳトランジスタ１０８のドレインに接続される。ＮＭＯＳトランジスタ１０７は、第１差動入力対１２１と第２差動入力対１２２を切り替える際のスイッチとなる。ＮＭＯＳトランジスタ１０８のドレインはＮＭＯＳトランジスタ１０３と１０４のソースに接続される。ＮＭＯＳトランジスタ１０８のゲートはバイアス電圧入力１１５に接続される。ＮＭＯＳトランジスタ１０８のソースはＧＮＤ電圧１１０に接続される。ＮＭＯＳトランジスタ１０８は、第１差動入力対１２１、及び第２差動入力対１２２に流す電流を供給する電流源となる。
ＰＭＯＳトランジスタ１０５、１０６は、前述の第１差動入力対１２１、及び第２差動入力対１２２の負荷を構成する。ＰＭＯＳトランジスタ１０５、１０６のゲートは一緒に接続される。ＰＭＯＳトランジスタ１０５、１０６のソースは電源電圧１０９に接続される。ＰＭＯＳトランジスタ１０５、１０６のゲートは一緒に接続され、ＰＭＯＳトランジスタ１０５のドレインと、ＰＭＯＳトランジスタ１０５のゲートと、ＮＭＯＳデプレッショントランジスタ１０１のドレインと、ＮＭＯＳトランジスタ１０３のドレインとに接続される。ＰＭＯＳトランジスタ１０６のドレインは、ＮＭＯＳデプレッショントランジスタ１０２のドレインと、ＮＭＯＳトランジスタ１０４のドレインとに接続される。ＰＭＯＳトランジスタ１０６のドレインは出力端子１１３となる。
図２に、第一の実施形態の差動増幅回路における動作を示す。通常、差動増幅回路は負帰還で使用されるため、非反転入力端子１１２と反転入力端子１１１はバーチャルショートとなり、ほぼ同じ電圧になる。この電圧を同相入力電圧ＶＣＯＭと定義する。図２に示すグラフでは、縦軸は同相入力電圧ＶＣＯＭを示し、横軸は第１差動入力対１２１と第２差動入力対１２２を示す。
ＮＭＯＳトランジスタ１０８の電流は、切替スイッチであるＮＭＯＳトランジスタ１０７がオンしている場合は、第１差動入力対１２１に供給する電流源となり、ＮＭＯＳトランジスタ１０７がオフしている場合は、第２差動入力対１２２に供給する電流源となる。
第１差動入力対１２１と第２差動入力対１２２の動作を切り替える電圧を切替電圧Ｖ１１４とする。切替電圧Ｖ１１４は、第１差動入力対１２１と第２差動入力対１２２の両方が動作してしまう同相入力電圧ＶＣＯＭ範囲で設定される。切替電圧Ｖ１１４は、切替電圧入力１１４からＮＭＯＳトランジスタ１０７のゲート端子に印加される。ＮＭＯＳトランジスタ１０７がオンするための同相入力電圧ＶＣＯＭは、以下の式となる。
ＶＣＯＭ ＜
Ｖ１１４−ＶＴＮＥ(１０７)−Ｖｏｖ(１０７)＋ＶＴＮＥ(１０３)＋Ｖｏｖ(１０３)
ここで、ＶＴＮＥは、ＮＭＯＳエンハンスメントトランジスタの閾値電圧である。後で出てくるＶＴＮＤは、ＮＭＯＳデプレッショントランジスタの閾値電圧である。Ｖｏｖは電流を流すために必要となるオーバードライブ電圧である。第２差動入力対１２２のトランジスタ１０３と切替スイッチのトランジスタ１０７に同じ種別の素子を使用した場合、特性が等しくなる。ＶＴＮＥ(１０７)＝ＶＴＮＥ(１０３)、Ｖｏｖ(１０７)＝Ｖｏｖ(１０３)であるとすると、前述の式は以下の式となる。
ＶＣＯＭ ＜ Ｖ１１４
ＶＣＯＭ ＜
Ｖ１１４−ＶＴＮＥ(１０７)−Ｖｏｖ(１０７)＋ＶＴＮＥ(１０３)＋Ｖｏｖ(１０３)
ここで、ＶＴＮＥは、ＮＭＯＳエンハンスメントトランジスタの閾値電圧である。後で出てくるＶＴＮＤは、ＮＭＯＳデプレッショントランジスタの閾値電圧である。Ｖｏｖは電流を流すために必要となるオーバードライブ電圧である。第２差動入力対１２２のトランジスタ１０３と切替スイッチのトランジスタ１０７に同じ種別の素子を使用した場合、特性が等しくなる。ＶＴＮＥ(１０７)＝ＶＴＮＥ(１０３)、Ｖｏｖ(１０７)＝Ｖｏｖ(１０３)であるとすると、前述の式は以下の式となる。
ＶＣＯＭ ＜ Ｖ１１４
上記のように、同相入力電圧ＶＣＯＭが切替電圧Ｖ１１４未満となると、切替スイッチであるＮＭＯＳトランジスタ１０７がオンとなる。その際、第１差動入力対１２１のＮＭＯＳデプレッショントランジスタ１０１と第２差動対１２２のＮＭＯＳエンハンスメントトランジスタ１０３には、同じゲート-ソース間電圧が印加される。同様に、第１差動入力対１２１のＮＭＯＳデプレッショントランジスタ１０２と第２差動対１２２のＮＭＯＳエンハンスメントトランジスタ１０４には、同じゲート-ソース間電圧が印加される。しかし、ＮＭＯＳエンハンスメントトランジスタの閾値電圧ＶＴＮＥと比べＮＭＯＳデプレッショントランジスタの閾値電圧ＶＴＮＤの方が小さい電圧のため、ＮＭＯＳデプレッショントランジスタで構成される第１差動入力対１２１の方がより大きいオーバードライブ電圧が印加されることとなり、電流源となるＮＭＯＳトランジスタ１０８のドレイン電流は、第１差動入力対１２１に供給されることとなる。
同相入力電圧ＶＣＯＭが切替電圧Ｖ１１４を超えると、切替スイッチであるＮＭＯＳトランジスタ１０７がオフとなる。電流源となるＮＭＯＳトランジスタ１０８のドレイン電流は、第２差動入力対１２２に供給されることとなる。
以上説明したように、本発明の第一の実施形態の差動増幅回路においては、非反転入力端子１１２と反転入力端子１１１の電圧で決まるＶＣＯＭの値によって、切替スイッチであるＮＭＯＳトランジスタ１０７がオンオフする。切替スイッチによって、ＮＭＯＳデプレッショントランジスタで構成される第１差動入力対１２１と、ＮＭＯＳエンハンスメントトランジスタで構成される第２差動入力対１２２の、どちらかだけから電流源への電流が供給される。第１と第２の両方の差動入力対が同時に動作することなく、増幅率の安定が図られ、発振安定性が悪化する可能性が抑えられる。従って、増幅率がより大きく変化してしまい、発振安定性が悪化する可能性が高まってしまうといった問題を解消でき、発振安定性の優れた入力レールｔｏレール差動増幅回路の提供が可能となる。
［第二の実施形態］
図３は、第二の実施形態の差動増幅回路の回路図である。
第二の実施形態の差動増幅回路は、反転入力端子３１１と、非反転入力端子３１２と、出力端子３１３と、電源電圧３０９と、ＧＮＤ電圧３１０と、ＰＭＯＳデプレッショントランジスタ３０１、３０２と、ＰＭＯＳエンハンスメントトランジスタ３０３、３０４、３０７、３０８と、ＮＭＯＳエンハンスメントトランジスタ３０５、３０６とを備えている。ＰＭＯＳデプレッショントランジスタ３０１、３０２で第１差動入力対３２１を構成する。ＰＭＯＳトランジスタ３０３、３０４で第２差動入力対３２２を構成する。
図３は、第二の実施形態の差動増幅回路の回路図である。
第二の実施形態の差動増幅回路は、反転入力端子３１１と、非反転入力端子３１２と、出力端子３１３と、電源電圧３０９と、ＧＮＤ電圧３１０と、ＰＭＯＳデプレッショントランジスタ３０１、３０２と、ＰＭＯＳエンハンスメントトランジスタ３０３、３０４、３０７、３０８と、ＮＭＯＳエンハンスメントトランジスタ３０５、３０６とを備えている。ＰＭＯＳデプレッショントランジスタ３０１、３０２で第１差動入力対３２１を構成する。ＰＭＯＳトランジスタ３０３、３０４で第２差動入力対３２２を構成する。
第二の実施形態の差動増幅回路は、第一の実施形態の差動増幅回路から、第１差動入力対をＮＭＯＳデプレッショントランジスタ１０１，１０２からＰＭＯＳデプレッショントランジスタ３０１，３０２へ、第２差動入力対をＮＭＯＳエンハンスメントトランジスタ１０３，１０４からＰＭＯＳエンハンスメントトランジスタ３０３，３０４へ、差動入力対の負荷を構成するＰＭＯＳエンハンスメントトランジスタ１０５，１０６をＮＭＯＳエンハンスメントトランジスタ３０５，３０６へ、切替スイッチのＮＭＯＳエンハンスメントトランジスタ１０７をＰＭＯＳエンハンスメントトランジスタ３０７へ、電流源のＮＭＯＳエンハンスメントトランジスタ１０８をＰＭＯＳエンハンスメントトランジスタ３０８へ変更したものである。差動増幅回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタを置換したものであり、各要素素子間の接続は第一の実施形態と極性が逆であるが同等なので説明を省略する。
図４に、第二の実施形態の差動増幅回路における動作を示す。ここで縦軸は同相入力電圧ＶＣＯＭを示し、横軸は第１差動入力対３２１と第２差動入力対３２２を示す。
電流源であるＰＭＯＳトランジスタ３０８の電流は、切替スイッチであるＰＭＯＳトランジスタ３０７がオンしている場合は、第１差動入力対３２１の電流源となり、ＰＭＯＳトランジスタ３０７がオフしている場合は、第２差動入力対３２２の電流源となる。
電流源であるＰＭＯＳトランジスタ３０８の電流は、切替スイッチであるＰＭＯＳトランジスタ３０７がオンしている場合は、第１差動入力対３２１の電流源となり、ＰＭＯＳトランジスタ３０７がオフしている場合は、第２差動入力対３２２の電流源となる。
第１差動入力対３２１と第２差動入力対３２２の動作を切り替える電圧を切替電圧Ｖ３１４とする。切替電圧Ｖ３１４は、切替電圧入力３１４からＰＭＯＳトランジスタ３０７のゲート端子に印加される。ＰＭＯＳトランジスタ３０７がオンするための同相入力電圧ＶＣＯＭは、以下の式となる。
ＶＣＯＭ ＞
Ｖ３１４−|ＶＴＰＥ(３０７)|−|Ｖｏｖ(３０７)|
＋|ＶＴＰＥ(３０３)|＋|Ｖｏｖ(３０３)|
ここで、ＶＴＰＥは、ＰＭＯＳエンハンスメントトランジスタの閾値電圧である。後で出てくるＶＴＰＤは、ＰＭＯＳデプレッショントランジスタの閾値電圧である。第２差動入力対３２２のトランジスタ３０３と切替スイッチのトランジスタ３０７に同じ種別の素子を使用した場合、特性が等しくなる。ＶＴＰＥ(３０７)＝ＶＴＰＥ(３０３)、Ｖｏｖ(３０７)＝Ｖｏｖ(３０３)であるとすると、前述の式は以下の式となる。
ＶＣＯＭ ＞ Ｖ３１４
ＶＣＯＭ ＞
Ｖ３１４−|ＶＴＰＥ(３０７)|−|Ｖｏｖ(３０７)|
＋|ＶＴＰＥ(３０３)|＋|Ｖｏｖ(３０３)|
ここで、ＶＴＰＥは、ＰＭＯＳエンハンスメントトランジスタの閾値電圧である。後で出てくるＶＴＰＤは、ＰＭＯＳデプレッショントランジスタの閾値電圧である。第２差動入力対３２２のトランジスタ３０３と切替スイッチのトランジスタ３０７に同じ種別の素子を使用した場合、特性が等しくなる。ＶＴＰＥ(３０７)＝ＶＴＰＥ(３０３)、Ｖｏｖ(３０７)＝Ｖｏｖ(３０３)であるとすると、前述の式は以下の式となる。
ＶＣＯＭ ＞ Ｖ３１４
上記のように、同相入力電圧ＶＣＯＭが切替電圧Ｖ３１４を超えると、ＰＭＯＳトランジスタ３０７がオンとなる。その際、第１差動入力対３２１のＰＭＯＳデプレッショントランジスタ３０１と第２差動対３２２のＰＭＯＳエンハンスメントトランジスタ３０３には、同じゲート-ソース間電圧が印加される。同様に、第１差動入力対３２１のＰＭＯＳデプレッショントランジスタ３０２と第２差動対３２２のＰＭＯＳエンハンスメントトランジスタ３０４には、同じゲート-ソース間電圧が印加される。しかし、ＰＭＯＳエンハンスメントトランジスタの閾値電圧ＶＴＰＥと比べＰＭＯＳデプレッショントランジスタの閾値電圧ＶＴＰＤの方が小さい電圧のため、ＰＭＯＳデプレッショントランジスタで構成される第１差動入力対３２１の方がより大きいオーバードライブ電圧が印加されることとなり、電流源となるＰＭＯＳトランジスタ３０８のドレイン電流は、第１差動入力対３２１に供給されることとなる。
同相入力電圧ＶＣＯＭが切替電圧Ｖ３１４未満となると、切替スイッチであるＰＭＯＳトランジスタ３０７がオフとなる。電流源となるＰＭＯＳトランジスタ３０８のドレイン電流は、第２差動入力対３２２に供給されることとなる。
以上説明したように、本発明の第二の実施形態の差動増幅回路においては、非反転入力端子３１２と反転入力端子３１１の電圧で決まるＶＣＯＭの値によって、切替スイッチであるＰＭＯＳトランジスタ３０７がオンオフする。切替スイッチによって、ＰＭＯＳデプレッショントランジスタで構成される第１差動入力対３２１と、ＰＭＯＳエンハンスメントトランジスタで構成される第２差動入力対３２２の、どちらかだけに電流源からの電流が供給される。第１と第２の両方の差動入力対が同時に動作することなく、増幅率の安定が図られ、発振安定性が悪化する可能性が抑えられる。従って、増幅率がより大きく変化してしまい、発振安定性が悪化する可能性が高まってしまうといった問題を解消でき、発振安定性の優れた入力レールｔｏレール差動増幅回路の提供が可能となる。
１０１、１０２、５０１，５０２ ＮＭＯＳデプレッショントランジスタ
１０３、１０４、５０３，５０４ ＮＭＯＳエンハンスメントトランジスタ
３０１、３０２ ＰＭＯＳデプレッショントランジスタ
３０３、３０４ ＰＭＯＳエンハンスメントトランジスタ
１１４、３１４ 切替電圧入力
１２１、３２１、５２１ 第一差動入力対
１２２、３２２、５２２ 第二差動入力対
１０３、１０４、５０３，５０４ ＮＭＯＳエンハンスメントトランジスタ
３０１、３０２ ＰＭＯＳデプレッショントランジスタ
３０３、３０４ ＰＭＯＳエンハンスメントトランジスタ
１１４、３１４ 切替電圧入力
１２１、３２１、５２１ 第一差動入力対
１２２、３２２、５２２ 第二差動入力対
Claims (3)
- 反転入力端子と、非反転入力端子と、出力端子を備えた差動増幅回路であって、
前記反転入力端子と前記非反転入力端子を入力とする第１差動入力対と、
前記第１差動入力対とトランジスタの閾値が異なる前記反転入力端子と前記非反転入力端子を入力とする第２差動入力対と、
前記第２差動入力対に電流を供給する電流源と、
前記第１差動入力対と前記電流源との間に前記反転入力端子と前記非反転入力端子の電圧によりオンオフするスイッチ、を備えたことを特徴とする差動増幅回路。 - 前記第１差動入力対はＮＭＯＳデプレッショントランジスタ、前記第２差動入力対はＮＭＯＳエンハンスメントトランジスタ、前記スイッチはＮＭＯＳエンハンスメントトランジスタで構成され、前記反転入力端子と前記非反転入力端子の電圧により、前記スイッチがオンオフし、前記第１差動入力対または前記第２差動入力対のどちらか一方に電流を供給することを特徴とする請求項１に記載の差動増幅回路。
- 前記第１差動入力対はＰＭＯＳデプレッショントランジスタ、前記第２差動入力対はＰＭＯＳエンハンスメントトランジスタ、前記スイッチはＰＭＯＳエンハンスメントトランジスタで構成され、前記反転入力端子と前記非反転入力端子の電圧により、前記スイッチがオンオフし、前記第１差動入力対または前記第２差動入力対のどちらか一方に電流を供給することを特徴とする請求項１に記載の差動増幅回路。
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