JP2023095124A - オペアンプ - Google Patents

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Abstract

【課題】オペアンプにおいて、低消費電流と大出力電流を両立する。【解決手段】オペアンプ１００Ａは、差動入力段１１０、増幅段１３０およびアシスト回路１５０Ａを備える。増幅段１３０は、出力端子ＯＵＴと固定電圧ラインである接地ライン１０４の間に接続され、中間信号Ｖｂに応じて駆動されるローサイドトランジスタＭＬを含む。アシスト回路１５０Ａの第１トランジスタＭ１１は、ローサイドトランジスタＭＬと並列に接続される。駆動回路１５２Ａは、ローサイドトランジスタＭＬのゲート電圧ＶｇＬに応じて第１トランジスタＭ１１を駆動する。【選択図】図４

Description

本発明は、オペアンプに関する。
２つの入力電圧の差を増幅するために、オペアンプ（差動増幅器）が利用される。オペアンプの出力段の出力トランジスタのサイズは、想定される最大出力電流に応じて設計される。またＡＢ級の出力段においては、バイアス電流量と出力トランジスタのサイズも密接に関係している。したがって、最大出力電流が大きなオペアンプは、大きなバイアス電流が必要となるため、消費電流が大きくなる。
特開平６－１９６９４２号公報
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、低消費電流と大出力電流を両立可能なオペアンプの提供にある。
本開示のある態様のオペアンプは、差動入力信号を増幅し、中間信号を生成する差動入力段と、出力端子と固定電圧ラインの間に接続され、中間信号に応じて駆動される出力トランジスタを含む増幅段と、アシスト回路と、を備える。アシスト回路は、出力トランジスタと並列に接続される第１トランジスタと、出力トランジスタのゲート電圧に応じて第１トランジスタを駆動する駆動回路と、を含む。
本開示の別の態様もまた、オペアンプである。このオペアンプは、差動入力信号を増幅し、中間信号を生成する差動入力段と、出力端子と接地ラインの間に接続され、中間信号に応じて駆動されるローサイドトランジスタを含む増幅段と、アシスト回路と、を備える。アシスト回路は、ローサイドトランジスタと並列に接続される第１トランジスタと、ソースが接地ラインと接続され、定電流が流れるようにバイアスされる第２トランジスタと、ゲートがローサイドトランジスタのゲートと接続され、ソースが第２トランジスタのドレインと接続された第３トランジスタと、第３トランジスタに流れる電流を折り返し、第１トランジスタのゲートにソースするカレントミラー回路と、ソースが接地ラインと接続され、ドレインが第１トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第４トランジスタと、を含む。
本開示のさらに別の態様もまた、オペアンプである。このオペアンプは、差動入力信号を増幅し、中間信号を生成する差動入力段と、出力端子と電源ラインの間に接続され、中間信号に応じて駆動されるハイサイドトランジスタを含む増幅段と、アシスト回路と、を備える。アシスト回路は、ハイサイドトランジスタと並列に接続される第１トランジスタと、ソースが電源ラインと接続され、定電流が流れるようにバイアスされる第２トランジスタと、ゲートがハイサイドトランジスタのゲートと接続され、ソースが第２トランジスタのドレインと接続された第３トランジスタと、第３トランジスタに流れる電流を折り返し、第１トランジスタのゲートからシンクするカレントミラー回路と、ソースが電源ラインと接続され、ドレインが第１トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第４トランジスタと、を含む。
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
本開示のある態様によれば、低消費電流と大出力電流を両立できる。
図１は、比較技術に係るオペアンプの回路図である。 図２は、オペアンプの定常状態を説明する図である。 図３は、オペアンプのシンクモードを説明する図である。 図４は、実施形態１に係るオペアンプの回路図である。 図５は、図４のアシスト回路の具体的な構成例を示す回路図である。 図６は、実施形態２に係るオペアンプの回路図である。 図７は、図６のアシスト回路の具体的な構成例を示す回路図である。 図８は、実施形態２（図７）に係るオペアンプおよび比較技術のオペアンプそれぞれの、シンク電流（シミュレーション結果）を示す図である。 図９は、実施形態２（図７）に係るオペアンプおよび比較技術のオペアンプそれぞれの、ローサイドトランジスタのゲート電圧ＶｇＬ（シミュレーション結果）を示す図である。 図１０は、実施形態３に係るオペアンプの回路図である。 図１１は、図１０のアシスト回路の具体的な構成例を示す回路図である。 図１２は、実施形態４に係るオペアンプの回路図である。 図１３は、図１２のアシスト回路の具体的な構成例を示す回路図である。 図１４は、実施形態４（図１２）に係るオペアンプおよび比較技術のオペアンプそれぞれの、ソース電流（シミュレーション結果）を示す図である。 図１５は、実施形態４（図１２）に係るオペアンプおよび比較技術のオペアンプそれぞれの、ハイサイドトランジスタのゲート電圧ＶｇＨ（シミュレーション結果）を示す図である。 図１６は、実施形態５に係るオペアンプの回路図である。 図１７は、図１６のオペアンプのロードレギュレーション（シミュレーション結果）を示す図である。 図１８は、図１６のオペアンプの無負荷状態における電源電圧と回路電流の関係を示す図である。 図１９は、実施形態６に係るオペアンプの回路図である。
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
一実施形態に係るオペアンプは、差動入力信号を増幅し、中間信号を生成する差動入力段と、出力端子と固定電圧ラインの間に接続され、中間信号に応じて駆動される出力トランジスタを含む増幅段と、アシスト回路と、を備える。アシスト回路は、出力トランジスタと並列に接続される第１トランジスタと、出力トランジスタのゲート電圧に応じて第１トランジスタを駆動する駆動回路と、を含む。
この構成によると、出力トランジスタと並列に第１トランジスタを設け、第１トランジスタに電流を流すことにより、最大出力電流を増やすことができる。第１トランジスタは、出力トランジスタのバイアス回路とは独立した駆動回路によって制御されるため、オペアンプの出力電流が小さい状態では、第１トランジスタおよび駆動回路には、定常的に大きなバイアス電流を流しておく必要がないため、動作電流の増加も抑制できる。したがって、低消費電流と大出力電流を両立できる。
一実施形態において、出力トランジスタは、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のローサイドトランジスタであり、固定電圧ラインは接地ラインであり、駆動回路は、出力トランジスタのゲート電圧に応じた第１電流を第１トランジスタのゲートにソースする第１電流源と、第２電流を第１トランジスタのゲートからシンクする第２電流源と、を含んでもよい。
一実施形態において、第１電流源は、ソースが接地ラインと接続され、定電流が流れるようにバイアスされる第２トランジスタと、ゲートがローサイドトランジスタのゲートと接続され、ソースが第２トランジスタのドレインと接続された第３トランジスタと、第３トランジスタに流れる電流を折り返し、第１トランジスタのゲートにソースするカレントミラー回路と、を含んでもよい。
一実施形態において、第２電流源は、ソースが接地ラインと接続され、ドレインが第１トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第４トランジスタを含んでもよい。
一実施形態において、駆動回路は、ゲートがローサイドトランジスタのゲートと接続され、ソースが第１トランジスタのゲートと接続される第５トランジスタをさらに含んでもよい。
一実施形態において、駆動回路は、ゲートおよびドレインが、第５トランジスタのドレインと接続され、ソースが電源ラインと接続される第６トランジスタをさらに含んでもよい。
一実施形態において、出力トランジスタは、Ｐ型のハイサイドトランジスタであり、固定電圧ラインは電源ラインであり、駆動回路は、出力トランジスタのゲート電圧に応じた第１電流を第１トランジスタのゲートからシンクする第１電流源と、第２電流を第１トランジスタのゲートにソースする第２電流源と、を含んでもよい。
一実施形態において、第１電流源は、ソースが電源ラインと接続され、定電流が流れるようにバイアスされる第２トランジスタと、ゲートがハイサイドトランジスタのゲートと接続され、ソースが第２トランジスタのドレインと接続された第３トランジスタと、第３トランジスタに流れる電流を折り返し、第１トランジスタのゲートからシンクするカレントミラー回路と、を含んでもよい。
一実施形態において、第２電流源は、ソースが電源ラインと接続され、ドレインが第１トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第４トランジスタを含んでもよい。
一実施形態において、駆動回路は、ゲートがハイサイドトランジスタのゲートと接続され、ソースが第１トランジスタのゲートと接続される第５トランジスタをさらに含んでもよい。
一実施形態において、駆動回路は、ゲートおよびドレインが、第５トランジスタのドレインと接続され、ソースが接地ラインと接続される第６トランジスタをさらに含んでもよい。
一実施形態に係るオペアンプは、差動入力信号を増幅し、中間信号を生成する差動入力段と、出力端子と接地ラインの間に接続され、中間信号に応じて駆動されるローサイドトランジスタを含む増幅段と、アシスト回路と、を備える。アシスト回路は、ローサイドトランジスタと並列に接続される第１トランジスタと、ソースが接地ラインと接続され、定電流が流れるようにバイアスされる第２トランジスタと、ゲートがローサイドトランジスタのゲートと接続され、ソースが第２トランジスタのドレインと接続された第３トランジスタと、第３トランジスタに流れる電流を折り返し、第１トランジスタのゲートにソースするカレントミラー回路と、ソースが接地ラインと接続され、ドレインが第１トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第４トランジスタと、を含む。
一実施形態において、アシスト回路は、ゲートがローサイドトランジスタのゲートと接続され、ソースが第１トランジスタのゲートと接続される第５トランジスタと、ゲートおよびドレインが、第５トランジスタのドレインと接続され、ソースが電源ラインと接続される第６トランジスタと、をさらに含んでもよい。
一実施形態に係るオペアンプは、差動入力信号を増幅し、中間信号を生成する差動入力段と、出力端子と電源ラインの間に接続され、中間信号に応じて駆動されるハイサイドトランジスタを含む増幅段と、アシスト回路と、を備える。アシスト回路は、ハイサイドトランジスタと並列に接続される第１トランジスタと、ソースが電源ラインと接続され、定電流が流れるようにバイアスされる第２トランジスタと、ゲートがハイサイドトランジスタのゲートと接続され、ソースが第２トランジスタのドレインと接続された第３トランジスタと、第３トランジスタに流れる電流を折り返し、第１トランジスタのゲートからシンクするカレントミラー回路と、ソースが電源ラインと接続され、ドレインが第１トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第４トランジスタと、を含む。
一実施形態においてアシスト回路は、ゲートがハイサイドトランジスタのゲートと接続され、ソースが第１トランジスタのゲートと接続される第５トランジスタと、ゲートおよびドレインが、第５トランジスタのドレインと接続され、ソースが接地ラインと接続される第６トランジスタと、をさらに含んでもよい。
一実施形態において、オペアンプはひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数（抵抗値、容量値、インダクタンス）を表すものとする。
はじめに、図１を参照して、ＡＢ級の出力段を有するオペアンプの基本構成を説明する。
図１は、比較技術に係るオペアンプ１００Ｒの回路図である。オペアンプ１００Ｒは差動入力端子ＩＮＰ，ＩＮＮに差動入力信号Ｖｐ，Ｖｎを受け、増幅後の出力信号を出力端子ＯＵＴから出力する。オペアンプ１００Ｒは、電圧出力型であってもよいし、電流出力型のトランスコンダクタンスアンプであってもよい。オペアンプ１００Ｒの電源端子ＶＤＤには電源電圧ＶＤＤが供給され、接地端子ＧＮＤは接地される。
オペアンプ１００Ｒは、電源ライン１０２、接地ライン１０４、差動入力段１１０、増幅段１３０を備える。電源ライン１０２は電源端子ＶＤＤと接続され、接地ライン１０４は接地端子ＧＮＤと接続される。
差動入力段１１０は、差動入力信号Ｖｐ，Ｖｎを増幅し、中間信号Ｖｂを生成する。
増幅段１３０は、出力トランジスタであるハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬ、キャパシタＣ１，Ｃ２、バイアス回路１４０を含む。ハイサイドトランジスタＭＨは、出力端子ＯＵＴと固定電圧ラインである電源ライン１０２の間に設けられたＰ型（ＰＭＯＳ）トランジスタであり、ローサイドトランジスタＭＬは、出力端子ＯＵＴと固定電圧ラインである接地ライン１０４の間に設けられたＮ型（ＮＭＯＳ）トランジスタである。
ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬは、中間信号Ｖｂに応じて駆動される。
図１において、ローサイドトランジスタＭＬのゲートには、中間信号Ｖｂが印加される。つまりこの構成において、ローサイドトランジスタＭＬのゲート電圧ＶｇＬは中間信号Ｖｂと等しい。
バイアス回路１４０は、たとえば電流源ＣＳ１，ＣＳ２、トランジスタＭ１～Ｍ４を含む。トランジスタＭ１のゲートには、中間信号Ｖｂ、つまりローサイドトランジスタＭＬのゲート電圧ＶｇＬが印加される。トランジスタＭ２およびＭ３はカレントミラー回路を構成しており、トランジスタＭ１に流れる電流を折り返す。トランジスタＭ４のゲートおよびドレインは、ハイサイドトランジスタＭＨのゲートと接続される。
以上がオペアンプ１００Ｒの構成である。続いてその動作を説明し、比較技術に係るオペアンプ１００Ｒで生ずる問題を説明する。
図２は、オペアンプ１００Ｒの定常状態を説明する図である。本明細書において定常状態とは、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬの両方がオンであり電流が流れている状態をいう。ここでは理解の容易化のため、オペアンプ１００Ｒにおいて、出力端子ＯＵＴに流れる電流ＩＯＵＴがゼロの状態を考え、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬに等しいバイアス電流Ｉｂが流れている状態について説明する。
オペアンプ１００Ｒは、オペアンプ１００Ｒの外部回路とともにフィードバック系が構成されており、各ノードの電圧および電流は安定化されているものとする。
電流源ＣＳ１，ＣＳ２の電流をＩ１，Ｉ２とする。ローサイドトランジスタＭＬのゲートソース間電圧ＶｇｓＬは中間信号Ｖｂである。電流源ＣＳ１の両端間電圧をＶｓ１とすると、トランジスタＭ１のゲートソース間電圧Ｖｇｓ１は、
Ｖｇｓ１＝Ｖｂ－Ｖｓ１
となる。つまり中間信号Ｖｂの電圧で、ローサイドトランジスタＭＬに流れるバイアス電流Ｉｂが決まる。
Ｉｂ＝βｎ／２×（Ｖｂ－Ｖｔｈｎ）２ …（１）
βｎ＝μｎＣｏｘＷ／Ｌ
Ｖｔｈｎ：ＮＭＯＳトランジスタのしきい値電圧
μｎ：ＮＭＯＳトランジスタの移動度
Ｃｏｘ：ＮＭＯＳトランジスタの酸化膜の単位容量
Ｌ：ＮＭＯＳトランジスタのチャンネル長
Ｗ：ＮＭＯＳトランジスタのチャンネル幅
トランジスタＭ１に流れる電流Ｉ３は、式（２）で表される。
Ｉ３＝βｎ／２×（Ｖｇｓ２－Ｖｔｈｎ）２
＝βｎ／２×（Ｖｂ－Ｖｓ１－Ｖｔｈｎ）２ …（２）
ただし、電流源ＣＳ１の能力Ｉ１は、Ｉ３よりも十分に大きく、Ｉ３≪Ｉ１が成り立っている。
トランジスタＭ１により制御された電流Ｉ３は、トランジスタＭ２，Ｍ３を含むカレントミラー回路によって折り返され、トランジスタＭ４に電流Ｉ４が流れる。トランジスタＭ４のゲートソース間電圧Ｖｇｓ４と電流Ｉ４の間には、式（３）が成り立つ。
Ｉ４＝βｐ／２×（Ｖｇｓ４－Ｖｔｈｐ）２ …（３）
βｐ＝μｐＣｏｘＷ／Ｌ
Ｖｔｈｐ：ＰＭＯＳトランジスタのしきい値電圧
μｐ：ＰＭＯＳトランジスタの移動度
Ｃｏｘ：ＰＭＯＳトランジスタの酸化膜の単位容量
Ｌ：ＰＭＯＳトランジスタのチャンネル長
Ｗ：ＰＭＯＳトランジスタのチャンネル幅
トランジスタＭ４のドレインに接続される電流源ＣＳ２の能力Ｉ２は、電流Ｉ４に比べて十分に大きく、Ｉ４≪Ｉ２が成り立っている。トランジスタＭ４のゲートソース間電圧Ｖｇｓ４は、式（３）を変形することによって求まる。
Ｖｇｓ４＝√（２Ｉ４／βｐ）＋Ｖｔｈｐ …（４）
この電圧Ｖｇｓ４によって、ハイサイドトランジスタＭＨのゲートソース間電圧ＶｇｓＨが決まり、ハイサイドトランジスタＭＨにも、電流Ｉｂが流れる。式（１）から、ローサイドトランジスタＭＬに流れる電流Ｉｂは、ローサイドトランジスタＭＬのＷ／Ｌ比によって決まる。
図３は、オペアンプ１００Ｒのシンクモードを説明する図である。本明細書において、シンクモードとは、ハイサイドトランジスタＭＨが実質的にオフの状態で、ローサイドトランジスタＭＬによって出力端子ＯＵＴに接続される負荷から出力電流ＩＯＵＴをシンクする（吸い込む）状態をいう。反対に、ソースモードとは、ローサイドトランジスタＭＬが実質的にオフの状態で、ハイサイドトランジスタＭＨによって、出力端子ＯＵＴに接続される負荷に出力電流ＩＯＵＴをソースする（吐き出す）状態をいう。
中間信号Ｖｂが上昇すると、出力電流ＩＯＵＴが大きくなる。ローサイドトランジスタＭＬのゲートソース間電圧ＶｇｓＬが最大となったときの出力電流ＩＯＵＴを最大シンク電流という。出力電流ＩＯＵＴが大きくなると、トランジスタＭ１に流れる電流Ｉ３も大きくなる。電流Ｉ３が、トランジスタＭ２，Ｍ３からなるカレントミラー回路によって折り返され、電流Ｉ４がトランジスタＭ４に供給される。トランジスタＭ４のドレインには電流源ＣＳ２が接続されているが、電流能力は、Ｉ２≪Ｉ１であるため、トランジスタＭ４のソース電位は電源電圧ＶＤＤとなる。このとき、ハイサイドトランジスタＭＨのゲートソース間電圧ＶｇｓＨは小さくなり、実質的にオフ状態となって、シンクモードとなる。
このシンクモードにおける最大シンク電流も、バイアス電流Ｉｂと同様に、ローサイドトランジスタＭＬのサイズ比Ｗ／Ｌで決まる。つまり比較技術では、最大シンク電流と、バイアス電流がいずれも、トランジスタＭＬのサイズ比Ｗ／Ｌに応じて決まる。そのため、最大シンク電流を大きくすれば、バイアス電流も大きくなるため、回路面積が大きくなる。
反対に、最大ソース電流は、ハイサイドトランジスタＭＨのサイズ比Ｗ／Ｌで決まる。つまり比較技術では、最大ソース電流と、バイアス電流がいずれも、トランジスタＭＨのサイズＷ／Ｌに応じて決まる。そのため、最大ソース電流を大きくすれば、バイアス電流も大きくなるため、回路面積が大きくなる。
以下では、大きな最大シンク電流および／または最大ソース電流と、小さな回路面積および／または小さなバイアス電流を両立する技術について説明する。
（実施形態１）
図４は、実施形態１に係るオペアンプ１００Ａの回路図である。オペアンプ１００Ａは、差動入力段１１０、増幅段１３０およびアシスト回路１５０Ａを備え、ひとつの半導体基板に集積化されている。
アシスト回路１５０Ａは、オペアンプ１００Ａのシンクモードにおいてアクティブとなり、出力端子ＯＵＴから補助電流ＩＡＵＸをシンクする。アシスト回路１５０Ａは、第１トランジスタＭ１１および駆動回路１５２Ａを含む。
第１トランジスタＭ１１は、ローサイドトランジスタＭＬと同型のＮＭＯＳトランジスタであり、第１トランジスタＭ１１はローサイドトランジスタＭＬと並列に接続される。
駆動回路１５２Ａは、ローサイドトランジスタＭＬのゲート電圧、すなわち中間信号Ｖｂに応じて第１トランジスタＭ１１を駆動する。具体的には、駆動回路１５２Ａは、ローサイドトランジスタＭＬのゲート電圧ＶｇＬが低いとき、つまりローサイドトランジスタＭＬのゲートソース間電圧ＶｇｓＬが小さいとき、第１トランジスタＭ１１をオフ状態とする。駆動回路１５２Ａは、ゲート電圧ＶｇＬが高くなると、つまりローサイドトランジスタＭＬのゲートソース間電圧ＶｇｓＬが大きくなると、第１トランジスタＭ１１をオン状態とし、第１トランジスタＭ１１を利用して、シンク電流を増大させる。
たとえば駆動回路１５２Ａは、第１電流源ＣＳ１１および第２電流源ＣＳ１２を含む。第１電流源ＣＳ１１は、ローサイドトランジスタＭＬのゲート電圧ＶｇＬに応じた第１電流ＩＡを第１トランジスタＭ１１のゲートにソースする。第２電流源ＣＳ１２は、第２電流ＩＢを、第１トランジスタＭ１１のゲートからシンクする。
以上がオペアンプ１００Ａの構成である。このオペアンプ１００Ａによれば、ローサイドトランジスタＭＬのゲート電圧ＶｇＬが上昇してシンクモードで動作するときに、ＩＡ＞ＩＢとなる。その結果、第１トランジスタＭ１１のゲート電圧Ｖｇ１１が上昇し、第１トランジスタＭ１１がオンとなる。このとき、出力端子ＯＵＴからは、ローサイドトランジスタＭＬに流れる電流と、第１トランジスタＭ１１に流れる電流（補助電流という）ＩＡＵＸの合計電流がシンクされる。つまりアシスト回路１５０Ａを追加することにより、最大シンク電流を増やすことができる。
第１トランジスタＭ１１は、シンクモードで動作するときにはオンとなるが、シンク電流がそれほど大きくない領域、およびソースモードで動作する領域、言い換えると、ゲート電圧ＶｇＬがある電圧レベル（Ｖｍとする）より低い領域では、オフとなることが好ましい。この関係は、ゲート電圧ＶｇＬと第１電流ＩＡの依存性と、第２電流ＩＢの電流量によって設計できる。
第１電流ＩＡが、ゲート電圧ＶｇＬ（ゲートソース間電圧ＶｇｓＬ）の関数として、式（５）で表されるものとする。
ＩＡ＝ｆ（ＶｇＬ）
ＶｇＬ＞Ｖｍのとき、ＩＡ＞ＩＢが成り立ち、ＶｇＬ＜Ｖｍのとき、ＩＡ＜ＩＢが成り立つように、駆動回路１５２Ａを設計することが好ましい。これにより、ゲート電圧ＶｇＬが低下すると、第１トランジスタＭ１１のゲート電圧Ｖｇ１１が低下するため、第１トランジスタＭ１１がオフとなり、補助電流ＩＡＵＸは減少し、ゼロとなる。
図５は、図４のアシスト回路１５０Ａの具体的な構成例を示す回路図である。図５には、増幅段１３０とアシスト回路１５０Ａのみが示される。
第１電流源ＣＳ１１は、第２トランジスタＭ１２、第３トランジスタＭ１３、カレントミラー回路１５４を含む。第２トランジスタＭ１２は、ソースが接地ライン１０４と接続され、定電流が流れるようにバイアスされる。具体的には、第２トランジスタＭ１２は、トランジスタＭ１９とカレントミラー回路を構成しており、基準電流源１５６に流れる基準電流ＩＲＥＦに応じた電流ＩＣが流せるようにバイアスされている。
第３トランジスタＭ１３は、ゲートがローサイドトランジスタＭＬのゲートと接続され、ソースが第２トランジスタＭ１２のドレインと接続される。第３トランジスタＭ１３の状態が、ゲート電圧ＶｇＬに応じて変化することにより、第３トランジスタＭ１３に流れる電流ＩＤが変化する。第３トランジスタＭ１３がフルオンした状態では、ＩＤ≒ＩＣとなり、第３トランジスタＭ１３がオフした状態では、ＩＤ≒０となる。
カレントミラー回路１５４は、第３トランジスタＭ１３に流れる電流ＩＤを折り返し、折り返した電流を、第１電流ＩＡとして第１トランジスタＭ１１のゲートにソースする。カレントミラー回路１５４は、ＰＭＯＳトランジスタＭ１７，Ｍ１８を含む。
第２電流源ＣＳ１２は、第４トランジスタＭ１４を含む。第４トランジスタＭ１４は、ソースが接地ライン１０４と接続され、ドレインが第１トランジスタＭ１１のゲートと接続され、一定の第２電流ＩＢが流れるようにバイアスされる。具体的には第４トランジスタＭ１４はトランジスタＭ１９とカレントミラー回路を構成しており、基準電流源１５６に流れる基準電流ＩＲＥＦに応じた電流ＩＢが流せるようにバイアスされている。
なお、図５に示す第１電流源ＣＳ１１および第２電流源ＣＳ１２の構成は例示であって、当業者には、別の構成を取り得ることが理解される。
（実施形態２）
図６は、実施形態２に係るオペアンプ１００Ｂの回路図である。オペアンプ１００Ｂは、差動入力段１１０、増幅段１３０およびアシスト回路１５０Ｂを備える。アシスト回路１５０Ｂは、第１トランジスタＭ１１および駆動回路１５２Ｂを備える。駆動回路１５２Ｂは、図４の駆動回路１５２Ａに加えて、クランプ回路１５８を備える。
クランプ回路１５８は、ローサイドトランジスタＭＬのゲート電圧ＶｇＬが低い状態、つまりオペアンプ１００Ａがシンクモードで動作しない領域（定常状態あるいはソースモード）において、第１トランジスタＭ１１のゲート電圧Ｖｇ１１を強制的に低下させ、第１トランジスタＭ１１のゲートソース間電圧Ｖｇｓ１１をしきい値電圧Ｖｔｈｎより低い状態とする。たとえばクランプ回路１５８は、ゲート電圧ＶｇＬを所定電圧幅ΔＶ、低電圧側にシフトし、第１トランジスタＭ１１のゲートに印加するように構成されてもよい。
クランプ回路１５８を追加することにより、ゲート電圧ＶｇＬが低い状態（定常状態あるいはソースモード）において、第１トランジスタＭ１１のゲートソース間電圧Ｖｇｓ１１がしきい値電圧Ｖｔｈｎより低い状態に保たれるため、第１トランジスタＭ１１に流れる補助電流ＩＡＵＸを遮断することができる。
なお、第１トランジスタＭ１１のゲート電圧Ｖｇ１１は、第２電流源ＣＳ１２の両端間電圧である。したがって、クランプ回路１５８を追加することにより、ゲート電圧ＶｇＬが低い状態（定常状態あるいはソースモード）において、第２電流源ＣＳ１２の両端間電圧を、第２電流源ＣＳ１２の最低動作電圧より低い状態とすれば、第２電流ＩＢをゼロにすることができ、さらに回路電流を削減できる。
図７は、図６のアシスト回路１５０Ｂの具体的な構成例を示す回路図である。駆動回路１５２Ｂのクランプ回路１５８は、第５トランジスタＭ１５および第６トランジスタＭ１６を含む。
第５トランジスタＭ１５および第６トランジスタＭ１６は、ソースフォロア回路として動作する。ローサイドトランジスタＭＬのゲート電圧ＶｇＬが低下すると、トランジスタＭ１５のソース電圧、すなわち、第１トランジスタＭ１１のゲートソース電圧Ｖｇｓ１１が低下する。これにより、第１トランジスタＭ１１のゲートソース間電圧Ｖｇｓ１１がしきい値電圧Ｖｔｈｎより小さくなり、第１トランジスタＭ１１をオフすることができる。
図８は、実施形態２（図７）に係るオペアンプ１００Ｂおよび比較技術のオペアンプそれぞれの、シンク電流（シミュレーション結果）を示す図である。シミュレーションでは、電源電圧ＶＤＤを２．７Ｖとして、出力電圧ＶＯＵＴを０～２．７Ｖの間でスイープさせた。実施形態２では、比較技術に比べて、最大シンク電流が、－１０ｍＡから－３０ｍＡと、約３倍に増強されている。
図９は、実施形態２（図７）に係るオペアンプ１００Ｂおよび比較技術のオペアンプそれぞれの、ローサイドトランジスタＭＬのゲート電圧ＶｇＬ（シミュレーション結果）を示す図である。出力電流ＩＯＵＴが正であるＰＭＯＳ動作領域では、ＰＭＯＳトランジスタであるハイサイドトランジスタが支配的であり、出力電流ＩＯＵＴが負であるＮＭＯＳ動作領域では、ＮＭＯＳトランジスタであるローサイドトランジスタが支配的である。
比較技術では、ＰＭＯＳ動作領域において、ローサイドトランジスタＭＬのゲート電圧ＶｇＬは完全にゼロまで低下しておらず、したがって、ローサイドトランジスタＭＬには、わずかに電流が流れることとなる。これに対して、実施形態２では、ＰＭＯＳ動作領域において、ローサイドトランジスタＭＬのゲート電圧ＶｇＬがゼロまで低下する。これによりローサイドトランジスタＭＬが完全にオフとなり、電流を削減することができる。
（実施形態３）
図１０は、実施形態３に係るオペアンプ１００Ｃの回路図である。オペアンプ１００Ｃは、差動入力段１１０、増幅段１３０に加えて、アシスト回路１５０Ｃを備え、ひとつの半導体基板に集積化されている。
アシスト回路１５０Ｃは、オペアンプ１００Ｃのソースモードにおいてアクティブとなり、出力端子ＯＵＴから補助電流ＩＡＵＸをソースする。アシスト回路１５０Ｃは、第１トランジスタＭ２１および駆動回路１５２Ｃを含む。アシスト回路１５０Ｃは、図４のアシスト回路１５０Ａを天地反転した構成を有する。
第１トランジスタＭ２１は、ハイサイドトランジスタＭＨと同型のＰＭＯＳトランジスタであり、第１トランジスタＭ２１はハイサイドトランジスタＭＨと並列に接続される。
駆動回路１５２Ｃは、ハイサイドトランジスタＭＨのゲート電圧ＶｇＨに応じて第１トランジスタＭ２１を駆動する。具体的には、駆動回路１５２Ｃは、ハイサイドトランジスタＭＨのゲート電圧ＶｇＨが高いとき、言い換えるとハイサイドトランジスタＭＨのゲートソース間電圧ＶｇｓＨが小さいとき、第１トランジスタＭ２１をオフ状態とし、ハイサイドトランジスタＭＨのゲート電圧ＶｇＨが低くなると、言い換えるとハイサイドトランジスタＭＨのゲートソース間電圧ＶｇｓＨが大きくなると、第１トランジスタＭ２１をオン状態とし、第１トランジスタＭ２１を利用して、ソース電流を増大させる。
たとえば駆動回路１５２Ｃは、第１電流源ＣＳ２１および第２電流源ＣＳ２２を含む。第１電流源ＣＳ２１は、ハイサイドトランジスタＭＨのゲート電圧ＶｇＨに応じた第１電流ＩＡを第１トランジスタＭ２１のゲートからシンクする。第１電流ＩＡは、ハイサイドトランジスタＭＨのゲートソース間電圧ＶｇｓＨと正の相関を有し、したがってハイサイドトランジスタＭＨのゲート電圧ＶｇＨと負の相関を有する。第２電流源ＣＳ１２は、ゲート電圧ＶｇＨに依存しない第２電流ＩＢを、第１トランジスタＭ２１のゲートにソースする。
以上がオペアンプ１００Ｃの構成である。このオペアンプ１００Ｃによれば、ハイサイドトランジスタＭＨのゲート電圧ＶｇＨが低下してソースモードで動作するときに、ＩＡ＞ＩＢとなる。その結果、第１トランジスタＭ２１のゲート電圧Ｖｇ２１が低下し、第１トランジスタＭ２１がオンとなる。このとき、出力端子ＯＵＴからは、ハイサイドトランジスタＭＨに流れる電流と、第１トランジスタＭ２１に流れる電流（補助電流という）ＩＡＵＸの合計電流がソースされる。つまりアシスト回路１５０Ｃを追加することにより、最大ソース電流を増やすことができる。
図１１は、図１０のアシスト回路１５０Ｃの具体的な構成例を示す回路図である。図１１には、増幅段１３０とアシスト回路１５０Ｃのみが示される。アシスト回路１５０Ｃは、図５のアシスト回路１５０Ａを構成するトランジスタの導電型を逆にして天地反転したものである。
第１電流源ＣＳ２１は、第２トランジスタＭ２２、第３トランジスタＭ２３、カレントミラー回路１５４を含む。第２トランジスタＭ２２は、ソースが電源ライン１０２と接続され、定電流が流れるようにバイアスされる。具体的には、第２トランジスタＭ２２は、トランジスタＭ２９とカレントミラー回路を構成しており、基準電流源１５６に流れる基準電流ＩＲＥＦに応じた電流ＩＣが流せるようにバイアスされている。
第３トランジスタＭ２３は、ゲートがハイサイドトランジスタＭＨのゲートと接続され、ソースが第２トランジスタＭ２２のドレインと接続される。第３トランジスタＭ２３の状態が、ゲート電圧ＶｇＨに応じて変化することにより、第３トランジスタＭ２３に流れる電流ＩＤが変化する。第３トランジスタＭ２３がフルオンした状態では、ＩＤ≒ＩＣとなり、第３トランジスタＭ２３がオフした状態では、ＩＤ≒０となる。
カレントミラー回路１５４は、第３トランジスタＭ２３に流れる電流ＩＤを折り返し、折り返した電流を、第１電流ＩＡとして第１トランジスタＭ２１のゲートにソースする。カレントミラー回路１５４は、ＰＭＯＳトランジスタＭ２７，Ｍ２８を含む。
第２電流源ＣＳ２２は、第４トランジスタＭ２４を含む。第４トランジスタＭ２４は、ソースが電源ライン１０２と接続され、ドレインが第１トランジスタＭ２１のゲートと接続され、一定の第２電流ＩＢが流れるようにバイアスされる。具体的には第４トランジスタＭ２４はトランジスタＭ２９とカレントミラー回路を構成しており、基準電流源１５６に流れる基準電流ＩＲＥＦに応じた電流ＩＢが流せるようにバイアスされている。
なお、図１１に示す第１電流源ＣＳ２１および第２電流源ＣＳ２２の構成は例示であって、当業者には、別の構成を取り得ることが理解される。
（実施形態４）
図１２は、実施形態４に係るオペアンプ１００Ｄの回路図である。オペアンプ１００Ｄは、差動入力段１１０、増幅段１３０およびアシスト回路１５０Ｄを備える。アシスト回路１５０Ｄは、第１トランジスタＭ２１および駆動回路１５２Ｄを備える。駆動回路１５２Ｄは、図１１の駆動回路１５２Ｃに加えて、クランプ回路１５８を備える。
クランプ回路１５８は、ハイサイドトランジスタＭＨのゲート電圧ＶｇＨが高い状態、つまりオペアンプ１００Ｄがソースモードで動作しない領域（定常状態あるいはシンクモード）において、第１トランジスタＭ２１のゲート電圧Ｖｇ２１を強制的に上昇させ、第１トランジスタＭ２１のゲートソース間電圧ＶｇｓＨをしきい値電圧Ｖｔｈｐより低い状態とする。
たとえばクランプ回路１５８は、ゲート電圧ＶｇＨを所定電圧幅ΔＶ、高電圧側にシフトし、第１トランジスタＭ２１のゲートに印加するように構成されてもよい。
クランプ回路１５８を追加することにより、ゲート電圧ＶｇＨが高い状態（定常状態あるいはシンクモード）において、第１トランジスタＭ２１のゲートソース間電圧Ｖｇｓ２１がしきい値電圧Ｖｔｈｐより低い状態に保たれるため、第１トランジスタＭ２１に流れる補助電流ＩＡＵＸを遮断することができる。
なお、第１トランジスタＭ２１のゲート電圧Ｖｇ２１は、第２電流源ＣＳ２２の両端間電圧である。したがって、クランプ回路１５８を追加することにより、ゲート電圧ＶｇＨが高い状態（定常状態あるいはシンクモード）において、第２電流源ＣＳ２２の両端間電圧を、第２電流源ＣＳ２２の最低動作電圧より低い状態とすれば、第２電流ＩＢをゼロにすることができ、さらに回路電流を削減できる。
図１３は、図１２のアシスト回路１５０Ｄの具体的な構成例を示す回路図である。駆動回路１５２Ｄのクランプ回路１５８は、第５トランジスタＭ２５および第６トランジスタＭ２６を含む。
第５トランジスタＭ２５および第６トランジスタＭ２６は、ソースフォロア回路として動作する。ハイサイドトランジスタＭＨのゲート電圧ＶｇＨが低下すると、トランジスタＭ２５のソース電圧、すなわち、第１トランジスタＭ２１のゲートソース電圧Ｖｇｓ２１が低下する。これにより、第１トランジスタＭ２１のゲートソース間電圧Ｖｇｓ２１がしきい値電圧Ｖｔｈｐより小さくなり、第１トランジスタＭ２１をオフすることができる。
図１４は、実施形態４（図１２）に係るオペアンプ１００Ｄおよび比較技術のオペアンプそれぞれの、ソース電流（シミュレーション結果）を示す図である。シミュレーションでは、電源電圧ＶＤＤを２．７Ｖとして、出力電圧ＶＯＵＴを０～２．７Ｖの間でスイープさせた。実施形態４では、比較技術に比べて、最大ソース電流が、６ｍＡから５０ｍＡと、約８倍に増強されている。
図１５は、実施形態４（図１２）に係るオペアンプ１００Ｄおよび比較技術のオペアンプそれぞれの、ハイサイドトランジスタＭＨのゲート電圧ＶｇＨ（シミュレーション結果）を示す図である。ＰＭＯＳ動作領域では、ＰＭＯＳトランジスタであるハイサイドトランジスタが支配的であり、出力電流ＩＯＵＴが負であるＮＭＯＳ動作領域では、ＮＭＯＳトランジスタであるローサイドトランジスタが支配的である。
比較技術では、出力電流ＩＯＵＴが負であるＮＭＯＳ動作領域において、ハイサイドトランジスタＭＨのゲート電圧ＶｇＨは、１．６～１．８Ｖ程度にまでしか上昇せず、ハイサイドトランジスタＭＨのゲートソース間電圧ＶｇｓＨは１Ｖ程度となる。したがって、ハイサイドトランジスタＭＨには、わずかに電流が流れることとなる。これに対して、実施形態４では、ＮＭＯＳ動作領域において、ハイサイドトランジスタＨＬのゲート電圧ＶｇＨが電源電圧ＶＤＤ付近まで上昇する。これによりハイサイドトランジスタＭＨが完全にオフとなり、電流を削減することができる。
（実施形態５）
図１６は、実施形態５に係るオペアンプ１００Ｅの回路図である。オペアンプ１００Ｅは、低消費電流のオペアンプであり、実施形態２で説明したアシスト回路１５０Ｂと、実施形態４で説明したアシスト回路１５０Ｄの両方を備える。
差動入力段１１０Ｅは、差動トランジスタ対Ｍ３１，Ｍ３２、テイル電流源ＣＳ３１、およびフォールデッドカスコード増幅回路１１２Ｅを含む。フォールデッドカスコード増幅回路１１２Ｅは、差動トランジスタ対Ｍ３１，Ｍ３２の能動負荷であり、トランジスタＭ４１～Ｍ４９、電圧源ＶＳ４１、ＶＳ４２、電流源ＣＳ４１を含む。
図１７は、図１６のオペアンプ１００Ｅのロードレギュレーション（シミュレーション結果）を示す図である。オペアンプ１００Ｅには、１．３５Ｖを目標電圧とする定電圧レギュレータを構成するように部品が接続されている。横軸は負荷電流を、縦軸は出力電圧ＶＯＵＴを示す。アシスト回路１５０Ｂおよび１５０Ｄを備えない比較技術では、ソース電流やシンク電流が大きくなると、出力電圧ＶＯＵＴを目標レベルに維持できなくなる。
これに対して、実施形態５では、アシスト回路１５０Ｂを追加したことにより、ソース電流が大きな領域において、ロードレギュレーションを改善できる。またアシスト回路１５０Ｄを追加したことにより、シンク電流が大きな領域において、ロードレギュレーションを改善できる。
図１８は、図１６のオペアンプ１００Ｅの無負荷状態における電源電圧と回路電流の関係を示す図である。図１８には、図１６のオペアンプ１００Ｅの特性と、比較技術に係るオペアンプの特性とが示される。アシスト回路１５０Ｂと１５０Ｄを追加しても、無負荷状態での回路電流は増加していないことが分かる。
（実施形態６）
図１９は、実施形態６に係るオペアンプ１００Ｆの回路図である。オペアンプ１００Ｆは、フィードフォワード型の高速オペアンプであり、実施形態２で説明したアシスト回路１５０Ｂと、実施形態４で説明したアシスト回路１５０Ｄの両方を備える。実施形態６では、差動入力段１１０Ｆおよび増幅段１３０Ｆの構成が、実施形態５と異なっている。
差動入力段１１０Ｆは、差動トランジスタ対Ｍ３１，Ｍ３２、テイル電流源ＣＳ３１、およびフォールデッドカスコード増幅回路１１２Ｆを含む。フォールデッドカスコード増幅回路１１２Ｆは、トランジスタＭ５１～Ｍ６３、電圧源ＶＳ５１～ＶＳ５４を含む。差動入力段１１０Ｆは、入力電圧に応じた２つの中間信号Ｖｂ１，Ｖｂ２を増幅段１３０Ｆに供給する。
増幅段１３０Ｆは、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、キャパシタＣ７１，Ｃ７２、抵抗Ｒ７１、Ｒ７２を含む。
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。
（変形例１）
差動入力段１１０や増幅段１３０の構成は特に限定されない。たとえば図１６や図１９には、ＮＭＯＳ入力を有する差動入力段１１０を示したが、ＰＭＯＳ入力であってもよいし、ＮＭＯＳ入力とＰＭＯＳ入力を有するレイルトゥーレイル入力であってもよい。
（変形例２）
増幅段１３０の構成も、図１６や図１９に示したものに限定されず、本開示は、公知の、あるいは将来利用可能な構成に適用できる。
（変形例３）
図４や図６の構成において、第１電流源ＣＳ１１は、ローサイドトランジスタＭＬのゲート電圧ＶｇＬに依存しない電流ＩＡを、トランジスタＭ１１のゲートにソースしてもよい。第２電流源ＣＳ１２は、ローサイドトランジスタＭＬのゲート電圧ＶｇＬと負の相関を有する電流ＩＢを、トランジスタＭ１１のゲートからシンクしてもよい。電流ＩＢは、ゲート電圧ＶｇＬが低い状態でＩＡと等しく、ゲート電圧ＶｇＬが上昇するにしたがって減少する。
（変形例４）
図５や図７の構成において、トランジスタＭ１３を、トランジスタＭ１８のドレインとトランジスタＭ１１のゲートの間に設けてもよい。
（変形例５）
図１０や図１２の構成において、第１電流源ＣＳ２１は、ハイサイドトランジスタＭＨのゲート電圧ＶｇＨに依存しない電流ＩＡを、トランジスタＭ２１のゲートからシンクしてもよい。第２電流源ＣＳ２２は、ハイサイドトランジスタＭＨのゲートソース間電圧ＶｇｓＨと負の相関を有する、つまり、ハイサイドトランジスタＭＨのゲート電圧ＶｇＨと正の相関を有する電流ＩＢを、トランジスタＭ２１のゲートにソースしてもよい。電流ＩＢは、ハイサイドトランジスタＭＨのゲートソース間電圧ＶｇｓＨが０の状態でＩＡと等しく、ゲートソース間電圧ＶｇｓＨが増大するにしたがって減少する。
（変形例６）
図１１や図１３の構成において、トランジスタＭ２３を、トランジスタＭ２８のドレインとトランジスタＭ２１のゲートの間に設けてもよい。
実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
１００ オペアンプ
１０２ 電源ライン
１０４ 接地ライン
１１０ 差動入力段
１３０ 増幅段
ＭＨ ハイサイドトランジスタ
ＭＬ ローサイドトランジスタ
１４０ バイアス回路
１５０ アシスト回路
Ｍ１１ 第１トランジスタ
Ｍ１２ 第２トランジスタ
Ｍ１３ 第３トランジスタ
Ｍ１４ 第４トランジスタ
Ｍ１５ 第５トランジスタ
Ｍ１６ 第６トランジスタ
１５２ 駆動回路
１５４ カレントミラー回路
１５６ 基準電流源
１５８ クランプ回路
ＣＳ１１ 第１電流源
ＣＳ１２ 第２電流源

Claims (16)

  1. 差動入力信号を増幅し、中間信号を生成する差動入力段と、
    出力端子と固定電圧ラインの間に接続され、前記中間信号に応じて駆動される出力トランジスタを含む増幅段と、
    アシスト回路と、を備え、
    前記アシスト回路は、
    前記出力トランジスタと並列に接続される第１トランジスタと、
    前記出力トランジスタのゲート電圧に応じて前記第１トランジスタを駆動する駆動回路と、
    を含む、オペアンプ。
  2. 前記出力トランジスタは、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のローサイドトランジスタであり、前記固定電圧ラインは接地ラインであり、
    前記駆動回路は、
    前記出力トランジスタの前記ゲート電圧に応じた第１電流を前記第１トランジスタのゲートにソースする第１電流源と、
    第２電流を前記第１トランジスタのゲートからシンクする第２電流源と、
    を含む、請求項１に記載のオペアンプ。
  3. 前記第１電流源は、
    ソースが接地ラインと接続され、定電流が流れるようにバイアスされる第２トランジスタと、
    ゲートが前記ローサイドトランジスタのゲートと接続され、ソースが前記第２トランジスタのドレインと接続された第３トランジスタと、
    前記第３トランジスタに流れる電流を折り返し、前記第１トランジスタのゲートにソースするカレントミラー回路と、
    を含む、請求項２に記載のオペアンプ。
  4. 前記第２電流源は、
    ソースが接地ラインと接続され、ドレインが前記第１トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第４トランジスタを含む、請求項２または３に記載のオペアンプ。
  5. 前記駆動回路は、
    ゲートが前記ローサイドトランジスタのゲートと接続され、ソースが前記第１トランジスタのゲートと接続される第５トランジスタをさらに含む、請求項２から４のいずれかに記載のオペアンプ。
  6. 前記駆動回路は、
    ゲートおよびドレインが、前記第５トランジスタのドレインと接続され、ソースが電源ラインと接続される第６トランジスタをさらに含む、請求項５に記載のオペアンプ。
  7. 前記出力トランジスタは、Ｐ型のハイサイドトランジスタであり、前記固定電圧ラインは電源ラインであり、
    前記駆動回路は、
    前記出力トランジスタの前記ゲート電圧に応じた第１電流を前記第１トランジスタのゲートからシンクする第１電流源と、
    第２電流を前記第１トランジスタのゲートにソースする第２電流源と、
    を含む、請求項１に記載のオペアンプ。
  8. 前記第１電流源は、
    ソースが電源ラインと接続され、定電流が流れるようにバイアスされる第２トランジスタと、
    ゲートが前記ハイサイドトランジスタのゲートと接続され、ソースが前記第２トランジスタのドレインと接続された第３トランジスタと、
    前記第３トランジスタに流れる電流を折り返し、前記第１トランジスタのゲートからシンクするカレントミラー回路と、
    を含む、請求項７に記載のオペアンプ。
  9. 前記第２電流源は、
    ソースが電源ラインと接続され、ドレインが前記第１トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第４トランジスタを含む、請求項７または８に記載のオペアンプ。
  10. 前記駆動回路は、
    ゲートが前記ハイサイドトランジスタのゲートと接続され、ソースが前記第１トランジスタのゲートと接続される第５トランジスタをさらに含む、請求項７から９のいずれかに記載のオペアンプ。
  11. 前記駆動回路は、
    ゲートおよびドレインが、前記第５トランジスタのドレインと接続され、ソースが接地ラインと接続される第６トランジスタをさらに含む、請求項１０に記載のオペアンプ。
  12. 差動入力信号を増幅し、中間信号を生成する差動入力段と、
    出力端子と接地ラインの間に接続され、前記中間信号に応じて駆動されるローサイドトランジスタを含む増幅段と、
    アシスト回路と、を備え、
    前記アシスト回路は、
    前記ローサイドトランジスタと並列に接続される第１トランジスタと、
    ソースが接地ラインと接続され、定電流が流れるようにバイアスされる第２トランジスタと、
    ゲートが前記ローサイドトランジスタのゲートと接続され、ソースが前記第２トランジスタのドレインと接続された第３トランジスタと、
    前記第３トランジスタに流れる電流を折り返し、前記第１トランジスタのゲートにソースするカレントミラー回路と、
    ソースが接地ラインと接続され、ドレインが前記第１トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第４トランジスタと、
    を含む、オペアンプ。
  13. 前記アシスト回路は、
    ゲートが前記ローサイドトランジスタのゲートと接続され、ソースが前記第１トランジスタのゲートと接続される第５トランジスタと、
    ゲートおよびドレインが、前記第５トランジスタのドレインと接続され、ソースが電源ラインと接続される第６トランジスタと、
    をさらに含む、請求項１２に記載のオペアンプ。
  14. 差動入力信号を増幅し、中間信号を生成する差動入力段と、
    出力端子と電源ラインの間に接続され、前記中間信号に応じて駆動されるハイサイドトランジスタを含む増幅段と、
    アシスト回路と、を備え、
    前記アシスト回路は、
    前記ハイサイドトランジスタと並列に接続される第１トランジスタと、
    ソースが電源ラインと接続され、定電流が流れるようにバイアスされる第２トランジスタと、
    ゲートが前記ハイサイドトランジスタのゲートと接続され、ソースが前記第２トランジスタのドレインと接続された第３トランジスタと、
    前記第３トランジスタに流れる電流を折り返し、前記第１トランジスタのゲートからシンクするカレントミラー回路と、
    ソースが電源ラインと接続され、ドレインが前記第１トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第４トランジスタと、
    を含む、オペアンプ。
  15. 前記アシスト回路は、
    ゲートが前記ハイサイドトランジスタのゲートと接続され、ソースが前記第１トランジスタのゲートと接続される第５トランジスタと、
    ゲートおよびドレインが、前記第５トランジスタのドレインと接続され、ソースが接地ラインと接続される第６トランジスタと、
    をさらに含む、請求項１４に記載のオペアンプ。
  16. ひとつの半導体基板に一体集積化される、請求項１から１５のいずれかに記載のオペアンプ。
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