JP2008288900A - 差動増幅器 - Google Patents

Abstract

【課題】大振幅入力に対応するため、入力差動対を高耐圧素子を用いて構成する必要があった。
【解決手段】カスコードカレントミラー回路２０は、入力差動対１０に能動負荷として接続される。テール電流源３０は、入力差動対１０にテール電流Ｉｔを供給する。定電流源４０は、入力差動対１０と並列に接続され、テール電流源３０に定電流Ｉｃを供給する。定電流源４０により供給される定電流ＩｃはトランジスタＭ７がカットオフしない値に設定される。
【選択図】図１

Description

本発明は、差動増幅器に関する。

差動増幅器およびそれを利用した演算増幅器やコンパレータ（以下、これらを総称して単に差動増幅器という）は、電子回路を構成する基本回路としてあらゆる用途に広く用いられている。一般に差動増幅器は、入力差動対と、入力差動対に対して負荷として機能するカレントミラー回路もしくは抵抗対と、入力差動対にテール電流を供給するテール電流源を含んでいる。

差動増幅器の入力差動対のトランジスタのドレインソース間電圧（またはコレクタエミッタ間電圧、以下、電界効果トランジスタとバイポーラトランジスタを特に区別せず、ドレインソース間電圧という）を一定に保つため、あるいは利得を向上させるために、カレントミラー回路としてカスコードカレントミラー回路を利用する場合がある（たとえば特許文献１参照）。

図３は、能動負荷としてカスコードカレントミラー回路を備える増幅器の回路図である。増幅器２００は、入力差動対１０、カスコードカレントミラー回路２０、テール電流源３０を含む。入力差動対１０は、ＮチャンネルＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)のトランジスタＭ１、Ｍ２を含み、それぞれのゲートには、入力信号Ｖｉｎ−、Ｖｉｎ＋が入力される。テール電流源３０は、定電流源３２、トランジスタＭ７、Ｍ８を含む。定電流源３２は基準電流Ｉｒｅｆを生成し、トランジスタＭ８、Ｍ７を含むカレントミラー回路は基準電流Ｉｒｅｆを定数倍して、入力差動対１０にテール電流Ｉｔを供給する。カスコードカレントミラー回路２０は、入力差動対１０の能動負荷として接続されており、ＰチャンネルＭＯＳＦＥＴであるトランジスタＭ３〜Ｍ６を含む。トランジスタＭ３、Ｍ４のゲートにはバイアス電圧Ｖｃが印加される。カレントミラー回路を、トランジスタＭ３、Ｍ４を設けて２段のカスコードとすることにより、トランジスタＭ１、Ｍ２ドレインソース間電圧の小信号動作点が一定となり、安定した利得を得ることができる。
特開２００３−１０１３５８号公報

図３の増幅器２００に、大振幅信号が入力された場合の動作を検証する。いま、入力信号Ｖｉｎ＋が負方向にフルスイングすると、トランジスタＭ２、Ｍ７、Ｍ１がカットオフし、入力差動対１０のトランジスタＭ１、Ｍ２のドレインソース間に大きな電圧が印加される。そのため、入力差動対１０のトランジスタＭ１、Ｍ２を高耐圧素子を用いて構成する必要があり、素子面積の増加、帯域の低下、コストの増加などの問題が発生していた。

本発明はこうした課題に鑑みてなされたものであり、その目的は、低耐圧素子で構成可能な差動増幅器の提供にある。

本発明のある態様は差動増幅器に関する。差動増幅器は、入力差動対と、入力差動対に負荷として接続される少なくとも２段のカスコードカレントミラー回路と、入力差動対にテール電流を供給するテール電流源と、入力差動対と並列に接続され、テール電流源に定電流を供給する定電流源と、を備える。

本明細書において、「電流を供給する」とは、ある経路に電流を流し込む場合（プッシュ）と、ある経路から電流を引き込む場合（プル）との両方を含む。
この態様によると、入力差動対に対して大振幅の入力信号が入力され、場合であっても、テール電流源には定電流が流れ込むため、トランジスタがカットオフするのを防止することができる。その結果、入力差動対の両端の電圧（ドレインソース間電圧またはコレクタエミッタ間電圧）の増加を抑制することができ、入力差動対として低耐圧素子を利用することができる。

テール電流源は、入力差動対の共通接続点と第１固定電圧端子との間に設けられたテールトランジスタを含んでもよい。定電流源により供給される定電流はテールトランジスタがカットオフしない値に設定されてもよい。定電流源により供給される定電流は、テール電流の１／２０から１／５の範囲であってもよい。

テール電流源は、入力差動対の共通接続点と第１固定電圧端子との間に設けられたテールトランジスタを含んでもよい。定電流源は、テールトランジスタとカレントミラー接続される第１トランジスタと、第１トランジスタと第２固定電圧端子の間に接続された第２トランジスタと、第２トランジスタとカレントミラー接続された第３トランジスタと、第３トランジスタの第２固定電圧端子と反対側の端子と、入力差動対の共通接続点との間に設けられたレベルシフト回路と、を含み、第３トランジスタおよびレベルシフト回路を含む経路に流れる電流を、定電流として供給し、レベルシフト回路と、第３トランジスタの接続点の電位を、カスコードカレントミラー回路のバイアス電圧として供給してもよい。この場合、カスコードカレントミラー回路のバイアス電圧を安定化することができる。

レベルシフト回路は、入力差動対を構成するトランジスタと同型であり、制御端子と第３トランジスタに接続される端子とが共通接続されたレベルシフトトランジスタを含んでもよい。「制御端子」とは、ＦＥＴではゲートを、バイポーラトランジスタではベースを意味する。

レベルシフト回路は、ダイオードを含んでもよい。

ある態様の差動増幅器は、ひとつの半導体基板上に集積化され、低耐圧プロセスを用いて構成されてもよい。上述のように、差動増幅器の入力差動対に印加される電圧を小さくできるため、低耐圧プロセスの利用が可能となり、その結果、小面積化、帯域の増加にともなう回路の高速化、低コスト化を図ることができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、低耐圧素子で構成可能な差動増幅器を提供できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。また、本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る差動増幅器１００の構成を示す回路図である。この差動増幅器１００は、反転入力端子１０２および非反転入力端子１０４に入力される信号Ｖｉｎ−、Ｖｉｎ＋を差動増幅して出力端子１０６から出力する。

差動増幅器１００は、入力差動対１０、カスコードカレントミラー回路２０、テール電流源３０、定電流源４０を備える。
入力差動対は、ゲートが反転入力端子１０２に接続された第１トランジスタＭ１と、ゲートが非反転入力端子１０４に接続された第２トランジスタＭ２を含む。第１トランジスタＭ１、第２トランジスタＭ２のソースは共通に接続される。第１トランジスタＭ１、第２トランジスタＭ２はＮチャンネルＭＯＳＦＥＴである。図示しないが各トランジスタのバックゲートはソースと接続される。

カスコードカレントミラー回路２０は、入力差動対１０のドレイン側に、能動負荷として接続される。カスコードカレントミラー回路２０は、少なくとも２段のカレントミラー回路が縦積みされて接続される。本実施の形態では２段の例を示す。カスコードカレントミラー回路２０は、第３トランジスタＭ３〜第６トランジスタＭ６を含む。第３トランジスタＭ３、第４トランジスタＭ４、第５トランジスタＭ５、第６トランジスタＭ６はＰチャンネルＭＯＳＦＥＴである。
第５トランジスタＭ５、第６トランジスタＭ６はカレントミラー接続されている。すなわち、ゲートおよびソースが共通に接続されており、共通のソースは第２固定電圧端子（電源端子１１０）に接続される。第５トランジスタＭ５のソースとドレインも接続されている。

第３トランジスタＭ３、第４トランジスタＭ４は、第１トランジスタＭ１、第２トランジスタＭ２に対してカスコード接続される。すなわち、第３トランジスタＭ３、第４トランジスタＭ４のゲートは共通に接続され、バイアス電圧Ｖｃが印加される。第３トランジスタＭ３、第４トランジスタＭ４のドレインは、それぞれ第１トランジスタＭ１、第２トランジスタＭ２のドレインと接続される。第３トランジスタＭ３、第４トランジスタＭ４のソースはそれぞれ、第５トランジスタＭ５、第６トランジスタＭ６のドレインと接続される。

テール電流源３０は、入力差動対１０にテール電流Ｉｔを供給する。テール電流源３０は、定電流源３２、第７トランジスタ（テールトランジスタ）Ｍ７、第８トランジスタＭ８を含む。定電流源３２は基準電流Ｉｒｅｆを生成する。第８トランジスタＭ８は基準電流Ｉｒｅｆの経路上に設けられる。第７トランジスタＭ７は、第８トランジスタＭ８と同型のＮチャンネルＭＯＳＦＥＴであり、第８トランジスタＭ８とカレントミラー接続される。つまり、第７トランジスタＭ７は第１固定電圧端子（接地端子１１２）と第１トランジスタＭ１、第２トランジスタＭ２の共通接続点（ソース）の間に設けられる。第７トランジスタＭ７に流れる電流が、テール電流Ｉｔとして入力差動対１０に供給される。

定電流源４０は、入力差動対１０と並列に接続され、テール電流源３０に定電流Ｉｃを供給する。つまり定常状態において、テール電流Ｉｔと、入力差動対１０に流れる電流Ｉｄ（不図示）と、定電流Ｉｃとの間には、
Ｉｔ＝Ｉｃ＋Ｉｄ
の関係が成り立っている。言い換えれば、定電流源４０は、テール電流の一部を、入力差動対１０とは別経路として供給するために設けられる。

定電流源４０により供給される定電流Ｉｃは、第７トランジスタ（テールトランジスタ）Ｍ７がカットオフしない値に、言い換えれば第７トランジスタＭ７が線形領域（三極管領域）で動作する値に設定するのが好ましい。定電流Ｉｃの値は、第７トランジスタＭ７のサイズに応じて設定すればよい。たとえば、定電流Ｉｃは、テール電流Ｉｔの１／２０から１／５の範囲であることが好ましい。この範囲に設定すれば、第７トランジスタＭ７を線形領域で動作させるという目的と、回路電流の増加とのトレードオフのバランスを良好に保つことができる。

以上のように構成された差動増幅器１００の動作を説明する。非反転入力端子１０４に負方向の大振幅の入力信号Ｖｉｎ＋が入力されると、第２トランジスタＭ２がカットオフする。このとき、第７トランジスタＭ７には少なくとも定電流Ｉｃが流れるため、第７トランジスタＭ７はカットオフすることなく線形領域で動作することになる。つまり、第７トランジスタＭ７のドレインソース間電圧Ｖｄｓは、定電流Ｉｃで定まる一定値以下には低下せず、第１トランジスタＭ１、第２トランジスタＭ２のソース電圧がある程度高い値に保たれる。

一方、第１トランジスタＭ１、第２トランジスタＭ２のドレイン電圧は、第３トランジスタＭ３、第４トランジスタＭ４のゲートに印加するバイアス電圧Ｖｃを調節することにより制御可能である。したがって本実施の形態では、第１トランジスタＭ１、第２トランジスタＭ２のドレインソース間電圧Ｖｄｓが大きくなるのを抑制することができる。反転入力端子１０２に大振幅信号が入力された場合も同様である。

本実施の形態に係る差動増幅器１００によれば、第１トランジスタＭ１、第２トランジスタＭ２の大振幅の入力信号が入力されても、第１トランジスタＭ１、第２トランジスタＭ２のドレインソース間電圧を抑制できるため、低耐圧素子を利用して構成することが可能となる。一般に低耐圧素子は、高耐圧素子に比べて半導体製造プロセスで使用するマスクの枚数が少なく、回路面積も小さいため、低コスト化、小型化が実現できる。また、低耐圧素子の方がデバイスの能力が高いため、高速動作が要求されるアプリケーションにおいても、本実施の形態に係る差動増幅器１００は有利である。

図２は、図１の差動増幅器の具体的な構成例を示す回路図である。図２の差動増幅器１００ａにおいて、定電流源４０は第９トランジスタＭ９〜第１２トランジスタＭ１２を含む。
第１０トランジスタＭ１０、第１１トランジスタＭ１１はＰチャンネルＭＯＳＦＥＴであり、第９トランジスタＭ９、第１２トランジスタＭ１２はＮチャンネルＭＯＳＦＥＴである。請求の範囲との対応を示せば、図２の第９トランジスタＭ９〜第１１トランジスタＭ１１が、請求の範囲の第１トランジスタ〜第３トランジスタに対応し、第１２トランジスタＭ１２が請求の範囲のレベルシフト回路に対応する。

第９トランジスタＭ９は、第７トランジスタ（テールトランジスタ）Ｍ７および第８トランジスタＭ８に対してカレントミラー接続される。第１０トランジスタＭ１０は、第９トランジスタＭ９のドレインと電源端子１１０（第２固定電圧端子）の間に接続される。第１１トランジスタＭ１１は、入力差動対１０とカレントミラー接続される。第１２トランジスタＭ１２は、ゲートドレイン間が接続されており、レベルシフト回路として機能する。第１２トランジスタＭ１２は、第１１トランジスタＭ１１の電源端子１１０と反対側の端子（ソース）と、入力差動対１０の第１トランジスタＭ１、第２トランジスタＭ２の共通接続点との間に設けられる。定電流源４０は、第１１トランジスタＭ１１および第１２トランジスタＭ１２を含む経路に流れる電流を、定電流Ｉｃとして供給する。
また、第１２トランジスタＭ１２と、第１１トランジスタＭ１１の接続点（ドレイン）の電位を、カスコードカレントミラー回路２０のバイアス電圧Ｖｃとして出力する。

図２に示すように、レベルシフト回路は、入力差動対１０を構成するトランジスタ（Ｍ１、Ｍ２）と同型、つまりＮチャンネルで構成することが望ましい。

図２の回路動作を説明する。第９トランジスタＭ９には、基準電流Ｉｒｅｆに比例した電流が流れる。第９トランジスタＭ９に流れる電流が、カレントミラー回路（Ｍ１０、Ｍ１１）によって定数倍され、定電流Ｉｃが生成される。ここで、セルフバイアスされた第１２トランジスタＭ１２に定電流Ｉｃが流れると、第１２トランジスタＭ１２のドレインソース間には一定の電位差が発生する。この電位差をΔＶと書くと、カスコードカレントミラー回路２０に供給されるバイアス電圧Ｖｃは、Ｖｃ＝Ｖｘ１＋ΔＶと表される。ここでＶｘ１は第１トランジスタＭ１、第２トランジスタＭ２の共通接続点の電位である。電位差ΔＶを調節するために、第１２トランジスタＭ１２を直列に多段接続してもよい。第１２トランジスタＭ１２の段数を増やすことにより、定電流Ｉｃが小さい場合に大きな電位差を得ることができる。

入力信号Ｖｉｎ−が負方向に大振幅で入力されると、第２トランジスタＭ２がカットオフし、第７トランジスタＭ７に流れる電流が定電流Ｉｃ程度まで減少し、電圧Ｖｘ１が低下する。このときバイアス電圧Ｖｃは、電圧Ｖｘ１に連動して低下するため、第３トランジスタＭ３、第４トランジスタＭ４のオンの程度が調節される。その結果、図２の回路によれば、定電流Ｉｃによって第７トランジスタＭ７のカットオフを防止できるとともに、回路の動作状態に応じて適切なバイアス電圧Ｖｃを与えることが可能となる。

以上、実施の形態は例示に過ぎず、その構成や処理ステップにはいろいろな変形技術が考えられる。以下例示する。

図１または図２の回路において、ＭＯＳＦＥＴをバイポーラトランジスタで置換してもよい。つまり、ＮチャンネルＭＯＳＦＥＴをＮＰＮ型バイポーラトランジスタで、ＰチャンネルＭＯＳＦＥＴをＰＮＰ型バイポーラトランジスタで構成してもよい。この場合、第１２トランジスタＭ１２をダイオードで構成してもよい。また、レベルシフト回路として抵抗を利用してもよい。レベルシフト回路は、第１２トランジスタＭ１２、ダイオード、抵抗を任意に組み合わせて構成してもよい。

本実施の形態に係る差動増幅器１００は、Ｐチャンネル入力の回路にも適用可能である。この場合、ＮチャンネルとＰチャンネルを置換し、電源端子１１０と接地端子１１２を天地反転すればよい。

また、レベルシフト回路としてカレントミラー回路を利用してもよい。つまり、第９トランジスタＭ９と第１０トランジスタＭ１０の間にトランジスタＭ１３を設け、第１２トランジスタＭ１２とトランジスタＭ１３をゲートを共通としてカレントミラー接続してもよい。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

実施の形態に係る差動増幅器の構成を示す回路図である。 図１の差動増幅器の具体的な構成例を示す回路図である。 能動負荷としてカスコードカレントミラー回路を備える増幅器の回路図である。

符号の説明

Ｍ１ 第１トランジスタ、 Ｍ２ 第２トランジスタ、 Ｍ３ 第３トランジスタ、 Ｍ４ 第４トランジスタ、 Ｍ５ 第５トランジスタ、 Ｍ６ 第６トランジスタ、 Ｍ７ 第７トランジスタ、 Ｍ８ 第８トランジスタ、 Ｍ９ 第９トランジスタ、 １０ 入力差動対、 Ｍ１０ 第１０トランジスタ、 Ｍ１１ 第１１トランジスタ、 Ｍ１２ 第１２トランジスタ、 ２０ カスコードカレントミラー回路、 ３０ テール電流源、 ３２ 定電流源、 ４０ 定電流源、 １００ 差動増幅器、 １０２ 反転入力端子、 １０４ 非反転入力端子、 １１０ 電源端子、 １１２ 接地端子。

Claims (6)

1. 入力差動対と、
   前記入力差動対に負荷として接続される少なくとも２段のカスコードカレントミラー回路と、
   前記入力差動対にテール電流を供給するテール電流源と、
   前記入力差動対と並列に接続され、前記テール電流源に定電流を供給する定電流源と、
   を備えることを特徴とする差動増幅器。
2. 前記定電流源により供給される定電流は、前記テール電流の１／２０から１／５の範囲であることを特徴とする請求項１に記載の差動増幅器。
3. 前記テール電流源は、前記入力差動対の共通接続点と第１固定電圧端子との間に設けられたテールトランジスタを含み、
   前記定電流源は、
   前記テールトランジスタとカレントミラー接続される第１トランジスタと、
   前記第１トランジスタと第２固定電圧端子の間に接続された第２トランジスタと、
   前記第２トランジスタとカレントミラー接続された第３トランジスタと、
   前記第３トランジスタの前記第２固定電圧端子と反対側の端子と、前記入力差動対の共通接続点との間に設けられたレベルシフト回路と、
   を含み、前記第３トランジスタおよびレベルシフト回路を含む経路に流れる電流を、前記定電流として供給し、
   前記レベルシフト回路と、前記第３トランジスタの接続点の電位を、前記カスコードカレントミラー回路のバイアス電圧として供給することを特徴とする請求項１に記載の差動増幅器。
4. 前記レベルシフト回路は、前記入力差動対を構成するトランジスタと同型であり、制御端子と前記第３トランジスタに接続される端子とが共通接続されたレベルシフトトランジスタを含むことを特徴とする請求項３に記載の差動増幅器。
5. 前記レベルシフト回路は、ダイオードを含むことを特徴とする請求項３に記載の差動増幅器。
6. ひとつの半導体基板上に集積化され、低耐圧プロセスを用いて構成されたことを特徴とする請求項１から５のいずれかに記載の差動増幅器。

Images