WO2021070245A1 - 演算増幅器 - Google Patents

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WO2021070245A1
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友和 小島
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三菱電機株式会社
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    • H03F2203/45366Indexing scheme relating to differential amplifiers the AAC comprising multiple transistors parallel coupled at their gates only, e.g. in a cascode dif amp, only those forming the composite common source transistor

Definitions

  • the present invention relates to an operational amplifier.
  • Patent Document 1 describes a first differential pair composed of a depletion type (D type) MOSFET (Metal Oxide Semiconductor) transistor.
  • D type depletion type MOSFET
  • E type enhancement type MOSFET
  • the input voltage is amplified by the first differential pair in the low potential region, and the input voltage is amplified by the second differential pair in the high potential region, thereby supplying power from the ground. Amplification can be ensured in the entire range up to the voltage.
  • Patent Document 1 describes the transconductance (gmdp) in the saturation region of the D-type PMOSFET constituting the first differential pair and the transformer in the saturation region of the E-type MPa constituting the second differential pair. It is described that the total transconductance (gm) of the operational amplifier is made constant between the low potential region and the high potential region by designing so that the conductance (gmp) is the same.
  • the bias current from the constant current source is differentiated between the first and second by turning on and off the polyclonal transistor in which a constant bias voltage (V1) is input to the gate according to the level of the input voltage. Distributed between pairs. Specifically, in the low potential region, the entire amount of the bias current is distributed to the second differential pair (E-type MIMO) by turning off the epitaxial transistor. On the other hand, in the high potential region, the entire amount of the bypass current is distributed to the first differential pair (D-type polyclonal) by turning on the epitaxial transistor.
  • V1 constant bias voltage
  • the total transconductance of the operational amplifier Is the mean squared conductance of the first differential pair or the second differential pair.
  • the bias current is distributed between the first and second differential pairs, and the distribution ratio also changes depending on the input voltage.
  • the conductance of each differential pair changes depending on the current passing through the differential pair.
  • the transconductance of the first and second differential pairs in the intermediate region is high in the low potential region where the total amount of bias current flows through only one of the first differential pair and the second differential pair. It varies from the transconductance aligned between the potential regions. As a result, it becomes difficult to make the amplification degree constant for the entire region of the input voltage.
  • the present invention has been made to solve such a problem, and an object of the present invention is to supply the first and second voltages to all the voltages from the first voltage to the second voltage.
  • an operational amplifier that operates with the voltage range as the input / output range, the degree of amplification in the entire voltage range is made constant.
  • an operational amplifier that operates by supplying a first voltage and a second voltage, and outputs the first and second input nodes to which the input voltage is input and the output voltage. It includes an output node, first and second differential nodes, an active load, a first differential pair, a second differential pair, an input voltage detection circuit, an output stage, and a selection circuit. ..
  • the active load is connected between the first power supply node that supplies the first voltage and the first and second differential nodes, and is composed of a first conductive type field effect transistor.
  • the first differential pair is connected between the first and second differential nodes and the second power supply node that supplies the second voltage, and is composed of a second conductive field effect transistor. The node.
  • the second differential pair is connected in parallel with the first differential pair between the first and second differential nodes and the second power supply node, and is provided by a second conductive field effect transistor. It is composed.
  • Each of the first and second differential pairs creates a current difference between the first and second differential nodes according to the voltage difference between the first and second input nodes.
  • the input voltage detection circuit generates a detection signal for selecting one of the first and second differential pairs according to the input voltage.
  • the output stage changes the voltage of the output node in the range from the first voltage to the second voltage according to the current difference between the first and second differential nodes.
  • the selection circuit electrically connects one of the first and second differential pairs to the first and second differential nodes and the other from the first and second differential nodes, depending on the detection signal. Electrically disconnect.
  • the field effect transistors forming the first differential pair When the first conductive type is P type and the second conductive type is N type, the field effect transistors forming the first differential pair have a threshold voltage of zero or less and a second differential pair. The field effect transistors that make up the above have a threshold voltage higher than zero.
  • the field effect transistors forming the first differential pair When the first conductive type is N type and the second conductive type is P type, the field effect transistors forming the first differential pair have a threshold voltage of zero or more, while the second conductive type has a second. The field effect transistors that make up the differential pair have a threshold voltage lower than zero.
  • the input voltages are the first and first. Differential to the input voltage in the entire voltage range by one of the first and second differential pairs selected according to which of the two voltage ranges and the active load common in the entire voltage range. By executing the amplification operation, the amplification degree in the entire voltage range can be made constant.
  • FIG. 1 is a 1st conceptual diagram which shows the characteristic of the transconductivity with respect to the input voltage input to a gate in each of an E-type NMOS transistor, a D-type NMOS transistor, and a native NMOS transistor constituting a differential pair. ..
  • FIG. 1 It is a circuit diagram explaining the 3rd example of the level shift part shown in FIG. It is a conceptual diagram explaining the 1st structural example of the input voltage detection circuit which concerns on Embodiment 2.
  • FIG. It is a circuit diagram explaining the 2nd structural example of the input voltage detection circuit which concerns on Embodiment 2.
  • FIG. It is a waveform diagram explaining the control example of the 1st and 2nd differential pairs which concerns on Embodiment 2.
  • FIG. 1 is a conceptual diagram illustrating an example of using an operational amplifier according to the present embodiment.
  • the operational amplifier 100 has a non-inverting input node Nip, an inverting input node Nin, and an output node No.
  • the voltages of the non-inverting input node Nippon and the inverting input node are referred to as input voltages Vimp and Vinn, and the voltage of the output node No. is referred to as an output voltage Vout.
  • the operational amplifier 100 is connected to a ground node Ng that supplies the ground voltage GND and a power node Nd that supplies the power supply voltage VDD.
  • a ground node Ng that supplies the ground voltage GND
  • a power node Nd that supplies the power supply voltage VDD.
  • each of the input voltages Vimp, Vinn, and the output voltage Vout changes within the voltage range of GND to VDD. That is, the operational amplifier 100 operates as a rail-to-rail input / output operational amplifier.
  • the operational amplifier 100 operates as a voltage follower amplifier in which the output node No. and the inverting input node Nin are connected.
  • Vnp Vsns
  • Vsns the operational amplifier 100 can be used in any mode different from the voltage follower connection.
  • FIG. 2 is a block diagram illustrating a configuration example of the operational amplifier according to the first embodiment.
  • the operational amplifier 100 includes an input voltage detection circuit 300, a selection circuit 305, a first differential pair 310, a second differential pair 320, and an active load 330.
  • a bias voltage generation unit 340 for the output stage and an output stage 350 are provided.
  • the active load 330 is composed of a first conductive field effect transistor.
  • the first differential pair 310 and the second differential pair 320 are composed of a second conductive type field effect transistor which is an opposite conductive type to the first conductive type.
  • the active load 330 is connected between the differential nodes Nd1 and Nd2 and the power supply node Nd.
  • the first differential pair 310 and the second differential pair 320 are connected in parallel between the differential nodes Nd1 and Nd2 and the ground node Ng via the selection circuit 305.
  • the active load 330 is connected to both the first differential pair 310 and the second differential pair 320 via the differential nodes Nd1 and Nd2 and the selection circuit 305.
  • Input voltages Vinp and Vinn are input to each of the first differential pair 310 and the second differential pair 320 from the non-inverting input node Nip and the inverting input node Nin.
  • the power supply node Nd connected to the active load 330 corresponds to one embodiment of the "first power supply node", and the power supply voltage VDD corresponds to the "first voltage”.
  • the ground node Ng connected to the first differential pair 310 and the second differential pair 320 corresponds to one embodiment of the "second power supply node", and the ground voltage GND is "second voltage”. Corresponds to.
  • the input voltage detection circuit 300 is set to either a logical high level (hereinafter, simply referred to as “H level”) or a logical low level (hereinafter, simply referred to as “L level”) according to the level of the input voltage Vinp.
  • the detection signals Vdet and Vdett are generated.
  • the detection signals Vdet and Vdett are set to complement each of the H level and the L level.
  • the detection signals Vdet and Vdett are input to the selection circuit 305.
  • the selection circuit 305 electrically connects one of the first differential pair 310 and the second differential pair 320 to the differential nodes Nd1 and Nd2 according to the detection signals Vdet and Vdett, while the other is different. Electrically disconnected from the dynamic nodes Nd1 and Nd2.
  • the active load 330 and the bias voltage generating unit 340 for the output stage are connected between the power supply node Nd and the grounding node Ng.
  • the output stage 350 is connected to the power supply node Nd, the ground node Ng, the output node No, the active load 330, and the bias voltage generation unit 340. As will be described later, the output stage 350 is configured to change the output voltage Vo of the output node No. within the range of the ground voltage GND to the power supply voltage VDD according to the current difference between the differential nodes Nd1 and Nd2.
  • the first differential pair 310 and the second differential pair 320 are composed of N-type MOSFETs (hereinafter, also simply referred to as “NMOS transistors”), and the active load 330 is a P-type MOSFET (hereinafter, also referred to as “NMOS transistor”).
  • NMOS transistor P-type MOSFET
  • an example composed of also referred to simply as a “NMR transistor” will be described. That is, in the following examples, the P type corresponds to one embodiment of the "first conductive type”, and the N type corresponds to one embodiment of the "second conductive type”.
  • the first differential pair 310 has the NMOS transistors 311, 312.
  • the NMOS transistors 311, 312 are configured to have a threshold voltage Vt such that a drain current flows when the gate-source voltage (hereinafter, also simply referred to as “gate voltage”) is 0 [V].
  • the NMOS transistors 311, 312 can be composed of a depletion type NMOS transistor or a native NMOS transistor.
  • NMOS transistor having a threshold voltage Vt ⁇ 1 a depletion type NMOS transistor and a native NMOS transistor are collectively referred to as a (D / N) type NMOS transistor.
  • a normal enhancement type NMOS transistor having Vt> 0 is basically simply referred to as an "NMOS transistor", but when compared with a (D / N) type, it is an E-type NMOS transistor. Also written as. Further, the enhancement type epitaxial transistor is also simply referred to as a epitaxial transistor.
  • the selection circuit 305 has NMOS transistors 314 and 315.
  • the (D / N) type NMOS transistor 311 and the NMOS transistor 314 are connected in series between the differential node Nd1 and the node Nb1.
  • the (D / N) type NMOS transistor 312 and the NMOS transistor 315 are connected in series between the differential node Nd2 and the node Nb1.
  • the gate of the (D / N) type NMOS transistor 311 is connected to the non-inverting input node Nippon (input voltage Vinp), and the gate of the (D / N) type NMOS transistor 312 is connected to the inverting input node Nin (input voltage Vinn). Be connected.
  • (D / N) MOSFET transistors 311 and 312 form a differential pair in which the input voltages Vinp and Vinn are input to the gate.
  • a detection signal Vdet is input to the gates of the NMOS transistors 314 and 315. Therefore, each of the NMOS transistors 314 and 315 operates as a selection switch that turns on at the H level of the detection signal Vdet and turns off at the L level.
  • the NMOS transistor 313 is connected between the node Nb1 and the ground node Ng, and the bias voltage vbn0 is input to the gate.
  • the NMOS transistor 313 operates as a bias tail current source for differential amplification, supplying a current corresponding to the bias voltage vbn0.
  • the second differential pair 320 has NMOS transistors 321 and 322.
  • the selection circuit 305 further includes NMOS transistors 324 and 325.
  • the NMOS transistors 321 and 324 are connected in series between the differential nodes Nd1 and Nb2.
  • the NMOS transistors 322 and 325 are connected in series between the differential nodes Nd2 and Nb2.
  • the gate of the NMOS transistor 321 is connected to the non-inverting input node Nippon (input voltage Vinp), and the gate of the NMOS transistor 322 is connected to the inverting input node Nin (input voltage Vinn). Therefore, in the second differential pair 320, the E-type NMOS transistors 321 and 322 form a differential pair in which the input voltages Vinp and Vinn are input to the gate.
  • a detection signal Vdett is input to the gates of the NMOS transistors 324 and 325. Therefore, each of the NMOS transistors 324 and 325 operates as a selection switch that turns on at the H level of the detection signal Vdett and turns off at the L level.
  • the NMOS transistor 323 is connected between the node Nb2 and the ground node Ng, and the bias voltage vbn0 is input to the gate.
  • the current of the NMOS transistor 313 and the current of the NMOS transistor 323 are designed to be equivalent.
  • the active load 330 has epitaxial transistors 331 to 334.
  • the epitaxial transistor 331 is connected between the power supply node Nd and the differential node Nd1.
  • the epitaxial transistor 332 is connected between the power supply node Nd and the differential node Nd2.
  • the MIMO transistor 333 is connected between the differential nodes Nd1 and N3, and the MIMO transistor 334 is connected between the differential nodes Nd2 and N4.
  • the gates of the epitaxial transistors 331 and 332 are connected to the node N4.
  • a common bias voltage vbp3 is input to the gates of the epitaxial transistors 333 and 334.
  • the polyclonal transistors 331 and 332 operate as an active load, and the epitaxial transistors 333 and 334 are cascode-connected to the active load.
  • the bias voltage generation unit 340 has an NMOS transistors 341 to 346 and a NMOS transistors 347 and 348.
  • the NMOS transistor 345 and the NMOS transistor 347 are connected in parallel between the nodes N4 and N6.
  • the NMOS transistors 341 and 343 are connected in series between the node N6 and the grounded node Ng.
  • the NMOS transistor 346 and the NMOS transistor 348 are connected in parallel between the nodes N3 and N5.
  • the NMOS transistors 342 and 344 are connected in series between the node N5 and the grounded node Ng via the node N7.
  • a bias voltage vbn1 is input to the gate of the NMOS transistor 345, and a bias voltage vbn2 is input to the gate of the NMOS transistor 346.
  • a bias voltage vbp1 is input to the gate of the NMOS transistor 347, and a bias voltage vbp2 is input to the gate of the NMOS transistor 348.
  • a bias voltage vbn3 is commonly input to the gates of the NMOS transistors 341 and 342.
  • the gates of the NMOS transistors 343 and 344 are connected to the node N6.
  • the NMOS transistors 343 and 344 operate as active loads, and the NMOS transistors 341 and 342 are cascode-connected to the active load. Further, the NMOS transistors 345, 346 and the NMOS transistors 347, 348 operate as floating current sources.
  • the output stage 350 is of a push-pull type and has a NMOS transistor 351p, an NMOS transistor 351n, and capacitors 352 and 353.
  • the PRIVATE transistor 351p is connected between the power supply node Nd and the output node No.
  • the NMOS transistor 351n is connected between the output node No. and the ground node Ng.
  • the gate of the NMOS transistor 351p is connected to the node N3, and the gate of the NMOS transistor 351n is connected to the node N5.
  • the NMOS transistor 351n operates so as to discharge the source current to the output node No. in response to the increase in the current of the differential node Nd1 in response to the increase in the input voltage Vinp.
  • the MIMO transistor 351p operates so as to suck the sink current from the output node No. in response to the increase in the current of the differential node Nd2 in response to the decrease in the input voltage Vinp.
  • the bias voltage generation unit 340 can operate so as to bias the gate voltage of the NMOS transistor 351p and the NMOS transistor 351n so that the so-called class AB amplification operation is realized.
  • the currents of the MPa transistor 351p and the NMOS transistor 351n are set to be about the same as the current flowing through the NMOS transistors 313 and 323 (bias tail current source) except during the amplification operation period, while the currents are the same during the amplification operation.
  • bias voltage By controlling the bias voltage so that a current of several hundred times to several thousand times the current flows, class AB operation becomes possible.
  • a current source, a current mirror circuit, or the like can be simply arranged instead of the bias voltage generating unit 340.
  • the capacitor 352 is connected between the differential node Nd1 and the output node No.
  • the capacitor 353 is connected between the output node No. and the node N7. Capacitors 352 and 353 operate as phase compensation capacitances.
  • the selection circuit 305 Since the detection signals Vdet and Vdett are complementarily set to H level and L level, in the selection circuit 305, one of the NMOS transistors 314 and 315 and the NMOS transistors 324 and 325 is selectively turned on and the other is turned off. Be done.
  • the differential pair by the (D / N) type NMOS transistors 311, 312 is connected to the differential nodes Nd1 and Nd2.
  • the (D / N) type NMOS transistors 311 and 312 correspond to the "first field effect transistor” and the “second field effect transistor”. Further, the NMOS transistors 314 and 315 form a "first selection switch”, and the NMOS transistors 313 form a "first current source transistor”.
  • the E-type NMOS transistors 321 and 322 correspond to the "third field effect transistor” and the "fourth field effect transistor”. Further, the NMOS transistors 324 and 325 constitute a “second selection switch”, and the NMOS transistors 323 constitute a "second current source transistor”.
  • the input voltage Vimp is higher than the input voltage Vte corresponding to the threshold voltage Vt (Vt> 0) of the E-type NMOS transistor.
  • Vte threshold voltage
  • Id 0
  • the region of Vimp> Vte Id> 0 because gm rises, and when the input voltage Vimp rises beyond a certain voltage, the region (saturation region) in which gm does not change with respect to the rise of the input voltage Vimp becomes.
  • the second differential pair 320 by the E-type NMOS transistor cannot perform differential amplification in the region A of 0 ⁇ Vimp ⁇ Vte.
  • the fabrication of a depletion type NMOS transistor may lead to an increase in cost, it is cost-effective to configure the first differential pair 310 with a native NMOS transistor obtained by fabrication an NMOS on a P substrate. It is advantageous from.
  • the native NMOS transistor has a characteristic that the threshold voltage Vt is in the vicinity of 0 [V]. Therefore, even if the transistors 311, 312 of the first differential pair 310 are configured by using the native NMOS transistors having the characteristic of the threshold voltage Vt ⁇ 0, the voltage region (region) of 0 ⁇ Vimp ⁇ Vte Differential amplification can be performed in A).
  • the differential in the region A (0 ⁇ Vimp ⁇ Vte) is provided by the first differential pair 310 composed of the D-type NMOS transistor or the D-type NMOS transistor. Amplification operation can be realized.
  • FIG. 5 shows another example of the characteristics of a native NMOS transistor.
  • the amplification operation is difficult with the first differential pair 310 composed of the D-type NMOS transistor or the native NMOS transistor.
  • the input voltage Vinp is set in a state where the transistors 311, 312 (D-type NMOS transistor or native NMOS transistor) constituting the first differential pair 310 are connected to the differential nodes Nd1 and Nd2.
  • the threshold voltage is 0 or negative, so that the voltage of the differential node Nd1 is also in the vicinity of the power supply voltage VDD.
  • the Vds (drain-source voltage) of the epitaxial transistors 331 and 332 constituting the active load becomes almost 0, which makes the differential amplification operation difficult.
  • the NMOS transistors 321 and 322 (E type) constituting the second differential pair 320
  • the voltage of the differential node Nd1 is the power supply voltage. It is lower than VDD by the threshold voltage Vt of the E-type NMOS transistor.
  • the above threshold voltage Vt (for example, about 0.8 [V]) can be secured as Vds of the epitaxial transistors 331 and 332 constituting the active load, so that the differential amplification operation becomes possible.
  • the boundary value V ⁇ of the region C can be set within the range of the input voltage Vinp corresponding to the gate voltage range in which the E-type NMOS transistors 321 and 322 operate in the saturation region.
  • region B Vte ⁇ Vimp ⁇ V ⁇
  • a drain current is generated even in the E-type MOS transistor. Therefore, in region B, differential amplification is possible with both the first differential pair 310 (D / N type) and the second differential pair 320 (E type). Therefore, in Patent Document 1, in the intermediate voltage region corresponding to the region B, the bias current is shared and differentialed by both the differential pair by the E-type MIMO transistor and the differential pair by the D-type epitaxial transistor. Amplification is in progress.
  • the operational amplifier 100 in both the region A and the region B other than the region C, only the first differential pair 310 by the D-type NMOS transistor or the native NMOS transistor is used for the difference.
  • the region A and the region B form an embodiment of the "first voltage range”
  • the region C forms an embodiment of the "second voltage range”.
  • the input voltage Vinp (Timp Vte) when the gate-source voltage of the E-type NMOS transistors 321 and 322 is equal to the threshold voltage Vt, that is, the input voltage Vinp corresponding to the threshold voltage Vt is ". It is understood that it is included in the "first voltage range”.
  • FIG. 6 is a circuit diagram illustrating a configuration example of the input voltage detection circuit 300.
  • the input voltage detection circuit 300 includes an NMOS transistor 361, a current supply unit 362, an NMOS transistor 363, a level shift unit 365, and a buffer 370.
  • the current supply unit 362 is connected between the power supply node Nd and the node N9, and supplies current from the power supply node Nd to the node N9.
  • 7 to 9 show a configuration example of the current supply unit 362.
  • node N9 corresponds to one embodiment of the “internal node”.
  • the current supply unit 362 can be configured by diode-connected NMOS transistors 364n. That is, the NMOS transistor 364n has a gate connected between the power supply node Nd and the node N9 and connected to the power supply node Nd.
  • the current supply unit 362 can also be configured by a diode-connected polyclonal transistor 364p. That is, the polyclonal transistor 364p has a gate connected between the power supply node Nd and the node N9 and connected to the node N9.
  • the current supply unit 362 can be configured by the resistance element 364r connected between the power supply node Nd and the node N9.
  • the NMOS transistor 361 is connected between the nodes N9 and N10.
  • the level shift unit 365 is connected between the nodes N10 and N11.
  • the NMOS transistor 363 is connected between the node N11 and the grounded node Ng.
  • the NMOS transistor 363 operates as a current source when a bias voltage vbn0 is input to the gate.
  • the NMOS transistor 363 constitutes a "third current source transistor”.
  • the level shift unit 365 is configured to generate a voltage drop ⁇ V by the current generated by the NMOS transistor 363. As a result, the source voltage of the NMOS transistor 361 rises by ⁇ V as compared with the case where the level shift unit 365 is not arranged.
  • the level shift unit 365 is a diode-connected NMOS transistor 366n, a diode-connected NMOS transistor 366p, or a resistance element connected between the node N11 and the ground node Ng. It can be configured by 366r.
  • buffer 370 has inverters 372 and 374 connected in series.
  • the inverter 372 generates a detection signal Vdett according to the voltage of the node N9. Specifically, the inverter 372 detects that the voltage of the node N9 is higher than the threshold voltage while setting the detection signal Vdett to the H level when the voltage of the node N9 is lower than the threshold voltage. Set the signal Vdett to L level.
  • the inverter 374 inverts the logic level of the output signal (detection signal Vdett) of the inverter 372 and outputs the detection signal Vdet.
  • the differential pair (first differential pair) by the (D / N) type NMOS transistors 311, 312 is used.
  • a differential amplification operation is performed using 310).
  • a differential pair (second differential pair 320) by the E-type NMOS transistors 321 and 322 is used by turning on the NMOS transistors 324 and 325 (turning off the NMOS transistors 314 and 315). , The differential amplification operation is performed.
  • the input voltage Vinp which is the boundary value at which the NMOS transistor 361 is turned on, corresponds to the boundary value V ⁇ of the region B and the region C shown in FIGS. 4 and 5.
  • the NMOS transistor 361 has the same characteristics (threshold voltage, transistor size, etc.) as the E-type NMOS transistor 321 that receives the input voltage Vinp at the gate in the second differential pair (E type) 320. It is composed of E-type NMOS transistors. Therefore, the NMOS transistor 361 corresponds to one embodiment of the "replica transistor".
  • the NMOS transistor 361 When the level shift unit 365 is not arranged, the NMOS transistor 361 is basically turned on or off in common with the E-type NMOS transistor 321 of the second differential pair 320.
  • the boundary value V ⁇ corresponds to the threshold voltage Vt (that is, Vte in FIGS. 4 and 5) of the NMOS transistor (E type) 361 and the NMOS transistor (E type) 321. Therefore, even if the level shift unit 365 is not arranged, the detection signal Vdedn is generated so as to select the second differential pair 320 (E type) in conjunction with the operable range of the E type NMOS transistor 321. be able to.
  • the level shift unit 365 When the level shift unit 365 is provided, the source voltage of the NMOS transistor 361 is shifted to the power supply voltage VDD side (that is, the "first voltage” side) by ⁇ V. As a result, the NMOS transistor 361 is less likely to be turned on than the NMOS transistor 321 with respect to the gate voltage (input voltage Vimp) common to the NMOS transistor 321. Specifically, the level of the input voltage Vinp on which the NMOS transistor 361 is turned on is increased by the amount of voltage drop ⁇ V at the level shift unit 365.
  • the boundary value V ⁇ Vte + ⁇ V shown in FIGS. 4 and 5 can be set.
  • the input voltage Vimp is limited to a voltage region higher than the threshold voltage of the E-type NMOS transistor 321. Therefore, a second differential pair 320 (E type) can be used.
  • the second differential pair 320 (E type) can be used by limiting the voltage range to a more appropriate one.
  • the current supply unit 362 it is possible to prevent the source of the NMOS transistor 361 from being directly connected to the power supply node Nd.
  • the NMOS transistor 361 has an input voltage Vinp in a voltage region lower than expected, specifically, a voltage region lower than the threshold voltage of the E-type NMOS transistor 321. It can be suppressed to turn on.
  • the common active load 330 and the first differential pair selected according to the range of the input voltage Vinp are combined with either 310 (D / N type) or the second differential pair 320 (E type), the differential amplification operation is executed with the entire ground voltage GND to power supply voltage VDD as the input / output range. Can be done.
  • both the differential pair using the E-type NMOS transistor and the differential pair using the D-type (or native) NMOS transistor are differentially amplified by using a part of the bias current. There is no voltage range to perform the operation. This facilitates constant overall transconductance (gm) of the operational amplifier over the entire voltage region (eg, between regions A to C in FIGS. 4 and 5).
  • the output resistance rA corresponds to the output resistance of the epitaxial transistors 331 and 332 of the active load 330.
  • the output resistance rD corresponds to the output resistance of the NMOS transistors 311, 312, 321 and 322 constituting the differential pair.
  • the drain current Id of the NMOS transistor in the saturation region is represented by the following equation (1) using the gain coefficient ⁇ and the channel length modulation constant ⁇ .
  • the gain coefficient ⁇ is an element constant determined by the surface average mobility ⁇ , the channel length L, the channel width W, and the gate capacitance Cox per unit area, as shown in the following equation (2).
  • dId / dVds (W / L) ⁇ ⁇ ⁇ Cox... (2)
  • a common active regardless of whether the first differential pair 310 (D / N) or the second differential pair 320 (E type) is used for differential amplification.
  • a load 330 (op amp transistors 331, 332) is used.
  • the bias tail current of the first differential pair 310 in the differential amplification operation in the region A and the region B is equivalent to the bias tail current of the second differential pair 320 in the differential amplification operation in the region C. Is.
  • the output resistance rD of the transistors forming the differential pair is maintained at the same value throughout the regions A to C.
  • the gm of the differential pair is determined by the transistor size, tail current, mobility, gate oxide film thickness, etc. of the NMOS transistors 311, 312, 321 and 322 constituting the differential pair.
  • the transistor size of the NMOS transistors 311, 312 is set.
  • the region A within the entire voltage range A can be made constant in each of the regions C.
  • Embodiment 2 In the second embodiment, an improvement example for the operational amplifier according to the first embodiment will be described.
  • FIG. 13 is a conceptual diagram illustrating a first configuration example of the input voltage detection circuit according to the second embodiment.
  • the supply current Id0 by the NMOS transistor 363 (FIG. 6) of the input voltage detection circuit 300 is the NMOS transistor 313 (FIG. 6) of the first differential pair 310. It is set to be larger than the supply current Id1 according to 3) and the supply current Id2 due to the second differential pair 320 NMOS transistor 323 (FIG. 3).
  • the transistor size (W / L ratio) of the transistor 363 is set to the transistor size (W / L ratio) of the transistor 363 so that the supply current Id0 is N times the supply currents Id1 and Id2 (N: N> 1 real number).
  • the size (W / L ratio) is set to N times, Id0> Id1 and Id0> Id2 can be realized.
  • the gate voltage (vbn0) of the transistor 363 should be higher than the gate voltage (vbn0) of the transistors 313 and 323.
  • the supply current Id0 can be made larger than the supply currents Id1 and Id2. This also allows the operating speed of the input voltage detection circuit 300 to be higher than the speed of the differential amplification operation of the first differential pair 310 and the second differential pair 320.
  • the first differential pair 310 and the second differential pair 320 are selectively connected to the active load 330 according to the level of the input voltage Vimp.
  • the amplification degree in the entire voltage range is constant. Therefore, when the operating speed of the input voltage detection circuit 300 is lower than the operating speed of the first differential pair 310 and the second differential pair 320, the first differential pair 310 and the second differential pair 320 There is a concern that noise or distortion may occur in the differential amplification operation due to the effect of the switching operation of, that is, the on / off switching of the NMOS transistors 314 and 315 and the NMOS transistors 324 and 325.
  • the supply current Id0 to the NMOS transistor 361 is set to the supply current Id1 to the NMOS transistors 311, 312, 321 and 322 constituting the differential pair.
  • Id2 N> 1
  • the operating speed of the input voltage detection circuit 300 is made higher than the speed of the differential amplification operation in the first differential pair 310 and the second differential pair 320. can do.
  • the operating speed of the input voltage detection circuit 300 is the operating speed of the first differential pair 310 and the second differential pair 320.
  • it can be increased to ⁇ N times (when operating in the strong inversion saturated region) or N times (when operating in the weak inversion region).
  • the range is N ⁇ 10.
  • FIG. 14 is a circuit diagram illustrating a second configuration example of the input voltage detection circuit according to the second embodiment.
  • the input voltage detection circuit 300 further includes an NMOS transistor 368 and a switch 369 as compared with the configuration of the first embodiment (FIG. 6). Is different.
  • the NMOS transistor 368 and the switch 369 are connected in series between the node N11 and the grounded node Ng.
  • the NMOS transistor 368 receives a bias voltage vbn0 at the gate and operates as a current source.
  • the switch 369 turns on and off according to the detection signal Vdet output by the inverter 374. Specifically, the switch 369 is turned on at the H level of the detection signal Vdet, while it is turned off at the L level of the detection signal Vdet. Since the configuration of the other parts of the input voltage detection circuit 300 shown in FIG. 14 is the same as that in FIG. 6, the description of the common parts with FIG. 6 is not repeated.
  • the voltage drop amount ⁇ V1 of the level shift unit 365 is generated by the supply current of only the NMOS transistor 363.
  • a voltage drop amount ⁇ V2 larger than the above ⁇ V1 is generated in the level shift portion 365 due to the sum of the supply currents of the NMOS transistors 363 and 368 connected in parallel (the voltage drop amount ⁇ V2 is larger than that of the ⁇ V1).
  • the detection signal Vdet H level (that is, when Vimp ⁇ V ⁇ ), when the input voltage Vimp rises above Vte + ⁇ V2, that is, the input voltage Vimp exceeds Vte + ⁇ V2 and the power supply voltage VDD (first).
  • the detection signal changes from H level to L level due to the turn-on of the NMOS transistor 361.
  • the detection signal Vdet L level (that is, when Vimp> V ⁇ )
  • the input voltage Vimp is lower than Vte + ⁇ V1
  • the input voltage Vimp exceeds Vte + ⁇ V1 and the ground voltage GND (that is, When approaching the second voltage)
  • the detection signal changes from the L level to the H level due to the turn-off of the NMOS transistor 361.
  • the boundary value V ⁇ (first boundary value) when the detection signal Vdet changes from the H level to the L level according to the increase in the input voltage Vimp becomes equivalent to Vte + ⁇ V2.
  • the boundary value V ⁇ (second boundary value) when the detection signal Vdet changes from the L level to the H level according to the decrease in the input voltage Vimp becomes equivalent to Vte + ⁇ V1. That is, the first boundary value can be set closer to the power supply voltage VDD than the second boundary value.
  • FIG. 15 is a waveform diagram illustrating a control example of the first and second differential pairs according to the second embodiment.
  • the gate voltage of the NMOS transistors 313 and 323 operating as the bias tail current source is variably controlled.
  • the leakage current in the non-selected differential pair can be reduced.
  • the power consumption of the operational amplifier 100 can be reduced.
  • an active load 330 is configured by a NMOS transistor, and a first differential pair 310 and a second differential pair 320 are configured by a D-type (or native) or E-type NMOS transistor. That is, a configuration example in which the P type corresponds to the "first conductive type" and the N type corresponds to the "second conductive type" has been described.
  • the active load 330 is configured by the NMOS transistor
  • the first differential pair 310 is configured by the D-type (or native) NMOS transistor
  • E is also possible to construct a second differential pair 320 with a type MIMO transistor.
  • the N type corresponds to one embodiment of the "first conductive type”
  • the P type corresponds to one embodiment of the "second conductive type”.
  • the conductive type (N / P) of the transistor is appropriately replaced, and the first differential pair 310, the second differential pair 320, and the active load 330 are used.
  • the power supply node Nd power supply voltage VDD
  • the grounding node Ng grounding voltage
  • the N-type native transistor has a preferable characteristic in terms of cost that it can be manufactured on a generally used P substrate without the need for adding a mask when manufacturing an NMOS transistor.
  • the P-type native transistor and the D-type MOS transistor manufactured on the N substrate it is necessary to add a mask to the time when the E-type MOS transistor is manufactured.
  • a first differential pair is formed by a native NMOS transistor
  • a second differential pair 320 is formed by an E-type NMOS transistor
  • a NMOS transistor is used. It is advantageous in terms of manufacturing cost to configure the active load 330 by means of.
  • 100 arithmetic amplifier 300 input voltage detection circuit, 305 selection circuit, 310 first differential pair, 311, 312 NMOS transistor (depression type or native transistor), 313 to 315, 321 to 325, 331, 332, 341 ⁇ 346,351n, 3631,363,364n, 366n, 368 NMOS transistor (enhancement type), 333,334,347,348,351p, 364p, 366p MIMO transistor, 320 second differential pair, 330 active load, 340 Bias voltage generator, 350 output stage, 352,353 capacitor, 362 current supply unit, 364r, 366r resistance element, 365 level shift unit, 369 switch, 370 buffer, 372,374 inverter, GND ground voltage, Id0 to Id2 supply current (Current source transistor), N3 to N7, N9 to N11, Nb1, Nb2 node, Nd power supply node, Nd1, Nd2 differential node, Ng grounding node, Nin invert

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Abstract

演算増幅器(100)は、供給された第1及び第2の電圧(VDD,GND)の全電圧範囲を入出力範囲として動作する。能動負荷(330)は、第1導電型の電界効果トランジスタで構成される。第1及び第2の差動対(310,320)は、第2導電型の電界効果トランジスタによって構成される。第1の差動対(310)は、入力電圧(Vinp)が第2の電圧(GND)のときに差動増幅が可能に構成され、第2の差動対(320)は、入力電圧(Vinp)が第1の電圧(VDD)のときに差動増幅が可能に構成される。選択回路(305)は、入力電圧(Vinp)に応じて、第1及び第2の差動対(310,320)の一方を、差動ノード(Nd1,Nd2)を介して能動負荷(330)と選択的に接続する。

Description

演算増幅器
 本発明は、演算増幅器に関する。
 近年、IoT(Internet of Things)技術などの進展に伴って、高精度なセンサ及びセンサインターフェースの技術ニーズが高まってきている。具体的には、センサデバイスの情報を入力段の演算増幅器(又は、コンパレータ)で正確に受けてアナログ信号処理又はデジタル信号処理を行うことによって、センサで検出した情報を活用して人や物をつなぐシステム技術が必要となる。
 センサ及びセンサインターフェースでの低消費電力化のアプローチの1つとして、センサの電源電圧を下げることが有効である。但し、アナログ回路の場合、単純に電源電圧を下げると、増幅率が低下する、又は、出力信号の電圧振幅が低下する等の課題が生じる。このため、電源電圧全範囲を増幅可能なフルスイング型の演算増幅器、即ち、レール・ツー・レール(登録商標)の演算増幅器が用いられている。レール・ツー・レール入出力のオペアンプでは、電源電圧幅をフル活用することで、低消費電力化及び高品質な信号増幅の両立を図ることができる。
 しかしながら、一般的に、レール・ツー・レールの演算増幅器では、入力電圧レベルがグラウンドに近い低電位領域、又は、電源電圧に近い高電位領域での増幅率の確保が困難となる。
 この問題に対処するために、例えば、特開2009-302619号公報(特許文献1)には、デプレッション型(D型)のPMOS(Metal Oxide Semiconductor)トランジスタによって構成された第1の差動対と、エンハンスメント型(E型)PMOSトランジスタによって構成された第2の差動対とが並列に配置された演算増幅器が記載される。
 特許文献1に記載された演算増幅器では、低電位領域では第1の差動対によって入力電圧を増幅し、高電位領域では第2の差動対によって入力電圧を増幅することによって、グラウンドから電源電圧までの全範囲で増幅度を確保することができる。
 更に、特許文献1には、第1の差動対を構成するD型PMOSFETの飽和領域でのトランスコンダクタンス(gmdp)と、第2の差動対を構成するE型PMOSの飽和領域でのトランスコンダクタンス(gmp)とが同一になるように設計することで、低電位領域及び高電位領域の間で演算増幅器の総合トランスコンダクタンス(gm)を一定とすることが記載されている。
特開2009-302619号公報
 特許文献1では、ゲートに一定のバイアス電圧(V1)が入力されるPMOSトランジスタが入力電圧のレベルに応じてオンオフすることで、定電流源からのバイアス電流が、第1及び第2の差動対の間で分配される。具体的には、低電位領域では、上記PMOSトランジスタのオフによりバイアス電流の全量が第2の差動対(E型PMOS)に分配される。一方で、高電位領域では、上記PMOSトランジスタのオンによりバイパス電流の全量が第1の差動対(D型PMOS)に分配される。
 しかしながら、特許文献1の演算増幅器では、入力電圧が上記バイアス電圧(V1)の近傍である中間電位領域では、第1及び第2の差動対の両方が動作するため、演算増幅器の総合トランスコンダクタンスは、第1の差動対又は第2の差動対のコンダクタンスの二乗平均値となる。この際に、中間領域では、第1及び第2の差動対の間でバイアス電流が分配され、かつ、その分配率も入力電圧によって変化する。一方で、各差動対のコンダクタンスは、当該差動対を通過する電流によって変化する。
 従って、中間領域での第1及び第2の差動対のそれぞれのトランスコンダクタンスは、バイアス電流の全量が第1の差動対及び第2の差動対の一方のみを流れる低電位領域及び高電位領域の間で揃えられたトランスコンダクタンスから変化する。この結果、入力電圧の全領域に対して増幅度を一定化することが困難となる。
 本発明はこのような問題点を解決するためになされたものであって、本発明の目的は、第1及び第2の電圧を供給されて、第1の電圧から第2の電圧までの全電圧範囲を入出力範囲として動作する演算増幅器において、全電圧範囲での増幅度を一定化することである。
 本発明のある局面では、第1の電圧及び第2の電圧を供給されて動作する演算増幅器であって、入力電圧が入力される第1及び第2の入力ノードと、出力電圧が出力される出力ノードと、第1及び第2の差動ノードと、能動負荷と、第1の差動対と、第2の差動対と、入力電圧検出回路と、出力段と、選択回路とを備える。能動負荷は、第1の電圧を供給する第1の電源ノードと第1及び第2の差動ノードとの間に接続され、かつ、第1導電型の電界効果トランジスタで構成される。第1の差動対は、第1及び第2の差動ノードと第2の電圧を供給する第2の電源ノードとの間に接続され、かつ、第2導電型の電界効果トランジスタによって構成される。第2の差動対は、第1及び第2の差動ノードと第2の電源ノードとの間に第1の差動対と並列に接続され、かつ、第2導電型の電界効果トランジスタによって構成される。第1及び第2の差動対の各々は、第1及び第2の入力ノードの電圧差に応じた電流差を第1及び第2の差動ノードの間に発生させる。入力電圧検出回路は、入力電圧に応じて、第1及び第2の差動対の一方を選択するための検出信号を生成する。出力段は、第1及び第2の差動ノードの電流差に応じて、出力ノードの電圧を第1の電圧から第2の電圧までの範囲内で変化させる。選択回路は、検出信号に応じて、第1及び第2の差動対の一方を第1及び第2の差動ノードと電気的に接続するととともに他方を第1及び第2の差動ノードから電気的に切り離す。第1導電型がP型であり、第2導電型はN型であるときには第1の差動対を構成する電界効果トランジスタは、しきい値電圧がゼロ以下であり、第2の差動対を構成する電界効果トランジスタは、しきい値電圧がゼロよりも高い。第1導電型がN型であり、第2導電型がP型であるときには、第1の差動対を構成する電界効果トランジスタは、しきい値電圧がゼロ以上である一方で、第2の差動対を構成する電界効果トランジスタは、しきい値電圧がゼロよりも低い。
 本発明によれば、第1及び第2の電圧を供給されて、第1の電圧から第2の電圧までの全電圧範囲を入出力範囲として動作する演算増幅器において、入力電圧が第1及び第2の電圧範囲のいずれであるかに応じて選択された第1及び第2の差動対の一方と、全電圧範囲で共通の能動負荷とによって、全電圧範囲の入力電圧に対して差動増幅動作を実行することによって、全電圧範囲での増幅度を一定化することができる。
本実施の形態に係る演算増幅器の使用例を説明する概念図である。 実施の形態1に係る演算増幅器の構成例を説明するブロック図である。 実施の形態1に係る演算増幅器の構成例を説明する回路図である。 差動対を構成している、E型NMOSトランジスタ、D型NMOSトランジスタ、及び、ネイティブNMOSトランジスタのそれぞれでの、ゲートに入力される入力電圧に対するトランスコンダクタンスの特性を示す第1の概念図である。 差動対を構成している、E型NMOSトランジスタ、D型NMOSトランジスタ、及び、ネイティブNMOSトランジスタのそれぞれでの、ゲートに入力される入力電圧に対するトランスコンダクタンスの特性を示す第2の概念図である。 図1に示された入力電圧検出回路の構成例を説明する回路図である。 図6に示された電流供給部の第1の例を説明する回路図である。 図6に示された電流供給部の第2の例を説明する回路図である。 図6に示された電流供給部の第3の例を説明する回路図である。 図6に示されたレベルシフト部の第1の例を説明する回路図である。 図6に示されたレベルシフト部の第2の例を説明する回路図である。 図6に示されたレベルシフト部の第3の例を説明する回路図である。 実施の形態2に係る入力電圧検出回路の第1の構成例を説明する概念図である。 実施の形態2に係る入力電圧検出回路の第2の構成例を説明する回路図である。 実施の形態2に係る第1及び第2の差動対の制御例を説明する波形図である。
 以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
 実施の形態1.
 図1は、本実施の形態に係る演算増幅器の使用例を説明する概念図である。
 図1を参照して、本実施の形態に係る演算増幅器100は、非反転入力ノードNipと、反転入力ノードNinと、出力ノードNoとを有する。以下では、非反転入力ノードNip及び反転入力ノードの電圧を、入力電圧Vinp及びVinnと称し、出力ノードNoの電圧を出力電圧Voutと称する。
 演算増幅器100は、接地電圧GNDを供給する接地ノードNg及び電源電圧VDDを供給する電源ノードNdと接続される。接地電圧GND及び電源電圧VDDの供給を受けて動作する演算増幅器100において、入力電圧Vinp,Vinn及び出力電圧Voutの各々は、GND~VDDの電圧範囲内で変化する。即ち、演算増幅器100は、レール・ツー・レール入出力のオペアンプとして動作する。
 例えば、演算増幅器100は、出力ノードNo及び反転入力ノードNinの間が接続された、ボルテージフォロワ増幅器として動作する。これにより、非反転入力ノードNipに対して、図示しないセンサの出力電圧Vsnsを入力すると(Vnp=Vsns)、インピーダンス変換を行って、センサ電圧と同等の出力電圧Voutを得ることができる(Vout=Vsns)。尚、演算増幅器100は、ボルテージフォロワ接続とは異なる任意の態様で使用可能である点について、確認的に記載する。
 図2は、実施の形態1に係る演算増幅器の構成例を説明するブロック図である。
 図2を参照して、実施の形態1に係る演算増幅器100は、入力電圧検出回路300と、選択回路305と、第1の差動対310及び第2の差動対320と、能動負荷330と、出力段用のバイアス電圧発生部340と、出力段350とを備える。以下に説明するように、能動負荷330は、第1導電型の電界効果トランジスタで構成される。一方で、第1の差動対310及び第2の差動対320は、第1導電型とは反対導電型である第2導電型の電界効果トランジスタで構成される。
 能動負荷330は、差動ノードNd1及びNd2と、電源ノードNdとの間に接続される。第1の差動対310及び第2の差動対320は、選択回路305を介して、差動ノードNd1及びNd2と、接地ノードNgとの間に並列接続される。能動負荷330は、差動ノードNd1及びNd2と、選択回路305とを介して、第1の差動対310及び第2の差動対320の両方と接続される。第1の差動対310及び第2の差動対320の各々には、非反転入力ノードNip及び反転入力ノードNinから、入力電圧Vinp及びVinnが入力される。
 本実施の形態では、能動負荷330と接続される電源ノードNdが「第1の電源ノード」の一実施例に対応し、電源電圧VDDが「第1の電圧」に対応する。一方で、第1の差動対310及び第2の差動対320と接続される接地ノードNgは「第2の電源ノード」の一実施例に対応し、接地電圧GNDが「第2の電圧」に対応する。
 入力電圧検出回路300は、入力電圧Vinpのレベルに応じて、論理ハイレベル(以下、単に「Hレベル」と称する)及び論理ローレベル(以下、単に「Lレベル」と称する)の一方に設定される、検出信号Vdet及びVdetnを生成する。
 後述するように、検出信号Vdet及びVdetnは、Hレベル及びLレベルの一方ずつに相補に設定される。検出信号Vdet及びVdetnは、選択回路305に入力される。選択回路305は、検出信号Vdet及びVdetnに応じて、第1の差動対310及び第2の差動対320の一方を差動ノードNd1及びNd2と電気的に接続する一方で、他方を差動ノードNd1及びNd2から電気的に切り離す。
 能動負荷330及び出力段用のバイアス電圧発生部340は、電源ノードNd及び接地ノードNgの間に接続される。出力段350は、電源ノードNd、接地ノードNg、及び、出力ノードNo、並びに、能動負荷330及びバイアス電圧発生部340と接続される。後述するように、出力段350は、差動ノードNd1及びNd2の電流差に応じて、出力ノードNoの出力電圧Voを接地電圧GND~電源電圧VDDの範囲内で変化させるように構成される。
 尚、以下では、第1の差動対310及び第2の差動対320が、N型のMOSFET(以下、単に「NMOSトランジスタ」とも表記)で構成され、能動負荷330がP型のMOSFET(以下、単に「PMOSトランジスタ」とも表記)で構成される例を説明する。即ち、以下の例では、P型が「第1導電型」の一実施例に対応し、N型が「第2導電型」の一実施例に対応する。
 図3を用いて、図2に示された演算増幅器の具体的な回路構成例を説明する。
 図3を参照して、第1の差動対310は、NMOSトランジスタ311,312を有する。NMOSトランジスタ311,312は、ゲート・ソース間電圧(以下、単に「ゲート電圧」とも称する)が0[V]のときにドレイン電流が流れるようなしきい値電圧Vtを有するように構成される。例えば、NMOSトランジスタ311,312は、デプレッション型NMOSトランジスタ又はネイティブNMOSトランジスタによって構成することができる。以下では、しきい値電圧Vt≦0であるNMOSトランジスタを総称する目的で、デプレッション型NMOSトランジスタ及びネイティブNMOSトランジスタを総称して、(D/N)型NMOSトランジスタとも表記する。
 一方で、Vt>0である、通常のエンハンスメント型NMOSトランジスタについては、基本的には、単に「NMOSトランジスタ」と表記するが、(D/N)型と対比する際には、E型NMOSトランジスタとも表記する。又、エンハンスメント型PMOSトランジスタについても、単に、PMOSトランジスタとも表記する。
 選択回路305は、NMOSトランジスタ314,315を有する。(D/N)型NMOSトランジスタ311及びNMOSトランジスタ314は、差動ノードNd1及びノードNb1の間に直列接続される。同様に、(D/N)型NMOSトランジスタ312及びNMOSトランジスタ315は、差動ノードNd2及びノードNb1の間に直列接続される。
 (D/N)型NMOSトランジスタ311のゲートは、非反転入力ノードNip(入力電圧Vinp)と接続され、(D/N)型NMOSトランジスタ312のゲートは、反転入力ノードNin(入力電圧Vinn)と接続される。第1の差動対310では、(D/N)型NMOSトランジスタ311及び312によって、入力電圧Vinp及びVinnがゲートに入力される差動対が構成される。
 NMOSトランジスタ314,315のゲートには、検出信号Vdetが入力される。従って、NMOSトランジスタ314,315の各々は、検出信号VdetのHレベル時にオンし、Lレベル時にオフする選択スイッチとして動作する。
 NMOSトランジスタ313は、ノードNb1及び接地ノードNgの間に接続されて、ゲートにバイアス電圧vbn0を入力される。NMOSトランジスタ313は、バイアス電圧vbn0に応じた電流を供給する、差動増幅のためのバイアステール電流源として動作する。
 第2の差動対320は、NMOSトランジスタ321,322を有する。選択回路305は、NMOSトランジスタ324,325を更に有する。NMOSトランジスタ321及び324は、差動ノードNd1及びノードNb2の間に直列接続される。同様に、NMOSトランジスタ322及び325は、差動ノードNd2及びノードNb2の間に直列接続される。
 NMOSトランジスタ321のゲートは、非反転入力ノードNip(入力電圧Vinp)と接続され、NMOSトランジスタ322のゲートは、反転入力ノードNin(入力電圧Vinn)と接続される。従って、第2の差動対320では、E型NMOSトランジスタ321,322によって、入力電圧Vinp及びVinnがゲートに入力される差動対が構成される。
 NMOSトランジスタ324,325のゲートには、検出信号Vdetnが入力される。従って、NMOSトランジスタ324,325の各々は、検出信号VdetnのHレベル時にオンし、Lレベル時にオフする選択スイッチとして動作する。
 NMOSトランジスタ323は、ノードNb2及び接地ノードNgの間に接続されて、ゲートにバイアス電圧vbn0を入力される。NMOSトランジスタ323は、NMOSトランジスタ313と同様に、差動増幅のためのバイアステール電流源として動作する。NMOSトランジスタ313の電流と、NMOSトランジスタ323の電流とは、同等となる様に設計される。
 能動負荷330は、PMOSトランジスタ331~334を有する。PMOSトランジスタ331は、電源ノードNd及び差動ノードNd1の間に接続される。PMOSトランジスタ332は、電源ノードNd及び差動ノードNd2の間に接続される。PMOSトランジスタ333は、差動ノードNd1及びノードN3の間に接続され、PMOSトランジスタ334は、差動ノードNd2及びノードN4の間に接続される。
 PMOSトランジスタ331及び332のゲートは、ノードN4に接続される。PMOSトランジスタ333及び334のゲートには、共通のバイアス電圧vbp3が入力される。PMOSトランジスタ331及び332は、能動負荷として動作し、PMOSトランジスタ333,334は、能動負荷に対してカスコード接続される。
 バイアス電圧発生部340は、NMOSトランジスタ341~346と、PMOSトランジスタ347,348とを有する。NMOSトランジスタ345及びPMOSトランジスタ347は、ノードN4及びノードN6の間に並列接続される。NMOSトランジスタ341及び343は、ノードN6及び接地ノードNgの間に直列接続される。同様に、NMOSトランジスタ346及びPMOSトランジスタ348は、ノードN3及びノードN5の間に並列接続される。NMOSトランジスタ342及び344は、ノードN7を介して、ノードN5及び接地ノードNgの間に直列接続される。
 NMOSトランジスタ345のゲートにはバイアス電圧vbn1が入力され、NMOSトランジスタ346のゲートにはバイアス電圧vbn2が入力される。同様に、PMOSトランジスタ347のゲートにはバイアス電圧vbp1が入力され、NMOSトランジスタ348のゲートにはバイアス電圧vbp2が入力される。NMOSトランジスタ341及び342のゲートには、バイアス電圧vbn3が共通に入力される。NMOSトランジスタ343及び344のゲートは、ノードN6と接続される。
 バイアス電圧発生部340では、NMOSトランジスタ343及び344が能動負荷として動作し、NMOSトランジスタ341及び342は、能動負荷に対してカスコード接続される。更に、NMOSトランジスタ345,346及びPMOSトランジスタ347,348は、フローティング電流源として動作する。
 出力段350は、プッシュプル型で構成され、PMOSトランジスタ351p及びNMOSトランジスタ351nと、キャパシタ352及び353とを有する。
 PMOSトランジスタ351pは、電源ノードNd及び出力ノードNoの間に接続される。NMOSトランジスタ351nは、出力ノードNo及び接地ノードNgの間に接続される。PMOSトランジスタ351pのゲートは、ノードN3と接続され、NMOSトランジスタ351nのゲートは、ノードN5と接続される。
 NMOSトランジスタ351nは、入力電圧Vinpの上昇に応じた差動ノードNd1の電流増加に応じて、出力ノードNoに対してソース電流を吐き出すように動作する。反対に、PMOSトランジスタ351pは、入力電圧Vinpの低下に応じた差動ノードNd2の電流増加に応じて、出力ノードNoからシンク電流を吸い込むように動作する。
 バイアス電圧発生部340は、いわゆるAB級増幅動作が実現されるように、PMOSトランジスタ351p及びNMOSトランジスタ351nのゲート電圧にバイアスを与えるように動作することができる。具体的には、PMOSトランジスタ351p及びNMOSトランジスタ351nの電流について、増幅動作期間以外では、NMOSトランジスタ313,323(バイアステール電流源)に流れる電流と同程度とする一方で、増幅動作時には、当該電流の数百倍から数千倍の電流を流すようにバイアス電圧を制御することで、AB級動作が可能となる。尚、AB級増幅動作が不要である場合等には、バイアス電圧発生部340に代えて、単に電流源又はカレントミラー回路等を配置することも可能である。
 キャパシタ352は、差動ノードNd1及び出力ノードNoの間に接続される。キャパシタ353は、出力ノードNo及びノードN7の間に接続される。キャパシタ352及び353は、位相補償容量として動作する。
 検出信号Vdet及びVdetnは、相補にHレベル及びLレベルに設定されるので、選択回路305では、NMOSトランジスタ314,315、及び、NMOSトランジスタ324,325の一方が選択的にオンされ、他方がオフされる。
 NMOSトランジスタ314,315がオンする、Vdet=Hレベル(Vdetn=Lレベル)のときには、(D/N)型NMOSトランジスタ311,312による差動対が、差動ノードNd1,Nd2と接続される。
 これに対して、NMOSトランジスタ324,325がオンする、Vdetn=Hレベル(Vdetn=Lレベル)のときには、E型NMOSトランジスタ321,322による差動対が、差動ノードNd1,Nd2と接続される。
 第1の差動対310では、(D/N)型NMOSトランジスタ311及び312は、「第1の電界効果トランジスタ」及び「第2の電界効果トランジスタ」に対応する。又、NMOSトランジスタ314,315によって「第1の選択スイッチ」が構成され、NMOSトランジスタ313によって「第1の電流源トランジスタ」が構成される。
 第2の差動対320では、E型NMOSトランジスタ321及び322は、「第3の電界効果トランジスタ」及び「第4の電界効果トランジスタ」に対応する。又、NMOSトランジスタ324,325によって「第2の選択スイッチ」が構成され、NMOSトランジスタ323によって「第2の電流源トランジスタ」が構成される。
 ここで、図4及び図5を用いて、デプレッション型(D型)NMOSトランジスタ、ネイティブNMOSトランジスタ、及び、エンハンスメント型(E型)NMOSトランジスタの電圧電流特性を説明する。
 図4及び図5には、差動対を構成している、E型NMOSトランジスタ、D型NMOSトランジスタ、及び、ネイティブNMOSトランジスタのそれぞれの、ゲートに入力される入力電圧Vinpに対するトランスコンダクタンスの特性線が示される。差動対がNMOSトランジスタで構成される場合には、入力電圧Vinpは、当該NMOSトランジスタのゲート・ソース間電圧に相当する。図4及び図5の縦軸に示された、トランジスタのトランスコンダクタンスgmの単位は[1/Ω]であるので、gm=0の領域では、ドレイン電流Id=0となる。
 図4を参照して、E型NMOSトランジスタでは、特性線501に示されるように、入力電圧Vinpが、E型NMOSトランジスタのしきい値電圧Vt(Vt>0)に対応する入力電圧Vteよりも低い領域では、gm=0のため電流が流れない(Id=0)。一方で、Vinp>Vteの領域では、gmが上昇するためId>0となり、入力電圧Vinpが一定電圧を超えて上昇すると、入力電圧Vinpの上昇に対してgmが変化しない領域(飽和領域)が存在する。このため、E型NMOSトランジスタによる第2の差動対320は、0<Vinp<Vteの領域Aでは、差動増幅を行うことができない。
 D型NMOSトランジスタは、特性線502に示されるように、しきい値電圧Vtが負電圧であり、Vinp=0にて飽和領域となる、ノーマリオンのデバイスである。従って、D型NMOSトランジスタによって構成された第1の差動対310では、0<Vinp<Vteの入力電圧領域(領域A)においても、差動増幅動作を行うことができる。
 尚、デプレッション型NMOSトランジスタの作製はコスト上昇を招く可能性があるため、P基板上にNMOSを作製することで得られるネイティブNMOSトランジスタによって、第1の差動対310を構成することがコスト面からは有利である。
 ネイティブNMOSトランジスタは、特性線503に示されるように、しきい値電圧Vtが0[V]近傍である特性を有する。従って、しきい値電圧Vt≦0の特性を有するようなネイティブNMOSトランジスタを用いて、第1の差動対310のトランジスタ311,312を構成しても、0<Vinp<Vteの電圧領域(領域A)で差動増幅を行うことができる。
 このように、図1に示された演算増幅器100では、D型NMOSトランジスタ又はD型NMOSトランジスタによって構成された第1の差動対310により、領域A(0<Vinp<Vte)での差動増幅動作が実現できる。
 尚、図5には、ネイティブNMOSトランジスタの特性の他の例が示される。図5の特性線503に示されるように、ゲート電圧=0[V]において飽和領域で動作するネイティブNMOSトランジスタも作製可能であるので、このようなネイティブNMOSトランジスタが、第1の差動対310のトランジスタ311,312に好適であることが理解される。
 一方で、入力電圧Vinpが電源電圧VDDに近い領域では、D型NMOSトランジスタ又はネイティブNMOSトランジスタによって構成された第1の差動対310では、増幅動作が困難である。
 再び図3を参照して、第1の差動対310を構成するトランジスタ311,312(D型NMOSトランジスタ又はネイティブNMOSトランジスタ)が差動ノードNd1,Nd2に接続された状態において、入力電圧Vinpが電源電圧VDD近傍である場合には、しきい値電圧が0又は負であることから、差動ノードNd1の電圧も電源電圧VDD近傍となる。この結果、能動負荷を構成するPMOSトランジスタ331,332のVds(ドレイン-ソース間電圧)がほぼ0となってしまうため、差動増幅動作が困難となってしまう。
 これに対して、第2の差動対320を構成するNMOSトランジスタ321,322(E型)では、入力電圧Vinpが電源電圧VDD近傍である場合には、差動ノードNd1の電圧は、電源電圧VDDよりもE型NMOSトランジスタのしきい値電圧Vt分低くなる。この結果、能動負荷を構成するPMOSトランジスタ331,332のVdsとして、上記しきい値電圧Vt分(例えば、0.8[V]程度)を確保できるので、差動増幅動作が可能となる。
 再び図4及び図5を参照して、本実施の形態に係る演算増幅器100は、高電圧側の領域C(Vinp>Vα)では、E型NMOSトランジスタで構成された第2の差動対320を用いて差動増幅動作を実行する。即ち、領域Cでは、NMOSトランジスタ324,325をオンする一方で、NMOSトランジスタ314,315をオフするように、検出信号Vdetn=H(Vdet=L)に設定される。領域Cの境界値Vαは、E型NMOSトランジスタ321,322が飽和領域で動作するゲート電圧範囲に対応する入力電圧Vinpの範囲内に設定することができる。
 又、領域B(Vte≦Vinp≦Vα)では、E型MOSトランジスタでもドレイン電流が発生する。従って、領域Bでは、第1の差動対310(D/N型)及び第2の差動対320(E型)の両方で差動増幅が可能である。このため、特許文献1では、領域Bに相当する中間的な電圧領域では、E型PMOSトランジスタによる差動対と、D型PMOSトランジスタによる差動対との両方で、バイアス電流を分け合って差動増幅を実行している。
 これに対して、本実施の形態に係る演算増幅器100では、領域C以外の領域A及び領域Bの両方において、D型NMOSトランジスタ又はネイティブNMOSトランジスタによる第1の差動対310のみを用いて差動増幅動作を実行する。即ち、領域A及び領域Bでは、NMOSトランジスタ314,315をオンする一方で、NMOSトランジスタ324,325をオフするように、検出信号VdetはHレベル(Vdetn=L)に設定される。このように、領域A及び領域Bによって「第1の電圧範囲」の一実施例が形成されるとともに、領域Cによって「第2の電圧範囲」の一実施例が形成される。又、E型NMOSトランジスタ321,322ののゲート・ソース間電圧がしきい値電圧Vtと等しいときの入力電圧Vinp(Tinp=Vte)、即ち、しきい値電圧Vtに対応する入力電圧Vinpは「第1の電圧範囲」に含まれることが理解される。
 一例として、電源電圧VDD=5[V]、接地電圧GND=0[V]のとき、境界値Vαは、Vinp=4[V]程度に対応して定めることができる。又、領域A及び領域Bの境界は、一般的にはVinp=1[V]前後の電圧である。
 次に、上記のように検出信号Vdet,Vdetnを生成するための入力電圧検出回路の構成について説明する。
 図6は、入力電圧検出回路300の構成例を説明する回路図である。
 図6を参照して、入力電圧検出回路300は、NMOSトランジスタ361と、電流供給部362と、NMOSトランジスタ363と、レベルシフト部365と、バッファ370とを有する。
 電流供給部362は、電源ノードNd及びノードN9の間に接続されて、電源ノードNdからノードN9に電流を供給する。図7~図9には、電流供給部362の構成例が示される。図6の構成例において、ノードN9は「内部ノード」の一実施例に対応する。
 図7を参照して、電流供給部362は、ダイオード接続されたNMOSトランジスタ364nによって構成することができる。即ち、NMOSトランジスタ364nは、電源ノードNd及びノードN9の間に接続されて、電源ノードNdと接続されたゲートを有する。
 同様に、図8に示されるように、電流供給部362は、ダイオード接続されたPMOSトランジスタ364pによって構成することも可能である。即ち、PMOSトランジスタ364pは、電源ノードNd及びノードN9の間に接続されて、ノードN9と接続されたゲートを有する。
 或いは、図9に示されるように、電流供給部362は、電源ノードNd及びノードN9の間に接続された抵抗素子364rによって構成することも可能である。
 再び、図6を参照して、NMOSトランジスタ361は、ノードN9及びN10の間に接続される。レベルシフト部365は、ノードN10及びN11の間に接続される。NMOSトランジスタ363は、ノードN11及び接地ノードNgの間に接続される。
 NMOSトランジスタ363は、第2の差動対のNMOSトランジスタ323と同様に、ゲートにバイアス電圧vbn0が入力されて電流源として動作する。NMOSトランジスタ363によって「第3の電流源トランジスタ」が構成される。
 レベルシフト部365は、NMOSトランジスタ363による電流によって電圧降下ΔVを発生させるように構成される。これにより、NMOSトランジスタ361のソース電圧が、レベルシフト部365を配置しない場合と比較して、ΔV上昇する。
 図10~図12には、レベルシフト部365の構成例が示される。
 図10~図12に示されるように、レベルシフト部365は、ノードN11及び接地ノードNgの間に接続された、ダイオード接続されたNMOSトランジスタ366n、ダイオード接続されたPMOSトランジスタ366p、又は、抵抗素子366rによって構成することができる。
 再び、図6を参照して、バッファ370は、直列接続されたインバータ372及び374を有する。インバータ372は、ノードN9の電圧に応じて、検出信号Vdetnを生成する。具体的には、インバータ372は、ノードN9の電圧がしきい値電圧よりも低いと、検出信号VdetnをHレベルに設定する一方で、ノードN9の電圧がしきい値電圧よりも高いと、検出信号VdetnをLレベルに設定する。インバータ374は、インバータ372の出力信号(検出信号Vdetn)の論理レベルを反転して、検出信号Vdetを出力する。
 従って、NMOSトランジスタ361のオフ時には、ノードN9が電流供給部362によって電源電圧VDD近傍まで充電された状態となるので、検出信号Vdetn=Lレベル、かつ、検出信号Vdet=Hレベルとなる。このとき、図3では、NMOSトランジスタ314,315がオンする一方で、NMOSトランジスタ324,325がオフするので、(D/N)型NMOSトランジスタ311,312による差動対(第1の差動対310)を用いて、差動増幅動作が実行される。
 これに対して、NMOSトランジスタ361のオン時には、ノードN9の電圧が低下するので、検出信号Vdetn=Hレベル、かつ、検出信号Vdet=Lレベルとなる。このとき、図3では、NMOSトランジスタ324,325がオン(NMOSトランジスタ314,315がオフ)することにより、E型NMOSトランジスタ321,322による差動対(第2の差動対320)を用いて、差動増幅動作が実行される。
 即ち、NMOSトランジスタ361がオンする境界値となる入力電圧Vinpが、図4及び図5に示した、領域B及び領域Cの境界値Vαに相当することが理解される。
 ここで、NMOSトランジスタ361は、第2の差動対(E型)320において、ゲートに入力電圧Vinpを受けるE型NMOSトランジスタ321と同じ特性(しきい値電圧、及び、トランジスタサイズ等)を有するE型NMOSトランジスタによって構成される。従って、NMOSトランジスタ361は、「レプリカトランジスタ」の一実施例に対応する。
 レベルシフト部365を配置しない場合には、NMOSトランジスタ361は、基本的には、第2の差動対320のE型NMOSトランジスタ321と共通にオン又はオフされる。この場合には、境界値Vαは、NMOSトランジスタ(E型)361及びNMOSトランジスタ(E型)321のしきい値電圧Vt(即ち、図4及び図5でのVte)に相当する。従って、レベルシフト部365を配置しない構成としても、E型NMOSトランジスタ321の動作可能範囲と連動させて、第2の差動対320(E型)を選択するように、検出信号Vdetnを生成することができる。
 レベルシフト部365を設けると、NMOSトランジスタ361のソース電圧が、電源電圧VDD側(即ち、「第1の電圧」側)にΔVだけシフトされる。これにより、NMOSトランジスタ361は、NMOSトランジスタ321と共通のゲート電圧(入力電圧Vinp)に対して、NMOSトランジスタ321よりもオンし難くなる。具体的には、NMOSトランジスタ361がオンする入力電圧Vinpのレベルが、レベルシフト部365での電圧降下量ΔVだけ上昇される。
 この結果、図4及び図5に示された境界値Vα=Vte+ΔVとすることができる。これにより、製造ばらつきによって、E型NMOSトランジスタ321のしきい値電圧が設計値よりも低くなった場合にも、入力電圧VinpがE型NMOSトランジスタ321のしきい値電圧よりも高い電圧領域に限定して、第2の差動対320(E型)を用いることができる。
 更に、ΔVを適切に設定することで、E型NMOSトランジスタ321が飽和領域で動作できる入力電圧Vinpの電圧領域に限定して、第2の差動対320(E型)を用いることも可能である。このように、レベルシフト部365を設けることにより、より適切な電圧範囲に限定して、第2の差動対320(E型)を用いることができる。
 又、電流供給部362を設けることにより、NMOSトランジスタ361のソースが、直接電源ノードNdと接続されることを避けられる。これにより、チャネル長変調効果の影響によって、想定よりも低い電圧領域、具体的には、E型NMOSトランジスタ321のしきい値電圧よりも低い電圧領域の入力電圧Vinpに対して、NMOSトランジスタ361がオンすることを抑制できる。
 以上説明したように、実施の形態1に係る演算増幅器によれば、共通の能動負荷330と、入力電圧Vinpの範囲(領域A~領域C)に応じて選択された、第1の差動対310(D/N型)及び第2の差動対320(E型)のいずれか一方との組み合わせによって、接地電圧GND~電源電圧VDDの全てを入出力範囲として差動増幅動作を実行することができる。
 この結果、特許文献1のように、E型NMOSトランジスタによる差動対と、D型(又は、ネイティブ)NMOSトランジスタによる差動対との両方が、バイアス電流の一部ずつを用いて差動増幅動作を実行する電圧領域が発生することがない。これにより、全電圧領域に対して(例えば、図4及び図5での領域A~Cの間で)、演算増幅器の総合的なトランスコンダクタンス(gm)を一定化することが容易となる。
 尚、差動増幅動作における総合的な増幅率Av(即ち、増幅度)は、差動対のgm(トランスコンダクタンス)と、能動負荷を構成するトランジスタの出力抵抗rA及び差動対を構成するトランジスタの出力抵抗rDの並列接続抵抗r0(r0=rA//rD)との積で示される(Av=gm・r0)。
 ここで、出力抵抗rAは、能動負荷330のPMOSトランジスタ331,332の出力抵抗に相当する。出力抵抗rDは、差動対を構成するNMOSトランジスタ311,312,321,322の出力抵抗に相当する。
 ここで、飽和領域でのNMOSトランジスタのドレイン電流Idは、利得係数β及びチャネル長変調定数λを用いて、下記の式(1)で示されることが知られている。
 Id=(β/2)・(Vgs-Vt)2・(1+λ・Vds) …(1)
 利得係数βは、下記の式(2)に示されるように、表面平均移動度μ、チャネル長L,チャネル幅W、及び、単位面積当たりのゲート容量Coxによって決まる素子定数である。又、チャネル長変調定数λは、微細トランジスタの形状効果による定数であり、一般的には、λ=0.1~0,01程度である。
 β=(W/L)・μ・Cox  …(2)
 NMOSトランジスタの出力抵抗rは、r=(dId/dVds)-1で定義される。式(1)から、下記の式(3)により、dId/dVdsを求めることができる。
 dId/dVds=(β/2)・(Vgs-Vt)2・λ
         =(Id・λ)/(1+λ・Vds)  …(3)
 上述した、λの一般的な値を考慮すると、式(3)において、1>>λ・Vdsであるため、dId/dVds≒1/(λ・Id)である。従って、NMOSトランジスタの出力抵抗r=λ・Idで示すことが可能である。
 本実施の形態に係る演算増幅器では、第1の差動対310(D/N)及び第2の差動対320(E型)のいずれで差動増幅を実行する場合にも、共通の能動負荷330(PMOSトランジスタ331,332)が用いられる。更に、第1の差動対310のバイアステール電流(NMOSトランジスタ313による電流)及び第2の差動対320のバイアステール電流(NMOSトランジスタ323による電流)は同等である。
 従って、領域A及び領域Bでの差動増幅動作における第1の差動対310のバイアステール電流と、領域Cでの差動増幅動作における第2の差動対320のバイアステール電流とは同等である。この結果、領域A~領域Cを通じて、差動対を構成するトランジスタの出力抵抗rDは、同等の値に維持される。
 同様に、第1の差動対310及び能動負荷330による差動増幅(領域A及び領域B)と、第2の差動対320及び能動負荷330による差動増幅(領域C)との間で、能動負荷330を通過する電流も同一である。この結果、領域A~領域Cを通じて、能動負荷を構成するトランジスタの出力抵抗rAは、同等の値に維持される。これにより、領域A~領域Cを通じて上述の並列接続抵抗r0(r0=rA//rD)を、同等の値とすることができる。
 更に、差動対のgmは、差動対を構成するNMOSトランジスタ311,312,321,322のトランジスタサイズ、テール電流、移動度、及び、ゲート酸化膜厚等によって決まる。例えば、ネイティブNMOSトランジスタで構成されたNMOSトランジスタ311,312のgmが、E型NMOSトランジスタ321,322のgmの(1/M)倍である場合には、NMOSトランジスタ311,312のトランジスタサイズを、E型NMOSトランジスタ321,322のトランジスタサイズのM倍に設計することで、第1の差動対310と、第2の差動対320との間でgm(トランスコンダクタンス)を揃えることができる。この結果、総合的な増幅率Avに影響する差動対のgmについても、差動対を構成するNMOSトランジスタ311,312,321,322を適切に設計することで、全電圧範囲内の領域A~領域Cの各々で一定化することができる。
 従って、本実施の形態に係る演算増幅器100では、接地電圧GNDから電源電圧VDDの全電圧範囲を入出力範囲とした下で、全電圧範囲での増幅度(増幅率Av=gm・r0)を一定化することができる。
 尚、全電圧範囲での増幅度(増幅率Av=gm・r0)の一定化については、上述した、第1の差動対310及び第2の差動対320の間でgm(トランスコンダクタンス)及び並列接続抵抗r0の両方を揃える手法以外でも実現する余地がある。例えば、NMOSトランジスタ311,312(第1の差動対310)と、E型NMOSトランジスタ321,322(第2の差動対320)とのトランジスタサイズを同等としても、第1の差動対310のバイアステール電流と、第2の差動対320のバイアステール電流との比を調整して設計することで、第1の差動対310及び第2の差動対320の間で、差動増幅動作での増幅度(増幅率Av=gm・r0)を揃えることが可能である。
 実施の形態2.
 実施の形態2では、実施の形態1に係る演算増幅器に対する改良例を説明する。
 図13は、実施の形態2に係る入力電圧検出回路の第1の構成例を説明する概念図である。
 図13を参照して、実施の形態2の第1の例では、入力電圧検出回路300のNMOSトランジスタ363(図6)による供給電流Id0が、第1の差動対310のNMOSトランジスタ313(図3)による供給電流Id1、及び、第2の差動対320のNMOSトランジスタ323(図3)による供給電流Id2よりも大きく設定される。
 例えば、供給電流Id0が、供給電流Id1及びId2のN倍(N:N>1の実数)となるように、トランジスタ363のトランジスタサイズ(W/L比)を、トランジスタ313及び323の各々のトランジスタサイズ(W/L比)のN倍とすることで、Id0>Id1、かつ、Id0>Id2を実現することができる。尚、上述のように、Id1及びId2(バイアステール電流)の比によって第1の差動対310及び第2の差動対320の増幅度(増幅率Av=gm・r0)を揃えている場合には、Id0=N1・Id1、かつ、Id0=N2・Id2となる。即ち、電流比N1及びN2については、いずれも1.0より大きいが、共通の値とは限らない。
 又、トランジスタ363のトランジスタサイズと、トランジスタ313及び323の各々のトランジスタとを同等とした上で、トランジスタ363のゲート電圧(vbn0)を、トランジスタ313及び323のゲート電圧(vbn0)よりも高くすることによっても、供給電流Id0を、供給電流Id1及びId2よりも大きくすることができる。これによっても、入力電圧検出回路300の動作速度を、第1の差動対310及び第2の差動対320での差動増幅動作の速度よりも高くすることができる。
 上述のように、本実施の形態では、入力電圧Vinpのレベルに応じて、第1の差動対310及び第2の差動対320を選択的に、能動負荷330に対して接続することで全電圧範囲での増幅度を一定化している。従って、入力電圧検出回路300の動作速度が、第1の差動対310及び第2の差動対320の動作速度よりも低いと、第1の差動対310及び第2の差動対320の切替動作、即ち、NMOSトランジスタ314,315及びNMOSトランジスタ324,325のオンオフ切替の影響で、差動増幅動作にノイズ又は歪が生じることが懸念される。
 これに対して、図13に示されるように、入力電圧検出回路300において、NMOSトランジスタ361への供給電流Id0を、差動対を構成するNMOSトランジスタ311,312,321,322への供給電流Id1,Id2よりも大きく(N>1)することで、入力電圧検出回路300の動作速度を、第1の差動対310及び第2の差動対320での差動増幅動作の速度よりも高くすることができる。これにより、第1の差動対310及び第2の差動対320の切替動作の影響による、差動増幅動作におけるノイズ又は歪を抑制することとができる。
 又、上述のように、供給電流をN倍(N>1)とすることで、入力電圧検出回路300の動作速度は、第1の差動対310及び第2の差動対320の動作速度に対して、√N倍(強反転飽和領域での動作時)、又は、N倍(弱反転領域での動作時)に高めることが可能である。例えば、N≧10の範囲とすることが好ましい。
 図14は、実施の形態2に係る入力電圧検出回路の第2の構成例を説明する回路図である。
 図14を参照して、実施の形態2の第2の例に係る入力電圧検出回路300は、実施の形態1(図6)の構成と比較して、NMOSトランジスタ368及びスイッチ369をさらに有する点で異なる。NMOSトランジスタ368及びスイッチ369は、ノードN11及び接地ノードNgの間に直列接続される。NMOSトランジスタ368は、NMOSトランジスタ363と同様にゲートにバイアス電圧vbn0を入力されて、電流源として動作する。
 スイッチ369は、インバータ374が出力する検出信号Vdetに応じてオンオフする。具体的には、スイッチ369は、検出信号VdetのHレベル時にオンする一方で、検出信号VdetのLレベル時にはオフする。図14に示された入力電圧検出回路300のその他の部分の構成は、図6と同様であるので、図6との共通部分の説明は繰り返さない。
 図14の構成では、検出信号VdetのLレベル期間において、NMOSトランジスタ363のみの供給電流によってレベルシフト部365の電圧降下量ΔV1が発生する。これに対して、検出信号VdetのHレベル期間では、並列接続されたNMOSトランジスタ363及び368による供給電流の和によって、レベルシフト部365には、上記ΔV1よりも大きい電圧降下量ΔV2が発生する(ΔV2>ΔV1)。
 従って、検出信号Vdet=Hレベルであるとき(即ち、Vinp<Vαのとき)には、入力電圧VinpがVte+ΔV2よりも上昇すると、即ち、入力電圧VinpがVte+ΔV2を超えて電源電圧VDD(第1の電圧)に近付くと、NMOSトランジスタ361のターンオンにより、検出信号がHレベルからLレベルに変化する。
 これに対して、検出信号Vdet=Lレベルであるとき(即ち、Vinp>Vαのとき)には、入力電圧VinpがVte+ΔV1よりも低下すると、即ち、入力電圧VinpがVte+ΔV1を超えて接地電圧GND(第2の電圧)に近付くと、NMOSトランジスタ361のターンオフにより、検出信号がLレベルからHレベルに変化する。
 この結果、入力電圧Vinpの上昇に応じて検出信号VdetがHレベルからLレベルに変化するときの境界値Vα(第1の境界値)がVte+ΔV2相当となる。一方で、入力電圧Vinpの低下に応じて検出信号VdetがLレベルからHレベルに変化するときの境界値Vα(第2の境界値)がVte+ΔV1相当となる。即ち、第1の境界値を、第2の境界値よりも電源電圧VDD側に設定することができる。
 これにより、入力電圧Vinpの上昇又は低下に応じて、検出信号Vdetのレベル、即ち、第1の差動対310及び第2の差動対320の選択を切り替える際に、境界値Vα(図4及び図5)にヒステリシスを付与することができる。この結果、第1の差動対310及び第2の差動対320の選択が短時間内で過度に切り替わること(いわゆる、チャタリング)を抑制することができる。
 図15は、実施の形態2に係る第1及び第2の差動対の制御例を説明する波形図である。実施の形態2では、図3に示された第1の差動対310及び第2の差動対320において、バイアステール電流源として動作するNMOSトランジスタ313,323のゲート電圧が可変制御される。
 図15を参照して、NMOSトランジスタ313及び323のゲート電圧Vg1及びVg2は、適切なバイアステール電流を供給するためのバイアス電圧vbn0(図3)と、NMOSトランジスタ313,323をオフする(Id=0)ための電圧Voffとの一方に制御される。
 検出信号Vdet=Hレベルの期間、即ち、第1の差動対310が選択される期間では、NMOSトランジスタ313(第1の差動対310)のゲート電圧はVg1=vbn0に設定される。一方で、NMOSトランジスタ323(第2の差動対320)のゲート電圧がVg2=Voffに設定される。これにより、差動増幅を実行しない第2の差動対320では、NMOSトランジスタ323がオフに維持される。
 一方で、検出信号Vdet=Lレベルの期間、即ち、第2の差動対320が選択される期間では、NMOSトランジスタ323(第2の差動対320)のゲート電圧はVg2=vbn0に設定される。一方で、NMOSトランジスタ313(第1の差動対310)のゲート電圧はVg1=Voffに設定される。これにより、差動増幅を実行しない第1の差動対310では、NMOSトランジスタ313がオフに維持される。
 この結果、図15に従って第1の差動対310及び第2の差動対320を制御することにより、非選択とされる差動対でのリーク電流を低減することができる。これにより、演算増幅器100の消費電力を低減することができる。
 尚、図13~図15で説明した改良例の各々は、適宜複数を組み合わせて、実施の形態1に係る演算増幅器に適用することが可能である。
 以上の本実施の形態では、PMOSトランジスタによって能動負荷330を構成し、D型(或いはネイティブ)又はE型のNMOSトランジスタによって第1の差動対310及び第2の差動対320を構成する例、即ち、P型が「第1の導電型」に対応し、N型が「第2の導電型」に対応する構成例を説明した。
 一方、これとは反対に、本実施の形態に係る演算増幅器について、NMOSトランジスタによって能動負荷330を構成し、D型(或いはネイティブ)のPMOSトランジスタによって第1の差動対310を構成し、E型のPMOSトランジスタによって第2の差動対320を構成することも可能である。この場合には、N型が「第1導電型」の一実施例に対応し、P型が「第2導電型」の一実施例に対応する。この際には、第1の差動対310を構成する(D/N)型PMOSトランジスタのしきい値電圧Vt≧0であり、第2の差動対320を構成するE型PMOSトランジスタのしきい値電圧Vt<0である。
 図3及び図6(又は図9)の構成例において、トランジスタの導電型(N/P)を適宜入れ替えるとともに、第1の差動対310、第2の差動対320、及び、能動負荷330に対する、電源ノードNd(電源電圧VDD)及び接地ノードNg(接地電圧)を入れ替えることで、同様の回路動作を実現することができる。即ち、この場合には、接地電圧GNDが「第1の電圧」に対応するとともに接地ノードNgが「第1の電源ノード」に対応することになる。そして、電源電圧VDDが「第2の電圧」に対応するとともに、電源ノードNdが「第2の電源ノード」に対応することになる。
 又、入力電圧Vinpが接地電圧GND(0[V])~電源電圧VDD(例えば、5[V])の範囲で変化するのに対して、差動対を構成するPMOSトランジスタのゲート・ソース間電圧は(Vinp-VDD)となるので、E型PMOSトランジスタのしきい値電圧Vt(Vt<0)に対応する入力電圧Vteは、Vte=VDD+Vtで示される。従って、図4及び図5での領域A及び領域Cの位置が入れ替わり、Vinpの高電圧側(VDD側)の入力電圧範囲で(D/N)型PMOSトランジスタによる第1の差動対310が選択される一方で、Vinpの低電圧側(GND側)の入力電圧範囲でE型PMOSトランジスタによる第2の差動対320が選択される。又、差動対を構成するPMOSトランジスタのゲート・ソース間電圧がしきい値電圧Vtと同じであるときの入力電圧Vinp=Vte(例えば、4[V])では、第1の差動対310が選択される。更に、領域B及び領域Cの境界値Vαは、Vinp=1[V]程度に対応して定めることができる。
 尚、N型のネイティブトランジスタは、一般的に用いられるP基板上に、NMOSトランジスタの作製時に対してマスクの追加を要することなく作製できるという、コスト面での好ましい特性を有している。一方で、N基板上に作製されるP型のネイティブトランジスタ、及び、D型のMOSトランジスタの作製には、E型のMOSトランジスタの作製時に対してマスクの追加が必要である。
 従って、本実施の形態に係る演算増幅器を実機化する際には、ネイティブNMOSトランジスタで第1の差動対を構成し、E型NMOSトランジスタで第2の差動対320を構成し、PMOSトランジスタによって能動負荷330を構成することが、製造コスト面で有利である。
 今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
 100 演算増幅器、300 入力電圧検出回路、305 選択回路、310 第1の差動対、311,312 NMOSトランジスタ(デプレッション型、又は、ネイティブトランジスタ)、313~315,321~325,331,332,341~346,351n,3631,363,364n,366n,368 NMOSトランジスタ(エンハンスメント型)、333,334,347,348,351p,364p,366p PMOSトランジスタ、320 第2の差動対、330 能動負荷、340 バイアス電圧発生部、350 出力段、352,353 キャパシタ、362 電流供給部、364r,366r 抵抗素子、365 レベルシフト部、369 スイッチ、370 バッファ、372,374 インバータ、GND 接地電圧、Id0~Id2 供給電流(電流源トランジスタ)、N3~N7,N9~N11,Nb1,Nb2 ノード、Nd 電源ノード、Nd1,Nd2 差動ノード、Ng 接地ノード、Nin 反転入力ノード、Vinp,Vinn 入力電圧、Nip 非反転入力ノード、No 出力ノード、Vα 境界値、vbn0~vbn3,vbp1~vbp3 バイアス電圧、VDD 電源電圧、Vdet,Vdetn 検出信号、Voff オフ電圧、Vout 出力電圧。

Claims (12)

  1.  第1の電圧及び第2の電圧を供給されて動作する演算増幅器であって、
     入力電圧が入力される第1及び第2の入力ノードと、
     出力電圧が出力される出力ノードと、
     第1及び第2の差動ノードと、
     前記第1の電圧を供給する第1の電源ノードと前記第1及び第2の差動ノードとの間に接続される、第1導電型の電界効果トランジスタで構成された能動負荷と、
     前記第1及び第2の差動ノードと前記第2の電圧を供給する第2の電源ノードとの間に接続されて、前記第1及び第2の入力ノードの電圧差に応じた電流差を前記第1及び第2の差動ノードの間に発生させる、第2導電型の電界効果トランジスタによって構成される第1の差動対と、
     前記第1及び第2の差動ノードと前記第2の電源ノードとの間に前記第1の差動対と並列に接続されて、前記第1及び第2の入力ノードの電圧差に応じた電流差を前記第1及び第2の差動ノードの間に発生させる、前記第2導電型の電界効果トランジスタによって構成される第2の差動対と、
     前記入力電圧に応じて、前記第1及び第2の差動対の一方を選択するための検出信号を生成する入力電圧検出回路と、
     前記第1及び第2の差動ノードの電流差に応じて、前記出力ノードの電圧を前記第1の電圧から前記第2の電圧までの範囲内で変化させる出力段と、
     前記検出信号に応じて、前記第1及び第2の差動対の一方を前記第1及び第2の差動ノードと電気的に接続するととともに他方を前記第1及び第2の差動ノードから電気的に切り離す選択回路とを備え、
     前記第1導電型がP型であり、前記第2導電型がN型であるときには、前記第1の差動対を構成する前記電界効果トランジスタは、しきい値電圧がゼロ以下である一方で、前記第2の差動対を構成する前記電界効果トランジスタは、しきい値電圧がゼロよりも高く、
     前記第1導電型がN型であり、前記第2導電型がP型であるときには、前記第1の差動対を構成する前記電界効果トランジスタは、しきい値電圧がゼロ以上である一方で、前記第2の差動対を構成する前記電界効果トランジスタは、しきい値電圧がゼロよりも低い、演算増幅器。
  2.  前記第1の差動対は、
     前記第1の差動ノードと前記第2の電源ノードとの間に電気的に接続され、かつ、前記第1の入力ノードと接続されたゲートを有する、前記第2導電型の第1の電界効果トランジスタと、
     前記第2の差動ノードと前記第2の電源ノードとの間に電気的に接続され、かつ、前記第2の入力ノードと接続されたゲートを有する、前記第2導電型の第2の電界効果トランジスタとを含み、
     前記第2の差動対は、
     前記第1の差動ノードと前記第2の電源ノードとの間に電気的に接続され、かつ、前記第1の入力ノードと接続されたゲートを有する、前記第2導電型の第3の電界効果トランジスタと、
     前記第2の差動ノードと前記第2の電源ノードとの間に電気的に接続され、かつ、前記第2の入力ノードと接続されたゲートを有する、前記第2導電型の第4の電界効果トランジスタとを含み、
     前記選択回路は、
     前記第1及び第2の差動ノードと前記第2の電源ノードとの間に、前記第1及び第2の電界効果トランジスタと直列に接続された第1の選択スイッチと、
     前記第1及び第2の差動ノードと前記第2の電源ノードとの間に、前記第3及び第4の電界効果トランジスタと直列に接続された第2の選択スイッチとを含み、
     前記第1及び第2の電界効果トランジスタは、前記第2の電圧が前記ゲートに入力されたときにドレイン電流が生じるような第1のしきい値電圧を有し、
     前記第3及び第4の電界効果トランジスタは、前記第2の電圧が前記ゲートに入力されたときにドレイン電流が生じないような第2のしきい値電圧を有し、
     前記第1及び第2の選択スイッチは、前記検出信号に応じて相補にオンオフされ、
     前記入力電圧検出回路は、前記入力電圧が、前記第1の電圧から、前記第1及び第2の電圧の間の境界値までの第1の電圧範囲内であるときには、前記第1の選択スイッチをオンする一方で、前記入力電圧が、前記第2の電圧から前記境界値までの第2の電圧範囲内であるときには、前記第2の選択スイッチをオンするように、前記検出信号を生成し、
     前記境界値は、前記第1の電圧範囲が、前記第2のしきい値電圧に対応する前記入力電圧を含むように設定される、請求項1記載の演算増幅器。
  3.  前記入力電圧検出回路は、
     前記第1の電源ノードと内部ノードとの間に電気的に接続された電流供給部と、
     前記内部ノードと前記第2の電源ノードとの間に電気的に接続された、前記第3の電界効果トランジスタと同じ導電型及び特性を有するように作製されたレプリカトランジスタと、
     前記内部ノードの電圧レベルに応じて前記検出信号を出力するバッファ部とを含み、
     前記バッファ部は、前記レプリカトランジスタのオン時において、前記第2の選択スイッチをオンするように前記検出信号を生成する、請求項2記載の演算増幅器。
  4.  前記入力電圧検出回路は、
     前記レプリカトランジスタ及び前記第2の電源ノードの間に接続されたレベルシフト部を更に含み、
     前記レベルシフト部は、前記レプリカトランジスタのソース電圧を前記第1の電圧側にシフトさせる、請求項3記載の演算増幅器。
  5.  前記境界値は、前記第2の電圧範囲が、前記第3及び第4の電界効果トランジスタが飽和領域で動作するゲート電圧範囲に対応した前記入力電圧の範囲内となるように設定される、請求項2~4のいずれか1項に記載の演算増幅器。
  6.  前記入力電圧検出回路は、前記第1の選択スイッチのオン中には、前記入力電圧が第1の境界値を超えて前記第1の電圧に近付いたときに、前記第2の選択スイッチをオンするように前記第1及び第2の選択スイッチのオンオフを切り替える一方で、前記第2の選択スイッチのオン中には、前記入力電圧が第2の境界値を超えて前記第2の電圧に近付いたときに、前記第1の選択スイッチをオンするように前記第1及び第2の選択スイッチのオンオフを切り替え、
     前記第1の境界値は、前記第2の境界値よりも前記第1の電圧側に設定される、請求項2~5のいずれか1項に記載の演算増幅器。
  7.  前記第1の差動対は、
     前記第1及び第2の差動ノードと前記第2の電源ノードとの間に、前記第1及び第2の電界効果トランジスタに対して直列に接続された第1の電流源トランジスタを更に含み、
     前記第2の差動対は、
     前記第1及び第2の差動ノードと前記第2の電源ノードとの間に、前記第3及び第4の電界効果トランジスタに対して直列に接続された第2の電流源トランジスタを更に含み、
     前記入力電圧検出回路は、
     前記第2の電源ノード及び前記内部ノードの間に、前記レプリカトランジスタに対して直列に接続された第3の電流源トランジスタを更に含み、
     前記第3の電流源トランジスタの供給電流は、前記第1の電流源トランジスタの供給電流、及び、前記第2の電流源トランジスタの供給電流の両方よりも大きい、請求項3又は4に記載の演算増幅器。
  8.  前記第1の電流源トランジスタは、前記第1の選択スイッチのオフ期間にはオフ状態に固定され、
     前記第2の電流源トランジスタは、前記第2の選択スイッチのオフ期間にはオフ状態に固定される、請求項7記載の演算増幅器。
  9.  前記第1の差動対は、
     前記第1及び第2の差動ノードと前記第2の電源ノードとの間に、前記第1及び第2の電界効果トランジスタに対して直列に接続された第1の電流源トランジスタを更に含み、
     前記第2の差動対は、
     前記第1及び第2の差動ノードと前記第2の電源ノードとの間に、前記第3及び第4の電界効果トランジスタに対して直列に接続された第2の電流源トランジスタを更に含み、
     前記第1の電流源トランジスタは、前記第1の選択スイッチのオフ期間にはオフ状態に固定され、
     前記第2の電流源トランジスタは、前記第2の選択スイッチのオフ期間にはオフ状態に固定される、請求項2~6のいずれか1項に記載の演算増幅器。
  10.  前記入力電圧検出回路の動作速度は、前記第1の差動対及び前記第2の差動対の動作速度よりも高い、請求項1~9のいずれか1項に記載の演算増幅器。
  11.  前記第1の電圧は、前記第2の電圧よりも高く、
     前記第1導電型はP型であり、前記第2導電型はN型である、請求項1~10のいずれか1項に記載の演算増幅器。
  12.  前記第1の差動対を構成する前記電界効果トランジスタは、ネイティブトランジスタである、請求項1~11のいずれか1項に記載の演算増幅器。
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