WO2021070246A1

WO2021070246A1 - 演算増幅器

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Publication number: WO2021070246A1
Application number: PCT/JP2019/039650
Authority: WO
Inventors: 友和小島
Original assignee: 三菱電機株式会社
Priority date: 2019-10-08
Filing date: 2019-10-08
Publication date: 2021-04-15
Also published as: JPWO2021070246A1

Abstract

演算増幅器（１００）は、供給された第１及び第２の電圧（ＶＤＤ，ＧＮＤ）の全電圧範囲を入出力範囲として動作する。能動負荷（３３０）は、第１導電型の電界効果トランジスタで構成される。第１及び第２の差動対（３１０，３２０）は、第２導電型の電界効果トランジスタによって構成される。第１の差動対（３１０）は、入力電圧（Ｖｉｎｐ）が第２の電圧（ＧＮＤ）のときに差動増幅が可能に構成され、第２の差動対（３２０）は、入力電圧（Ｖｉｎｐ）が第１の電圧（ＶＤＤ）のときに差動増幅が可能に構成される。第１及び第２の差動対（３１０，３２０）の少なくとも一方に対して、オフセット電圧を補正するためのオフセット補正回路（４１０，４２０）が配置される。

Description

演算増幅器

　本発明は、演算増幅器に関する。

　近年、ＩｏＴ（Internet　of　Things）技術などの進展に伴って、高精度なセンサ及びセンサインターフェースの技術ニーズが高まってきている。具体的には、センサデバイスの情報を入力段の演算増幅器（又は、コンパレータ）で正確に受けてアナログ信号処理又はデジタル信号処理を行うことによって、センサで検出した情報を活用して人や物をつなぐシステム技術が必要となる。

　センサ及びセンサインターフェースでの低消費電力化のアプローチの１つとして、センサの電源電圧を下げることが有効である。但し、アナログ回路の場合、単純に電源電圧を下げると、増幅率が低下する、又は、出力信号の電圧振幅が低下する等の課題が生じる。このため、電源電圧全範囲を増幅可能なフルスイング型の演算増幅器、即ち、レール・ツー・レール（登録商標）の演算増幅器が用いられている。レール・ツー・レール入出力のオペアンプでは、電源電圧幅をフル活用することで、低消費電力化及び高品質な信号増幅の両立を図ることができる。

　しかしながら、一般的に、レール・ツー・レールの演算増幅器では、入力電圧レベルがグラウンドに近い低電位領域、又は、電源電圧に近い高電位領域での増幅率の確保が困難となる。

　この問題に対処するために、例えば、特開２０１４－２０４２９１号公報（特許文献１）には、ＰＭＯＳ（Metal　Oxide　Semiconductor）トランジスタによって構成された差動対と、ＮＭＯＳトランジスタによって第２の差動対とが並列に配置された演算増幅器が記載される。

　特許文献１に記載された演算増幅器では、低電位領域ではＰＭＯＳ差動対によって入力電圧を増幅し、高電位領域ではＮＭＯＳ差動対によって入力電圧を増幅することによって、グラウンドから電源電圧までの全範囲で増幅度を確保することができる。

特開２０１４－２０４２９１号公報

浅田邦博、松澤昭、共編、「アナログＲＦＣＭＯＳ集積回路設計　応用編」、培風館、２０１１年２月１日、３１０頁。

　特許文献１の演算増幅器では、ＮＭＯＳ差動対及びＰＭＯＳ差動対が、同相入力電圧が電源電圧の（１／２）よりも高いか低いかに応じて択一的に動作する。このため、ＮＭＯＳ差動対及びＰＭＯＳ差動対の対する能動負荷及び電流源を別個に設けるとともに、各電流源の駆動能力を調整するトリミング手段を設けることで、オフセット補正が実行される。

　しかしながら、ＰＭＯＳ差動対及びＮＭＯＳ差動対では、温度変動によるオフセット量のずれの極性が異なる。例えば、ある温度でＰＭＯＳ差動対及びＮＭＯＳ差動対の各々のオフセット電圧を補正した状態から、温度上昇に応じてＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのしきい値電圧が低下した場合を想定する。このような場合、ＮＭＯＳ差動対では正側のオフセット電圧が発生するが、ＰＭＯＳ差動対では、負側にオフセット電圧が発生する。同様に、電源電圧の変動に対しても、ＰＭＯＳ差動対及びＮＭＯＳ差動対の間では、オフセット電圧の挙動が異なってくる。

　このため、入力電圧に応じてＰＭＯＳ差動対及びＮＭＯＳ差動対の一方が選択的に動作する特許文献１の演算増幅器では、ある温度及び電源電圧の下でオフセット補正量を調整しても、温度及び電源電圧の少なくとも一方の変動に応じて適切なオフセット補正量が変化する虞がある。この結果、特許文献１の演算増幅器では、温度及び電源電圧の変動に対応してオフセット電圧を適切なレベル内に維持するために、制御が複雑化することが懸念される。

　本発明はこのような問題点を解決するためになされたものであって、本発明の目的は、第１及び第２の電圧を供給されて、第１の電圧から第２の電圧までの全電圧範囲を入出力範囲として動作する演算増幅器において、簡易な制御によって、全電圧範囲でのオフセット電圧を抑制することである。

　本発明のある局面では、第１の電圧及び第２の電圧の供給により動作する演算増幅器であって、入力電圧が入力される第１及び第２の入力ノードと、出力電圧が出力される出力ノードと、第１及び第２の差動ノードと、能動負荷と、第１の差動対と、第２の差動対と、出力段と、第１の差動対及び第２の差動対の少なくとも一方に対して設けられたオフセット補正回路とを備える。能動負荷は、第１導電型の電界効果トランジスタで構成されて、第１の電圧を供給する第１の電源ノードと第１及び第２の差動ノードとの間に接続される。第１の差動対は、第１及び第２の差動ノードと、第２の電圧を供給する第２の電源ノードとの間に接続され、かつ、第２導電型の電界効果トランジスタによって構成される。第２の差動対は、第１及び第２の差動ノードと第２の電源ノードとの間に、第１の差動対と並列に接続され、かつ、第２導電型の電界効果トランジスタによって構成される。第１及び第２の差動対の各々は、第１及び第２の入力ノードの電圧差に応じた電流差を第１及び第２の差動ノードの間に発生させる。出力段は、第１及び第２の差動ノードの電流差に応じて、出力ノードの電圧を第１の電圧から第２の電圧までの範囲内で変化させるように構成される。第１導電型がＰ型であり、第２導電型はＮ型であるときには第１の差動対を構成する電界効果トランジスタは、しきい値電圧がゼロ以下であり、第２の差動対を構成する電界効果トランジスタは、しきい値電圧がゼロよりも高い。第１導電型がＮ型であり、第２導電型がＰ型であるときには、第１の差動対を構成する電界効果トランジスタは、しきい値電圧がゼロ以上である一方で、第２の差動対を構成する電界効果トランジスタは、しきい値電圧がゼロよりも低い。オフセット補正回路は、第１の差動対で生じる第１及び第２の入力ノード間のオフセット電圧、又は、第２の差動対で生じる第１及び第２の入力ノード間のオフセット電圧を補正するための補正電流又は補正電圧を、第１の差動対又は第２の差動対に発生させる。

　本発明によれば、第１及び第２の電圧を供給されて、第１の電圧から第２の電圧までの全電圧範囲を入出力範囲として動作する演算増幅器において、全電圧範囲において、能動負荷及び差動対を構成する電界効果トランジスタの導電型が同じであるので、温度変動及び電源電圧変動に対してオフセット補正回路による制御を切り替えることなく、即ち、簡易な制御にて全電圧範囲でのオフセット電圧を抑制することが可能である。

本実施の形態に係る演算増幅器の使用例を説明する概念図である。実施の形態１に係る演算増幅器の構成例を説明するブロック図である。実施の形態１に係る演算増幅器の構成例を説明する回路図である。図２に示された可変電流源の構成例を説明する第１の回路図である。図２に示された可変電流源の構成例を説明する第２の回路図である。差動対を構成している、Ｅ型ＮＭＯＳトランジスタ、Ｄ型ＮＭＯＳトランジスタ、及び、ネイティブＮＭＯＳトランジスタのそれぞれの、ゲートに入力される入力電圧に対するトランスコンダクタンスの特性を示す第１の概念図である。差動対を構成している、Ｅ型ＮＭＯＳトランジスタ、Ｄ型ＮＭＯＳトランジスタ、及び、ネイティブＮＭＯＳトランジスタのそれぞれの、ゲートに入力される入力電圧に対するトランスコンダクタンスの特性を示す第２の概念図である。第１の差動対及び第２の差動対の入力電圧に対するトランスコンダクタンスの特性を示す概念図である。実施の形態１に係る演算増幅器におけるオフセット補正処理の一例を説明する概念図である。実施の形態１に係る演算増幅器の入力電圧に対するオフセット電圧の特性を説明する概念図である。比較例である特許文献１に記載された演算増幅器の入力電圧に対するオフセット電圧の特性を説明する概念図である。実施の形態１の変形例１に係るオフセット補正回路の構成例を説明するための回路図である。図１２に示された可変電流源の構成を説明する第１の回路図である。図１２に示された可変電流源の構成を説明する第２の回路図である。実施の形態１の変形例２に係るオフセット補正回路の構成例を説明するための回路図である。図１５に示されたオフセット補正抵抗回路の構成例を説明する第１の回路図である。図１５に示されたオフセット補正抵抗回路の構成例を説明する第２の回路図である。実施の形態１の変形例３に係るオフセット補正回路の構成例を説明するための回路図である。実施の形態２に係る演算増幅器の構成例を説明する回路図である。図１９に示された入力電圧検出回路の動作を説明する概念図である。図１９に示された入力電圧検出回路の構成例を説明する回路図である。図２１に示された電流供給部の第１の例を説明する回路図である。図２１に示された電流供給部の第２の例を説明する回路図である。図２１に示された電流供給部の第３の例を説明する回路図である。図２１に示されたレベルシフト部の第１の例を説明する回路図である。図２１に示されたレベルシフト部の第２の例を説明する回路図である。図２１に示されたレベルシフト部の第３の例を説明する回路図である。

　以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

　実施の形態１．
　図１は、本実施の形態に係る演算増幅器の使用例を説明する概念図である。

　図１を参照して、本実施の形態に係る演算増幅器１００は、非反転入力ノードＮｉｐと、反転入力ノードＮｉｎと、出力ノードＮｏとを有する。以下では、非反転入力ノードＮｉｐ及び反転入力ノードの電圧を、入力電圧Ｖｉｎｐ及びＶｉｎｎと称し、出力ノードＮｏの電圧を出力電圧Ｖｏｕｔと称する。

　演算増幅器１００は、接地電圧ＧＮＤを供給する接地ノードＮｇ及び電源電圧ＶＤＤを供給する電源ノードＮｄと接続される。接地電圧ＧＮＤ及び電源電圧ＶＤＤの供給を受けて動作する演算増幅器１００において、入力電圧Ｖｉｎｐ，Ｖｉｎｎ及び出力電圧Ｖｏｕｔの各々は、ＧＮＤ～ＶＤＤの電圧範囲内で変化する。即ち、演算増幅器１００は、レール・ツー・レール入出力のオペアンプとして動作する。

　例えば、演算増幅器１００は、出力ノードＮｏ及び反転入力ノードＮｉｎの間が接続された、ボルテージフォロワ増幅器として動作する。これにより、非反転入力ノードＮｉｐに対して、図示しないセンサの出力電圧Ｖｓｎｓを入力すると（Ｖｎｐ＝Ｖｓｎｓ）、インピーダンス変換を行って、センサ電圧と同等の出力電圧Ｖｏｕｔを得ることができる（Ｖｏｕｔ＝Ｖｓｎｓ）。尚、演算増幅器１００は、ボルテージフォロワ接続とは異なる任意の態様で使用可能である点について、確認的に記載する。

　図２は、実施の形態１に係る演算増幅器の構成例を説明するブロック図である。
　図２を参照して、実施の形態１に係る演算増幅器１００は、第１の差動対３１０及び第２の差動対３２０と、能動負荷３３０と、出力段用のバイアス電圧発生部３４０と、出力段３５０と、オフセット補正回路４１０及び４２０と、制御回路６００とを備える。以下に説明するように、能動負荷３３０は、第１導電型の電界効果トランジスタで構成される。一方で、第１の差動対３１０及び第２の差動対３２０は、第１導電型とは反対導電型である第２導電型の電界効果トランジスタで構成される。

　能動負荷３３０は、差動ノードＮｄ１及びＮｄ２と、電源ノードＮｄとの間に接続される。第１の差動対３１０及び第２の差動対３２０は、差動ノードＮｄ１及びＮｄ２と、接地ノードＮｇとの間に並列接続される。能動負荷３３０は、差動ノードＮｄ１及びＮｄ２を介して、第１の差動対３１０及び第２の差動対３２０のそれぞれと接続される。第１の差動対３１０及び第２の差動対３２０の各々には、非反転入力ノードＮｉｐ及び反転入力ノードＮｉｎから、入力電圧Ｖｉｎｐ及びＶｉｎｎが入力される。

　能動負荷３３０及び出力段用のバイアス電圧発生部３４０は、電源ノードＮｄ及び接地ノードＮｇの間に接続される。出力段３５０は、電源ノードＮｄ、接地ノードＮｇ、及び、出力ノードＮｏ、並びに、能動負荷３３０及びバイアス電圧発生部３４０と接続される。後述するように、出力段３５０は、差動ノードＮｄ１及びＮｄ２の電流差に応じて、出力ノードＮｏの出力電圧Ｖｏｕｔを接地電圧ＧＮＤ～電源電圧ＶＤＤの範囲内で変化させるように構成される。

　尚、以下では、第１の差動対３１０及び第２の差動対３２０が、Ｎ型のＭＯＳＦＥＴ（以下、単に「ＮＭＯＳトランジスタ」とも表記）で構成され、能動負荷３３０がＰ型のＭＯＳＦＥＴ（以下、単に「ＰＭＯＳトランジスタ」とも表記）で構成される例を説明する。即ち、以下の例では、Ｐ型が「第１導電型」の一実施例に対応し、Ｎ型が「第２導電型」の一実施例に対応する。

　更に、能動負荷３３０と接続される電源ノードＮｄが「第１の電源ノード」の一実施例に対応し、電源電圧ＶＤＤが「第１の電圧」に対応する。一方で、第１の差動対３１０及び第２の差動対３２０と接続される接地ノードＮｇは「第２の電源ノード」の一実施例に対応し、接地電圧ＧＮＤが「第２の電圧」に対応する。

　オフセット補正回路４１０は、制御回路６００からの制御信号ＳＧ１に基づき、第１の差動対３１０で生じるオフセット電圧を補正する。オフセット補正回路４２０は、制御回路６００からの制御信号ＳＧ２に基づき、第２の差動対３２０で生じるオフセット電圧を補正する。制御回路６００は、出力電圧Ｖｏｕｔに基づき、オフセット補正回路４１０の制御信号ＳＧ１と、オフセット補正回路４２０の制御信号ＳＧ２とを生成する。

　図３を用いて、図２に示された演算増幅器の具体的な回路構成例を説明する。
　図３を参照して、第１の差動対３１０は、ＮＭＯＳトランジスタ３１１～３１３を有する。ＮＭＯＳトランジスタ３１１，３１２は、ゲート・ソース間電圧（以下、単に「ゲート電圧」とも称する）が０［Ｖ］のときにドレイン電流が流れるようなしきい値電圧Ｖｔを有するように構成される。例えば、ＮＭＯＳトランジスタ３１１，３１２は、デプレッション型ＮＭＯＳトランジスタ又はネイティブＮＭＯＳトランジスタによって構成することができる。以下では、しきい値電圧Ｖｔ≦０であるＮＭＯＳトランジスタを総称する目的で、デプレッション型ＮＭＯＳトランジスタ及びネイティブＮＭＯＳトランジスタを総称して、（Ｄ／Ｎ）型ＮＭＯＳトランジスタとも表記する。

　一方で、Ｖｔ＞０である、通常のエンハンスメント型ＮＭＯＳトランジスタについては、基本的には、単に「ＮＭＯＳトランジスタ」と表記するが、（Ｄ／Ｎ）型と対比する際には、Ｅ型ＮＭＯＳトランジスタとも表記する。又、エンハンスメント型ＰＭＯＳトランジスタについても、単に、ＰＭＯＳトランジスタとも表記する。

　（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１は、差動ノードＮｄ１及びノードＮｘの間に接続される。（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２は、差動ノードＮｄ２及びノードＮｘの間に接続される。（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１のゲートは、非反転入力ノードＮｉｐ（入力電圧Ｖｉｎｐ）と接続され、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２のゲートは、反転入力ノードＮｉｎ（入力電圧Ｖｉｎｎ）と接続される。第１の差動対３１０では、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１及び３１２によって、入力電圧Ｖｉｎｐ及びＶｉｎｎがゲートに入力される差動対が構成される。

　ＮＭＯＳトランジスタ３１３は、ノードＮｘ及び接地ノードＮｇの間に接続されて、ゲートにバイアス電圧ｖｂｎ０を入力される。ＮＭＯＳトランジスタ３１３は、バイアス電圧ｖｂｎ０に応じた電流を供給する、差動増幅のためのバイアステール電流源として動作する。

　第２の差動対３２０は、ＮＭＯＳトランジスタ３２１～３２３を有する。ＮＭＯＳトランジスタ３２１は、差動ノードＮｄ１及びノードＮｙの間に接続される。ＮＭＯＳトランジスタ３２２は、差動ノードＮｄ２及びノードＮｙの間に接続される。

　ＮＭＯＳトランジスタ３２１のゲートは、非反転入力ノードＮｉｐ（入力電圧Ｖｉｎｐ）と接続され、ＮＭＯＳトランジスタ３２２のゲートは、反転入力ノードＮｉｎ（入力電圧Ｖｉｎｎ）と接続される。従って、第２の差動対３２０では、Ｅ型ＮＭＯＳトランジスタ３２１，３２２によって、入力電圧Ｖｉｎｐ及びＶｉｎｎがゲートに入力される差動対が構成される。

　ＮＭＯＳトランジスタ３２３は、ノードＮｙ及び接地ノードＮｇの間に接続されて、ゲートにバイアス電圧ｖｂｎ０を入力される。ＮＭＯＳトランジスタ３２３は、ＮＭＯＳトランジスタ３１３と同様に、差動増幅のためのバイアステール電流源として動作する。

　能動負荷３３０は、ＰＭＯＳトランジスタ３３１～３３４を有する。ＰＭＯＳトランジスタ３３１は、電源ノードＮｄ及び差動ノードＮｄ１の間に接続される。ＰＭＯＳトランジスタ３３２は、電源ノードＮｄ及び差動ノードＮｄ２の間に接続される。ＰＭＯＳトランジスタ３３３は、差動ノードＮｄ１及びノードＮ３の間に接続され、ＰＭＯＳトランジスタ３３４は、差動ノードＮｄ２及びノードＮ４の間に接続される。

　ＰＭＯＳトランジスタ３３１及び３３２のゲートは、ノードＮ４に接続される。ＰＭＯＳトランジスタ３３３及び３３４のゲートには、共通のバイアス電圧ｖｂｐ３が入力される。ＰＭＯＳトランジスタ３３１及び３３２は、能動負荷として動作し、ＰＭＯＳトランジスタ３３３，３３４は、能動負荷に対してカスコード接続される。

　バイアス電圧発生部３４０は、ＮＭＯＳトランジスタ３４１～３４６と、ＰＭＯＳトランジスタ３４７，３４８とを有する。ＮＭＯＳトランジスタ３４５及びＰＭＯＳトランジスタ３４７は、ノードＮ４及びノードＮ６の間に並列接続される。ＮＭＯＳトランジスタ３４１及び３４３は、ノードＮ６及び接地ノードＮｇの間に直列接続される。同様に、ＮＭＯＳトランジスタ３４６及びＰＭＯＳトランジスタ３４８は、ノードＮ３及びノードＮ５の間に並列接続される。ＮＭＯＳトランジスタ３４２及び３４４は、ノードＮ７を介して、ノードＮ５及び接地ノードＮｇの間に直列接続される。

　ＮＭＯＳトランジスタ３４５のゲートにはバイアス電圧ｖｂｎ１が入力され、ＮＭＯＳトランジスタ３４６のゲートにはバイアス電圧ｖｂｎ２が入力される。同様に、ＰＭＯＳトランジスタ３４７のゲートにはバイアス電圧ｖｂｐ１が入力され、ＰＭＯＳトランジスタ３４８のゲートにはバイアス電圧ｖｂｐ２が入力される。ＮＭＯＳトランジスタ３４１及び３４２のゲートには、バイアス電圧ｖｂｎ３が共通に入力される。ＮＭＯＳトランジスタ３４３及び３４４のゲートは、ノードＮ６と接続される。

　バイアス電圧発生部３４０では、ＮＭＯＳトランジスタ３４３及び３４４が能動負荷として動作し、ＮＭＯＳトランジスタ３４１及び３４２は、能動負荷に対してカスコード接続される。更に、ＮＭＯＳトランジスタ３４５，３４６及びＰＭＯＳトランジスタ３４７，３４８は、フローティング電流源として動作する。

　出力段３５０は、プッシュプル型で構成され、ＰＭＯＳトランジスタ３５１ｐ及びＮＭＯＳトランジスタ３５１ｎと、キャパシタ３５２及び３５３とを有する。

　ＰＭＯＳトランジスタ３５１ｐは、電源ノードＮｄ及び出力ノードＮｏの間に接続される。ＮＭＯＳトランジスタ３５１ｎは、出力ノードＮｏ及び接地ノードＮｇの間に接続される。ＰＭＯＳトランジスタ３５１ｐのゲートは、ノードＮ３と接続され、ＮＭＯＳトランジスタ３５１ｎのゲートは、ノードＮ５と接続される。

　ＮＭＯＳトランジスタ３５１ｎは、入力電圧Ｖｉｎｐの上昇に応じた差動ノードＮｄ１の電流増加に応じて、出力ノードＮｏに対してソース電流を吐き出すように動作する。反対に、ＰＭＯＳトランジスタ３５１ｐは、入力電圧Ｖｉｎｐの低下に応じた差動ノードＮｄ２の電流増加に応じて、出力ノードＮｏからシンク電流を吸い込むように動作する。

　バイアス電圧発生部３４０は、いわゆるＡＢ級増幅動作が実現されるように、ＰＭＯＳトランジスタ３５１ｐ及びＮＭＯＳトランジスタ３５１ｎのゲート電圧にバイアスを与えるように動作することができる。具体的には、ＰＭＯＳトランジスタ３５１ｐ及びＮＭＯＳトランジスタ３５１ｎの電流について、増幅動作期間以外では、ＮＭＯＳトランジスタ３１３，３２３（バイアステール電流源）に流れる電流と同程度とする一方で、増幅動作時には、当該電流の数百倍から数千倍の電流を流すようにバイアス電圧を制御することで、ＡＢ級動作が可能となる。尚、ＡＢ級増幅動作が不要である場合等には、バイアス電圧発生部３４０に代えて、単に電流源又はカレントミラー回路等を配置することも可能である。

　キャパシタ３５２は、差動ノードＮｄ１及び出力ノードＮｏの間に接続される。キャパシタ３５３は、出力ノードＮｏ及びノードＮ７の間に接続される。キャパシタ３５２及び３５３は、位相補償容量として動作する。

　第１の差動対３１０では、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１及び３１２は、「第１の電界効果トランジスタ」及び「第２の電界効果トランジスタ」に対応する。又、ＮＭＯＳトランジスタ３１３によって「第１の電流源トランジスタ」が構成される。

　第２の差動対３２０では、Ｅ型ＮＭＯＳトランジスタ３２１及び３２２は、「第３の電界効果トランジスタ」及び「第４の電界効果トランジスタ」に対応する。又、ＮＭＯＳトランジスタ３２３によって「第２の電流源トランジスタ」が構成される。

　オフセット補正回路４１０は、第１の差動対３１０を構成する（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１及び３１２のドレインと、電源ノードＮｄとの間に電気的に接続されたオフセット電流発生回路４１１を含む。オフセット電流発生回路４１１は、選択スイッチ５１１及び可変電流源５２１と、選択スイッチ５１２及び可変電流源５２２を有する。選択スイッチ５１１及び可変電流源５２１は、電源ノードＮｄと、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１（ドレイン）との間に直列に接続される。同様に、選択スイッチ５１２及び可変電流源５２２は、電源ノードＮｄと、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２（ドレイン）との間に直列に接続される。

　図４には、可変電流源５２１及び５２２の構成例が示される。
　図４を参照して、可変電流源５２１及び５２２の各々は、電流源５５０～５５２と、スイッチ５６０～５６２とを有する。電流源５５０～５５２は、スイッチ５６０～５６２のぞれぞれと直列接続される。電流源５５０及びスイッチ５６０と、電流源５５１及びスイッチ５６１と、電流源５５２及びスイッチ５６２とは、並列に接続される。

　スイッチ５６０は、制御回路６００（図２）からの制御信号ｄｃｔｒｌ０に応じてオンオフする。同様に、スイッチ５６１は、制御回路６００からの制御信号ｄｃｔｒｌ１に応じてオンオフし、スイッチ５６２は、制御回路６００からの制御信号ｄｃｔｒｌ２に応じてオンオフする。制御信号ｄｃｔｒｌ０～ｄｃｔｒｌ２は、スイッチ５６０～５６２をオフするときは“０”に設定される一方で、スイッチ５６０～５６２をオンするときは“１”に設定される。

　電流源５５０は、一定の電流Ｉ０を供給し、電流源５５１は、一定の電流Ｉ１を供給し、電流源５５２は、一定の電流Ｉ２を供給する。従って、可変電流源５２１（５２２）からの補正電流Ｉｃ１１（Ｉｃ１２）は、制御信号ｄｃｔｒｌ０～ｄｃｔｒｌ２の組み合わせによって、可変に制御される。

　特に、Ｉ１＝２・Ｉ０、かつ、Ｉ２＝２・Ｉ１（＝４・Ｉ０）に設定した場合には、（ｄｃｔｒｌ０，ｄｃｔｒｌ１，ｄｃｔｒｌ２）＝（０，０，０）～（１，１，１）までの８通りの組み合わせによって、補正電流Ｉｃ１１（Ｉｃ１２）は、０、又は、Ｉ０～７・Ｉ０のいずれかに制御することができる。

　再び図３を参照して、選択スイッチ５１１は、制御回路６００（図１）からの制御信号ＳＣ１１に応じてオンオフし、選択スイッチ５１２は、制御回路６００（図１）からの制御信号ＳＣ１２に応じてオンオフする。選択スイッチ５１１のオン時には、可変電流源５２１からの補正電流Ｉｃ１１が、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１（ドレイン）に供給される。一方で、選択スイッチ５１２のオン時には、可変電流源５２２からの補正電流Ｉｃ１２が、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２（ドレイン）に供給される。

　補正電流Ｉｃ１１及びＩｃ１２の電流差により、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１，３１２による差動対のオフセット補正を実行することができる。選択スイッチ５１１のオフにより補正電流Ｉｃ１１＝０とすることができるとともに、選択スイッチ５１２のオフにより補正電流Ｉｃ１２＝０とすることができる。

　以下、オフセット電流発生回路４１１では、選択スイッチ５１１及び５１２の一方がオンされるとともに他方がオフされることにより、補正電流Ｉｃ１１及びＩｃ１２の一方が（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１又は３１２（ドレイン）に出力されることで、第１の差動対３１０のオフセット補正が行われるものとする。この場合には、制御信号ｄｃｔｒｌ０～ｄｃｔｒｌ２を、可変電流源５２１及び５２２の間で共通化することができる。一方で、第１の差動対３１０のオフセット補正が不要である場合には、選択スイッチ５１１及び５１２の両方がオフされる。図２に示した制御信号ＳＧ１は、上述の制御信号ＳＣ１１，ＳＣ１２，ｄｃｔｒｌ０～ｄｃｔｒｌ２を包括的に表記したものに相当する。

　同様に、オフセット補正回路４２０は、第２の差動対３２０を構成するＥ型ＮＭＯＳトランジスタ３２１及び３２２のドレインと、電源ノードＮｄとの間に電気的に接続されたオフセット電流発生回路４２１を含む。オフセット電流発生回路４２１は、選択スイッチ５１３及び可変電流源５２３と、選択スイッチ５１４及び可変電流源５２４を有する。選択スイッチ５１３及び可変電流源５２３は、電源ノードＮｄと、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３２１（ドレイン）との間に直列に接続される。同様に、選択スイッチ５１４及び可変電流源５２４は、電源ノードＮｄと、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３２２（ドレイン）との間に直列に接続される。オフセット電流発生回路４１１及び４２１は、「第１のオフセット電流発生回路」の一実施例に対応する。

　図５には、可変電流源５２３及び５２４の構成例が示される。
　図５を参照して、可変電流源５２３及び５２４の各々は、電流源５７０～５７３と、スイッチ５８０～５８３とを有する。電流源５７０～５７３は、スイッチ５８０～５８３のぞれぞれと直列接続される。電流源５７０及びスイッチ５８０と、電流源５７１及びスイッチ５８１と、電流源５７２及びスイッチ５８２と、電流源５７３及びスイッチ５８３とは、並列に接続される。

　スイッチ５８０～５８３は、制御回路６００（図２）からの制御信号ｅｃｔｒｌ０～ｅｃｔｒｌ３にそれぞれ応じてオンオフする。制御信号ｅｃｔｒｌ０～ｅｃｔｒｌ３は、スイッチ５８０～５８３をオフするときは“０”に設定される一方で、スイッチ５８１～５８３をオンするときは“１”に設定される。

　電流源５７０は、一定の電流Ｉ０を供給し、電流源５７１は、一定の電流Ｉ１を供給し、電流源５７２は、一定の電流Ｉ２を供給し、電流源５７３は、一定の電流Ｉ３を供給する。従って、可変電流源５２３（５２４）からの補正電流Ｉｃ２１（Ｉｃ２２）は、制御信号ｄｃｔｒｌ０～ｄｃｔｒｌ３の組み合わせによって、可変に制御される。

　特に、Ｉ１＝２・Ｉ０、Ｉ２＝２・Ｉ１、かつ、Ｉ３＝２・Ｉ２に設定した場合には、（ｅｃｔｒｌ０，ｅｃｔｒｌ１，ｅｃｔｒｌ２，ｅｃｔｒｌ３）＝（０，０，０，０）～（１，１，１，１）までの１６通りの組み合わせによって、補正電流Ｉｃ２１（Ｉｃ２２）は、０、又は、Ｉ０～１５・Ｉ０のいずれかに制御することができる。

　再び図３を参照して、選択スイッチ５１３は、制御回路６００（図１）からの制御信号ＳＣ２１に応じてオンオフし、選択スイッチ５１４は、制御回路６００（図１）からの制御信号ＳＣ２２に応じてオンオフする。選択スイッチ５１３のオン時には、可変電流源５２３からの補正電流Ｉｃ２１が、Ｅ型ＮＭＯＳトランジスタ３２１（ドレイン）に供給される。一方で、選択スイッチ５１４のオン時には、可変電流源５２４からの補正電流Ｉｃ２２が、Ｅ型ＮＭＯＳトランジスタ３２２（ドレイン）に供給される。

　補正電流Ｉｃ２１及びＩｃ２２の電流差により、Ｅ型ＮＭＯＳトランジスタ３２１，３２２による差動対のオフセット補正を実行することができる。選択スイッチ５１３のオフにより補正電流Ｉｃ２１＝０とできるとともに、選択スイッチ５１２のオフにより補正電流Ｉｃ２２＝０とすることができる。

　以下、オフセット電流発生回路４２１においても、選択スイッチ５１３及び５１４の一方がオンされるとともに他方がオフされることにより、電流Ｉｃ２１及びＩｃ２２の一方がＥ型ＮＭＯＳトランジスタ３２１又は３２２（ドレイン）に出力されることで、第２の差動対３２０のオフセット補正が行われるものとする。この場合には、制御信号ｅｃｔｒｌ０～ｅｃｔｒｌ３を、可変電流源５２３及び５２４の間で共通化することができる。一方で、第２の差動対３２０のオフセット補正が不要である場合には、選択スイッチ５１３及び５１４の両方がオフされる。図２に示した制御信号ＳＧ２は、上述の制御信号ＳＣ２１，ＳＣ２２，ｅｃｔｒｌ０～ｅｃｔｒｌ３を包括的に表記したものに相当する。

　図４及び図５の比較より、可変電流源５２１，５２２と可変電流源５２３，５２４との間で電流Ｉ０を共通とすると、オフセット電流発生回路４２１の補正電流Ｉｃ２１，Ｉｃ２２の最大値は、オフセット電流発生回路４１１の補正電流Ｉｃ１１，Ｉｃ１２の最大値よりも大きい。

　一般的に、Ｅ型ＮＭＯＳトランジスタのしきい値電圧の製造ばらつきは、Ｄ型ＮＭＯＳトランジスタ及びネイティブＮＭＯＳトランジスタのしきい値電圧の製造ばらつきよりも大きい。従って、上記のような出力電流範囲とすることで、第２の差動対３２０（Ｅ型）での補正可能なオフセット量を、第１の差動対３１０（（Ｄ／Ｎ）型）での補正可能なオフセット量よりも大きくすることができる。尚、オフセット補正の詳細については、後程、詳細に説明する。

　まず、図２及び図３に示された演算増幅器１００の基本的な動作を説明する。
　図６及び図７には、差動対を構成している、デプレッション型（Ｄ型）ＮＭＯＳトランジスタ、ネイティブＮＭＯＳトランジスタ、及び、エンハンスメント型（Ｅ型）ＮＭＯＳトランジスタのそれぞれの、ゲートに入力される入力電圧Ｖｉｎｐに対するトランスコンダクタンスの特性線が示される。差動対がＮＭＯＳトランジスタで構成される場合には、入力電圧Ｖｉｎｐは、当該ＮＭＯＳトランジスタのゲート・ソース間電圧に相当する。図６及び図７の縦軸には、トランジスタのトランスコンダクタンスｇｍが示される。ｇｍの単位は［１／Ω］であるので、ｇｍ＝０の領域では、ドレイン電流Ｉｄ＝０となる。

　図６を参照して、Ｅ型ＮＭＯＳトランジスタでは、特性線５０１に示されるように、入力電圧Ｖｉｎｐが、Ｅ型ＮＭＯＳトランジスタのしきい値電圧Ｖｔ（Ｖｔ＞０）に対応する入力電圧（Ｖｔｅ）よりも低い領域では、ｇｍ＝０のため電流が流れない（Ｉｄ＝０）。一方で、Ｖｉｎｐ＞Ｖｔｅの領域では、ｇｍが上昇するためＩｄ＞０となり、入力電圧Ｖｉｎｐがさらに上昇した領域Ｂでは、入力電圧Ｖｉｎｐの上昇に対してｇｍが変化しない領域（飽和領域）で動作する。このため、Ｅ型ＮＭＯＳトランジスタによる第２の差動対３２０は、０＜Ｖｉｎｐ＜Ｖｔｅの領域Ａでは、差動増幅を行うことができない。

　Ｄ型ＮＭＯＳトランジスタは、特性線５０２に示されるように、しきい値電圧Ｖｔが負電圧であり、Ｖｉｎｐ＝０にて飽和領域となる、ノーマリオンのデバイスである。従って、Ｄ型ＮＭＯＳトランジスタによって構成された第１の差動対３１０では、０＜Ｖｉｎｐ＜Ｖｔｅの入力電圧領域においても、差動増幅を行うことができる。

　尚、デプレッション型ＮＭＯＳトランジスタの作製はコスト上昇を招く可能性があるため、Ｐ基板上にＮＭＯＳを作製することで得られるネイティブＮＭＯＳトランジスタによって、第１の差動対３１０を構成することがコスト面からは有利である。

　ネイティブＮＭＯＳトランジスタは、特性線５０３に示されるように、しきい値電圧Ｖｔが０［Ｖ］近傍である特性を有する。従って、しきい値電圧Ｖｔ≦０の特性を有するようなネイティブＮＭＯＳトランジスタを用いて、第１の差動対３１０のトランジスタ３１１，３１２を構成しても、０＜Ｖｉｎｐ＜Ｖｔｅの電圧領域で差動増幅を行うことができる。

　尚、図７には、ネイティブＮＭＯＳトランジスタの特性の他の例が示される。図７の特性線５０３に示されるように、ゲート電圧＝０［Ｖ］において飽和領域で動作するネイティブＮＭＯＳトランジスタも作製可能であるので、このようなネイティブＮＭＯＳトランジスタが、第１の差動対３１０のトランジスタ３１１，３１２に好適であることが理解される。

　一方で、入力電圧Ｖｉｎｐが電源電圧ＶＤＤに近い電圧領域、Ｄ型ＮＭＯＳトランジスタ又はネイティブＮＭＯＳトランジスタによって構成された第１の差動対３１０では、増幅動作が困難である。

　再び図３を参照して、第１の差動対３１０を構成するトランジスタ３１１，３１２（Ｄ型ＮＭＯＳトランジスタ又はネイティブＮＭＯＳトランジスタ）が差動ノードＮｄ１，Ｎｄ２に接続された状態において、入力電圧Ｖｉｎｐが電源電圧ＶＤＤ近傍である場合には、しきい値電圧が０又は負であることから、差動ノードＮｄ１の電圧も電源電圧ＶＤＤ近傍となる。この結果、能動負荷を構成するＰＭＯＳトランジスタ３３１，３３２のＶｄｓ（ドレイン－ソース間電圧）がほぼ０となってしまうため、差動増幅動作が困難となってしまう。

　これに対して、第２の差動対３２０を構成するＮＭＯＳトランジスタ３２１，３２２（Ｅ型）では、入力電圧Ｖｉｎｐが電源電圧ＶＤＤ近傍である場合には、差動ノードＮｄ１の電圧は、電源電圧ＶＤＤよりもＥ型ＮＭＯＳトランジスタのしきい値電圧Ｖｔ分低くなる。この結果、能動負荷を構成するＰＭＯＳトランジスタ３３１，３３２のＶｄｓとして、上記しきい値電圧Ｖｔ分（例えば、０．８［Ｖ］程度）を確保できるので、差動増幅動作が可能となる。

　図８には、第１の差動対３１０及び第２の差動対３２０での入力電圧に対するトランスコンダクタンスの特性図が示される。図８においても、差動対を構成するトランジスタのトランスコンダクタンスｇｍが縦軸に示される。

　図８を参照して、入力電圧ＶｉｎｐがＶｓ１より低い領域Ａ（Ｖｉｎｐ＜Ｖｓ１）では、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１，３１２が飽和領域で動作できる。一方で、Ｅ型ＮＭＯＳトランジスタ３２１，３２２は、オフ状態、又は、非飽和領域で動作するので、第２の差動対３２０による増幅度は小さくなる。このため、領域Ａでは、第１の差動対３１０による差動増幅動作が支配的となる。従って、領域Ａでのオフセット電圧は、主に、第１の差動対３１０の（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１及び３１２の間の特性ばらつき（主に、しきい値電圧の差）によって生じる。

　反対に、入力電圧ＶｉｎｐがＶｓ２より高い領域Ｃ（Ｖｉｎｐ＞Ｖｓ２）では、Ｅ型ＮＭＯＳトランジスタ３２１，３２２が飽和領域で動作できる一方で、上述のように、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１，３１２による第１の差動対３１０による増幅度は小さくなる。このため、領域Ｃでは、第２の差動対３２０による差動増幅動作が支配的となる。従って、領域Ｃでのオフセット電圧は、主に、第２の差動対３２０のＥ型ＮＭＯＳトランジスタ３２１及び３２２の間の特性ばらつき（主に、しきい値電圧の差）によって生じる。

　領域Ａ及び領域Ｃの間の領域Ｂ（Ｖｓ１≦Ｖｉｎｐ≦Ｖｓ２）では、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１，３１２、及び、Ｅ型ＮＭＯＳトランジスタ３２１，３２２が飽和領域で動作できる。このため、領域Ｃでは、第１の差動対３１０及び第２の差動対３２０の両方によって差動増幅動作が実行される。従って、領域Ｂでのオフセット電圧は、第１の差動対３１０でのオフセット量と、第２の差動対３２０でのオフセット量での二乗平均値に相当する。

　このように、本実施の形態に係る演算増幅器１００では、共通の能動負荷３３０と、入力電圧Ｖｉｎｐの範囲（領域Ａ～領域Ｃ）に応じて選択された、第１の差動対３１０（Ｄ／Ｎ型）及び第２の差動対３２０（Ｅ型）の少なくとも一方との組み合わせによって、接地電圧ＧＮＤ～電源電圧ＶＤＤの全てを入出力範囲として差動増幅動作を実行することができる。

　次に、演算増幅器１００でのオフセット補正について説明する。
　図１に示されたボルテージフォロワ接続では、オフセットが無い場合には、Ｖｏｕｔ＝Ｖｉｎｐである。これに対して、製造ばらつき等によってオフセット電圧Ｖｏｆｓが発生する場合には、オフセット電圧Ｖｏｆｓを予め定められたスペック範囲内とするためのオフセット補正が必要となる。以下では、オフセット電圧Ｖｏｆｓの極性について、Ｖｏｆｓ＝Ｖｏｕｔ－Ｖｉｎｐと定義する。

　再び図３を参照して、オフセット電圧Ｖｏｆｓは、第１の差動対３１０及び第２の差動対３２０の各々において、入力電圧Ｖｉｎｐ及びＶｉｎｎがゲートに入力される２個のトランジスタの特性差によって発生する。代表的には、当該２個のトランジスタ間のしきい値電圧差に起因するゲート・ソース間電圧Ｖｇｓの差が、オフセット電圧Ｖｏｆｓの主要因となる。従って、ゲート・ソース間電圧Ｖｇｓの差を補償することで、オフセット電圧の最小化を図るオフセット補正を行うことができる。

　具体的には、第１の差動対３１０では、入力電圧Ｖｉｎｐを入力される（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１と、入力電圧Ｖｉｎｎを入力される（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２との間で、しきい値電圧差に起因してゲート・ソース間電圧に差が生じることにより、非反転入力ノードＮｉｐ及び反転入力ノードＮｉｎ間にオフセット電圧が発生する。オフセット補正回路４１０は、第１の差動対３１０で発生するオフセット電圧を補正するために設けられる。

　同様に、第２の差動対３２０では、入力電圧Ｖｉｎｐを入力されるＥ型ＮＭＯＳトランジスタ３２１と、入力電圧Ｖｉｎｎを入力されるＥ型ＮＭＯＳトランジスタ３２２との間で、しきい値電圧差に起因してゲート・ソース間電圧に差が生じることにより、非反転入力ノードＮｉｐ及び反転入力ノードＮｉｎ間にオフセット電圧が発生する。オフセット補正回路４１０は、第１の差動対３１０で発生するオフセット電圧を補正するために設けられる。

　以下では、第２の差動対３２０でのオフセット補正について代表的に説明する。
　正のオフセット電圧Ｖｏｆｓが発生した場合、即ち、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎｐに対して高過ぎる場合には、Ｅ型ＮＭＯＳトランジスタ３２１（Ｖｉｎｐ側）のゲート・ソース間電圧が、Ｅ型ＮＭＯＳトランジスタ３２２（Ｖｉｎｎ側）のゲート・ソース間電圧よりも高いことが推定される。

　ここで、ＮＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓと、しきい値電圧Ｖｔよの間には、ドレイン電流Ｉｄによって生じるオーバドライブ電圧Ｖｏｖを用いて、下記の式（１）の関係が成立する。

　Ｖｇｓ＝Ｖｔ＋Ｖｏｖ　　…（１）
　一方で、飽和領域でのＮＭＯＳトランジスタのドレイン電流Ｉｄは、利得係数βを用いて、下記の式（２）で示されることが知られている。

　Ｉｄ＝（β／２）・（Ｖｇｓ－Ｖｔ）²　　…（２）
　利得係数βは、下記の式（３）に示されるように、表面平均移動度μ、チャネル長Ｌ，チャネル幅Ｗ、及び、単位面積当たりのゲート容量Ｃｏｘによって決まる素子定数である。

　β＝（Ｗ／Ｌ）・μ・Ｃｏｘ　　…（３）
　従って、オーバドライブ電圧Ｖｏｖは、ドレイン電流Ｉｄの関数として、下記の式（４）で示すことができる。

　Ｖｏｖ＝√（２・Ｉｄ／β）　　…（４）
　従って、オフセット電流発生回路４２１の補正電流Ｉｄ２１，Ｉｄ２２を用いて、ＮＭＯＳトランジスタ３２１，３２２のドレイン電流Ｉｄに意図的な差異を設けることで、ＮＭＯＳトランジスタ３２１，３２２のオーバドライブ電圧Ｖｏｖに意図的に電圧差（ΔＶｏｖ）を設けることができる。即ち、ＮＭＯＳトランジスタ３２１，３２２のしきい値電圧差ΔＶｔを相殺するようにオーバドライブ電圧差ΔＶｏｖを設けることで、しきい値電圧差Δに起因する、ＮＭＯＳトランジスタ３２１，３２２の間でのゲート・ソース間電圧（Ｖｇｓ）のオフセットを補正することができる。

　出力電圧Ｖｏｕｔが入力電圧Ｖｉｎｐに対して高過ぎる場合には（Ｖｏｆｓ＞０）、Ｅ型ＮＭＯＳトランジスタ３２１（Ｖｉｎｐ側）のＶｇｓを低下させる、又は、Ｅ型ＮＭＯＳトランジスタ３２２（Ｖｉｎｎ側）のＶｇｓを上昇させることで、Ｅ型ＮＭＯＳトランジスタ３２１，３２２間のＶｇｓを揃えるように、オフセット補正を行う必要がある。

　オフセット電流発生回路４２１により、Ｉｃ２２＞Ｉｃ２１とすることで、例えば、選択スイッチ５１３をオフする一方で（即ち、Ｉｃ２１＝０）、選択スイッチ５１４をオンすることで、Ｅ型ＮＭＯＳトランジスタ３２２（Ｖｉｎｎ側）のオーバドライブ電圧Ｖｏｖを増加することによりＶｇｓを上昇させることで、適切なオフセット補正を実現することができる。

　この際には、Ｉｃ２１＝０の一方で、オフセット電流発生回路４２１の補正電流Ｉｃ２２によって、式（４）に従ったオーバドライブ電圧Ｖｏｖの増加分に対応して、オフセット電圧の補正量が決まる。このため、制御信号ｅｃｔｒｌ０～ｅｃｔｒｌ３によって補正電流Ｉｃ２２を変化させることで、オフセット電圧Ｖｏｆｓの補正量を微調整することができる。

　図９には、実施の形態１に係る演算増幅器におけるオフセット補正処理の一例を説明する概念図が示される。

　図９を参照して、演算増幅器１００のオフセット試験において、図１の構成において、予め定められたテスト電圧Ｖｔｅｓｔが非反転入力ノードＮｉｎｐに入力される（Ｖｉｎｐ＝Ｖｔｅｓｔ）。

　図９の縦軸は、オフセット試験時における出力電圧Ｖｏｕｔを示す。オフセットが無い時には、Ｖｏｕｔ＝Ｖｔｅｓｔである。一方で、オフセット試験では、オフセット電圧のスペックに対応して、許容下限電圧Ｖｔｍｉｎ及び許容上限電圧Ｖｔｍａｘが予め定められる。即ち、出力電圧ＶｏｕｔがＶｔｍｉｎ＜Ｖｏｕｔ＜Ｖｔｍａｘの範囲内であれば、オフセット電圧のスペックが満たされていることになる。

　図９の横軸には、制御信号ｅｃｔｒｌ０～ｅｃｔｒｌ３の組み合わせによる補正コードが示される。図９の例では、ｅｃｔｒｌ０＝ｅｃｔｒｌ１＝ｅｃｔｒｌ２＝ｅｃｔｒｌ３＝“０”、即ち、オフセット補正無のときに、Ｖｏｕｔ＞Ｖｔｍａｘであり、スペックを超えた正のオフセット電圧が発生している。

　以降、制御信号ｅｃｔｒｌ０から順に、制御信号ｅｃｔｒｌ０～ｅｃｔｒｌ３のうちの１つずつを“１”に設定するように、補正モードを変化させると、補正電流Ｉｃ２２が大きくなる程、出力電圧Ｖｏｕｔが低下するように、オフセット補正が実行される。

　図９の例では、制御信号ｅｃｔｒｌ１＝“１”のとき（Ｉｃ２２＝Ｉ０）、及び、制御信号ｅｃｔｒｌ２＝“１”のとき（Ｉｃ２２＝２・Ｉ０）にはＶｏｕｔ＞Ｖｔｍａｘである一方で、制御信号ｅｃｔｒｌ３＝“１”のとき（Ｉｃ２２＝４・Ｉ０）にＶｏｕｔ＜Ｖｔｍｉｎとなっている。従って、補正電流Ｉｃ２２＝３・Ｉ０の状態、即ち、（ｅｃｔｒｌ０，ｅｃｔｒｌ１，ｅｃｔｒｌ２，ｅｃｔｒｌ３）＝（０，１，１，０）とし、かつ、選択スイッチ５１３をオフ（ＳＣ２１＝“０”）するとともに選択スイッチ５１４をオン（ＳＣ２２＝“１”）することで、オフセット電圧Ｖｏｆｓをスペック内とする補正が実現される。

　従って、制御回路６００には、オフセット試験で得られた、上記制御信号ｅｃｔｒｌ０～ｅｃｔｒｌ３及びＳＣ２１，ＳＣ２２の値が記憶される。そして、演算増幅器１００の作動時には、記憶された制御信号ｅｃｔｒｌ０～ｅｃｔｒｌ３及びＳＣ２１，ＳＣ２２を出力することによって、第２の差動対３２０で発生するオフセット電圧をスペック内に補正することができる。

　反対に、第２の差動対３２０において、負のオフセット電圧Ｖｏｆｓが発生した場合、即ち、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎｐに対して低過ぎる場合には、Ｖｏｆｓ＞０の場合とは逆に、Ｅ型ＮＭＯＳトランジスタ３２２（Ｖｉｎｎ側）のゲート・ソース間電圧が、Ｅ型ＮＭＯＳトランジスタ３２１（Ｖｉｎｐ側）のゲート・ソース間電圧よりも高いことが推定される。

　従って、Ｖｏｆｓ＜０の場合には、Ｅ型ＮＭＯＳトランジスタ３２２（Ｖｉｎｎ側）のＶｇｓを低下させる、又は、Ｅ型ＮＭＯＳトランジスタ３２１（Ｖｉｎｐ側）のＶｇｓを上昇させることで、Ｅ型ＮＭＯＳトランジスタ３２１，３２２間のＶｇｓを揃えるように、オフセット補正を行う必要がある。

　このため、オフセット電流発生回路４２１により、Ｉｃ２１＞Ｉｃ２２とすることで、例えば、選択スイッチ５１４をオフする一方で（即ち、Ｉｃ２２＝０）、選択スイッチ５１３をオンすることで、Ｅ型ＮＭＯＳトランジスタ３２１（Ｖｉｎｐ側）のオーバドライブ電圧Ｖｏｖを増加することにより、Ｖｇｓを上昇させることで、適切なオフセット補正を実現することができる。

　この場合にも制御信号ｅｃｔｒｌ０～ｅｃｔｒｌ３によって補正電流Ｉｃ２１を調整することができる。従って、オフセット試験時に、図９で説明したのと同様の処理によって、出力電圧ＶｏｕｔをＶｔｍｉｎ＜Ｖｏｕｔ＜Ｖｔｍａｘの範囲内とするための制御信号ｅｃｔｒｌ０～ｅｃｔｒｌ３を求めることできる。

　この結果、オフセット試験時において、選択スイッチ５１３をオンするとともに選択スイッチ５１４をオフするための制御信号ＳＣ２１，ＳＣ２２（ＳＣ２１＝“１”，ＳＣ２２＝“０”）、及び、Ｖｔｍｉｎ＜Ｖｏｕｔ＜Ｖｔｍａｘとするための制御信号ｅｃｔｒｌ０～ｅｃｔｒｌ３が制御回路６００に記憶される。

　そして、演算増幅器１００の作動時には、記憶された制御信号ｅｃｔｒｌ０～ｅｃｔｒｌ３及びＳＣ２１，ＳＣ２２を出力することによって、オフセット電圧Ｖｏｆｓをスペック内とするための第２の差動対３２０で発生するオフセット補正を電圧をスペック内に補正することができる。

　又、第１の差動対３１０でのオフセット補正についても、オフセット電流発生回路４１１を用いて、同様に実行することができる。

　例えば、第１の差動対３１０において、正のオフセット電圧Ｖｏｆｓが発生した場合、即ち、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎｐに対して高過ぎる場合には、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１（Ｖｉｎｐ側）のゲート・ソース間電圧が、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２（Ｖｉｎｎ側）のゲート・ソース間電圧よりも高いことが推定される。この場合には、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１（Ｖｉｎｐ側）のＶｇｓを低下させる、又は、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２（Ｖｉｎｎ側）のＶｇｓを上昇させることで、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１，３１２間のＶｇｓを揃えるように、オフセット補正を行う必要がある。

　従って、オフセット電流発生回路４２１により、Ｉｃ１２＞Ｉｃ１１とすることで、例えば、選択スイッチ５１１をオフする一方で（即ち、Ｉｃ１１＝０）、選択スイッチ５１２をオンすることで、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２（Ｖｉｎｎ側）のオーバドライブ電圧Ｖｏｖを増加することによりＶｇｓを上昇させることで、第１の差動対３１０に対する適切なオフセット補正を実現することができる。

　この場合にも制御信号ｄｃｔｒｌ０～ｄｃｔｒｌ２によって補正電流Ｉｃ１２を調整することができる。従って、オフセット試験時に、図９で説明したのと同様の処理によって、出力電圧ＶｏｕｔをＶｔｍｉｎ＜Ｖｏｕｔ＜Ｖｔｍａｘの範囲内とするための制御信号ｄｃｔｒｌ０～ｄｃｔｒｌ２を求めることできる。この結果、オフセット試験時において、選択スイッチ５１２をオンするとともに選択スイッチ５１１をオフするための制御信号ＳＣ１１，ＳＣ１２（ＳＣ１２＝“１”，ＳＣ１１＝“０”）、及び、Ｖｔｍｉｎ＜Ｖｏｕｔ＜Ｖｔｍａｘとするための制御信号ｄｃｔｒｌ０～ｄｃｔｒｌ２を、制御回路６００に記憶することができる。

　反対に、第１の差動対３１０において、負のオフセット電圧Ｖｏｆｓが発生した場合、即ち、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎｐに対して低過ぎる場合には、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２（Ｖｉｎｎ側）のゲート・ソース間電圧が、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１（Ｖｉｎｐ側）のゲート・ソース間電圧よりも高いことが推定される。この場合には、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２（Ｖｉｎｎ側）のＶｇｓを低下させる、又は、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１（Ｖｉｎｐ側）のＶｇｓを上昇させることで、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１，３１２間のＶｇｓを揃えるように、オフセット補正を行う必要がある。

　従って、オフセット電流発生回路４２１により、Ｉｃ１１＞Ｉｃ１２とすることで、例えば、選択スイッチ５１２をオフする一方で（即ち、Ｉｃ１２＝０）、選択スイッチ５１１をオンすると、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１（Ｖｉｎｐ側）のオーバドライブ電圧Ｖｏｖを増加することができる。これにより、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１のＶｇｓを上昇させることで、適切なオフセット補正を実現することができる。

　この場合にも、オフセット試験時に、図９で説明したのと同様の処理によって、出力電圧ＶｏｕｔをＶｔｍｉｎ＜Ｖｏｕｔ＜Ｖｔｍａｘの範囲内とするための制御信号ｄｃｔｒｌ０～ｄｃｔｒｌ２を求めることできる。この結果、オフセット試験時において、選択スイッチ５１１をオンするとともに選択スイッチ５１２をオフするための制御信号ＳＣ１１，ＳＣ１２（ＳＣ１１＝“１”，ＳＣ１２＝“０”）、及び、Ｖｔｍｉｎ＜Ｖｏｕｔ＜Ｖｔｍａｘとするための制御信号ｄｃｔｒｌ０～ｄｃｔｒｌ２を、制御回路６００に記憶することができる。

　次に、入力電圧Ｖｉｎｐの全電圧範囲（ＧＮＤ～ＶＤＤ）に対するオフセット補正について説明する。

　図１０は、実施の形態１に係る演算増幅器１００の入力電圧に対するオフセット電圧の特性を説明する概念図が示される。図１０には、オフセット補正が非実行のときのオフセット電圧Ｖｏｆｓの特性が示される。

　図１０を参照して、オフセット電圧Ｖｏｆｓは、入力電圧Ｖｉｎｐの電圧範囲、具体的には、図８の領域Ａ～領域Ｃのそれぞれで異なる値となる。領域Ａでは、第１の差動対３１０の（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１及び３１２の間でのオフセット（主に、しきい値電圧差）に起因するオフセット電圧が発生する。これに対して、領域Ｃでは、第２の差動対３２０のＥ型ＮＭＯＳトランジスタ３２１及び３２２の間でのオフセット（主に、しきい値電圧差）に起因するオフセット電圧が発生する。

　一方で、領域Ｂでは、第１の差動対３１０及び第２の差動対３２０の両方によって差動増幅動作が実行されるので、第１の差動対３１０でのオフセット量と、第２の差動対３２０でのオフセット量での二乗平均値に相当するオフセット電圧が発生する。

　従って、テスト電圧Ｖｔｅｓｔを領域Ａの電圧範囲内に設定して、図９で説明したオフセット試験を実行することで、第１の差動対３１０でのオフセット補正の要否を含めて、第１の差動対３１０での適切なオフセット補正量（補正電流Ｉｃ１１又はＩｃ１２）を得るための制御信号ＳＣ１１，ＳＣ１２，ｄｃｔｒｌ０～ｄｃｔｒｌ２を求めることができる。

　同様に、テスト電圧Ｖｔｅｓｔを領域Ｃの電圧範囲内に設定して、図９で説明したオフセット試験を実行することで、第２の差動対３２０でのオフセット補正の要否を含めて、第２の差動対３２０での適切なオフセット補正量（補正電流Ｉｃ２１又はＩｃ２２）を得るための制御信号ＳＣ２１，ＳＣ２２，ｅｃｔｒｌ０～ｅｃｔｒｌ３を求めることができる。

　領域Ｂについては、第１の差動対３１０及び第２の差動対３２０のオフセット補正が総合的に作用する。このため、第１の差動対３１０でのオフセット補正量及び第２の差動対３２０でのオフセット補正量については、領域Ａ及び領域Ｃとそれぞれ異なる値に設定することが好ましい。

　具体的には、第２の差動対３２０に供給される補正電流Ｉｃ２１又はＩｃ２２を定めるための制御信号ｅｃｔｒｌ０～ｅｃｔｒｌ３は、領域Ｃと領域Ｂとの間で、異なる値に設定することができる。更に、領域Ｂを更に複数の電圧範囲に区分して、制御信号ｅｃｔｒｌ０～ｅｃｔｒｌ２の値を別個に設定することも可能である。

　同様に、第１の差動対３１０に供給される補正電流Ｉｃ１１又はＩｃ１２を定めるための制御信号ｄｃｔｒｌ０～ｄｃｔｒｌ２は、領域Ａと領域Ｂとでは、異なる値に設定することができる。更に、領域Ｂを更に複数の電圧範囲に区分して、制御信号ｄｃｔｒｌ０～ｄｃｔｒｌ２の値を別個に設定することも可能である。

　図１０には、オフセット電圧Ｖｏｆｓの温度依存性が更に示される。図１０では、素子温度Ｔａ＝２５［℃］（常温時）、Ｔａ＝９５［℃］（高温時）、及び、Ｔａ＝－４０［℃］（低温時）における、入力電圧Ｖｉｎｐに対するオフセット電圧Ｖｏｆｓの特性が示される。

　実施の形態１に係る演算増幅器１００では、領域Ａ～領域Ｃを通じて、ＰＭＯＳトランジスタで構成される能動負荷３３０と、ＮＭＯＳトランジスタで構成される第１の差動対３１０及び第２の差動対３２０の少なくとも一方とによって、差動増幅動作が実行される。即ち、領域Ａ～領域Ｃを通じて、能動負荷の導電型（Ｐ型）及び差動対の導電型（Ｎ型）が共通である。このため、温度変化（増減）に対するオフセット電圧Ｖｏｆｓの変化の極性（増減）が、領域Ａ～領域Ｃで共通であることが理解される。

　これに対して、図１１には、特許文献１に記載された演算増幅器の入力電圧に対するオフセット電圧の特性を説明する概念図が示される。

　図１１を参照して、特許文献１に記載された演算増幅器では、上述したように、低電圧側領域では、Ｐ型の差動対及びＮ型の能動負荷によって差動増幅動作が実行される。一方で、高電圧側の領域では、Ｎ型の差動対及びＰ型の能動負荷によって差動増幅動作が実行される。従って、高電圧側の領域及び低電圧側の領域の間では、温度変化（増減）に対するオフセット電圧Ｖｏｆｓの変化の極性（増減）が異なる。例えば、図１１の例では、素子温度Ｔａの上昇に対して、領域Ａに対応する低電圧側の領域では、オフセット電圧が増加する一方で、領域Ｃに対応する高電圧側の領域では、オフセット電圧は減少する。従って、比較例（特許文献１）の演算増幅器では、素子温度の変化に対応させて、オフセット補正の制御状態を切り替える必要が生じることが懸念される。

　更に、ソース側が接地電圧と接続されるＮ型の差動対と、ソース側が電源電圧と接続されるＰ型の差動対との間では、電源電圧ＶＤＤの変動に対してオフセット電圧の発生挙動が異なってくる。このため、比較例（特許文献１）の演算増幅器では、電源電圧ＶＤＤの変化に対しても、オフセット補正の制御状態を切り替える必要が生じることが懸念される。

　これに対して、実施の形態１に係る演算増幅器１００では、入力電圧Ｖｉｎｐの全電圧領域（領域Ａ～領域Ｃ）を通じて、能動負荷の導電型（Ｐ型）及び差動対の導電型（Ｎ型）が共通であるので、温度変化（増減）及び電源電圧変動に対するオフセット電圧の変化の極性（増減）が共通である。従って、ある温度（例えば、常温）でのオフセット試験によって設定されたオフセット補正の制御状態（制御信号ＳＧ１，ＳＧ２）をそのまま用いて、温度変動及び電源電圧変動が生じても共通に適切なオフセット補正を実行することが可能である。即ち、簡易な制御により、入力電圧Ｖｉｎｐの全電圧範囲でのオフセット電圧を抑制することが可能である。

　実施の形態１の変形例１．
　以下では、オフセット補正回路４１０，４２０の変形例を説明する。

　図１２は、実施の形態１の変形例１に係るオフセット補正回路の構成を説明するための回路図である。

　図１２を参照して、実施の形態１の変形例１では、第１の差動対３１０のオフセット補正回路４１０は、オフセット電流発生回路４１１に加えて、オフセット電流発生回路４１２を更に含む。同様に、第２の差動対３２０のオフセット補正回路４２０は、オフセット電流発生回路４２１に加えて、オフセット電流発生回路４２２を更に含む。実施の形態１の変形例１において、演算増幅器１００のその他の部分の構成は、実施の形態１と同様である。又、オフセット電流発生回路４１１，４２１の構成についても、実施の形態１と同様である。実施の形態１との共通部分については、説明を繰り返さない。

　オフセット電流発生回路４１２は、第１の差動対３１０を構成する（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１及び３１２のソースと、接地ノードＮｇとの間に電気的に接続される。オフセット電流発生回路４１２は、選択スイッチ５３１及び可変電流源５４１と、選択スイッチ５３２及び可変電流源５４２を有する。選択スイッチ５３１及び可変電流源５４１は、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１（ソース）と接地ノードＮｇとの間に直列に接続される。同様に、選択スイッチ５３２及び可変電流源５４２は、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２（ソース）と接地ノードＮｇとの間に直列に接続される。

　図１３には、可変電流源５４１及び５４２の構成例が示される。
　図１３を参照して、可変電流源５４１及び５４２の各々は、スイッチ６２０～６２２と、電流源６３０～６３２とを有する。電流源６３０～６３２は、スイッチ６２０～６２２のぞれぞれと直列接続される。スイッチ６２０及び電流源６３０と、スイッチ６２１及び電流源６３１と、スイッチ６２２及び電流源６３２とは、並列に接続される。

　スイッチ６２０～６２２は、制御回路６００（図２）からの制御信号ｄｃｔｒｌ０♯～ｄｃｔｒｌ２♯にそれぞれ応じてオンオフする。制御信号ｄｃｔｒｌ０♯～ｄｃｔｒｌ２♯は、スイッチ６２０～６２２をオフするときは“０”に設定される一方で、スイッチ６２０～６２２をオンするときは“１”に設定される。

　電流源６３０は、一定の電流Ｉ０を供給し、電流源６３１は、一定の電流Ｉ１を供給し、電流源６３２は、一定の電流Ｉ２を供給する。上述のように、Ｉ１＝２・Ｉ０、かつ、Ｉ２＝２・Ｉ１に設定することができる。これにより、（ｄｃｔｒｌ０♯，ｄｃｔｒｌ１♯，ｄｃｔｒｌ２♯）＝（０，０，０）～（１，１，１）までの８通りの組み合わせによって、補正電流Ｉｄ１１（Ｉｄ１２）は、０、又は、Ｉ０～７・Ｉ０のいずれかに制御することができる。

　再び図１２を参照して、選択スイッチ５３１のオフ時には、補正電流Ｉｄ１１＝０となる一方で、選択スイッチ５３１のオン時には、可変電流源５４１による補正電流Ｉｄ１１が生じる。同様に、選択スイッチ５３２のオフ時には、補正電流Ｉｄ１２＝０となる一方で、選択スイッチ５３２のオン時には、可変電流源５４２による補正電流Ｉｄ１２が生じる。

　オフセット電流発生回路４１２による補正電流Ｉｄ１１も、補正電流Ｉｃ１１（オフセット電流発生回路４１１）と同様に、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１のドレイン電流を増加させるように作用する。

　同様に、オフセット電流発生回路４１２による補正電流Ｉｄ１２は、補正電流Ｉｃ１２（オフセット電流発生回路４１１）と同様に、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２のドレイン電流を増加させるように作用する。

　従って、選択スイッチ５３２をオフする（Ｉｄ１２＝０）一方で、選択スイッチ５３１のオンにより補正電流Ｉｄ１１を発生させることで、補正電流Ｉｃ１１の供給に加えて、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２（Ｖｉｎｎ側）のＶｇｓを更に上昇させることで、正のオフセット電圧Ｖｏｆｓ（Ｖｏｕｔ＞Ｖｉｎｐ）を補正することができる。

　図１２の例では、補正電流Ｉｄ１２の選択スイッチ５３２は、補正電流Ｉｃ１２の選択スイッチ５１２と共通の制御信号ＳＣ１２に応じてオンオフされる。これにより、制御信号ＳＣ１２＝“１”のときには、補正電流Ｉｃ１２及びＩｄ１２の両方によって、（Ｄ／Ｍ）型ＮＭＯＳトランジスタ３１２のＶｇｓを上昇させることで、第１の差動対３１０の正のオフセット電圧Ｖｏｆｓ（Ｖｏｕｔ＞Ｖｉｎｐ）の補正量を大きくすることができる。

　同様に、補正電流Ｉｄ１１の選択スイッチ５３１は、補正電流Ｉｃ１１の選択スイッチ５１１と共通の制御信号ＳＣ１１に応じてオンオフすることができる。これにより、制御信号ＳＣ１１＝“１”のときには、補正電流Ｉｃ１１及びＩｄ１１の両方によって（Ｄ／Ｍ）型ＮＭＯＳトランジスタ３１１のＶｇｓを上昇させることで、第１の差動対３１０の負のオフセット電圧Ｖｏｆｓ（Ｖｏｕｔ＜Ｖｉｎｐ）の補正量を大きくすることができる。

　一方で、第１の差動対３１０のオフセット補正が不要である場合には、選択スイッチ５３１及び５３２の両方がオフされる。実施の形態１の変形例では、図２に示した制御信号ＳＧ１は、上述の制御信号ＳＣ１１，ＳＣ１２，ｄｃｔｒｌ０～ｄｃｔｒｌ２，ｄｃｔｒｌ０♯～ｄｃｔｒｌ２♯を包括的に表記したものに相当する。

　オフセット電流発生回路４２２は、第２の差動対３２０を構成するＥ型ＮＭＯＳトランジスタ３２１及び３２２のソースと、接地ノードＮｇとの間に電気的に接続される。オフセット電流発生回路４２２は、選択スイッチ５３３及び可変電流源５４３と、選択スイッチ５３４及び可変電流源５４４を有する。選択スイッチ５３３及び可変電流源５４３は、Ｅ型ＮＭＯＳトランジスタ３２１（ソース）と接地ノードＮｇとの間に直列に接続される。同様に、選択スイッチ５３４及び可変電流源５４４は、Ｅ型ＮＭＯＳトランジスタ３２２（ソース）と接地ノードＮｇとの間に直列に接続される。オフセット電流発生回路４１２及び４２２は、「第２のオフセット電流発生回路」の一実施例に対応する。

　図１４には、可変電流源５４３及び５４４の構成例が示される。
　図１４を参照して、可変電流源５４３及び５４４の各々は、スイッチ５９０～５９３と、電流源６１０～６１３とを有する。電流源６１０～６１３は、スイッチ５９０～５９３のぞれぞれと直列接続される。スイッチ５９０及び電流源６１０と、スイッチ５９１及び電流源６１１と、スイッチ５９２及び電流源６１２と、スイッチ５９３及び電流源６１３とは、並列に接続される。

　スイッチ５９０～５９３は、制御回路６００（図２）からの制御信号ｅｃｔｒｌ０♯～ｅｃｔｒｌ３♯にそれぞれ応じてオンオフする。制御信号ｅｃｔｒｌ０♯～ｅｃｔｒｌ３♯は、スイッチ５９０～５９３をオフするときは“０”に設定される一方で、スイッチ５９０～５９３をオンするときは“１”に設定される。

　電流源６１０は、一定の電流Ｉ０を供給し、電流源６１１は、一定の電流Ｉ１を供給し、電流源６１２は、一定の電流Ｉ２を供給し、電流源６１３は、一定の電流Ｉ３を供給する。上述のように、Ｉ１＝２・Ｉ０、Ｉ２＝２・Ｉ１、かつ、Ｉ３＝２・Ｉ２に設定することができる。これにより、（ｅｃｔｒｌ０♯，ｅｃｔｒｌ１♯，ｅｃｔｒｌ２♯，ｅｃｔｒｌ３♯）＝（０，０，０，０）～（１，１，１，１）までの１６通りの組み合わせによって、補正電流Ｉｄ２１（Ｉｄ２２）は、０、又は、Ｉ０～１５・Ｉ０のいずれかに制御することができる。

　オフセット電流発生回路４１２及び４２２においても、オフセット電流発生回路４２２の補正電流Ｉｄ２１，Ｉｄ２２の最大値は、オフセット電流発生回路４１２の補正電流Ｉｄ１１，Ｉｄ１２の最大値よりも大きい。これにより、オフセット電流発生回路４１１及び４２１と同様に、第２の差動対３２０（Ｅ型）で補償可能なオフセット量を、第１の差動対３１０（（Ｄ／Ｎ）型）で補償可能なオフセット量よりも大きくすることができる。

　再び図１２を参照して、選択スイッチ５３３のオフ時には、補正電流Ｉｄ２１＝０となる一方で、選択スイッチ５３３のオン時には、可変電流源５４３による補正電流Ｉｄ２１が生じる。同様に、選択スイッチ５３４のオフ時には、補正電流Ｉｄ２２＝０となる一方で、選択スイッチ５３４のオン時には、可変電流源５４４による補正電流Ｉｄ２２が生じる。

　オフセット電流発生回路４２２による補正電流Ｉｄ２１は、補正電流Ｉｃ２１（オフセット電流発生回路４２１）と同様に、Ｅ型ＮＭＯＳトランジスタ３２１のドレイン電流を増加させるように作用する。

　同様に、オフセット電流発生回路４２２による補正電流Ｉｄ２２は、補正電流Ｉｃ２２（オフセット電流発生回路４２１）と同様に、Ｅ型ＮＭＯＳトランジスタ３２２のドレイン電流を増加させるように作用する。

　従って、選択スイッチ５３３をオフする（Ｉｄ２１＝０）一方で、選択スイッチ５３４のオンにより補正電流Ｉｄ２２を発生させることで、補正電流Ｉｃ２２の供給によってＥ型ＮＭＯＳトランジスタ３２２（Ｖｉｎｎ側）のＶｇｓを上昇させることにより、正のオフセット電圧Ｖｏｆｓ（Ｖｏｕｔ＞Ｖｉｎｐ）を補正することができる。

　図１２の例では、補正電流Ｉｄ２２の選択スイッチ５３４は、補正電流Ｉｃ２２の選択スイッチ５１４と共通の制御信号ＳＣ２２に応じてオンオフされる。これにより、制御信号ＳＣ２２＝“１”のときには、補正電流Ｉｃ２２及びＩｄ２２の両方によってＥ型ＮＭＯＳトランジスタ３２２のＶｇｓを上昇させることで、第２の差動対３２０の正のオフセット電圧Ｖｏｆｓ（Ｖｏｕｔ＞Ｖｉｎｐ）の補正量を大きくすることができる。

　同様に、補正電流Ｉｄ２１の選択スイッチ５３３は、補正電流Ｉｃ２１の選択スイッチ５１２と共通の制御信号ＳＣ２１に応じてオンオフすることができる。これにより、制御信号ＳＣ２１＝“１”のときには、補正電流Ｉｃ２１及びＩｄ２１の両方によってＥ型ＮＭＯＳトランジスタ３２１のＶｇｓを上昇させることで、第２の差動対３２０の負のオフセット電圧Ｖｏｆｓ（Ｖｏｕｔ＜Ｖｉｎｐ）の補正量を大きくすることができる。

　一方で、第２の差動対３２０のオフセット補正が不要である場合には、選択スイッチ５３３及び５３４の両方がオフされる。実施の形態１の変形例では、図２に示した制御信号ＳＧ２は、上述の制御信号ＳＣ２１，ＳＣ２２，ｅｃｔｒｌ０～ｅｃｔｒｌ２，ｅｃｔｒｌ０♯～ｅｃｔｒｌ２♯を包括的に表記したものに相当する。

　このように、実施の形態１の変形例１によれば、オフセット補正回路４１０，４２０が差動対を構成する電界効果トランジスタのソース側にオフセット電流発生回路４１２，４２２を含むように構成される。オフセット電流発生回路４１２，４２２による補正電流Ｉｄ２１，Ｉｄ２２によっても、差動対を構成する２個のＮＭＯＳトランジスタのソース・ゲート間電圧の一方を相対的に上昇することで、オフセット電圧を抑制することができる。

　更に、オフセット補正回路４１０，４２０が、オフセット電流発生回路（ドレイン側）４１１，４２１と、オフセット電流発生回路（ソース側）４１２，４２２との両方を含むことで、差動対を構成する２個のＮＭＯＳトランジスタの一方のソース・ゲート間電圧の上昇量が大きくなることで、オフセット電圧の補正量を拡大することが可能である。

　尚、実施の形態１の変形例１（図１２）の更なる変形として、オフセット補正回路４１０，４２０を、ソース側のオフセット電流発生回路４１２，４２２のみによって構成することも可能である。

　実施の形態１の変形例２．
　図１５は、実施の形態１の変形例２に係るオフセット補正回路の構成を説明するための回路図である。

　図１５を参照して、実施の形態１の変形例２では、第１の差動対３１０のオフセット補正回路４１０は、オフセット補正抵抗回路４１３を含む。同様に、第２の差動対３２０のオフセット補正回路４２０は、オフセット補正抵抗回路４２３を含む。実施の形態１の変形例１において、演算増幅器１００のその他の部分の構成は、実施の形態１と同様である。実施の形態１との共通部分については、説明を繰り返さない。

　オフセット補正抵抗回路４１３は、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１（ソース）及びノードＮｘの間に接続される可変抵抗回路４１４と、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２（ソース）及びノードＮｘの間に接続される可変抵抗回路４１５とを有する。

　図１６には、可変抵抗回路４１４及び４１５の構成例が示される。
　図１６を参照して、可変抵抗回路４１４及び４１５の各々は、抵抗素子６４０～６４２と、バイパススイッチ６５０～６５２とを有する。抵抗素子６４０～６４２は、ノードＮｘと、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１又は３１２（ソース）との間に直列接続される。バイパススイッチ６５０～６５２は、抵抗素子６４０～６４２のそれぞれと並列接続される。

　可変抵抗回路４１４では、バイパススイッチ６５０～６５２は、制御回路６００（図２）からの制御信号ｄｃｍｐ０～ｄｃｍｐ２に応じてオンオフする。一方で、可変抵抗回路４１５では、バイパススイッチ６５０～６５２は、制御回路６００（図２）からの制御信号ｄｃｍｐ０♯～ｄｃｍｐ２♯に応じてオンオフする。制御信号ｄｃｍｐ０～ｄｃｍｐ２，ｄｃｍｐ０♯～ｄｃｍｐ２♯は、バイパススイッチ６５０～６５２をオフするときは“０”に設定される一方で、バイパススイッチ６５０～６５２をオンするときは“１”に設定される。

　可変抵抗回路４１４では、制御信号ｄｃｍｐ０～ｄｃｍｐ２に応じて、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１及びノードＮｘの間の電気抵抗値（オフセット補正抵抗）が段階的に変化する。これにより、可変抵抗回路４１４で生じる電圧降下量ΔＶｘ１についても、段階的に調整することができる。

　同様に、可変抵抗回路４１５では、制御信号ｄｃｍｐ０♯～ｄｃｍｐ２♯に応じて、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２及びノードＮｘの間の電気抵抗値（オフセット補正抵抗）が段階的に変化する。これにより、可変抵抗回路４１５で生じる電圧降下量ΔＶｘ２についても、段階的に調整することができる。

　例えば、抵抗素子６４１の電気抵抗値を抵抗素子６４０の電気抵抗値の２倍とし、かつ、抵抗素子６４２の電気抵抗値を抵抗素子６４１の電気抵抗値の２倍とすることができる。これにより、制御信号ｄｃｍｐ０～ｄｃｍｐ２、及び、制御信号ｄｃｍｐ０♯～ｄｃｍｐ２♯によって、電圧降下量ΔＶｘ１及びΔＶｘ２のそれぞれを８段階に調整することができる。

　再び図１５を参照して、可変抵抗回路４１４及び４１５の電圧降下量ΔＶｘ１及びΔＶｘ２の差を設けることで、オフセット電圧Ｖｏｆｓを補正するための「補正電圧」を発生することができる。通常は、電圧降下量ΔＶｘ１及びΔＶｘ２の一方のみをゼロとすることで、「補正電圧」は発生される。

　正のオフセット電圧の発生時（Ｖｏｕｔ＞Ｖｉｎｐ）には、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１（Ｖｉｎｐ側）のＶｇｓが、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２（Ｖｉｎｎ側）のＶｇｓよりも高いことが推定される。この場合には、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２側の電圧降下量ΔＶｘ２（可変抵抗回路４１５）を、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１側の電圧降下量ΔＶｘ１（可変抵抗回路４１４）よりも大きくすることによって、上述のＶｇｓの差を相殺することができる。即ち、ΔＶｘ２＞ΔＶｘ１とすることで、正のオフセット電圧を補正するための「補正電圧」を発生することができる。

　一例として、可変抵抗回路４１４では、制御信号ｄｃｍｐ０～ｄｃｍｐ２の各々を“１”とする一方で（ΔＶｘ１＝０）、可変抵抗回路４１５では、制御信号ｄｃｍｐ０♯～ｄｃｍｐ２♯の少なくとも１つを“０”とすることで（ΔＶｘ２＞０）、上記のような「補正電圧」を発生することができる。

　反対に、負のオフセット電圧（Ｖｏｕｔ＜Ｖｉｎｐ）の発生時には、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１側の電圧降下量ΔＶｘ１（可変抵抗回路４１４）を、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２側の電圧降下量ΔＶｘ２（可変抵抗回路４１５）よりも大きくすることにより、上述のＶｇｓの差を相殺することができる。即ち、ΔＶｘ１＞ΔＶｘ２とすることで、負のオフセット電圧を補正するための「補正電圧」を発生することができる。

　例えば、可変抵抗回路４１５では、制御信号ｄｃｍｐ０♯～ｄｃｍｐ２♯の各々を“１”とする一方で（ΔＶｘ２＝０）、可変抵抗回路４１４では、制御信号ｄｃｍｐ０～ｄｃｍｐ２の少なくとも１つを“０”とすることで（ΔＶｘ１＞０）、上記のような「補正電圧」を実現することができる。

　尚、適切な補正電圧を得るための、制御信号ｄｃｍｐ０～ｄｃｍｐ２、及び、制御信号ｄｃｍｐ０♯～ｄｃｍｐ２♯の組み合わせは、図９で説明したのと同様のオフセット試験によって求めることが可能である。又、第１の差動対３１０のオフセット補正が不要である場合には、制御信号ｄｃｍｐ０～ｄｃｍｐ２，ｄｃｍｐ０♯～ｄｃｍｐ２♯の全てを“１”として、可変抵抗回路４１４及び４１５中のバイパススイッチ６５０～６５２の全てをオンすることができる（ΔＶｘ１＝ΔＶｘ２＝０）。

　同様に、オフセット補正抵抗回路４２３は、Ｅ型ＮＭＯＳトランジスタ３２１（ソース）及びノードＮｘの間に接続される可変抵抗回路４２４と、Ｅ型ＮＭＯＳトランジスタ３２２（ソース）及びノードＮｘの間に接続される可変抵抗回路４２５とを有する。

　図１７には、可変抵抗回路４２４及び４２５の構成例が示される。
　図１７を参照して、可変抵抗回路４２４及び４２５の各々は、抵抗素子６６０～６６３と、バイパススイッチ６７０～６７３とを有する。抵抗素子６６０～６６３は、ノードＮｘと、Ｅ型ＮＭＯＳトランジスタ３２１又は３２２との間に直列接続される。バイパススイッチ６７０～６７３は、抵抗素子６６０～６６３のそれぞれと並列接続される。

　可変抵抗回路４２４では、バイパススイッチ６７０～６７３は、制御回路６００（図２）からの制御信号ｅｃｍｐ０～ｅｃｍｐ３に応じてオンオフする。一方で、可変抵抗回路４２５では、バイパススイッチ６７０～６７３は、制御回路６００からの制御信号ｅｃｍｐ０♯～ｅｃｍｐ３♯に応じてオンオフする。制御信号ｅｃｍｐ０～ｅｃｍｐ３，ｅｃｍｐ０♯～ｅｃｍｐ３♯は、バイパススイッチ６７０～６７３をオフするときは“０”に設定される一方で、バイパススイッチ６７０～６７３をオンするときは“１”に設定される。

　可変抵抗回路４２４では、制御信号ｅｃｍｐ０～ｅｃｍｐ３に応じて、Ｅ型ＮＭＯＳトランジスタ３２１及びノードＮｘの間の電気抵抗値（即ち、オフセット補正抵抗）が段階的に変化する。これにより、可変抵抗回路４２４で生じる電圧降下量ΔＶｙ１についても、段階的に調整することができる。

　同様に、可変抵抗回路４２５では、制御信号ｅｃｍｐ０♯～ｅｃｍｐ３♯に応じて、Ｅ型ＮＭＯＳトランジスタ３２２及びノードＮｙの間の電気抵抗値（即ち、オフセット補正抵抗）が段階的に変化する。これにより、可変抵抗回路４２５で生じる電圧降下量ΔＶｙ２についても、段階的に調整することができる。

　例えば、抵抗素子６６１の電気抵抗値を抵抗素子６６０の電気抵抗値の２倍とし、かつ、抵抗素子６６２の電気抵抗値を抵抗素子６６１の電気抵抗値の２倍とし、更に、抵抗素子６６３の電気抵抗値を抵抗素子６６２の電気抵抗値の２倍とすることができる。これにより、制御信号ｅｃｍｐ０～ｅｃｍｐ３、及び、制御信号ｅｃｍｐ０♯～ｅｃｍｐ３♯）によって、電圧降下量ΔＶｙ１及びΔＶｙ２のそれぞれを１６段階に調整することができる。

　可変抵抗回路４２４，４２５で発生できる電圧降下量ΔＶｙ１，ΔＶｙ２の最大値は、可変抵抗回路４１４，４１５で発生できる電圧降下量ΔＶｘ１，ΔＶｘ２の最大値よりも大きい。これにより、実施の形態１及びその変形例１と同様に、第２の差動対３２０（Ｅ型）で補償可能なオフセット量を、第１の差動対３１０（（Ｄ／Ｎ）型）で補償可能なオフセット量よりも大きくすることができる。

　再び図１５を参照して、可変抵抗回路４２４及び４２５の電圧降下量ΔＶｙ１及びΔＶｙ２の差を設けることで、オフセット電圧Ｖｏｆｓを補正するための「補正電圧」を発生することができる。通常は、電圧降下量ΔＶｙ１及びΔＶｙ２の一方のみをゼロとすることで、「補正電圧」は発生される。

　正のオフセット電圧の発生時（Ｖｏｕｔ＞Ｖｉｎｐ）には、上述のように、Ｅ型ＮＭＯＳトランジスタ３２１（Ｖｉｎｐ側）のＶｇｓが、Ｅ型ＮＭＯＳトランジスタ３２２（Ｖｉｎｎ側）のＶｇｓよりも高いことが推定される。この場合には、Ｅ型ＮＭＯＳトランジスタ３２２側の電圧降下量ΔＶｙ２（可変抵抗回路４２５）を、Ｅ型ＮＭＯＳトランジスタ３２１側の電圧降下量ΔＶｙ１（可変抵抗回路４２４）よりも大きくすることによって、上述のＶｇｓの差を相殺することができる。即ち、ΔＶｙ２＞ΔＶｙ１とすることで、正のオフセット電圧を補正するための「補正電圧」を発生することができる。

　例えば、可変抵抗回路４２４では、制御信号ｅｃｍｐ０～ｅｃｍｐ３の各々を“１”とする一方で（ΔＶｙ１＝０）、可変抵抗回路４２５では、制御信号ｅｃｍｐ０♯～ｅｃｍｐ３♯の少なくとも１つを“０”とすることで（ΔＶｙ２＞０）、上記のような「補正電圧」を発生することができる。

　反対に、負のオフセット電圧（Ｖｏｕｔ＜Ｖｉｎｐ）の発生時には、Ｅ型ＮＭＯＳトランジスタ３２１側の電圧降下量ΔＶｙ１（可変抵抗回路４２４）を、Ｅ型ＮＭＯＳトランジスタ３２２側の電圧降下量ΔＶｙ２（可変抵抗回路４２５）よりも大きくすることにより、上述のＶｇｓの差を相殺することができる。即ち、ΔＶｙ１＞ΔＶｙ２とすることで、負のオフセット電圧を補正するための「補正電圧」を発生することができる。例えば、可変抵抗回路４２５では、制御信号ｅｃｍｐ０♯～ｅｃｍｐ３♯の各々を“１”とする一方で（ΔＶｙ２＝０）、可変抵抗回路４２４では、制御信号ｅｃｍｐ０～ｅｃｍｐ３の少なくとも１つを“０”とすることで（ΔＶｙ１＞０）、上記のような「補正電圧」を発生することができる。

　尚、適切な補正電圧を得るための、制御信号ｅｃｍｐ０～ｅｃｍｐ３、又は、制御信号ｅｃｍｐ０♯～ｅｃｍｐ３♯の組み合わせは、図９で説明したのと同様のオフセット試験によって求めることが可能である。又、第２の差動対３２０のオフセット補正が不要である場合には、制御信号ｅｃｍｐ０～ｅｃｍｐ３，ｅｃｍｐ０♯～ｅｃｍｐ３♯の全てを“１”として、可変抵抗回路４２４及び４２５中のバイパススイッチ６５０～６５２の全てをオンすることができる（ΔＶｙ１＝ΔＶｙ２＝０）。

　このように、実施の形態１の変形例２によれば、オフセット補正回路４１０，４２０は、オフセット補正抵抗回路４１３，４２３を含むように構成される。これにより、可変抵抗回路４１４，４１５，４２４，４２５で発生される補正電圧によって、差動対を構成する２個のＮＭＯＳトランジスタの間のゲート・ソース間電圧の差（オフセット）を相殺することができる。これにより、オフセット電圧を抑制することができる。

　実施の形態１の変形例２のオフセット補正抵抗回路４１３，４２３では、抵抗素子の電気的抵抗値によってオフセット補正量を調整できるので、電流量によってオフセット補正量を調整する、オフセット電流発生回路４１１，４２１及びオフセット電流発生回路４１２，４２２と比較して、オフセット補正量を高精度に調整することが可能である。

　更に、抵抗素子によるオフセット補正とすることにより、非特許文献１に記載される「ソースデジェネレーション」によって、第１の差動対（Ｄ／Ｎ型）３１０及び第２の差動対（Ｅ型）の間でＮＭＯＳトランジスタのトランスコンダクタンス（ｇｍ）とを均衡化することも期待できる。

　一般的に、Ｅ型ＮＭＯＳトランジスタのｇｍは、Ｄ型又はネイティブＮＭＯＳトランジスタのｇｍよりも高くなる。一方で、上述のように、オフセット電圧は、Ｅ型ＮＭＯＳトランジスタの方が発生し易い。従って、第２の差動対３２０のＥ型ＮＭＯＳトランジスタ３２１，３２２のソースに接続されるオフセット補正抵抗値は、第１の差動対３１０の（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１，３１２のソースに接続されるオフセット補正抵抗値よりも大きくなる傾向にある。このようなオフセット補正抵抗値の差異により、Ｅ型ＮＭＯＳトランジスタではｇｍの低下が大きくなる一方で、Ｄ型又はネイティブＮＭＯＳトランジスタではｇｍの低下が小さい。この結果、抵抗素子によるオフセット補正は、第１の差動対３１０及び第２の差動対３２０の間で増幅度を均衡化する方向に、Ｅ型ＮＭＯＳトランジスタ、及び、（Ｄ／Ｎ型）ＮＭＯＳトランジスタのｇｍを変化させることができる。

　実施の形態１の変形例３．
　実施の形態１、並びに、その変形例１及び２で説明したオフセット補正回路の構成は、適宜組み合わせることが可能である。

　図１８は、実施の形態１の変形例３に係るオフセット補正回路の構成例を説明するための回路図である。

　図１８を参照して、実施の形態１の変形例３では、オフセット補正回路４１０は、オフセット電流発生回路（ドレイン側）４１１及びオフセット電流発生回路（ソース側）４１２の両方と、オフセット補正抵抗回路４１３とを含む。同様に、オフセット補正回路４２０は、オフセット電流発生回路４２１（ドレイン側）及びオフセット電流発生回路（ソース側）４２２の両方と、オフセット補正抵抗回路４２３とを含む。

　オフセット電流発生回路４１１，４２１の構成及び動作は、実施の形態１で説明した通りであるので、詳細な説明は繰り返さない。同様に、オフセット電流発生回路４１２，４２２の構成及び動作、並びに、オフセット補正抵抗回路４１３，４２３の構成及び動作についても、実施の形態１の変形例１、並びに、実施の形態１の変形例２で説明した通りであるので、詳細な説明は繰り返さない。

　図１８に示されたオフセット補正回路４１０，４２０によれば、オフセット電流発生回路４１１，４１２，４２１，４２２、及び、オフセット補正抵抗回路４１３，４２３の両方を設けることにより、オフセット電圧の補正量を拡大することができる。特に、オフセット補正抵抗回路４１３，４２３を設けることで、オフセット補正量を高精度に調整することが可能である。これらの効果により、入力電圧Ｖｉｎｐの全電圧範囲において、オフセット電圧を十分に抑制することが可能である。

　尚、オフセット補正抵抗回路４１３，４２３によって付加されるオフセット補正抵抗値が大きいと、第１の差動対３１０又は第２の差動対３２０による差動増幅動作に遅延が生じることが懸念される。従って、オフセット電圧Ｖｏｆｓをオフセット補正無の状態からスペック内に収めるのに必要なオフセット補正量の全体について、オフセット電流発生回路４１１，４１２，４２１，４２２が発生する補正電流による補正量を、オフセット補正抵抗回路４１３，４２３が発生する補正電圧による補正量よりも大きくすることが好ましい。

　例えば、図９で説明したオフセット試験において、まず、オフセット電流発生回路４１１，４２１、及び、オフセット電流発生回路４１２，４２２の少なくとも一方による粗調整で、オフセット電圧を減少させた後に、オフセット補正抵抗回路４１３，４２３による微調整を実行して、オフセット電圧をスペック内とすることで、上述のようなオフセット補正量の分担を実現することができる。

　このように、実施の形態１において、オフセット補正回路４１０は、オフセット電流発生回路（ドレイン側）４１１、オフセット電流発生回路（ソース側）４１２、及び、オフセット補正抵抗回路４１３の少なくとも１つによって構成することができる。同様に、オフセット補正回路４２０は、オフセット電流発生回路（ドレイン側）４２１、オフセット電流発生回路４２２（ソース側）、及び、オフセット補正抵抗回路４２３の少なくとも１つによって構成することができる。

　実施の形態２．
　実施の形態２では、第１の差動対３１０及び第２の差動対３２０を択一的に動作させる構成について説明する。

　図１９は、実施の形態２に係る演算増幅器の構成例を説明する回路図である。
　図１９を参照して、実施の形態２に係る演算増幅器１００は、実施の形態１の演算増幅器（図３）と比較して、入力電圧検出回路３００及び選択回路３０５を更に備える点で異なる。この結果、第１の差動対３１０及び第２の差動対３２０は、選択回路３０５を介して、差動ノードＮｄ１及びＮｄ２と、接地ノードＮｇとの間に並列接続される。能動負荷３３０は、差動ノードＮｄ１及びＮｄ２と選択回路３０５とを介して、第１の差動対３１０及び第２の差動対３２０の両方と接続される。

　入力電圧検出回路３００は、入力電圧Ｖｉｎｐのレベルに応じて、検出信号Ｖｄｅｔ及びＶｄｅｔｎを生成する。検出信号Ｖｄｅｔ及びＶｄｅｔｎの一方ずつは、相補に“１”又は“０”に設定される。検出信号Ｖｄｅｔ及びＶｄｅｔｎは、選択回路３０５に入力される。選択回路３０５は、検出信号Ｖｄｅｔ及びＶｄｅｔｎに応じて、第１の差動対３１０及び第２の差動対３２０の一方を差動ノードＮｄ１及びＮｄ２と電気的に接続する一方で、他方を差動ノードＮｄ１及びＮｄ２から電気的に切り離す。

　選択回路３０５は、ＮＭＯＳトランジスタ３１４，３１５を有する。ＮＭＯＳトランジスタ３１４は、差動ノードＮｄ１及びノードＮｘの間に、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１と直列に接続される。同様に、ＮＭＯＳトランジスタ３１５は、差動ノードＮｄ２及びノードＮｘの間に、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１２と直列に接続される。ＮＭＯＳトランジスタ３１４及び３１５のゲートには、検出信号Ｖｄｅｔが入力される。ＮＭＯＳトランジスタ３１４，３１５の各々は、検出信号Ｖｄｅｔが“１のときにオンし、“０”のときにオフする選択スイッチとして動作する。

　選択回路３０５は、ＮＭＯＳトランジスタ３２４，３２５を更に有する。ＮＭＯＳトランジスタ３２４は、差動ノードＮｄ１及びノードＮｙの間に、Ｅ型ＮＭＯＳトランジスタ３２１と直列に接続される。同様に、ＮＭＯＳトランジスタ３２５は、差動ノードＮｄ２及びノードＮｙの間に、Ｅ型ＮＭＯＳトランジスタ３２２と直列に接続される。ＮＭＯＳトランジスタ３２４及び３２５のゲートには、検出信号Ｖｄｅｔｎが入力される。ＮＭＯＳトランジスタ３２４，３２５の各々は、検出信号Ｖｄｅｔｎが“１”のときにオンし、“０”のときにオフする選択スイッチとして動作する。

　選択回路３０５では、検出信号Ｖｄｅｔ及びＶｄｅｔｎに応じて、ＮＭＯＳトランジスタ３１４，３１５、及び、ＮＭＯＳトランジスタ３２４，３２５の一方が選択的にオンされ、他方がオフされる。

　ＮＭＯＳトランジスタ３１４，３１５がオンする、Ｖｄｅｔ＝“１”（Ｖｄｅｔｎ＝“０”）のときには、（Ｄ／Ｎ）型ＮＭＯＳトランジスタ３１１，３１２による差動対が、差動ノードＮｄ１，Ｎｄ２と接続される。この場合には、第２の差動対３２０は差動ノードＮｄ１，Ｎｄ２から切り離されるので、第１の差動対３１０のみによって、差動増幅動作が実行される。

　これに対して、ＮＭＯＳトランジスタ３２４，３２５がオンする、Ｖｄｅｔｎ＝“１”（Ｖｄｅｔｎ＝“０”）のときには、Ｅ型ＮＭＯＳトランジスタ３２１，３２２による差動対が、差動ノードＮｄ１，Ｎｄ２と接続される。この場合には、第１の差動対３１０は差動ノードＮｄ１，Ｎｄ２から切り離されるので、第２の差動対３２０のみによって、差動増幅動作が実行される。

　このように、実施の形態２に係る演算増幅器１００では、検出信号Ｖｄｅｔｎ，Ｖｄｅｔｎに応じて、第１の差動対３１０及び第２の差動対３２０が択一的に選択されて、差動増幅動作を実行する。図１９に示された構成のその他の部分は、実施の形態１（図３）と同様であるので、詳細な説明は繰り返さない。

　図２０は、入力電圧検出回路３００の動作を説明する概念図である。
　図２０を参照して、入力電圧検出回路３００は、接地電圧ＧＮＤ及び電源電圧ＶＤＤの間の境界値Ｖαと、入力電圧Ｖｉｎｐとの比較により、検出信号Ｖｄｅｔ，Ｖｄｅｔｎを生成する。具体的には、Ｖｉｎｐ≧Ｖαのときに、Ｖｄｅｔｎ＝“１”（Ｖｄｅｔ＝“０”）に設定される一方で、Ｖｉｎｐ＜Ｖαのときに、Ｖｄｅｔ＝“１”（Ｖｄｅｔｎ＝“０”）に設定される。

　例えば、境界値Ｖαは、図８での領域Ｂ及び領域Ｃの境界値Ｖｓ２と同等に定めることができる。このようにすると、本来、第２の差動対３２０による差動増幅動作が支配的である領域Ｃでは、第２の差動対３２０が択一的に差動ノードＮｄ１，Ｎｄ２と接続される。又、本来、第１の差動対３１０による差動増幅動作が支配的である領域Ａでは、第１の差動対３１０が択一的に差動ノードＮｄ１，Ｎｄ２と接続される。

　更に、実施の形態１では第１の差動対３１０及び第２の差動対３２０の両方によって差動増幅動作が実行される領域Ｂでは、第１の差動対３１０が択一的に差動ノードＮｄ１，Ｎｄ２と接続される。尚、境界値Ｖαは、Ｖｉｎｐ＞Ｖαの電圧領域が、第１の差動対３１０を構成するＥ型ＮＭＯＳトランジスタ３２１，３２２が飽和領域で動作するような入力電圧Ｖｉｎｐの電圧範囲のみで構成されるのであれば、領域Ｂ及び領域Ｃの境界値Ｖｓ２よりも低電圧側に設定することも可能である。

　次に、上記のように検出信号Ｖｄｅｔ，Ｖｄｅｔｎを生成するための入力電圧検出回路の構成について説明する。

　図２１は、入力電圧検出回路３００の構成例を説明する回路図である。
　図２１を参照して、入力電圧検出回路３００は、ＮＭＯＳトランジスタ３６１と、電流供給部３６２と、ＮＭＯＳトランジスタ３６３と、レベルシフト部３６５と、バッファ３７０とを有する。

　電流供給部３６２は、電源ノードＮｄ及びノードＮ９の間に接続されて、電源ノードＮｄからノードＮ９に電流を供給する。図２２～図２４には、電流供給部３６２の構成例が示される。図２１の構成例において、ノードＮ９は「内部ノード」の一実施例に対応する。

　図２２を参照して、電流供給部３６２は、ダイオード接続されたＮＭＯＳトランジスタ３６４ｎによって構成することができる。即ち、ＮＭＯＳトランジスタ３６４ｎは、電源ノードＮｄ及びノードＮ９の間に接続されて、電源ノードＮｄと接続されたゲートを有する。

　同様に、図２３に示されるように、電流供給部３６２は、ダイオード接続されたＰＭＯＳトランジスタ３６４ｐによって構成することも可能である。即ち、ＰＭＯＳトランジスタ３６４ｐは、電源ノードＮｄ及びノードＮ９の間に接続されて、ノードＮ９と接続されたゲートを有する。

　或いは、図２４に示されるように、電流供給部３６２は、電源ノードＮｄ及びノードＮ９の間に接続された抵抗素子３６４ｒによって構成することも可能である。

　再び、図２１を参照して、ＮＭＯＳトランジスタ３６１は、ノードＮ９及びＮ１０の間に接続される。レベルシフト部３６５は、ノードＮ１０及びＮ１１の間に接続される。ＮＭＯＳトランジスタ３６３は、ノードＮ１１及び接地ノードＮｇの間に接続される。

　ＮＭＯＳトランジスタ３６３は、第２の差動対のＮＭＯＳトランジスタ３２３と同様に、ゲートにバイアス電圧ｖｂｎ０が入力されて電流源として動作する。

　レベルシフト部３６５は、ＮＭＯＳトランジスタ３６３による電流によって電圧降下ΔＶを発生させるように構成される。これにより、ＮＭＯＳトランジスタ３６１のソース電圧が、レベルシフト部３６５を配置しない場合と比較して、ΔＶ上昇する。

　図２５～図２７には、レベルシフト部３６５の構成例が示される。
　図２５～図２７に示されるように、レベルシフト部３６５は、ノードＮ１１及び接地ノードＮｇの間に接続された、ダイオード接続されたＮＭＯＳトランジスタ３６６ｎ、ダイオード接続されたＰＭＯＳトランジスタ３６６ｐ、又は、抵抗素子３６６ｒによって構成することができる。

　再び、図２１を参照して、バッファ３７０は、直列接続されたインバータ３７２及び３７４を有する。インバータ３７２は、ノードＮ９の電圧に応じて、検出信号Ｖｄｅｔｎを生成する。具体的には、インバータ３７２は、ノードＮ９の電圧がしきい値電圧よりも低いと、検出信号ＶｄｅｔｎをＨレベルに設定する一方で、ノードＮ９の電圧がしきい値電圧よりも高いと、検出信号ＶｄｅｔｎをＬレベルに設定する。インバータ３７４は、インバータ３７２の出力信号（検出信号Ｖｄｅｔｎ）の論理レベルを反転して、検出信号Ｖｄｅｔを出力する。

　従って、ＮＭＯＳトランジスタ３６１のオフ時には、ノードＮ９が電流供給部３６２によって電源電圧ＶＤＤ近傍まで充電された状態となるので、検出信号Ｖｄｅｔｎ＝“０”、かつ、検出信号Ｖｄｅｔ＝“１”となる。これに対して、ＮＭＯＳトランジスタ３６１のオン時には、ノードＮ９の電圧が低下するので、検出信号Ｖｄｅｔｎ＝“１”、かつ、検出信号Ｖｄｅｔ＝“０”となる。即ち、ＮＭＯＳトランジスタ３６１がオンする境界値となる入力電圧Ｖｉｎｐが、図２０に示した境界値Ｖαに相当することが理解される。

　ここで、ＮＭＯＳトランジスタ３６１は、第２の差動対（Ｅ型）３２０において、ゲートに入力電圧Ｖｉｎｐを受けるＥ型ＮＭＯＳトランジスタ３２１と同じ特性（しきい値電圧、及び、トランジスタサイズ等）を有するＥ型ＮＭＯＳトランジスタによって構成される。従って、ＮＭＯＳトランジスタ３６１は、「レプリカトランジスタ」の一実施例に対応する。

　レベルシフト部３６５を配置しない場合には、ＮＭＯＳトランジスタ３６１は、基本的には、第２の差動対３２０のＥ型ＮＭＯＳトランジスタ３２１と共通にオン又はオフされる。この場合には、境界値Ｖαは、ＮＭＯＳトランジスタ（Ｅ型）３６１及びＮＭＯＳトランジスタ（Ｅ型）３２１のしきい値電圧Ｖｔに対応する入力電圧値（Ｖｉｎα＝Ｖｔｅ）となる。従って、レベルシフト部３６５を配置しない構成としても、Ｅ型ＮＭＯＳトランジスタ３２１の動作可能範囲と連動させて、第２の差動対３２０（Ｅ型）を選択するように、検出信号Ｖｄｅｔｎを生成することができる。

　レベルシフト部３６５を設けると、ＮＭＯＳトランジスタ３６１のソース電圧が、電源電圧ＶＤＤ側（即ち、「第１の電圧」側）にΔＶだけシフトされる。これにより、ＮＭＯＳトランジスタ３６１は、ＮＭＯＳトランジスタ３２１と共通のゲート電圧（入力電圧Ｖｉｎｐ）に対して、ＮＭＯＳトランジスタ３２１よりもオンし難くなる。具体的には、ＮＭＯＳトランジスタ３６１がオンする入力電圧Ｖｉｎｐのレベルが、レベルシフト部３６５での電圧降下量ΔＶだけ上昇される。

　この結果、図２０に示された境界値Ｖα＝Ｖｔｅ＋ΔＶとすることができる。これにより、製造ばらつきによって、Ｅ型ＮＭＯＳトランジスタ３２１のしきい値電圧が設計値よりも低くなった場合にも、入力電圧ＶｉｎｐがＥ型ＮＭＯＳトランジスタ３２１のしきい値電圧よりも高い電圧領域に限定して、第２の差動対３２０（Ｅ型）を用いることができる。

　更に、ΔＶを適切に設定することで、Ｅ型ＮＭＯＳトランジスタ３２１が飽和領域で動作できる入力電圧Ｖｉｎｐの電圧領域（例えば、図２０での領域Ｃ）に限定して、第２の差動対３２０（Ｅ型）を用いることも可能である。このように、レベルシフト部３６５を設けることにより、より適切な電圧範囲に限定して、第２の差動対３２０（Ｅ型）を用いることができる。

　又、電流供給部３６２を設けることにより、ＮＭＯＳトランジスタ３６１のソースが、直接電源ノードＮｄと接続されることを避けられる。これにより、チャネル長変調効果の影響によって、想定よりも低い電圧領域、具体的には、Ｅ型ＮＭＯＳトランジスタ３２１のしきい値電圧よりも低い電圧領域の入力電圧Ｖｉｎｐに対して、ＮＭＯＳトランジスタ３６１がオンすることを抑制できる。

　再び図１９及び図２０を参照して、実施の形態２に係る演算増幅器では、共通の能動負荷３３０と、入力電圧Ｖｉｎｐの範囲（領域Ａ～領域Ｃ）に応じて択一的に選択された、第１の差動対３１０（Ｄ／Ｎ型）及び第２の差動対３２０（Ｅ型）の一方との組み合わせによって、接地電圧ＧＮＤ～電源電圧ＶＤＤの全てを入出力範囲として差動増幅動作を実行することができる。

　この結果、実施の形態１での効果に加えて、領域Ｂでのオフセット補正を簡易化することができる。具体的には、テスト電圧Ｖｔｅｓｔを領域Ａの電圧範囲内に設定して、実施の形態１と同様のオフセット試験を実行することで求められた、第１の差動対３１０での適切な補正量を、領域Ｂでも共通して用いることができる。即ち、オフセット補正回路４１０の制御信号ＳＣ１１，ＳＣ１２，ｄｃｔｒｌ０～ｄｃｔｒｌ２を、領域Ａ及び領域Ｂで共通に用いて、Ｖｉｎｐ≦Ｖαの入力電圧領域でのオフセット電圧をスペック内に抑制できる。

　同様に、第２の差動対３２０については、実施の形態１と同様に、テスト電圧Ｖｔｅｓｔを領域Ｃの電圧範囲内に設定して行われたオフセット試験により、適切なオフセット補正量を求めることで、Ｖｉｎｐ＞Ｖαの入力電圧領域でのオフセット電圧をスペック内に抑制できる。

　従って、実施の形態２に係る演算増幅器では、入力電圧Ｖｉｎｐの電圧領域に依らず、オフセット補正回路４１０及び４２０の制御信号を切り替えることなく、即ち、実施の形態１よりも更に簡易な制御によって、入力電圧Ｖｉｎｐの全電圧範囲でのオフセット電圧を抑制することができる。

　尚、実施の形態２においても、オフセット補正回路４１０は、オフセット電流発生回路（ドレイン側）４１１、オフセット電流発生回路（ソース側）４１２、及び、オフセット補正抵抗回路４１３の少なくとも１つによって構成することができる。同様に、オフセット補正回路４２０は、オフセット電流発生回路（ドレイン側）４２１、オフセット電流発生回路（ソース側）４２２、及び、オフセット補正抵抗回路４２３との少なくとも１つによって構成することができる。

　尚、実施の形態１及び２では、第１の差動対３１０及び第２の差動対３２０の両方に対して、オフセット補正回路４１０，４２０を配置する構成を説明したが、第１の差動対３１０及び第２の差動対３２０の一方のみにオフセット補正回路を配置する構成とすることも可能である。例えば、第１の差動対３１０を構成する（Ｄ／Ｎ）型ＮＭＯＳトランジスタの特性ばらつき（しきい値電圧ばらつき）が、第２の差動対３２０を構成するＥ型ＮＭＯＳトランジスタの特性ばらつき（しきい値電圧ばらつき）よりもかなり小さい製造プロセスでは、第１の差動対３１０に対するオフセット補正回路４１０の配置を省略して、第２の差動対３２０のオフセット補正回路４２０のみを配置する構成とすることが可能である。

　以上の本実施の形態では、ＰＭＯＳトランジスタによって能動負荷３３０を構成し、Ｄ型（或いはネイティブ）又はＥ型のＮＭＯＳトランジスタによって第１の差動対３１０及び第２の差動対３２０を構成する例、即ち、Ｐ型が「第１の導電型」に対応し、Ｎ型が「第２の導電型」に対応する構成例を説明した。

　一方、これとは反対に、本実施の形態に係る演算増幅器について、ＮＭＯＳトランジスタによって能動負荷３３０を構成し、Ｄ型（或いはネイティブ）のＰＭＯＳトランジスタによって第１の差動対３１０を構成し、Ｅ型のＰＭＯＳトランジスタによって第２の差動対３２０を構成することも可能である。この場合には、Ｎ型が「第１導電型」の一実施例に対応し、Ｐ型が「第２導電型」の一実施例に対応する。この際には、第１の差動対３１０を構成する（Ｄ／Ｎ）型ＰＭＯＳトランジスタのしきい値電圧Ｖｔ≧０であり、第２の差動対３２０を構成するＥ型ＰＭＯＳトランジスタのしきい値電圧Ｖｔ＜０である。

　図３及び図６（又は図９）の構成例において、トランジスタの導電型（Ｎ／Ｐ）を適宜入れ替えるとともに、第１の差動対３１０、第２の差動対３２０、及び、能動負荷３３０に対する、電源ノードＮｄ（電源電圧ＶＤＤ）及び接地ノードＮｇ（接地電圧）を入れ替えることで、同様の回路動作を実現することができる。即ち、この場合には、接地電圧ＧＮＤが「第１の電圧」に対応するとともに接地ノードＮｇが「第１の電源ノード」に対応することになる。そして、電源電圧ＶＤＤが「第２の電圧」に対応するとともに、電源ノードＮｄが「第２の電源ノード」に対応することになる。

　第１の差動対３１０及び第２の差動対３２０がＰＭＯＳトランジスタによって構成された場合には、これらのＰＭＯＳトランジスタのドレインと接地ノードＮｇとの間に、オフセット電流発生回路４１１，４２１と同様の「第１のオフセット電流発生回路」を設けることが可能である。同様に、これらのＰＭＯＳトランジスタのソースと電源ノードＮｄとの間に、オフセット電流発生回路４１２，４２２と同様の「第２のオフセット電流発生回路」を設けることが可能である。又、これらのＰＭＯＳトランジスタのソースと電源ノードＮｄとの間に、オフセット補正抵抗回路４１３，４２３を設けることが可能である。

　又、入力電圧Ｖｉｎｐが接地電圧ＧＮＤ（０［Ｖ］）～電源電圧ＶＤＤ（例えば、５［Ｖ］）の範囲で変化するのに対して、差動対を構成するＰＭＯＳトランジスタのゲート・ソース間電圧は（Ｖｉｎｐ－ＶＤＤ）となるので、Ｅ型ＰＭＯＳトランジスタのしきい値電圧Ｖｔ（Ｖｔ＜０）に対応する入力電圧Ｖｔｅは、Ｖｔｅ＝ＶＤＤ＋Ｖｔで示される。従って、実施の形態２では、図２０での領域Ａ及び領域Ｃの位置が入れ替わり、Ｖｉｎｐの高電圧側（ＶＤＤ側）の入力電圧範囲で（Ｄ／Ｎ）型ＰＭＯＳトランジスタによる第１の差動対３１０が選択される一方で、Ｖｉｎｐの低電圧側（ＧＮＤ側）の入力電圧範囲でＥ型ＰＭＯＳトランジスタによる第２の差動対３２０が選択される。又、差動対を構成するＰＭＯＳトランジスタのゲート・ソース間電圧がしきい値電圧Ｖｔと同じであるときの入力電圧Ｖｉｎｐ＝Ｖｔｅ（例えば、４［Ｖ］）では、第１の差動対３１０が選択される。更に、領域Ｂ及び領域Ｃの境界値Ｖαは、Ｖｉｎｐ＝１［Ｖ］程度に対応して定めることができる。

　尚、Ｎ型のネイティブトランジスタは、一般的に用いられるＰ基板上に、ＮＭＯＳトランジスタの作製時に対してマスクの追加を要することなく作製できるという、コスト面での好ましい特性を有している。一方で、Ｎ基板上に作製されるＰ型のネイティブトランジスタ、及び、Ｄ型のＭＯＳトランジスタの作製には、Ｅ型のＭＯＳトランジスタの作製時に対してマスクの追加が必要である。

　従って、本実施の形態に係る演算増幅器を実機化する際には、ネイティブＮＭＯＳトランジスタで第１の差動対を構成し、Ｅ型ＮＭＯＳトランジスタで第２の差動対３２０を構成し、ＰＭＯＳトランジスタによって能動負荷３３０を構成することが、製造コスト面で有利である。

　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

　１００　演算増幅器、３００　入力電圧検出回路、３０５　選択回路、３１０　第１の差動対、３１１，３１２　ＮＭＯＳトランジスタ（デプレッション型、又は、ネイティブトランジスタ）、３１３～３１５，３２１～３２５，３３１，３３２，３４１～３４６，３５１ｎ，３６３１，３６３，３６４ｎ，３６６ｎ，３６８　ＮＭＯＳトランジスタ（エンハンスメント型）、３３３，３３４，３４７，３４８，３５１ｐ，３６４ｐ，３６６ｐ　ＰＭＯＳトランジスタ、３２０　第２の差動対、３３０　能動負荷、３４０　バイアス電圧発生部、３５０　出力段、３５２，３５３　キャパシタ、３６２　電流供給部、３６４ｒ，３６６ｒ　抵抗素子（入力電圧検出回路）、３６５　レベルシフト部、３７０　バッファ、３７２，３７４　インバータ、４１０，４２０　オフセット補正回路、４１１，４２１　オフセット電流発生回路（ドレイン側）、４１２，４２２　オフセット電流発生回路（ソース側）、４１３，４２３　オフセット補正抵抗回路、４１４，４１５，４２４，４２５　可変抵抗回路、５０１～５０３　特性線、５１１～５１４，５３１～５３４　選択スイッチ、５２１～５２４，５４１～５４４　可変電流源、５５０～５５２，５７０～５７３，６１０～６１３，６３０～６３２　電流源、５６０～５６２，５８０～５８３，５９０～５９３，６２０～６２２　スイッチ、６００　制御回路、６４０～６４２，６６０～６６３　抵抗素子（オフセット補正抵抗回路）、６５０～６５２，６７０～６７３　バイパススイッチ（オフセット補正抵抗回路）、ＧＮＤ　接地電圧、Ｉｃ１１，Ｉｃ１２，Ｉｃ２１，Ｉｃ２２，Ｉｄ１１，Ｉｄ１２，Ｉｄ２１，Ｉｄ２２　補正電流、Ｎ３～Ｎ７，Ｎ９～Ｎ１１，Ｎｂ１，Ｎｂ２　ノード、Ｎｄ　電源ノード、Ｎｄ１，Ｎｄ２　差動ノード、Ｎｇ　接地ノード、Ｎｉｎ　反転入力ノード、Ｖｉｎｐ，Ｖｉｎｎ　入力電圧、Ｎｉｐ　非反転入力ノード、Ｎｏ　出力ノード、ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，ＳＧ１，ＳＧ２，ｄｃｍｐ０～ｄｃｍｐ２，ｄｃｍｐ０♯～ｄｃｍｐ２♯，ｄｃｔｒｌ０～ｄｃｔｒｌ２，ｄｃｔｒｌ０♯～ｄｃｔｒｌ２♯，ｅｃｍｐ０～ｅｃｍｐ３，ｅｃｍｐ０♯～ｅｃｍｐ３♯，ｅｃｔｒｌ０～ｅｃｔｒｌ３，ｅｃｔｒｌ０♯～ｅｃｔｒｌ３♯　制御信号、ＶＤＤ　電源電圧、Ｖα　境界値、Ｖｄｅｔ，Ｖｄｅｔｎ　検出信号、Ｖｏｕｔ　出力電圧、Ｖｔｅｓｔ　テスト電圧、Ｖｔｍａｘ　許容上限電圧、Ｖｔｍｉｎ　許容下限電圧、ｖｂｎ０～ｖｂｎ３，ｖｂｐ１～ｖｂｐ３　バイアス電圧。

Claims

　第１の電圧及び第２の電圧を供給されて動作する演算増幅器であって、
　入力電圧が入力される第１及び第２の入力ノードと、
　出力電圧が出力される出力ノードと、
　第１及び第２の差動ノードと、
　前記第１の電圧を供給する第１の電源ノードと前記第１及び第２の差動ノードとの間に接続され、第１導電型の電界効果トランジスタで構成された能動負荷と、
　前記第１及び第２の差動ノードと、前記第２の電圧を供給する第２の電源ノードとの間に接続されて、前記第１及び第２の入力ノードの電圧差に応じた電流差を前記第１及び第２の差動ノードの間に発生させる、第２導電型の電界効果トランジスタによって構成される第１の差動対と、
　前記第１及び第２の差動ノードと前記第２の電源ノードとの間に前記第１の差動対と並列に接続されて、前記第１及び第２の入力ノードの電圧差に応じた電流差を前記第１及び第２の差動ノードの間に発生させる、前記第２導電型の電界効果トランジスタによって構成される第２の差動対と、
　前記第１及び第２の差動ノードの電流差に応じて、前記出力ノードの電圧を前記第１の電圧から前記第２の電圧までの範囲内で変化させる出力段とを備え、
　前記第１導電型がＰ型であり、第２導電型がＮ型であるときには、前記第１の差動対を構成する前記電界効果トランジスタは、しきい値電圧がゼロ以下である一方で、前記第２の差動対を構成する前記電界効果トランジスタは、しきい値電圧がゼロよりも高く、
　前記第１導電型がＮ型であり、前記第２導電型がＰ型であるときには、前記第１の差動対を構成する前記電界効果トランジスタは、しきい値電圧がゼロ以上である一方で、前記第２の差動対を構成する前記電界効果トランジスタは、しきい値電圧がゼロよりも低く、
　前記演算増幅器は、
　前記第１の差動対及び前記第２の差動対の少なくとも一方に対して設けられたオフセット補正回路を更に備え、
　前記オフセット補正回路は、前記第１の差動対で生じる前記第１及び第２の入力ノード間のオフセット電圧、又は、前記第２の差動対で生じる前記第１及び第２の入力ノード間のオフセット電圧を補正するための補正電流又は補正電圧を、前記第１の差動対又は前記第２の差動対に発生させる、演算増幅器。
　前記第１の差動対は、
　前記第１の差動ノードと前記第２の電源ノードとの間に電気的に接続され、かつ、前記第１の入力ノードと接続されたゲートを有する、前記第２導電型の第１の電界効果トランジスタと、
　前記第２の差動ノードと前記第２の電源ノードとの間に電気的に接続され、かつ、前記第２の入力ノードと接続されたゲートを有する、前記第２導電型の第２の電界効果トランジスタとを含み、
　前記第２の差動対は、
　前記第１の差動ノードと前記第２の電源ノードとの間に電気的に接続され、かつ、前記第１の入力ノードと接続されたゲートを有する、前記第２導電型の第３の電界効果トランジスタと、
　前記第２の差動ノードと前記第２の電源ノードとの間に電気的に接続され、かつ、前記第２の入力ノードと接続されたゲートを有する、前記第２導電型の第４の電界効果トランジスタとを含み、
　前記第１及び第２の電界効果トランジスタは、前記第２の電圧が前記ゲートに入力されたときにドレイン電流が生じるような第１のしきい値電圧を有し、
　前記第３及び第４の電界効果トランジスタは、前記第２の電圧が前記ゲートに入力されたときにドレイン電流が生じないような第２のしきい値電圧を有する、請求項１記載の演算増幅器。
　前記オフセット補正回路は、
　前記第１及び第２の電界効果トランジスタ、又は、前記第３及び第４の電界効果トランジスタのドレインと、前記第１の電源ノードとの間に電気的に接続された第１のオフセット電流発生回路を含み、
　前記第１のオフセット電流発生回路は、前記第１及び第２の電界効果トランジスタの一方の電界効果トランジスタのドレイン電流を他方の電界効果トランジスタのドレイン電流よりも増加させるように、又は、前記第３及び第４の電界効果トランジスタの一方の電界効果トランジスタのドレイン電流を他方の電界効果トランジスタのドレイン電流よりも増加させるように前記補正電流を発生する、請求項２記載の演算増幅器。
　前記オフセット補正回路は、
　前記第１及び第２の電界効果トランジスタ、又は、前記第３及び第４の電界効果トランジスタのソースと、前記第２の電源ノードとの間に電気的に接続された第２のオフセット電流発生回路を更に含み、
　前記第２のオフセット電流発生回路は、前記第１及び第２の電界効果トランジスタのうちの前記一方の電界効果トランジスタのドレイン電流を前記他方の電界効果トランジスタのドレイン電流に対して更に増加させるように、又は、前記第３及び第４の電界効果トランジスタのうちの前記一方の電界効果トランジスタのドレイン電流を前記他方の電界効果トランジスタのドレイン電流に対して更に増加させるように、前記補正電流を発生する、請求項３記載の演算増幅器。
　前記オフセット補正回路は、
　前記第１及び第２の電界効果トランジスタ、又は、前記第３及び第４の電界効果トランジスタのソースと、前記第２の電源ノードとの間に電気的に接続された第２のオフセット電流発生回路を含み、
　前記第２のオフセット電流発生回路は、前記第１及び第２の電界効果トランジスタのうちの一方の電界効果トランジスタのドレイン電流を他方の電界効果トランジスタのドレイン電流に対して増加させるように、又は、前記第３及び第４の電界効果トランジスタのうちの一方の電界効果トランジスタのドレイン電流を他方の電界効果トランジスタのドレイン電流に対して増加させるように、前記補正電流を発生する、請求項２記載の演算増幅器。
　前記第１の差動対は、
　前記第１及び第２の差動ノードと前記第２の電源ノードとの間に、前記第１及び第２の電界効果トランジスタに対して直列に接続された第１の電流源トランジスタを更に含み、
　前記第２の差動対は、
　前記第１及び第２の差動ノードと前記第２の電源ノードとの間に、前記第３及び第４の電界効果トランジスタに対して直列に接続された第２の電流源トランジスタを更に含み、
　前記オフセット補正回路は、
　前記第１及び第２の電界効果トランジスタのうちの一方の電界効果型トランジスタと前記第１の電流源トランジスタとの間に接続される可変のオフセット補正抵抗での電圧降下量、又は、前記第３及び第４の電界効果トランジスタのうちの一方の電界効果型トランジスタと前記第１の電流源トランジスタとの間に接続される可変のオフセット補正抵抗での電圧降下量によって前記補正電圧を発生するオフセット補正抵抗回路を含む、請求項２記載の演算増幅器。
　前記第１の差動対は、
　前記第１及び第２の差動ノードと前記第２の電源ノードとの間に、前記第１及び第２の電界効果トランジスタに対して直列に接続された第１の電流源トランジスタを更に含み、
　前記第２の差動対は、
　前記第１及び第２の差動ノードと前記第２の電源ノードとの間に、前記第３及び第４の電界効果トランジスタに対して直列に接続された第２の電流源トランジスタを更に含み、
　前記オフセット補正回路は、
　前記第１及び第２の電界効果トランジスタのうちの一方の電界効果型トランジスタと前記第１の電流源トランジスタとの間に接続される可変のオフセット補正抵抗での電圧降下量、又は、前記第３及び第４の電界効果トランジスタのうちの一方の電界効果型トランジスタと前記第１の電流源トランジスタとの間に接続される可変のオフセット補正抵抗での電圧降下量によって前記補正電圧を発生するオフセット補正抵抗回路を更に含み、
　前記補正電流によって補正されるオフセット電圧は、前記補正電圧によって補正されるオフセット電圧よりも大きい、請求項３～５のいずれか１項に記載の演算増幅器。
　前記演算増幅器は、
　前記入力電圧に応じて、前記第１及び第２の差動対のうちの一方の差動対を選択するための検出信号を生成する入力電圧検出回路と、
　前記検出信号に応じて、前記一方の差動対を前記第１及び第２の差動ノードと電気的に接続するととともに、前記第１及び第２の差動対のうちの他方の差動対を前記第１及び第２の差動ノードから電気的に切り離す選択回路とを更に備える、請求項１～７のいずれか１項に記載の演算増幅器。
　前記演算増幅器は、
　前記入力電圧に応じて、前記第１及び第２の差動対のうちの一方の差動対を選択するための検出信号を生成する入力電圧検出回路と、
　前記検出信号に応じて、前記一方の差動対を前記第１及び第２の差動ノードに対して電気的に接続するための選択回路とを更に備え
　前記選択回路は、
　前記第１及び第２の差動ノードと前記第２の電源ノードとの間に、前記第１及び第２の電界効果トランジスタと直列に接続された第１の選択スイッチと、
　前記第１及び第２の差動ノードと前記第２の電源ノードとの間に、前記第３及び第４の電界効果トランジスタと直列に接続された第２の選択スイッチとを含み、
　前記第１及び第２の選択スイッチは、前記検出信号に応じて相補にオンオフされ、
　前記入力電圧検出回路は、前記入力電圧が、前記第１の電圧から、前記第１及び第２の電圧の間の境界値までの第１の電圧範囲内であるときには、前記第１の選択スイッチをオンする一方で、前記入力電圧が、前記第２の電圧から前記境界値までの第２の電圧範囲内であるときには、前記第２の選択スイッチをオンするように、前記検出信号を生成し、
　前記境界値は、前記第１の電圧範囲が前記第２の差動対を構成する前記電界効果トランジスタの前記しきい値電圧に対応する前記入力電圧を含むように設定される、請求項２～７のいずれか１項に記載の演算増幅器。
　前記入力電圧検出回路は、
　前記第１の電源ノードと内部ノードとの間に電気的に接続された電流供給部と、
　前記内部ノードと前記第２の電源ノードとの間に電気的に接続された、前記第３の電界効果トランジスタと同じ導電型及び特性を有するように作製されたレプリカトランジスタと、
　前記内部ノードの電圧レベルに応じて前記検出信号を出力するバッファ部とを含み、
　前記バッファ部は、前記レプリカトランジスタのオン時において、前記第２の選択スイッチをオンするように前記検出信号を生成する、請求項９記載の演算増幅器。
　前記入力電圧検出回路は、
　前記レプリカトランジスタ及び前記第２の電源ノードの間に接続されたレベルシフト部を更に含み、
　前記レベルシフト部は、前記レプリカトランジスタのソース電圧を前記第１の電圧側にシフトさせる、請求項１０記載の演算増幅器。
　前記境界値は、前記第２の電圧範囲が、前記第２の差動対を構成する各前記電界効果トランジスタが飽和領域で動作するゲート電圧領域のみを含むように設定される、請求項９～１１のいずれか１項に記載の演算増幅器。
　前記オフセット補正回路は、前記第１の差動対及び前記第２の差動対の各々に対して設けられる、請求項１～１２のいずれか１項に記載の演算増幅器。
　前記第２の差動対に対して設けられた前記オフセット補正回路が発生する前記補正電流又は補正電圧の最大値は、前記第１の差動対に対して設けられた前記オフセット補正回路が発生する前記補正電流又は補正電圧の最大値よりも大きい、請求項１３記載の演算増幅器。
　前記第１の電圧は、前記第２の電圧よりも高く、
　前記第１導電型はＰ型であり、前記第２導電型はＮ型である、請求項１～１４のいずれか１項に記載の演算増幅器。
　前記第１の差動対を構成する前記電界効果トランジスタは、ネイティブトランジスタで構成される、請求項１～１５のいずれか１項に記載の演算増幅器。