JP4838760B2 - 演算増幅器 - Google Patents
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Description
Ratio:PSRR)が高いことが望まれる。電源電圧のノイズは高い周波数成分を持つこともあるため、演算増幅器の電源電圧除去比が高域まで保たれていることが要求される。
この演算増幅器は、差動増幅回路1、出力増幅回路2、および位相補償回路3から構成される。差動増幅回路1は、差動信号NIN、PINが入力されるNMOSトランジスタM1、M2と、電流ミラー(能動負荷)を構成するPMOSトランジスタM3、M4と、電流源として機能するNMOSトランジスタM5と、を備えている。出力増幅回路2は、PMOSトランジスタM6およびNMOSトランジスタM7からなる。差動増幅回路1の出力端は、出力増幅回路2の入力端に接続されている。位相補償回路3は、直列接続された抵抗Rc1とキャパシタCc1で構成され、その一端側がノードN1に接続され、その他端側が出力増幅回路2の出力端子4に接続されている。
図8は、図7の定電圧出力回路の演算増幅器として図6の演算増幅器を適用した定電圧出力回路である。次に、この回路において、電源電圧VDDが変化したときの動作について説明する。
ここで、電源電圧VDDの変化量と定常状態での出力電圧Voutの変化量との比が直流での電源電圧除去比(PSRRdc)である。
この場合には、電源電圧VDDの変動に応じて帰還電圧Vfbが変動し、差動増幅回路1が電流I1をキャパシタCc1に供給することにより、ノードN1が電源電圧VDDに追従し、MOSトランジスタM6のゲート・ソース間電圧Vgsを保つように制御が働く。ノードN1が電源電圧VDDに追従するために、キャパシタCc1に供給すべき電流I1は、電源電圧VDDの変動する周波数に比例しているため、電流I1を供給するために必要な帰還電圧Vfbすなわち出力電圧Voutの変動も周波数に比例することになる。従って、交流での電源電圧除去比(PSRRac)は周波数の増加につれて劣化する特性となる。
gm2×(VDD−Vn1)=(1/Ro2)×(VDD−Vout)−{1/(R1+R2)}×Vout・・・(1)
Vn1={Ro1/(Ro1×Cc1×s+1)}×gm1×{R1/(R1+R2)}×Vout・・・(2)
(2)式を(1)式に代入して、gmが1/Roに対して十分に大きいとする近似を用いると電源電圧除去比は(3)式となり、図9の周波数特性を示すことが分かる。
VDD/Vout≒{R1/(R1+R2)}×{(Ro1×gm1)/(Ro1×Cc1×s+1)}・・・(3)
この安定化電源回路は、図11に示すように、基準電圧発生回路11、2つの差動増幅器12、13、電源変動検出部14、出力電圧検出部15、およびPMOSトランジスタM30により構成され、出力端子16と電源電圧VSSの間には負荷17が接続されている。PMOSトランジスタM30は、ゲートが差動増幅器13の出力端子と接続され、ソースが電源電圧VDDと接続され、ドレインが出力端子16に接続されている。
電源変動検出部14は、図12に示すように、PMOSトランジスタM31と抵抗R13からなるソース接地増幅器で構成される。図12において、ダイオード接続されたNMOSトランジスタM32は、図11の定電圧電源DCVを構成する。PMOSトランジスタM30とPMOSトランジスタM31はカレントミラーを構成し、PMOSトランジスタM30に流れる電流に比例した電流がPMOSトランジスタ31にも流れる。出力電圧検出部15、分圧用の抵抗R11、R12から構成される。
その結果、上述した安定化電源回路では、PMOSトランジスタM30のゲート・ソース間電圧Vgsを一定に保つような制御が働き、高域周波数領域での電源電圧除去比を改善しようとしている。
そこで、本発明の目的は、上述の点に鑑み、位相補償特性を確保しつつ電源電圧除去比を改善でき、そのための回路は規模が小さく、低消費電流のもので実現できるようにした演算増幅器を提供することにある。
請求項1に係る発明は、差動増幅回路と、この差動増幅回路の後段に直列に接続される出力増幅回路と、前記差動増幅器および前記出力増幅回路の接続点と前記出力増幅回路の出力端との間に接続され入出力特性の位相補償を行う位相補償手段と、を備えた演算増幅器であって、前記接続点と電源電圧端子との間に接続され、前記位相補償手段に交流電流を供給する電流供給手段を備え、前記電流供給手段は、前記位相補償手段を構成する回路と等価な第1回路と、前記第1回路と前記接続点との間に接続される第1MOSトランジスタ、及び、前記第1MOSトランジスタとカスコード接続される第2MOSトランジスタ、を含む第1電流源と、前記接続点と前記電源電圧端子との間に接続される第2電流源と、を有する。
請求項3に係る発明は、請求項1または請求項2に係る発明において、前記第1回路は、直列に接続されたキャパシタおよび抵抗手段を有する。
請求項4に係る発明は、請求項1乃至請求項3に係る発明において、前記位相補償手段は、直列に接続されたキャパシタおよび抵抗手段を有する。
(第1実施形態)
本発明の演算増幅器に係る第1実施形態は、図1に示すように、差動増幅回路1と、この差動増幅回路1の後段に直列に接続される出力増幅回路2と、入出力特性の位相補償を行う位相補償回路3と、この位相補償回路3に交流電流を供給する電流供給回路5と、を備えている。
すなわち、この第1実施形態は、図6に示す演算増幅器に電流供給回路5を追加し、図6に示す演算増幅器と同様の位相補償特性を確保しつつ、さらに電源電圧除去比の改善を図るようにしたものである。そして、この改善を図るための電流供給回路5は、その回路規模が小さく、消費電流を抑制できるものとした。
電流供給回路5は、図1に示すように、差動増幅器1および出力増幅回路2が接続される接続部の一部であるノード(接続点)N1と、電源電圧VDD、VSSの端子(電源ライン)との間に接続され、後述のように位相補償回路3に交流電流を供給するようになっている。具体的には、NMOSトランジスタM11、M12、PMOSトランジスタM13、キャパシタCc2、および抵抗Rc2から構成される。
このような構成によれば、差動増幅回路1の出力からMOSトランジスタM11のドレイン、MOSトランジスタM13のドレインを見たインピーダンスは比較的高インピーダンスであるため、図1の第1実施形態の位相補償特性は図6の従来回路とほぼ等しくなっている。
この第1実施形態は、基本的には、電源電圧VDDの変動に応じてノードN1の電圧が変動してPMOSトランジスタM6のゲート・ソース間電圧Vgsを一定に保つためにキャパシタCc1に流れる電流I1を、電源電圧VDDの端子から抵抗Rc2とキャパシタCc2を通って流れる電流I2よって供給するようにした。これにより、第1実施形態では、差動増幅回路1が出力する電流Idiffを小さくして電源電圧除去比の改善を図ることができた。
一方、カスコード接続されるNMOSトランジスタM11のソースは、インピーダンスが低く電源電圧VDDが変動した時に一定でACグランドとみなせる。このため、電流I2は、電源電圧VDDとACグランドとの間に抵抗Rc2とキャパシタCc2を接続した時に流れる電流とほぼ等しくなっている。
本発明の演算増幅器に係る第2実施形態は、図3に示すように、差動増幅回路1と、出力増幅回路2と、位相補償回路3aと、電流供給回路5aと、を備えている。
すなわち、この第2実施形態は、図1に示す第1実施形態の構成を基本にし、図1の位相補償回路3を図3の位相補償回路3aに置き換えるとともに、図1の電流供給回路5を図3の電流供給回路5aに置き換えるようにした。
このように、第2実施形態は、図1に示す第1実施形態の構成を基本とするので、その構成が共通する部分については同一符号を付し、説明は省略する。
ここで、位相補償回路3aの直列回路と電流供給回路5aの直列回路とは等価であって、その両直列回路のインピーダンスは等しい。
このような構成からなる第2実施形態によれば、第1実施形態と同様の作用効果を実現できる。
本発明の演算増幅器に係る第3実施形態は、図4に示すように、差動増幅回路1と、出力増幅回路2と、位相補償回路3と、電流供給回路5bと、を備えている。
すなわち、この第2実施形態は、図1に示す第1実施形態の構成を基本にし、図1の電流供給回路5を図4の電流供給回路5bに置き換えるようにした。
このように、第3実施形態は、図1に示す第1実施形態の構成を基本とするので、その構成が共通する部分については同一符号を付し、説明は省略する。
電流供給回路5bは、図1の電流供給回路5の構成を基本にし、演算増幅器AMP1を追加するようにした。そして、演算増幅器AMP1の出力端子をMOSトランジスタM11のゲートに接続し、MOSトランジスタM11のソースを演算増幅器AMP1の反転入力端子に接続した。演算増幅器AMP1の正転入力端子には、適当なバイアス電圧を供給するようにした。
本発明の演算増幅器に係る第4実施形態は、図5に示すように、差動増幅回路1aと、出力増幅回路2と、位相補償回路3と、電流供給回路5と、を備えている。
すなわち、この第4実施形態は、図1に示す第1実施形態の構成を基本にし、図1の差動増幅回路1を図5の差動増幅回路1aに置き換えるようにした。
このように、第4実施形態は、図1に示す第1実施形態の構成を基本とするので、その構成が共通する部分については同一符号を付し、説明は省略する。
差動増幅回路1aは、図1の差動増幅回路1をフォールデッド・カスコード型に変更し、これに伴ってNMOS差動入力をPMOS差動入力にした。
具体的には、差動増幅回路1aは、図5に示すように、PMOSトランジスタM18〜M24およびNMOSトランジスタM25〜M28により構成される。
図1の第1実施形態の構成を図6の従来回路と比較すると、電流供給回路5が追加され、これに伴って増加した素子は抵抗Rc2、キャパシタCc2、およびMOSトランジスタM11、M12、M13のみである。この回路規模の増加は、図11における従来技術での差動増幅器13などの増加に比べ、小さくなっている。消費電流に関しては、電源電圧VDDからMOSトランジスタM13、M11、およびM12を通って電源電圧VSSに流れるバイアス電流が増えたのみであり、差動増幅回路1などの電流は増加させる必要がない。
また、図3に示す第2実施形態のように、MOSトランジスタのオン抵抗も含めた抵抗と容量により位相補償を行っている、あらゆる演算増幅器のPSRRを容易に改善することが可能となる。
2 出力増幅回路
3 位相補償回路
4 出力端子
5、5a、5b 電流供給回路
Claims (5)
- 差動増幅回路と、この差動増幅回路の後段に直列に接続される出力増幅回路と、前記差動増幅器および前記出力増幅回路の接続点と前記出力増幅回路の出力端との間に接続され入出力特性の位相補償を行う位相補償手段と、を備えた演算増幅器であって、
前記接続点と電源電圧端子との間に接続され、前記位相補償手段に交流電流を供給する電流供給手段を備え、
前記電流供給手段は、
前記位相補償手段を構成する回路と等価な第1回路と、
前記第1回路と前記接続点との間に接続される第1MOSトランジスタ、及び、前記第1MOSトランジスタとカスコード接続される第2MOSトランジスタ、を含む第1電流源と、
前記接続点と前記電源電圧端子との間に接続される第2電流源と、
を有することを特徴とする演算増幅器。 - 前記電流供給手段のインピーダンスは、前記位相補償手段のインピーダンスと等しいことを特徴とする請求項1に記載の演算増幅器。
- 前記第1回路は、直列に接続されたキャパシタおよび抵抗手段を有することを特徴とする請求項1または請求項2に記載の演算増幅器。
- 前記位相補償手段は、直列に接続されたキャパシタおよび抵抗手段を有することを特徴とする請求項1乃至請求項3のうちの何れかに記載の演算増幅器。
- 前記抵抗手段は、MOSトランジスタ、あるいはMOSトランジスタおよび抵抗器で構成されることを特徴とする請求項3または請求項4に記載の演算増幅器。
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