JP7468889B2 - 全差動アンプ - Google Patents
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Description
(式2) β=μCOX(W/L)
(式3) Veff=VGS-VT
(式4) gmro=(2VA)/Veff=AV
(式5) gm=(∂ID)/(∂VGS)=βVeff
(式6) ro=(∂VDS)/(∂ID)=(2VA)/(gmVeff)
(式7) ΔID=gmΔVGS
ここで、IDはドレイン電流、VGSはゲート/ソース間電圧、VTは閾値電圧、VDSはドレイン/ソース間電圧、VAはアーリー電圧、βは利得係数、μはキャリアの移動度、COXは単位面積当たりのゲート酸化膜容量、Wはゲート幅、Lはゲート長である。ゲート幅W及びゲート長Lは、実効的なチャネル幅及びチャネル長を示す。AVはトランジスタの固有利得、gmはトランジスタの相互コンダクタンス、roはトランジスタの出力抵抗(ドレイン抵抗)である。ΔIDはトランジスタの動作点近傍のドレイン電流IDの変化量、ΔVGSはトランジスタの動作点近傍のゲート/ソース間電圧VGSの変化量を示している。また、アナログ回路において、トランジスタ特性を発揮しやすい有効ゲート電圧Veffは、約0.2Vである。
Claims (2)
- 第1入力端子を有する第1トランジスタ、及び、第2入力端子を有する第2トランジスタを備えた第1差動入力段と、
前記第1トランジスタに接続された第1負荷トランジスタと、
前記第2トランジスタに接続された第2負荷トランジスタと、
前記第1トランジスタと前記第1負荷トランジスタとの間に設けられた第1出力端子と、
前記第2トランジスタと前記第2負荷トランジスタとの間に設けられた第2出力端子と、
前記第1差動入力段を構成する前記第1及び第2トランジスタの共通の端子に接続された第1電流源と、
前記第1負荷トランジスタのゲート及び第2負荷トランジスタのゲートに接続されたバイアス印加用節点と、
バイアス電位を発生し前記バイアス印加用節点に与えるバイアス電位発生器と、
を備え、
前記バイアス電位発生器は、
第1入力信号と第2入力信号は差動入力信号を構成し、
前記バイアス印加用節点に接続され、前記第1差動入力段の前記第1入力端子への前記第1入力信号が入力される第3入力端子を有する第3トランジスタ、
前記バイアス印加用節点に接続され、前記第1差動入力段の前記第2入力端子への前記第2入力信号が入力される第4入力端子を有する第4トランジスタ、
前記バイアス印加用節点に接続され、前記第1入力信号が入力される第5入力端子を有する第5トランジスタ、
前記バイアス印加用節点に接続され、前記第2入力信号が入力される第6入力端子を有する第6トランジスタ、及び、
前記第3トランジスタの前記バイアス印加用節点とは反対側の第1端子と前記第4トランジスタの前記バイアス印加用節点とは反対側の第2端子とを短絡した共通の端子、
を有する第2差動入力段と、
前記バイアス電位発生器の前記共通の端子とグランドとの間に接続されトランジスタから構成された第2電流源と、
前記第5トランジスタの前記バイアス印加用節点とは反対側の第3端子とグランドとの間に接続されトランジスタから構成された第3電流源と、
前記第6トランジスタの前記バイアス印加用節点とは反対側の第4端子とグランドとの間に接続されトランジスタから構成された第4電流源と、
前記第2差動入力段と電源ラインとの間に位置し、前記バイアス印加用節点に接続されたゲートを備えるバイアス用トランジスタと、
を備える全差動アンプ。 - 前記バイアス電位発生器は、前記バイアス用トランジスタの前記ゲートとドレインとの間に介在する第2抵抗を更に備える請求項1に記載の全差動アンプ。
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