JP7001468B2 - オペアンプ - Google Patents

Description

本発明は、オペアンプに関する。

多くの電子回路において、オペアンプ（差動増幅器）が利用される。微小な信号を増幅する用途では、オペアンプの低ノイズ化が求められる。現在、低雑音なＣＭＯＳ（Complementary Metal Oxide Semiconductor）オペアンプとして、入力換算雑音電圧が１ｋＨｚで５．５ｎｖ／√Ｈｚのものが市販されている（新日本無線社ＮＪＵ７７８０６）。

図１（ａ）、（ｂ）は、ＣＭＯＳオペアンプの回路図である。図１（ａ）のＣＭＯＳオペアンプ１００Ｒは、差動入力対１０、テイル電流源１２、負荷回路１４、出力段１６およびゲインブースト回路２０Ｒを備える。

ＣＭＯＳオペアンプのノイズの理論式は式（１）で与えられる。

式（１）の第１項は熱雑音を、第２項はフリッカノイズ（１／ｆ雑音）を表す。

ＭＯＳトランジスタのトランスコンダクタンスの理論式は式（２）で表される。

式（１）から、ＣＭＯＳオペアンプのノイズを改善するためには、フリッカノイズの低減のためには、チャネル幅Ｗとチャネル長Ｌを延ばす、すなわち素子面積を広げることが有効である。また、熱雑音の低減のためには、差動入力対１０のチャネル抵抗を下げることが有効であり、そのためには差動入力対１０のチャネル幅Ｗを広げる必要がある。チャネル幅Ｗ，チャネル長Ｌを延ばすことは、入力端子の寄生容量を増大させることとなる。

また回路形式によるノイズの対策としては、差動入力トランジスタのトランスコンダクタンスｇ_ｍ１２を大きくすることで、熱雑音およびフリッカノイズの低減を図ることができる。トランスコンダクタンスｇ_ｍを増加させる手法として、ゲインブースト回路２０Ｒを用いる手法が知られている（特許文献１）。

図１（ｂ）には、ゲインブースト回路２０Ｒの回路図が示される。ゲインブースト回路２０Ｒ自身のノイズ対策のために、差動入力対２２のトランジスタサイズを大きくすることが要求され、これも寄生容量が増大する要因となる。

特願２００３－１８８６５２号公報

寄生容量の増加は、位相余裕を悪化させる要因となる。図２は、オペアンプを用いたアプリケーションの一例を示す回路図である。ここでは、非反転アンプを示す。帰還抵抗Ｒｆと寄生容量ＣｐによってＲＣフィルタが形成され、これにより位相遅れが発生する。アンプの出力抵抗Ｒｏとアプリケーションにおいて発生する負荷容量ＣＬもまたＲＣフィルタを形成しており、これにより位相遅れが発生する。このフィルタの伝達関数は、式（３）で表される。

寄生容量Ｃｐや負荷容量ＣＬが大きいほど、これらのフィルタに起因するポールが低周波側に移動し、オペアンプの安定性の尺度となる位相余裕を悪化させる。図３（ａ）は、雑音電圧密度と素子面積の関係を示す図である。図３（ａ）から分かるように、５ｎＶ／√Ｈｚより小さい雑音電圧密度を実現しようとすれば、素子面積は急激に増大する。

寄生容量Ｃｐは、図１（ａ）の差動入力対１０のゲート容量と、図１（ｂ）のゲインブースト回路２０Ｒの差動入力対２２のゲート容量の合成容量が支配的であるため、低ノイズ化のためにトランジスタサイズを大きくすることは、オペアンプの安定性を悪化させる要因となっている。言い換えれば、低ノイズとオペアンプの安定性はトレードオフの関係にあるといえる。

図３（ｂ）は、負荷容量ＣＬと位相余裕の関係を示す図である。５ｎＶ／√Ｈｚで設計したオペアンプのＣＬ＝１０ｐＦにおける位相余裕は６０°以上であるのに対して、３．２ｎＶ／√Ｈｚで設計したオペアンプの位相余裕は５０°を下回っており、２０°近く悪化している。

また、位相余裕が０°となる負荷容量ＣＬを、負荷容量耐性と定義するとき、５ｎＶ／√Ｈｚで設計したオペアンプの負荷容量耐性は６００ｐＦ程度であるのに対して、３．２ｎＶ／√Ｈｚで設計したオペアンプの負荷容量耐性は５００ｐＦ程度であり、１００ｐＦ程度悪化する。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、低ノイズ化と安定性を両立したオペアンプの提供にある。

本発明のある態様はオペアンプに関する。オペアンプは、ゲインブースト回路を備える。ゲインブースト回路は、初段の第１差動コンダクタンスアンプと、後段の第２差動コンダクタンスアンプと、第２差動コンダクタンスアンプの２つの入出力間それぞれに設けられた位相補償キャパシタと、を備える。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、低ノイズ化と安定性を改善できる。

図１（ａ）、（ｂ）は、ＣＭＯＳオペアンプの回路図である。 オペアンプを用いたアプリケーションの一例を示す回路図である。 図３（ａ）は、雑音電圧密度と素子面積の関係を示す図であり、図３（ｂ）は、負荷容量ＣＬと位相余裕の関係を示す図である。 実施の形態に係るオペアンプの回路図である。 ゲインブースト回路の変形例を示す回路図である。 図４のゲインブースト回路の一構成例の回路図である。 実施の形態に係るオペアンプおよび従来のオペアンプの位相余裕を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

図４は、実施の形態に係るオペアンプ１００の回路図である。オペアンプ１００は、差動入力対１０、電流源１２、負荷回路１４、出力段１６およびゲインブースト回路３０を備える。オペアンプ１００は、ひとつの半導体基板に集積化される。ひとつ、あるいは複数のオペアンプ１００が、オペアンプＩＣ（Integrated Circuit）のパッケージに収容される。あるいはオペアンプは、機能ＩＣの一部であってもよい。

差動入力対１０は、ＰＭＯＳトランジスタＭ１，Ｍ２を含む。電流源１２は、ＰＭＯＳトランジスタＭ１，Ｍ２のソースと接続され、定電流（テイル電流）を供給する。ＰＭＯＳトランジスタＭ１，Ｍ２のドレインは、後段の負荷回路１４に接続される。

負荷回路１４は、差動入力対１０において生成される差動電流を電圧に変換する。負荷回路１４の構成ならびに、負荷回路１４のバイアス電圧ｂｎ３，ｂｐ３，ｂｐ２を生成する回路の構成は特に限定されず、公知技術を用いればよい。出力段１６は、負荷回路１４の出力を受け、それに応じた出力電圧Ｖ_ＯＵＴを出力端子ＯＵＴに発生させる。出力段１６の構成も特に限定されない。

当業者によれば、負荷回路１４や出力段１６の構成にさまざまなバリエーションが存在し、それらも本発明に含まれることが理解される。

ゲインブースト回路３０は、初段の第１差動トランスコンダクタンスアンプ（以下、第１差動ｇｍアンプ）３２と、後段の第２差動トランスコンダクタンスアンプ（以下、第２差動ｇｍアンプ）３４と、２つの位相補償キャパシタＣｃ３Ａ，Ｃｃ３Ｂを備える。第１位相補償キャパシタＣｃ３Ａは、第２差動ｇｍアンプ３４の非反転入力端子（＋）と反転出力（－）の間に設けられ、第２位相補償キャパシタＣｃ３Ｂは、第２差動ｇｍアンプ３４の反転入力端子（－）と非反転出力（＋）の間に設けられる。なお、第１差動ｇｍアンプ３２の出力差動電流は、図示しない負荷回路によって差動電圧に変換され、後段の第２差動ｇｍアンプ３４に供給される。

以上がオペアンプ１００の基本構成である。図５は、ゲインブースト回路３０Ａの変形例を示す回路図である。このゲインブースト回路３０Ａは、図４のゲインブースト回路３０に加えて、位相進み抵抗Ｒ１，Ｒ２を備える。位相進み抵抗Ｒ３Ａは、第１位相補償キャパシタＣｃ３Ａと直列に設けられ、位相進み抵抗Ｒ３Ｂは、第２位相補償キャパシタＣｃ３Ｂと直列に設けられる。

図６は、図４のゲインブースト回路３０Ａの一構成例の回路図である。第１差動ｇｍアンプ３２は、第１差動入力対４０と、第１電流源４２を含む。第１差動入力対４０は、ＰＭＯＳトランジスタＭ２１，Ｍ２２を含む。第１電流源４２は、第１差動入力対４０に定電流を供給する。

負荷回路４４は、第１差動ｇｍアンプ３２の差動出力電流を差動電圧に変換する。負荷回路４４は、トランジスタのペアＭ２３，Ｍ２４およびコモンモードフィードバック回路４６を含む。コモンモードフィードバック回路４６は、第１差動入力対の出力のコモンモード電圧Ｖ_ＣＯＭが目標電圧に近づくように、負荷トランジスタＭ２３，Ｍ２４のペアのゲート電圧を調節する。コモンモードフィードバック回路４６の構成は特に限定されない。

第２差動ｇｍアンプ３４は、第２差動入力対５０および第２電流源５２を含む。第２差動入力対５０は、第１ＰＭＯＳトランジスタＭ３１、第２ＰＭＯＳトランジスタＭ３２を含む。第２電流源５２は、第２差動入力対５０に定電流を供給する。位相補償キャパシタＣｃ３Ａ，Ｃｃ３Ｂは、トランジスタＭ３１，Ｍ３２のゲートドレイン間に設けられる。以上がゲインブースト回路３０Ａの構成例である。

図７は、実施の形態に係るオペアンプ１００および従来のオペアンプの位相余裕を示す図である。（i）は、実施の形態で説明したアーキテクチャを用いて２．９ｎＶ／√Ｈｚで設計したオペアンプ１００の位相余裕を示す。（ii）は、従来のアーキテクチャを用いて５ｎＶ／√Ｈｚで設計したオペアンプ１００Ｒの位相余裕を示す。（iii）は、従来のアーキテクチャを用いて３．２ｎＶ／√Ｈｚで設計したオペアンプ１００Ｒの位相余裕を示す。

実施の形態に係るオペアンプ１００では、（i）に示すように、低負荷容量時（１０ｐＦ）における位相余裕は６８°となっており、（iii）で示す従来のオペアンプ１００Ｒを逆方向の低負荷容量時（１０ｐＦ）における位相余裕４６°に比べて、２２°改善されている。

また負荷容量耐性を比較すると、従来のオペアンプ１００Ｒでは５００ｐＦであったが、実施の形態に係るオペアンプ１００では、１０００ｐＦと大幅に改善されている。

なお、（i）と（ii）の比較から、２．９ｎＶ／√Ｈｚで設計された実施の形態に係るオペアンプ１００は、５ｎＶ／√Ｈｚで設計された従来のオペアンプ１００Ｒよりも大きな位相余裕を有している。

上述のように、負荷回路１４や出力段１６の構成は限定されない。たとえば出力段１６を変形して差動出力のオペアンプ（完全差動アンプ）を構成してもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…オペアンプ、１０…差動入力対、１２…電流源、１４…負荷回路、１６…出力段、３０…ゲインブースト回路、３２…第１差動ｇｍアンプ、３４…第２差動ｇｍアンプ、４０…第１差動入力対、４２…第１電流源、４４…負荷回路、４６…コモンモードフィードバック回路、５０…第２差動入力対、５２…第２電流源、Ｍ２３，Ｍ２４…負荷トランジスタ。

Claims (6)

1. オペアンプであって、
   前記オペアンプの入力信号を受ける差動入力対と、
   前記差動入力対に電流を供給するテイル電流源と、
   その入力が、前記差動入力対の出力と接続される負荷回路と、
   ゲインブースト回路と、
   を備え、
   前記ゲインブースト回路は、
   初段の第１差動コンダクタンスアンプと、
   後段の第２差動コンダクタンスアンプと、
   前記第２差動コンダクタンスアンプの２つの入出力間それぞれに設けられた位相補償キャパシタと、
   を備え、
   前記第１差動コンダクタンスアンプは、前記オペアンプの前記入力信号を受ける第１差動入力対を含み、
   前記第２差動コンダクタンスアンプは、
   前記第１差動入力対の出力信号を受ける第２差動入力対と、
   前記第２差動入力対に電流を供給する第２定電流源と、
   を含み、前記第２差動入力対の出力が、前記差動入力対の出力および前記負荷回路の前記入力と接続されていることを特徴とするオペアンプ。
2. 前記ゲインブースト回路は、前記第２差動コンダクタンスアンプの２つの入出力間それぞれに、前記位相補償キャパシタと直列に設けられた抵抗をさらに備えることを特徴とする請求項１に記載のオペアンプ。
3. 前記ゲインブースト回路は、
   前記第１差動入力対に負荷として設けられた負荷トランジスタのペアと、
   前記第１差動入力対の出力のコモンモード電圧が目標電圧に近づくように、前記負荷トランジスタのペアのゲート電圧を調節するコモンモードフィードバック回路と、
   をさらに含むことを特徴とする請求項１または２に記載のオペアンプ。
4. 前記第２差動入力対は、第１トランジスタおよび第２トランジスタを含み、
   前記第１トランジスタのゲートと前記第２トランジスタのドレイン間、前記第２トランジスタのゲートと前記第１トランジスタのドレイン間それぞれに、前記位相補償キャパシタが設けられることを特徴とする請求項１から３のいずれかに記載のオペアンプ。
5. 前記第１トランジスタのゲートと前記第２トランジスタのドレイン間、前記第２トランジスタのゲートと前記第１トランジスタのドレイン間それぞれに、前記位相補償キャパシタと直列に抵抗が設けられることを特徴とする請求項４に記載のオペアンプ。
6. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から５のいずれかに記載のオペアンプ。

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