JP2017200221A

JP2017200221A - 神経増幅器

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Publication number: JP2017200221A
Application number: JP2017124101A
Authority: JP
Inventors: ロ、イ−カイ; Yi-Kai Lo; リュー、ウェンタイ; Wentai Liu
Original assignee: University of California
Current assignee: University of California
Priority date: 2011-06-20
Filing date: 2017-06-26
Publication date: 2017-11-02
Also published as: EP2720611B1; CN103687536B; WO2012177654A2; JP2014517659A; WO2012177654A3; EP2720611A2; US9538928B2; CN103687536A; EP2720611A4; US20140180052A1; ES2569683T3

Abstract

【課題】ノイズの影響が低減されたニューロン記録システムが提供される。
【解決手段】まずニューロン増幅器が非常に小さいニューロン信号を増幅する。利得および帯域幅がプログラム制御可能なフィルタが直列接続され、注目する信号に基づいて設定がなされる。それぞれのチャネルに設けられるバッファは、フィルタされた出力をマルチプレクサに通す。その後、ＡＤＣは、チャネル毎に４０ｋＳ／ｓのサンプリングレートで信号をデジタル化し、データのシリアル化および多点要素を識別するチャネル特有の処理実行するためにその出力をＤＣＭに供給する。
【選択図】図１

Description

本発明は、ニューロンからの電気信号を記録するための方法、装置、システムに関する。

脳細胞（ニューロン）の電気的活動を記録することで、脳がどのように機能するかについての理解が神経科学者や臨床医により進められている。ニューロンがどのように発火して相互作用するかについての基礎的なメカニズムは熟練した正確な動きにつなげることができ、そのメカニズムを理解することにより脳疾患の診断に用いる道具として利用できる。運動皮質から記録されたニューロン活動がロボット装置の制御に利用できることが示されている［１］−［２］。神経科学者は、てんかん発作の検知および予測を目的とした電子生理学的活動を調査するため、頭皮または長期的に挿入された頭蓋内電極からのニューロン記録を使用している［２］。このような実験は、大多数のニューロン記録を必要不可欠とし、多重チャネルのニューロン記録システムの開発の必要性を促している。

ニューロン記録システムを設計する際の課題は、生理的なニューロン信号の特性と高い相関性がある。記録装置は、信号の振幅と周波数に関して大きなダイナミックレンジでこれらの信号を記録できなければならず、電極−電解質インターフェスにおいて発生する直流オフセットを除外できなければならない。システムの電力消費量は、長期間の動作のためおよび恒久的な損傷を起こしうる脳組織の温度上昇［３］を回避するため、減らさなければならない。電極インピーダンスおよび増幅器の入力インピーダンスは分圧器を形成することから、増幅器の入力において示される実質的なニューロン信号は、実際の値よりも小さくなる。

局所電場電位（ＬＦＰｓ； local field potentials）の記録では、１０Ｈｚでの電極インピーダンスが１ｋＨｚ以上の場合［４］よりも高いため、劣化が深刻である。仮に、記録する増幅器の入力において神経信号が極端に減衰してしまうと、背景ノイズとの識別が困難である。また、次世代の記録システムでは、信号検出、特徴抽出、パターン分類およびその他のメカニズムを用いて膨大な量の神経情報を処理する能力がなければならない。将来の記録システムでは、補綴装置を制御するために、送信されるデータ量を減らし、かつ／または、大きなニューロン集団（neuron pool）から安定した制御信号を抽出できる能力もなければならない。上述した設計上の課題は、先進的な技術ノードを必要とする低電圧かつ低消費電力の設計に転換可能である。本発明は、少なくともこれらの課題に取り組む。

本発明は、ＴＳＭＣ−６５ｎｍ−１ｐ６ｍ−ＭＯＳテクノロジーを用いた、完全一体型で低電力のニューロン記録フロントエンド（front-end）システムを提供する。本システムは、千チャネルにまで拡張可能である。一つの例では、二つの記録モジュールを有し、そのそれぞれは、帯域幅および利得が調整可能な３２個の記録チャンネルと、３２対１のマルチプレクサと、チャネル毎にサンプリングレートがプログラム制御可能な差分逐次比較レジスタ型（ＳＡＲ）Ａ／Ｄコンバータ（ＡＤＣ）を一つと、二つのＡＤＣによりデジタル化されたニューロン信号のエンコード、シリアル化および信号のデジタル化を制御するデジタル制御モジュールと、を有する。レイアウト前のシミュレーション結果と、実際のチップにおける測定結果は、よく一致した。その結果は、記録増幅器の消費電力が６μＷであり、入力換算ノイズが３．８μＶｒｍｓである。ＡＤＣは、９ビットの分解能において４０ｋＳ／ｓのサンプリングレートで神経信号をデジタル化できる。システム全体での総消費電力は２．５６ｍＷであり、３×４ｍｍ^２の領域を占める。

本発明における例示的な実施の形態は、以下の特徴を含む。
ａ）神経記録システム用の高密度チャネル（１０００チャネル以上）を実現する、拡張性を有するアナログ−フロントエンドのアーキテクチャ。
ｂ）６５ｎｍ、４５ｎｍ、２２ｎｍ等のＣＭＯＳプロセスに示されるようなディープ−サブミクロンのＣＭＯＳ製造技術を用いた３段階増幅器およびＳＡＲ−ＡＤＣを含む、完全一体型かつアナログ−フロントエンドの低電力／低ノイズチップ設計。
ｃ）入力換算ノイズを低減すると同時に増幅器における開ループ利得を増強するための、特別にゲインブーストされた折り返しカスコード型増幅器による低電力かつ低ノイズ設計。
ｄ）増幅器が高い入力インピーダンスを有するとともに、プログラム制御可能な利得（４７−５９ｄＢ）およびプログラム制御可能な帯域幅（０．１Ｈｚ−１２ｋＨｚ）を実現する能力を有し、神経信号処理用の局所電場電位および活動電位向けの用途のみならず、環境物質や化学物質の検出など他の用途にも用いることができる。
ｅ）弱反転領域にて動作する一連のトランジスタのバイアス電圧および負荷容量を調整することにより、プログラム制御可能な帯域幅が実現される。
ｆ）３２対１のマルチプレクサを通じて３２チャネルの増幅器に共有される、可変サンプリングレートの９ビットＳＡＲ−ＡＤＣのそれぞれにより、３２チャネルのデータがシリアル化され、有線または無線通信により出力される。

ある実施形態において、ゲインブーストを用いた完全一体型の神経増幅器は、生体被験者からの局所電場電位（ＬＦＰ）、神経スパイク、ＥＣｏＧ信号用途に用意される。二つの電極である作用電極と対電極は、神経増幅器の直流遮断コンデンサＣ_ｉｎに接続される。一方、接地／参照電極は、身体のグラウンドと増幅器の回路グラウンドを接続する。容量性フィードバック構成は、神経増幅器の利得を、入力コンデンサ（Ｃ_ｉｎ）とフィードバックコンデンサ（Ｃ_ｆ）の比率として設定する。Ｃ_ｐａｒ、Ｃ_ｉｎおよびＣ_ｆからの寄生効果は、利得歪みを最小化するために増強された増幅器の開ループ利得により抑制することができる。なお、Ｃ_ｐａｒは、サブスレッショルド領域で動作する入力トランジスタの寄生容量である。

増幅器における開ループ利得の増強は、補助的な増幅器を従来型の折り返しカスコード型（ＦＣ）増幅器に組み込むことにより実現されるが、それでも従来型のＦＣ増幅器と同等の電流を消費する。増幅器の全体としての利得は、ＦＣ増幅器と補助的な増幅器の利得の和となる。

利得増強のための補助的な増幅器は、二つのコモンソース（ＣＳ）増幅器により実現される。第１の増幅器は、ダイオード負荷接続または電流源負荷付きの差動対により構成できる。第１の増幅段の出力は、ＦＣ増幅器の電流源トランジスタの二つのゲートにそれぞれ接続され、この電流源トランジスタは、第２のＣＳ増幅器として用いられる。第２のＣＳ増幅器は、電流消費量を最小化する目的で、ＦＣ増幅器の折り返し部に組み込まれる。

入力信号は、二つの経路で増幅される（図３参照）。一方は、ＦＣ増幅器の作動入力対であるＭ_{１ａ−１ｂ}を通る。他方は、第１のＣＳ増幅器であるＭ_１ｃ−ｄおよびＭ_５ａ−ｂにより増幅されるとともに、Ｍ_４ａ−ｂおよびＭ_４ａのドレインから見たインピーダンスにより構成される第２のＣＳ増幅器により増幅される。ゲインブーストされた増幅器全体としての利得は、次のように表される。

ここで、ｇ_ｍｉおよびｒ_ｏｉは、トランジスタＭ_ｉに対応する相互コンダクタンスおよび出力抵抗であり、αは、電流分布比率（０．５＜α＜１）である。増幅器の利得は、利得増強技法を用いることで、式（１）に示すように、（１＋ｇ_ｍ４／ｇ_ｍ５（２α−１））倍に増強される。

利得増強技法により、神経増幅器の小さな入力コンデンサを、電極と増幅器の間のインターフェスにおける信号の歪み／減衰を低減させることとなる、より大きな入力インピーダンスの実現に用いることができる。５ｐＦのコンデンサは、１ｋＨｚにおいて３１．８Ｍｏｈｍの入力インピーダンスを実現するために用いられる。

より小さなＣ_ｉｎは、増幅器のシリコン領域を縮小し、より少ないシリコン領域を有するマルチチャネル記録の実装を可能とする。

神経増幅器は、単一の半導体チップの上に一体的に集積され、外部またはチップ外のコンデンサを必要としない。

神経増幅器の構造は、現代のサブ１００ｎｍのＣＭＯＳテクノロジーに適用可能であるが、低電源電圧、より小さな出力抵抗、より大きな漏れ電流が問題となる。

神経増幅器の入力差動トランジスタ対は、厚い酸化物の入出力素子とともに実装され、現代のサブ１００ｎｍのＣＭＯＳテクノロジーにおいて顕著なゲート漏れ電流を抑制する。

神経増幅器の入力差動トランジスタ対をサブスレッショルド領域にバイアスすることで、４μＷ以下の低消費電力が実現される。

ゲインブーストされた増幅器向けの低い入力換算ノイズは、（ａ）従来型のＦＣ増幅器の折り返し部における電流の流れを低減すること、つまり、直列接続されたトランジスタからのノイズの影響を低減すること、および（ｂ）利得増強技法を用いた増幅器の開ループ利得を増加させること、により実現される。

利得増強技法を用いた神経増幅器およびＦＣ増幅器における入力換算ノイズの電力密度は、それぞれ式（２）および式（３）により示される。

ここで、Ｋはボツルマン定数であり、κはサブスレッショルド−ゲート−カップリング係数であり、ｇ_ｍｉはトランジスタＭ_ｉに対応する相互コンダクタンスであり、Ｔは絶対温度であり、αは増幅器における電流分布比率であり、γは熱雑音係数であり、αは電流分布比率（０．５＜α＜１）である。分母の項ｇ_ｍ１（２α−１）ｇ_ｍ４／ｇ_ｍ５は、ノイズ電力密度を低くするための増幅器の増強された利得に由来する。なお、式（２）におけるｇ_ｍ４は、増幅器の折り返し部における電流の減少に起因して、式（３）のものよりも小さい。このように、式（２）および（３）から、ほどほどの値のαが選択される利得増強技法により、神経増幅器の入力換算ノイズが抑制される。

神経増幅器は、被験者へのダメージを避けるため、移植後に故障した時点で動作を停止させることができる。

本発明の例示的な実施の形態に係る６４チャネル記録システムの構成を示す図である。本発明の例示的な実施の形態に係るニューロン記録チャネルを示す回路図である。本発明の例示的な実施の形態に係る利得増強された増幅器を示す回路図である。本発明の例示的な実施の形態に係るＡ／Ｄコンバータ（ＡＤＣ）およびデジタル制御モジュール（ＤＣＭ）を示す回路図である。本発明の例示的な実施の形態に係る６４チャネル記録システムのレイアウトを示す図である。本発明の例示的な実施の形態に係る記録チャネルの周波数応答を示すグラフである。本発明の例示的な実施の形態に係る局所電場電位（ＬＦＰｓ）およびスパイク記録設定用のニューロン記録チャネルにおけるシミュレーションした入力換算ノイズを示すグラフである。

（システム概要）
図１は、全体としてのシステム構成を示す。例示的な実施の形態に係る６４チャネルシステムは、二つの３２チャネル記録ユニットと、共通のデジタル制御モジュール（ＤＣＭ）とを備える。それぞれの記録ユニットは、３２の記録チャネルと、一つの３２対１マルチプレクサと、ＳＡＲ−ＡＤＣとを含む。それぞれのチャネルでは、まずニューロン増幅器が非常に小さいニューロン信号を増幅する。利得および帯域幅がプログラム制御可能なフィルタが直列接続され、注目する信号に基づいて設定がなされる。それぞれのチャネルに設けられるバッファは、フィルタされた出力をマルチプレクサに通す。その後、ＡＤＣは、チャネル毎に４０ｋＳ／ｓのサンプリングレートで信号をデジタル化し、データのシリアル化および多点要素を識別するチャネル特有の処理実行するためにその出力をＤＣＭに供給する。

（回路設計）
（単一記録チャネル）
図２は、一つのニューロン記録チャネルを示す回路図である。１段目では、ＡＣ結合増幅器を採用し、３９．６ｄＢの中帯域増幅を行う。増幅器のハイパスの遮断周波数は、Ｍ_{ＲＡ１−ＲＡ１２}およびフィードバックコンデンサＣ_ｆにより構成されるＭＯＳ−バイポーラ擬似レジスタにより設定される。それに続くバンドパスフィルタのハイパスおよびローパスの遮断周波数は、Ｒ_ＨＰＦを変えるためのＶ_ｔｕｎｅの調整およびＣ_Ｌの値の変更により調節することができる。ここで、Ｒ_ＨＰＦは、弱反転で動作するＰＭＯＳトランジスタＭ_{ＲＢ１−ＲＢ１１}により形成され、Ｃ_Ｌは、バンドパスフィルタの負荷容量である。記録チャネルは、４７ｄＢから５９ｄＢまでの範囲で利得を調整する能力を有する。サブ１００ｎｍプロセスを用いることにより生じる大きな問題は、先進的でないプロセスに比べて増大するゲート漏れ電流である。ゲート酸化物の厚さが２Å異なると、ゲート漏れ電流の大きさが１桁変わりうることとなる［５］。したがって、本設計において、Ｍ_{ＲＡ１−ＲＡ１２}、Ｍ_{ＲＢ１−ＲＢ１２}および増幅器Ａ_１の入力トランジスタは、増幅器のノイズを増大させ、擬似レジスタの抵抗を低くすることとなる漏れ電流を減らすために、厚い酸化物の入出力トランジスタを用いて実装される。

（ゲインブースト増幅器）
神経増幅器の中帯域の利得は、次式のように近似することができる。

ここで、Ｃ_ｐａｒおよびＡ_１は、それぞれ、入力トランジスタの寄生容量および増幅器の開ループ利得である。入力容量（Ｃ_ｉｎ）は、数十メガｏｈｍの高い入力インピーダンスを実現するために小さいことが望ましく、いいかえれば、数ｐＦの範囲であることが望ましい。同様に、フィードバック容量（Ｃ_ｆ）も、妥当な利得、例えば４０ｄＢを実現するために小さくしなければならない。ニューロン増幅器にとって利得誤差が許容できたとしても、大型の入力トランジスタおよびコンデンサに起因する寄生効果を抑制するため、高い開ループ利得であることが望ましい。しかしながら、１．２Ｖの低電源電圧および電力制限の制約の下では、高い利得の実現は困難である。

図３に示されるように、増幅器の開ループ利得を増強すると同時に入力換算ノイズを低減するため、我々は、ゲインブーストされた折り返しカスコード型の増幅器を設計した。増幅器の条件をバイアスするため、全体の電流のほんのわずかな分だけを折り返し部のＭ_３−Ｍ_４に流し、そのノイズの影響を低減する。とはいえ、１．２Ｖの電源電圧下では、Ｍ_２からのノイズを低くするため、ソース縮退レジスタを追加することは、我々の設計上、実現困難である。Ｍ_１ｃ−ｄおよびＭ_５ａ−ｂにより構成される補助的な利得段を設けるために、我々は、Ｍ_２から引き込まれる電流の一部を利用した。追加的な利得段は、増幅器の利得を１＋（２α−１）ｇ_ｍ４／ｇ_ｍ５）倍に増強すると同時に、Ｍ_２からのノイズを低減した。入力差動トランジスタＭ_１をサブスレッショルド領域にバイアスすることで、増幅器の入力換算ノイズは、式（２）（概要を参照）から導出することができる。式（２）は、利得増強トポロジーを用いることで、入力換算ノイズを低減できることを立証する。なお、式（２）におけるｇ_ｍ２およびｇ_ｍ４は、電流の流れが低減することに起因して小さい。Ｃ_ｉｎおよびＣ_ｆの値は、入力インピーダンス、ノイズ、電力のトレードオフのため、５ｐＦおよび５０ｐＦが選択される。

（可変利得バンドパスフィルタ（ＢＰＦ））
可変利得ＢＰＦは、電力消費量を低減するため、一つの単一段における利得と帯域幅を独立して調整可能とする能力を提供することを目的とする。このフィルタは、図２に示されるように、トランスコンダクタおよび負荷コンデンサ付きトランスインピーダンス増幅器の直列接続と、ＲＣ１次ハイパスフィルタとにより構成される。このフィルタの電圧利得は、トランスコンダクタンスＧＭと、トランスインピーダンス増幅器のフィードバックレジスタであるＲ_ｆの積により決められる。したがって、この利得は、トランスコンダクタに流れる電流を設定することで調節できる。可変利得バンドパスは、所定の帯域幅の範囲で、７ｄＢ−１９ｄＢの利得をもたらすことができる。

（ニューロン信号のデジタル化）
差動電荷再分配型ＳＡＲ−ＡＤＣは、６４チャネルのニューロン信号をデジタル化するために設計される。ＡＤＣは、２０ｆＦのユニット容量を有する構成である。ＡＤＣ制御部およびマルチプレクサ制御部は、ＤＣＭに組み込まれる。３２対１マルチプレクサは、それぞれのＡＤＣの前段に設けられ、サンプリングするチャネルを選択する。チャネル１から３２までを連続的にループするには５ビットのカウンタを用いるのが素直であるが、全ての事情を考慮するとそれは最適な手法ではないかもしれない。例えば、全てのチャネルが抽出されるべき適切な入力をいつでも有しているとは限らないし、ユーザは、一部のチャネルサブセットにしか注目しないかもしれない。したがって、マルチプレクサ制御部には、チャネル注目（channel-of-interest）機能が実装される。これにより、ユーザは、任意のチャネルサブセットを選択することができ、電力節減のために残りの動作を止めることができる。一部のチャネルを他よりも高いサンプリング周波数とすることもできる。

図４は、このマルチプレクサ制御部の構成の例を示す。３３×５のレジスタファイルは、サンプリングするチャネルのインデックスおよび使用予定のチャネル番号を記憶するために用いられる。特定の４チャネル、例えば、ｃｈ１、ｃｈ１０、ｃｈ１９およびｃｈ２８のサブセットを動作可能とするため、レジスタファイルには、最初の４項目に１、１０、１９、２８が記憶され、最後の項目に３が記憶される。５ビットカウンタが０−３をループすることで、所望のチャネルインデックスがチャネルマルチプレクサに連続的に送信されてこれらのチャネルが動作可能となり、他の全てのチャネルはサンプリングされない。仮に、先の例における第３項目をｃｈ１に置き換えた場合、ｃｈ１は、５ビットカウンタが０または２となったときにサンプリングされ、その結果、そのサンプリング周波数はｃｈ１０およびｃｈ２８の２倍となる。このように、一つのチャネルをレジスタファイルの複数の項目に記憶させることができ、他のチャネルよりもサンプリング周波数を１６倍まで速くすることができる。

プログラム制御可能な２０ビットのクロック分周器は、ＡＤＣ制御部に設けられ、二つの目的を果たす。サンプリング周波数と発振器の周波数を分離する目的と、それぞれのＡＤＣに対して柔軟な周波数設定を可能とする目的である。本システムには二つのＡＤＣがあり、データストリームに対応するには高い周波数の発振器が必要となる。クロック分周器は、発振器の周波数が何であるかに関わらず、ＡＤＣの動作に適切なクロック周波数を生成することができる。

さらに、チャネル注目機能がユーザにチャネルサブセットの利用を可能とするため、この状態では積算周波数がより低くなる。このように、クロック分周器は、作動させるチャネル数および必要とするチャネル毎のサンプリング周波数に基づいて、積算されたサンプル周波数をそれぞれのＡＤＣに別個に設定するために用いることができる。

（シミュレーション結果）
例示的な６４チャネルのニューロン記録システムは、ＴＳＭＣ−６５ｎｍ−ＣＭＯＳプロセスにより設計および製造された。システム全体は、１．２Ｖの電源、チャネル毎に４０Ｗの消費電力の条件で動作し、シミュレーションされた。なお、ニューロン記録増幅器およびＢＰＦの消費電力は６Ｗだけである。図５に示すように、チップレイアウトは、３×４ｍｍ^２の領域を占める。例示的なレイアウトおよび電力消費は、テストの目的に最適化されていない。

図６は、一つのニューロン記録チャネルの周波数応答を示す。システムは、ＬＦＰｓの記録用として、帯域幅０．５Ｈｚ−５００Ｈｚにおいて４７ｄＢ−５９ｄのプログラム制御可能な利得を示す。一方、スパイク記録用の即時設定では、システムは、３００Ｈｚから１２ｋＨｚにて４６．５ｄＢから５８．５ｄＢまでの可変利得を可能とする。

なお、スパイク記録の利得は、ニューロン増幅器の全体としての出力インピーダンスを低下させるＲ_ＨＰＦの値が小さいため、ＬＦＰ記録の利得よりも少しだけ小さい。ＬＦＰおよびスパイク記録の双方の構成のためにシミュレーションされる入力換算ノイズが、図７に示される。ＬＦＰ記録では、１／ｆノイズがいまだ支配的であることから、熱雑音レベルとの区別が難しい。双方の記録設定用の全体としての入力換算ノイズは、４７ｄＢの利得構成において、２μＶｒｍｓ（０．１Ｈｚから５ｋＨｚまで積分）と３．８μＶｒｍｓ（３０Ｈｚから１００ｋＨｚまで積分）である。なお、ノイズを積分するここでの帯域幅は、信号の帯域幅よりも相当大きい。一般的なＮＥＦの測定基準［３］は増幅器の電流値のみを考慮しているので、電力効率を反映することはできない。したがって、我々は、ＮＥＦと修正された測定基準［１０］の双方を比較した。

ここで、Ｐは増幅器の電力消費量であり、ＢＷは信号の帯域幅である。

ニューロン記録システムの性能および他の製品との比較を表１にまとめる。記録システムは、１ｋＨｚにおいて３１．８Ｍｏｈｍの高い入力インピーダンスを有し、電極−増幅器インターフェスにおいて避けられない信号の減衰を緩和する。バンドパスフィルタ付きの記録増幅器は、最小のＮＥＦ^２×ＶＤＤの積を示す。個々のチャネルに対して柔軟なサンプリングレートを有するＡＤＣは、関心のあるニューロン信号を測定するためのより高い柔軟性をユーザに与える。システム全体の総電力消費量は、２３ＭＨｚのシステムクロックレートにおいて、２．５６ｍＷである。

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本開示は少なくとも以下のコンセプトを開示する。
［コンセプト１］
神経信号のための完全一体型の神経増幅器であって、
（ａ）作用電極と、対電極のそれぞれに接続された、直流（ＤＣ）遮断コンデンサＣ_ｉｎと、
（ｂ）入力コンデンサ（Ｃ_ｉｎ）とフィードバックコンデンサ（Ｃ_ｆ）の比率により前記神経増幅器の利得を決める容量性フィードバック回路と、
（ｃ）ゲインブースタ付きの折り返しカスコード型（ＦＣ；folded-cascode）増幅器と、を備え、
前記ゲインブースタは、二つのコモンソース（ＣＳ）増幅器を有し、第１のコモンソース（ＣＳ）増幅器は、ダイオード接続負荷付きの差動対により構成され、
前記第１のコモンソース（ＣＳ）増幅器の差動出力は、それぞれ、前記折り返しカスコード型（ＦＣ）増幅器における二つの電流源トランジスタのゲートに接続され、
前記二つの電流源トランジスタは、第２のコモンソース（ＣＳ）増幅器として用いられ、
前記第２のコモンソース（ＣＳ）増幅器は、電流消費量の最小化を目的として、前記折り返しカスコード型（ＦＣ）増幅器における折り返し部に組み込まれる、神経増幅器。
［コンセプト２］
前記神経信号は、局所電場電位（ＬＦＰ；local field potentials）であり、神経スパイクであり、皮質脳波（ＥＣｏＧ）信号である、コンセプト１に記載の神経増幅器。
［コンセプト３］
前記神経増幅器は、単一の半導体チップに一体的に集積される、コンセプト１に記載の神経増幅器。
［コンセプト４］
前記神経増幅器は、外部またはチップ外のコンデンサを必要としない、コンセプト１に記載の神経増幅器。
［コンセプト５］
前記神経増幅器は、電力消費量が約４μＷ以下である、コンセプト１に記載の神経増幅器。

Claims

神経信号を増幅するための完全一体型の神経増幅器であって、
（ａ）神経増幅器内の第１段増幅器であって、前記第１段増幅器が作用電極および対電極に接続するよう構成され、前記電極のそれぞれが入力コンデンサとして別個の直流（ＤＣ）遮断コンデンサＣ_ｉｎを介して前記第１段増幅器に接続される、第１段増幅器と、
（ｂ）前記入力コンデンサ（Ｃ_ｉｎ）とフィードバックコンデンサ（Ｃ_ｆ）の比率により前記神経増幅器の利得を決めるよう構成される前記第１段増幅器内の容量性フィードバック回路と、
（ｃ）ゲインブースタを用いて開ループ利得を増強するための前記第１段増幅器に組み込まれる補助利得段を有する折り返しカスコード型（ＦＣ）増幅器と、を備え、
（ｄ）前記ゲインブースタは、第１のコモンソース（ＣＳ）増幅器と、第２のコモンソース（ＣＳ）増幅器とを備え、
（ｅ）前記第１のコモンソース（ＣＳ）増幅器は、ダイオード接続負荷付きの差動対トランジスタにより形成されており、第１差動入力がコモンドレイン接続される第１ペアのトランジスタＭ_１ｃ，Ｍ_１ａの入力ゲートに接続され、第２差動入力がコモンドレイン接続される第２ペアのトランジスタＭ_１ｂ，Ｍ_１ｄの入力ゲートに接続され、かつ、トランジスタＭ_１ｃ，Ｍ_１ｄからのソース接続が同一段の後続トランジスタのゲートに接続されるよう構成される追加のトランジスタとともに前記補助利得段を提供し、トランジスタＭ_１ａ，Ｍ_１ｂからのソース接続が利得を増強しノイズを低減するための前記第２のコモンソース（ＣＳ）増幅器内の折り返しカスコード段への出力となっており、
（ｆ）前記第１のコモンソース（ＣＳ）増幅器の差動出力は、前記第２のコモンソース（ＣＳ）増幅器として用いられる前記折り返しカスコード（ＦＣ）増幅器内の別個のＰＭＯＳ電流源トランジスタＭ_４ａ，Ｍ_４ｂに接続され、
（ｇ）前記第２のコモンソース（ＣＳ）増幅器は、電流消費を最小化するための前記折り返しカスコード（ＦＣ）増幅器の折り返し部に組み込まれており、
（ｈ）前記第１のコモンソース（ＣＳ）増幅器の前記差動対トランジスタは、前記補助利得段の差動対トランジスタと同じ電源を共有するが、前記補助利得段は、前記第１のコモンソース（ＣＳ）増幅器とは異なる比率で電流を流し、
（ｉ）前記補助利得段からの出力は、相互コンダクタンスを増加させる増強されたゲート−ソース電圧を提供する相補型入力段にて前記第２コモンソース増幅器と接続される、神経増幅器。
前記神経増幅器は、局所電場電位（ＬＦＰ）、神経スパイクおよび皮質脳波（ＥＣｏＧ）信号としての神経信号を受信するよう構成される、請求項１に記載の神経増幅器。
前記神経増幅器は、単一の半導体チップに一体的に集積される、請求項１に記載の神経増幅器。
前記神経増幅器は、外部またはチップ外のコンデンサを必要としない、請求項１に記載の神経増幅器。