KR102076627B1 - 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로 - Google Patents

뇌신경 신호 기록용 아날로그 프론트엔드 집적회로 Download PDF

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김형석
차혁규
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Abstract

본 기술은 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로가 개시된다. 본 기술의 구체적인 예에 따르면, 신경 증폭기를 컴플리먼트 캐스코드 입력 기반의 연산 증폭기로 설계하여 입력 잡음을 억제할 수 있고, 가변이득 증폭기를 전류 미러 기반의 연산 증폭기로 설계하여 하이패스 컷오프 주파수 및 로우패스 컷오프 주파수를 모두 포함하는 마진을 고려하여 설정된 주파수 대역에서의 이득 조정이 가능하며, 외부로부터 공급되는 채널 선택 신호에 의거 생성된 클럭 신호로 채널 선택 및 초기 리셋 시간을 제어하고 선택되지 아니한 채널에 대한 전력 공급을 중단함에 따라 초저전력 저소음으로 뇌신경 신호를 기록할 수 있고, 신경 증폭기, 가변이득 증폭기, 및 제어 회로를 하나의 CMOS 공정만을 사용하여 하나의 칩으로 구현함에 따라 고해상도의 뇌신경 신호를 표시하면서 아날로그 프론트엔드 집적회로의 성능 지표를 향상시킬 수 있다.

Description

뇌신경 신호 기록용 아날로그 프론트엔드 집적회로{Neural Recording Analog front end IC}
본 발명은 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로에 관한 것으로서, 잡음 억제용 신경 증폭기, 전기 신호의 주파수 대역폭에 따라 추가 이득 및 주파수 대역폭을 조절할 수 있는 가변이득 증폭기, 및 채널의 선택과 선택된 채널의 리셋 시간을 조절할 수 있는 제어회로를 표준 CMOS 공정을 이용하여 설계하는 기술에 관한 것이다.
치매, 파킨스병, 뇌전증과 같은 뇌신경 관련 질환에 대한 이해 및 관찰을 위한 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로에 대한 연구가 국내외적으로 활발하게 이루어지고 있다. 이러한 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로는 고해상도로 신호를 처리하기 위해 다채널로 구성된다.
또한, 체내에 위치하게 되는 회로와 전극에서 발생되어 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로에 수신되는 잡음은 1 Hz에서 10kHz 대역에 대해 5-10μVrms 정도이다.
한편, 고해상도로 신호를 관찰하기 위해 많은 수의 증폭기 및 부가적인 회로들이 배열되므로 아날로그 프론트엔드 집적회로의 전력 소모가 증가되고 늘어난 전력 소모로 인해 전극과의 경계면에서 발생할 수 있는 80 mW/cm2 의 열 유속으로도 세포가 손상되는 문제점이 있었다.
이에 본 실시 예는 아날로그 프론트엔드 집적회로의 입력 잡음을 5μVrms 이하로 저감할 수 있고, 원하는 채널에만 전력을 공급하되 전력 공급이 차단되었던 채널에 대한 전원 공급 및 바이어스 안정화로 관찰하는데 필요한 지연 시간을 줄여 소비 전력을 감소할 수 있으며, 전극과 인접된 위치의 신경에 의해 발생되는 AP(Action Potential)신호와 전극에서 상대적으로 떨어진 위치의 다수의 신경에 의해 발생되는 LFP(Local Field Potential)신호를 서로 분리하여 처리할 수 있는 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로를 표준 COMS 공정을 이용하여 설계하는 방안을 제안하고자 한다.
한국공개특허 제2016-0021354호(2016. 02. 25. 공개)
본 발명은 표준 CMOS 공정을 이용하여 초저전력 저잡음으로 뇌신경 신호를 기록할 수 있는 듀얼 채널의 아날로그 프론트엔트 집적회로를 제공하고자 함에 있다.
본 발명의 일 실시 예에 따른 듀얼 채널의 아날로그 프론트엔드 집적회로는 전극 어레이로부터 공급되는 전기 신호를 정해진 이득만큼 증폭하는 다수개의 신경 증폭기; 각 신경 증폭기에 의거 증폭된 전기 신호의 대역폭에 따라 이득을 추가 조절하는 다수의 가변이득 증폭기; 및 외부로부터 공급되는 채널 선택 신호에 의거 선택된 채널의 신경 증폭기 및 가변이득 증폭기에 전력을 공급하고, 나머지 채널의 신경 증폭기 및 가변이득 증폭기의 전력 공급을 중단하는 제어회로를 포함하고, 상기 제어회로는, 상기 전기 신호의 주파수를 기 정해진 배율로 분배하여 클럭을 생성하는 주파수 분배기, 상기 주파수 분배기의 후단에 배치되어 다수의 클럭에 대해 하나의 클럭을 출력하는 멀티플렉서, 상기 채널 선택 신호에 대해 해당 채널을 동작시키기 위한 펄스 신호를 생성하는 채널 선택기, 및 상기 채널 선택기의 후단에 접속되어 상기 멀티플렉서의 클럭과 상기 채널 선택기의 펄스 신호를 입력으로 해당 채널의 신경증폭기 및 가변이득 증폭기에 전원을 공급하기 위한 인에이블 신호 및 리셋 신호를 생성하는 다수의 원 쇼트소자를 포함하는 것을 특징으로 한다.
바람직하게 상기 제어회로는 선택된 채널의 바이어스 안정화를 위해, 상기 인에이블 신호의 상태 변경 시 상기 펄스 신호에 의해 상기 클럭의 한 주기 동안 지연한 후 리셋 신호의 상태를 변경하여 선택된 채널의 신경 증폭기 및 가변이득 증폭기를 리셋한 후 전력을 공급하도록 구비될 수 있다.
바람직하게 상기 제어회로는 전기 신호에 의거 클럭을 생성하고, 외부로부터 공급되는 채널 선택 신호에 의거 펄스 신호를 생성하며, 상기 생성된 펄스 신호에 의해 생성된 클럭의 한 주기 지연하여 리셋신호의 상태를 변경함에 따라 선택된 채널의 바이어스 안정화하고, 선택된 채널의 신경 증폭기 및 가변이득 증폭기를 리셋한 후 선택된 채널의 신경 증폭기 및 가변이득 증폭기에 전력을 공급하는 프로그램어블 로직 콘트롤러로 구비될 수 있다.
바람직하게 상기 신경 증폭기는, 오픈 루프 이득을 갖도록 하여 피드백 오차를 줄이고 잡음의 증가를 억제하는 컴플리먼트 캐스코드(Complementary Cascode) 입력 기반의 연산 증폭기로 구비될 수 있다.
바람직하게 상기 추가이득 증폭기는, 전기 신호의 대역폭에 따라 하이패스 컷오프 주파수와 로우패스 컷오프 주파수를 포함하는 마진을 고려하여 설정된 주파수 대역폭에서의 이득 조정이 가능한 전류 미러(Current Mirror) 기반의 연산 증폭기로 구비될 수 있다.
본 발명에 따르면, 신경 증폭기를 컴플리먼트 캐스코드 입력 기반의 연산 증폭기로 설계하여 입력 잡음을 억제할 수 있고, 가변이득 증폭기를 전류 미러 기반의 연산 증폭기로 설계하여 하이패스 컷오프 주파수 및 로우패스 컷오프 주파수를 모두 포함하는 마진을 고려하여 설정된 주파수 대역에서의 이득 조정이 가능하며, 외부로부터 공급되는 채널 선택 신호에 의거 생성된 클럭 신호로 채널 선택 및 초기 리셋 시간을 제어하고 선택되지 아니한 채널에 대한 전력 공급을 중단함에 따라 초저전력 저소음으로 뇌신경 신호를 기록할 수 있다.
또한, 본 발명에 의거, 신경 증폭기, 가변이득 증폭기, 및 제어 회로를 하나의 CMOS 공정만을 사용하여 하나의 칩으로 구현함에 따라 고해상도의 뇌신경 신호를 표시하면서 아날로그 프론트엔드 집적회로의 성능 지표를 향상시킬 수 있다.
본 명세서에서 첨부되는 다음의 도면들은 본 발명의 바람직한 실시 예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1은 본 실시의 아날로그 프론트엔드 집적회로(AFE)의 구성도이다.
도 2는 본 실시 예의 AFE의 신경 증폭기의 회로도이다.
도 3은 본 실시 예의 AFE의 신경 증폭기의 연산 증폭기(OTA)의 회로도이다.
도 4는 본 실시 예의 AFE의 가변이득 증폭기의 회로도이다.
도 5는 본 실시 예의 AFE의 제어 회로의 구성도이다.
도 6은 본 실시 예의 AFE의 제어 회로의 주파수 분배기의 회로도이다.
도 7은 본 실시 예의 AFE의 주파수 응답 특성을 보인 파형도이다
도 8은 본 실시 예의 AFE의 FL 주파수 응답 특성을 보인 파형도이다
도 9는 본 실시 예의 AFE의 FH 주파수 응답 특성을 보인 파형도이다
도 10은 본 실시 예의 AFE의 입력 기준 잡음을 보인 파형도이다.
도 11은 본 실시 예의 AFE의 과도 응답의 안정화 시간을 보인 도들이다.
도 12는 본 실시 예의 AFE의 레이아웃을 보인 도이다.
이하에서는 도면을 참조하여 본 발명의 실시예들을 보다 상세하게 설명한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 본 발명에 대해 구체적으로 설명하기로 한다.
본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에서 사용되는 "부"라는 용어는 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, "부"는 어떤 역할들을 수행한다. 그렇지만 "부"는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. "부"는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다.
따라서, 일 예로서 "부"는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함한다. 구성요소들과 "부"들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 "부"들로 결합되거나 추가적인 구성요소들과 "부"들로 더 분리될 수 있다.
아래에서는 첨부한 도면을 참고하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략한다.
본 발명은 오픈 루프 이득으로 피드백 오차를 줄이고 입력 잡음을 저감하는 신경 증폭기, AP(Action Potential)신호와 LFP(Local Field Potential)신호를 서로 분리하여 처리하기 위해 주파수 대역폭 및 이득을 조절하는 가변이득 증폭기, 및 원하는 채널의 신경 증폭기 및 가변이득 증폭기에 전력을 공급하되 전력 공급이 차단되었던 채널에 대한 전원 공급 및 바이어스 안정화로 관찰하는데 필요한 지연 시간을 줄여 소비 전력을 감소하는 제어 회로를 하나의 표준 CMOS 공정을 사용하여 아날로그 프론트엔드 집적회로를 구현하였다.
도 1은 본 실시 예의 아날로그 프론트엔드 집적회로에 대한 블럭도로서, 본 실시 예는 신경 증폭기(Neural Amplifier: 100), 가변이득 증폭기(Variable Gain Amplifier: 200), 및 제어회로(300)를 포함한다.
신경 증폭기(100)는 전극 어레이의 근접 위치에 배치되므로 신호 처리 과정의 잡음 특성에 가장 크게 영향을 받는다. 이에 신경 증폭기(100)는 오픈 루프 이득을 갖도록 설계하여 피드백 오차를 줄이고 잡음 증가를 억제하도록 구비된다.
그리고, 신경 증폭기(100)에 의거 잡음에 대한 성능 설계 조건이 완화된 가변이득 증폭기(200)는 LFP와 AP 신호를 모두 처리하는 마진을 고려하여 10 kHz 보다 넓은 주파수 대역폭을 가지도록 설계되며, 이에 다이나믹 레인지(Dynamic Range) 개선을 위한 다양한 이득 조절 기능과 AP 또는 LFP를 분리하기 처리하기 위한 대역폭 조절 기능을 가진다.
한편, 제어회로(300)는 각 채널 및 채널의 리셋 시간을 개별적으로 선택하는 기능과 선택되지 아니한 채널의 전원 공급을 중단하는 구성을 갖춘다.
이에 본 실시 예에 따른 아날로그 프론트엔드 집적회로는 초저전력 저잡음으로 뇌신경 신호를 기록할 수 있다.
도 2는 도 1에 도시된 신경 증폭기(100)의 세부적인 구성을 보인 회로도로서, 도 2를 참조하면, 신경 증폭기(100)는 전극 어레이와 경계면에서 화학적인 반응으로 발생되는 DC 오프셋 전압을 차단하기 위해 입력 캐패시터를 AC 커플러로 사용하고 전하 피드백으로 구성된다.
이에 신경 증폭기(100)는 입력에 위치한 캐패시터(Cin)와 피드백 회로에서 캐패시터(CF)와의 비(CIN/CF)로 이득이 정해지며, 일 례로 40 dB의 전압 이득으로 정하기 위해, 캐패시터(Cin)의 캐패시턴스는 20 pF로 설정되고 캐패시터(CF)의 캐패시턴스는 200pF로 사용된다.
또한 피드백 회로에 위치한 캐패시터(CF)와 병렬로 배치된 저항(RF)로 구비된 신경 증폭기(100)의 하이패스 컷 오프 주파수 (fH)는 다음 식 1로 표현된다.
Figure 112018078438362-pat00001
.. 식 1
1Hz 이하로 마진을 두고 하이패스 컷 오프 주파수 (fH)를 위치시키기 위해, 피드백 저항(Rf)는 수 TΩ에 해당되는 값이 필요하고, 이를 위해 NMOS를 딥플렉션(Deep Depletion) 영역에서 동작하도록 하여 슈도(pseudo) 저항(RF)이 구현된다. 이때 NMOS의 게이트 단자의 전압을 높게 할수록 드레인과 소스 단자 사이에 채널이 형성되어 저항값이 작아지므로 NMOS는 가변 저항으로 사용될 수 있다.
그리고 신경 증폭기(100)의 트랜스컨덕턴스(Gm)과 중간대역 이득 (AM), 부하 캐패시턴스(CL)에 의해 로우패스 컷오프 주파수(fL)가 결정되며, 로우패스 컷오프 주파수(fL)는 다음 식 2로 표현된다.
Figure 112018078438362-pat00002
.. 식 2
여기서, 트랜스컨덕턴스(Gm)가 크면 클수록 신호를 처리하기 위한 대역폭이 넓어지나 전력 소모가 증가되므로 트래드 오프(trade off)가 고려되어야 한다.
한편, 신경 증폭기(100)는 저잡음 특성을 가지는 연산 증폭기인 OTA(Operational Transconductance Amplifier)로 구현된다.
도 3은 도 2에 도시된 신경 증폭기(100)의 OTA의 회로도로서, 도 3을 참조하면, OTA는 입력 트랜지스터의 쌍의 트랜스컨덕턴스를 극대화하면서 나머지 소자들에 의한 잡음에 대한 영향을 줄이는 기능을 수행하므로 회로를 구성하는 트랜지스터의 크기와 동작 바이어스 영역을 신중하게 고려하여 설계하여야 한다.
이에 OTA는 크기가 큰 트랜지스터(MN1, MN2, MP1, MP2)를 사용하여 1/f 잡음을 줄일 수 있고, 단일 트랜지스터의 입력과 비교하여 gm/ID 비를 얻기 위해 컴플리멘터리(complementary) 입력과 gm 부스터(boosting)로 구성하고 이에 서브 임계 영역에 바이어스되므로 온도 잡음을 줄일 수 있다.
한편 OTA는 도 3을 참조하면, 밀러 효과에 의한 입력 트랜지스터의 게이트와 드레인 사이에서의 캐패시턴스를 줄이고 오픈 루프 이득을 증가시키기 위해 서브 임계 영역에서 동작하는 캐스코드 소자를 추가 구현한다. 이에 설계된 OTA는 94 dB의 오픈 루프 이득과 54.7
Figure 112018078438362-pat00003
의 위상 마진을 가진다.
이때 OTA의 입력 기준 잡음 해석을 위해 트랜지스터의 잡음을 전류 및 전압에 대한 모델은 다음 식 3) 및 식 4)로 각각 표현된다.
Figure 112018078438362-pat00004
.. 식 3
Figure 112018078438362-pat00005
(
Figure 112018078438362-pat00006
..식 4
여기서,
Figure 112018078438362-pat00007
,
Figure 112018078438362-pat00008
은 각각 입력 트랜지스터 Mp1, Mn1 각각의 트랜스컨덕턴스이고, k는 볼츠만 상수, T는 절대온도,
Figure 112018078438362-pat00009
는 과도 잡음 상수이다. 일반적으로
Figure 112018078438362-pat00010
값은 이전 임계 영역과 서브 임계 영역에서 2/3과 1/2k를 의미하고, 여기서, k는 서브 임계 기울기 상수(=0.7)를 의미한다. 넓은 면적의 입력 트랜지스터 때문에 식 4에서 1/f 잡음에 해당하는
Figure 112018078438362-pat00011
,
Figure 112018078438362-pat00012
은 무시할 정도로 작은 값이고 이에 OTA의 입력 기준 잡음이 캐스코드 소자에 미치는 영향이 작기 때문에 무시한다.
도 4는 도 1에 도시된 가변이득 증폭기(VGA)의 구성을 보인 회로도로서, 도 4를 참조하면 가변이득 증폭기(VGA: 200) 는 전류 미러 OTA 기반의 캐패시턴스 피드백 구조로서 ac 커플링 입력에서 크로스 커플링된 캐패시터를 사용하여 캐패시터가 차동 입력 구조에서 교차 병렬 연결된 구조로 구비되고, 이에 캐패시턴스가 네거티브/포지티브 값으로 변하여 추가적인 이득 조절이 가능하다. 이때 추가적인 이득 조절 범위는 6-24 dB 범위에서 2V/V 스케일로 가능하다.
즉, 가변이득 증폭기(200)는 하이패스 컷오프 주파수(fH)와 로우패스 컷오프 주파수(fL)의 조절이 가능하도록 설계된다. 이에 하이패스 컷오프 주파수(fH)는 피드백 슈도 저항(RF)의 게이트 단자에 전압이 인가되고 제1 노드(IA) 및 제2 노드(IB)에 흐르는 전류와 게이트 전압을 조절하여 RTUNE의 1Hz, 290 Hz, 440Hz, 중의 하나로 선택된다.
따라서, 가변이득 증폭기(200)는 전류 미러 기반의 연산 증폭기(OTA)로 설계하여 6dB에서 24dB까지의 추가 이득 조절이 가능하고 1Hz 에서 440 Hz 대역의 하이패스 컷오프 주파수와 600Hz에서 10kHz 대역의 로우패스 컷오프 주파수 조절이 가능하다.
도 5는 도 1에 도시된 제어 회로(300)의 세부적인 구성을 보인 회로도이고, 도 6은 도 5에 도시된 주파수 분배기(310)의 세부적인 회로 및 주파수 분배기의 D 플립플롭(DFF)의 세부적인 회로를 보인 도면으로서, 도 5 및 도 6을 참조하면 제어 회로(300)는 외부로부터 공급되는 채널 선택 신호에 따라 다수의 채널 중 하나의 채널을 선택하고, 초기 리셋 시간의 제어가 가능하며, 선택되지 아니한 채널의 전원 공급을 중단하도록 구비된다.
즉, 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로는 고해상도로 신호를 관찰하기 위해 다수의 채널로 구비되며, 이에 다수의 신경 증폭기 및 가변이득 증폭기 등으로 인해 소비 전력이 증가되며, 증가된 전력 소모로 인해 주변 신경세포조직이 손상된다. 이에 전력 소모를 줄이기 위해 사용되지 아니한 채널의 전력 공급은 중단되어야 한다.
또한, 신경 증폭기(100) 및 가변이득 증폭기(200)의 피드백 회로에서 사용되지 아니한 채널의 전력 공급 및 정상 동작을 위한 바이어스 전압을 형성함에 있어 RC 시정수에 의해 리셋 시간이 설정되어야 한다.
따라서 제어 회로(300)는 채널의 선택과 리셋 시간을 제어하고 선택되지 아니한 채널의 전원 공급을 중단하도록 설계되며, 도 5 및 도 6에 도시된 바와 같이, D 플립플롭(DFF) 및 인버터(INV)로 구비된 주파수 분배기(Frequency Divider: 310), 멀티플렉서(MUX: 320), 디멀티플렉서(DEMUX) 및 다수의 인버터(INV)를 포함하는 채널 선택기(330), 및 다수의 원 쇼트소자(one shot: 340)를 포함한다.
주파수 분배기(310)는 외부 클럭 신호(CLKEXT)를 여러 배율로 나눈다. 일 례로 외부 클럭 신호(CLKEXT)가 고속 클럭으로 100kHz 로 가정하면 주파수 분배기(310)는 16, 32, 64, 128배의 비율로 나눈 클럭을 출력한다. 여기서, 주파수 분배기(310)의 D 플립플롭(DFF)은 실제 싱글 위상 클럭 레지스터(TSPCR: True Single Phase Clocked Register)로 구비된다.
이에 클럭이 높은 배율로 분배되면 TSPCR의 충전과 방전 시간이 길어지게 되어 TSPCR이 불안정화 상태로 동작되고, 이에 TSPCR의 노드에 캐패시터를 추가로 연결함에 따라 TSPCR은 저속 클럭에도 안정화 상태로 동작된다.
주파수 분배기(310)의 클럭은 멀티플렉서(320)로 입력되고, 외부로부터 공급되는 주파수 선택 신호(FREQSEL0)(FREQSEL1)에 의해 채널이 결정되고, 멀티플렉서(320)의 출력 신호는 다수의 원 쇼트소자 (340)에 클럭으로 입력된다.
한편, 외부로부터 공급되는 채널 선택 신호(CHSEL0) (CHSEL1)는 디멀티플렉서 및 인버터에 의해 반전되어 원 쇼트소자(340)에 전달되고, 이에 채널 선택 신호에 의거 원 쇼트소자(340)가 동작하고 이에 원 쇼트소자(340)는 멀티플렉서(320)로부터 입력된 클럭의 한 주기에 해당하는 펄스 신호를 출력한다.
이에 원 쇼트소자(340)는 채널 선택 신호(CHSEL0 , 1)에 따라 전력 공급을 위한 인에이블 신호(ENCH1 , 2)가 하이 레벨인 경우 채널에 전력이 공급되고, 인에이블 신호(ENCH1,2)가 로우 레벨로 상태가 변경된 이 후에 미리 설정된 원 쇼트소자(340)의 클럭의 한 주기만큼 지연되어 리셋 신호(RSTCH1 , 2)의 레벨이 상태 변경됨에 따라 슈도 저항(RF)의 게이트 단자의 상태가 변경되므로, 선택된 채널의 바이어스 전압이 안정화된다.
즉, 제어회로(300)의 펄스 신호에 의거 선택된 채널의 신경 증폭기(100) 및 가변이득 증폭기(200)는 리셋된 후 전력이 공급된다.
본 발명의 실시 예에서 제어 회로는 외부로부터 공급되는 채널 선택 신호에 따라 다수의 채널 중 하나의 채널을 선택하고, 초기 리셋 시간의 제어가 가능하며, 선택되지 아니한 채널의 전원 공급을 중단하는 프로그램어블 로직 컨트롤러(PLC: Programable Logic Controller)로 구비될 수 있으며, 이에 한정하지 아니한다.
도 7은 본 실시 예에 따른 아날로그 프론트엔드 집적회로의 주파수 특성을 보인 도면으로서, 도 7을 참조하면, 가변이득 증폭기(200)의 대역폭은 가장 넓은 10kHz로 설정되는 경우 신경 증폭기(100)의 40dB 이득과 가변이득 증폭기(200)의 6dB씩의 추가적인 이득 제어가 가능하고, 이에 본 실시 예의 아날로그 프론트엔드 집적회로의 전압 이득이 46 dB에서 64dB까지 변동됨을 확인할 수 있다.
도 8은 본 실시 예에 따른 아날로그 프론트엔드 집적회로의 가변이득 증폭기(100)의 로우패스 컷오프 주파수(fL) 특성을 보인 도면으로서, 도 8을 참조하면, 전류 미러 OTA의 테일 전류 소스의 전류를 조절하여 로우패스 컷오프 주파수(fL)가 각각 10 kHz, 8kHz, 6kHz, 600Hz로 설정된 파형을 볼 수 있다.
도 9는 본 실시 예에 따른 아날로그 프론트엔드 집적회로의 가변이득 증폭기(100)의 하이패스 컷오프 주파수(fH) 특성을 보인 도면으로서, 도 9을 참조하면, 슈도 저항(RF)의 게이트 전압 및 RTUNE 전류 바이어스 조절을 통해 하이패스 컷오프 주파수(fH)는 1Hz, 290Hz, 440Hz로 설정된다.
도 10은 본 실시 예에 따른 아날로그 프론트엔드 집적회로의 입력 잡음 파형에 보인 예시도이고, 입력 잡음은 1 Hz 에서 100 kHz에 대한 3.49μVrms 임을 확인할 수 있다.
도 11은 본 실시 예에 따른 아날로그 프론트엔드 집적회로의 제어 회로의 각 노드의 파형을 보인 도로서, 도 11을 참조하면 채널 1에 각각 1 kHz의 주파수와 1 mV의 진폭 신호를 입력하고 채널 2에 2 kHz의 주파수와 0.5 mV의 진폭 신호를 입력하는 경우 제어 회로(300)에서 바이어스를 위한 리셋 시간은 각각 1.28 ms과 160 μs로 설정됨을 확인할 수 있다. 이때 각 채널은 46 dB의 이득과 45.6 dB에 해당하는 진폭으로 설정된다.
또한 채널 선택 신호(CHSEL0,1)이 제어 회로(300)에 입력된 이후에 선택된 채절의 전력을 공급하기 위한 인에이블 신호(ENCH1 , 2)가 출력되고, 미리 지정된 클럭만큼 리셋 신호가 유지됨을 확인할 수 있다.
도 12는 본 실시 예에 따른 아날로그 프론트엔드 집적회로의 레이아웃 사진을 보인 예시도로서, 도 12를 참조하면, 신경 증폭기(100) 및 가변이득 증폭기(200)의 면적은 각 채널 당 0.13 mm2 이고, 아날로그 프론트엔드 집적회로는 0.18 μm CMOS 공정을 이용하여 설계됨을 알 수 있다.
아날로그 프론트엔드 집적회로의 성능 지표인 잡음 효능 계수(NEF)는 다음 식 5)로 표현된다.
Figure 112018078438362-pat00013
.. 식 5
여기서,
Figure 112018078438362-pat00014
는 전체 입력 기준 잡음, Itot 는 전체 바이어스 전류,
Figure 112018078438362-pat00015
는 온도 전압, BW는 -3 dB 대역폭이다. 식 5에 따르면, 본 실시 예에 따른 아날로그 프론트엔드 집적회로에서 잡음 효능 계수는 1.96으로 상대적으로 낮은 수치이며, 하기 표에 도시된 성능 비교 결과를 토대로 전력 소모 및 잡음 간의 트레이드 오프(trade off)가 우수함을 확인할 수 있다.
Figure 112018078438362-pat00016
표 1을 참조하면, 본 실시 예에 따른 아날로그 프론트엔드 집적회로의 성능 지표는 1V 전원 전압에서 2 μW의 전력 소모, 1 Hz에서 10 kHz 대역에서 63.7dB 이득 성능, 및 3.49 μVrms 의 입력 잡음으로 1.96 임을 확인할 수 있다.
이에 따라 본 실시 예는 신경 증폭기를 컴플리먼트 캐스케이스 입력 기반의 연산 증폭기로 설계하여 입력 잡음을 억제할 수 있고, 가변이득 증폭기를 전류 미러 기반의 연산 증폭기로 설계하여 하이패스 컷오프 주파수 및 로우패스 컷오프 주파수를 모두 포함하는 마진을 고려하여 넓은 주파수 대역으로 이득 조정이 가능하며, 외부로부터 공급되는 채널 선택 신호에 의거 채널 선택 및 초기 리셋 시간을 제어하고 선택되지 아니한 채널에 대한 전력 공급을 중단함에 따라 초저전력 저소음으로 뇌신경 신호를 기록할 수 있다.
또한, 본 실시 예는 신경 증폭기, 가변이득 증폭기, 및 제어 회로를 하나의 CMOS 공정만을 사용하여 하나의 칩으로 구현함에 따라 고해상도의 뇌신경 신호를 표시하면서 아날로그 프론트엔드 집적회로의 성능 지표를 향상시킬 수 있다.
신경 증폭기를 컴플리먼트 캐스코드 입력 기반의 연산 증폭기로 설계하여 입력 잡음을 억제할 수 있고, 가변이득 증폭기를 전류 미러 기반의 연산 증폭기로 설계하여 하이패스 컷오프 주파수 및 로우패스 컷오프 주파수를 모두 포함하는 마진을 고려하여 설정된 주파수 대역에서의 이득 조정이 가능하며, 외부로부터 공급되는 채널 선택 신호에 의거 생성된 클럭 신호로 채널 선택 및 초기 리셋 시간을 제어하고 선택되지 아니한 채널에 대한 전력 공급을 중단함에 따라 초저전력 저소음으로 뇌신경 신호를 기록할 수 있고, 신경 증폭기, 가변이득 증폭기, 및 제어 회로를 하나의 CMOS 공정만을 사용하여 하나의 칩으로 구현함에 따라 고해상도의 뇌신경 신호를 표시하면서 아날로그 프론트엔드 집적회로의 성능 지표를 향상시킬 수 있는 뇌신경 신호 기록용 듀얼 채널의 아날로그 프론트엔드 집적회로에 대한 운용의 정확성 및 신뢰도 측면, 더 나아가 성능 효율 면에 매우 큰 진보를 가져올 수 있으며, 아날로그 프론트엔드 집적회로의 시판 또는 영업의 가능성이 충분할 뿐만 아니라 현실적으로 명백하게 실시할 수 있는 정도이므로 산업상 이용가능성이 있는 발명이다.

Claims (5)

  1. 전극 어레이로부터 공급되는 전기 신호를 정해진 이득만큼 증폭하는 다수개의 신경 증폭기;
    각 신경 증폭기에 의거 증폭된 전기 신호의 대역폭에 따라 이득을 추가 조절하는 다수의 가변이득 증폭기; 및
    외부로부터 공급되는 채널 선택신호에 의거 선택된 채널의 신경 증폭기 및 가변이득 증폭기에 전력을 공급하고, 나머지 채널의 신경 증폭기 및 가변이득 증폭기의 전력 공급을 중단하는 제어회로를 포함하고,
    상기 제어회로는, 상기 전기 신호의 주파수를 기 정해진 배율로 분배하여 클럭을 생성하는 주파수 분배기, 상기 주파수 분배기의 후단에 배치되어 다수의 클럭에 대해 하나의 클럭을 출력하는 멀티플렉서, 상기 채널 선택 신호에 대해 해당 채널을 동작시키기 위한 펄스 신호를 생성하는 채널 선택기, 및 상기 채널 선택기의 후단에 접속되고 상기 멀티플렉서의 클럭과 상기 채널 선택기의 펄스 신호를 입력으로 해당 채널의 신경증폭기 및 가변이득 증폭기에 전원을 공급하기 위한 인에이블 신호 및 리셋 신호를 생성하는 다수의 원 쇼트소자를 포함하는 것을 특징으로 하는 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로.
  2. 제1항에 있어서, 상기 제어회로는
    선택된 채널의 바이어스 안정화를 위해, 상기 인에이블 신호의 상태 변경 시 상기 펄스 신호에 의해 상기 클럭의 한 주기 동안 지연한 후 리셋 신호의 상태를 변경하여 선택된 채널의 신경 증폭기 및 가변이득 증폭기를 리셋한 후 선택된 채널의 신경 증폭기 및 가변이득 증폭기에 전력을 공급하도록 구비되는 것을 특징으로 하는 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로.
  3. 제1항에 있어서, 상기 제어회로는
    전기 신호에 의거 클럭을 생성하고,
    외부로부터 공급되는 채널 선택 신호에 의거 펄스 신호를 생성하며,
    상기 생성된 펄스 신호에 의해 생성된 클럭의 한 주기 지연하여 리셋 신호의 상태를 변경함에 따라 선택된 채널의 바이어스를 안정화하고,
    선택된 채널의 신경 증폭기 및 가변이득 증폭기를 리셋한 후 선택된 채널의 신경 증폭기 및 가변이득 증폭기에 전력을 공급하는 프로그램어블 로직 콘트롤러로 구비되는 것을 특징으로 하는 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로.
  4. 제1항에 있어서, 상기 신경 증폭기는,
    오픈 루프 이득을 갖도록 하여 피드백 오차를 줄이고 잡음의 증가를 억제하는 컴플리먼트 캐스코드(Complementary Cascode) 입력 기반의 연산 증폭기로 구비되는 것을 특징으로 하는 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로.
  5. 제1항에 있어서, 상기 가변이득 증폭기는,
    전기 신호의 대역폭에 따라 하이패스 컷오프 주파수와 로우패스 컷오프 주파수를 포함하는 마진을 고려하여 설정된 주파수 대역폭에서의 이득 조정이 가능한 전류 미러(Current Mirror) 기반의 연산 증폭기로 구비되는 것을 특징으로 하는 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로.
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