JPH06348362A - 低電力モードを有する集積回路およびそのためのクロック増幅回路 - Google Patents

低電力モードを有する集積回路およびそのためのクロック増幅回路

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JPH06348362A
JPH06348362A JP6110208A JP11020894A JPH06348362A JP H06348362 A JPH06348362 A JP H06348362A JP 6110208 A JP6110208 A JP 6110208A JP 11020894 A JP11020894 A JP 11020894A JP H06348362 A JPH06348362 A JP H06348362A
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inverter
signal
clock
terminal
output
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JP6110208A
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Ravi Shankar
ラヴィ・シャンカー
Kin K Chau-Lee
キン・キ・ショー・リー
Phil P D Hoang
フィル・フュオク・ディン・ホアン
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply

Abstract

(57)【要約】 【目的】 クロック増幅器４１の少なくとも１つのスイ
ッチド・インバータ段６０がストップ信号に応答してデ
ィセーブルさせる、低電力モードを有する集積回路４０
を提供する。 【構成】 ストップ信号は、集積回路４０が低電力モー
ドであることを示す。一実施例では、各スイッチド・イ
ンバータ段はＣＭＯＳスイッチド・インバータ６０であ
り、別のＰチャンネル・トランジスタ６１がインバータ
Ｐチャンネル・トランジスタ６２のソースと正の電源電
圧端子との間に接続され、別のＮチャンネル・トランジ
スタ６４がインバータＮチャンネル・トランジスタ６３
のソースと負の電源電圧端子との間に接続される。非ス
イッチド・インバータ段５２は、クロック入力信号のＤ
Ｃ値をクロック増幅器４１のスイッチポイント付近に維
持するため、低電力モード中もアクティブに維持され
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、電子回路に関
し、さらに詳しくは、低電力モードを有する集積回路お
よびこの集積回路用のクロック増幅回路に関する。
【０００２】
【従来の技術】多くの集積回路は、順次論理素子，スイ
ッチド・コンデンサ・フィルタなどを制御するために外
部クロック信号を必要とする。クロック信号は、非常に
多くのクロックド回路を駆動するために、チップ上で増
幅し、バッファしなければならない。ＶＬＳＩデバイス
では、方形波入力クロック信号に含まれる調波によって
生じる高周波干渉を最小限に抑える必要がある。これら
のデバイスでは、入力クロック信号は、１ボルト・ピー
ク・ツー・ピークなどの比較的小さい振幅の正弦信号で
あることが好ましく、コンデンサを介してクロック増幅
器に交流（ＡＣ）結合される。一般に、クロック増幅器
は、入力ノード上の直流（ＤＣ）電圧をインバータのス
イッチポイント付近に維持するために自己バイアスされ
るインバータを含む。
【０００３】
【発明が解決しようとする課題】集積回路の重要な特徴
の１つに、低電力または「スリープ」モードで動作でき
ることがある。低電力モードでは、電力を節約するため
ほとんどの回路がディセーブルされ、この回路はクロッ
クする必要がない。通常動作に再び入ると、この回路は
適正動作のためにクロック信号を必要とする。集積回路
は低電力モード中にできるだけ多くの回路をディセーブ
ルし、かつ低電力モードから速やかに回復することが望
ましい。これらの性能条件により、クロック増幅器につ
いて取捨選択(trade-off) が生じる。クロック増幅器が
低電力モード中にディセーブルされると、結合コンデン
サは放電し、クロック増幅器の出力は、結合コンデンサ
が再充電中にスイッチングしない。しかし、増幅器は動
作中にそのスイッチポイント付近に常にバイアスされる
と、かなりのＤＣ電流が生じる。そのため、クロック増
幅器が低電力モード中にイネーブルに維持されると、電
力消費は増加する。これらの取捨選択条件を避けるクロ
ック増幅回路が必要とされる。
【０００４】
【課題を解決するための手段】従って、一例において、
低電力モードを有する集積回路が提供され、この集積回
路は、インバータ部と、抵抗と、論理部と、内部回路と
によって構成される。インバータ部は、クロック信号お
よびストップ信号を受け、クロック信号に応答して出力
端子上で出力信号を与える。インバータ部は、スイッチ
ド・インバータ(switched inverter) および定インバー
タ(constant inverter) を含む。スイッチド・インバー
タはクロック信号およびストップ信号を受け、ストップ
信号が非アクティブのときに、クロック信号に応答して
インバータ部の出力端子で第１電圧を与える。定インバ
ータはクロック信号を受け、クロック信号に応答しかつ
ストップ信号から独立して、インバータの出力端子で第
２電圧を与える。抵抗は、クロック信号を受ける第１端
子と、インバータの出力端子に結合された第２端子とを
有する。論理部はインバータ部に結合され、ストップ信
号が非アクティブのときに、インバータ部の出力信号に
応答してクロック出力信号を与える。内部回路は、クロ
ック出力信号を受けるクロック入力信号を有する。
【０００５】別の例では、少なくとも１つのスイッチド
・インバータ段と、インバータと、抵抗と、論理部とに
よって構成されるクロック増幅回路が提供される。各ス
イッチド・インバータ段は、クロック信号を受ける入力
端子と、ストップ信号を受ける制御入力端子と、出力ノ
ードに結合された出力端子とを有する。インバータは、
クロック信号を受ける入力端子と、出力ノードに結合さ
れた出力端子とを有する。抵抗は、各スイッチド・イン
バータ段の入力端子とインバータの入力端子とに結合さ
れた第１端子と、出力ノードに結合された第２端子とを
有する。論理部は、各スイッチド・インバータ段とイン
バータとに結合され、ストップ信号が非アクティブのと
きに、出力ノード上の電圧に応答してクロック出力信号
を与える。
【０００６】これらおよび他の特徴および利点につい
て、添付の図面とともに以下の詳細な説明から理解を深
めることができよう。
【０００７】
【実施例】図１は、従来技術による集積回路２０のブロ
ック図を示す。集積回路２０は、「ＣＬＫＩＮ」と記さ
れたクロック信号を受け、それに応答して「ＣＬＫＯＵ
Ｔ」と記されたバッファされたクロック信号を中央処理
ユニット（ＣＰＵ）２８と周辺回路２９とに与える従来
のクロック増幅回路２１を含む。クロック増幅回路２１
は、ＰチャンネルＭＯＳトランジスタ２２と、Ｎチャン
ネルＭＯＳトランジスタ２３と、抵抗２４と、インバー
タ２５とを含む。トランジスタ２２は、「ＶDD」と記さ
れた電源電圧端子に接続されたソースと、信号ＣＬＫＩ
Ｎを受けるゲートと、ドレインとを有する。ＶDDとは、
約５ボルトの一般値を有する電圧を与える、より正の電
源電圧端子である。トランジスタ２３は、トランジスタ
２２のドレインに接続されたドレインと、信号ＣＬＫＩ
Ｎを受けるゲートと、「ＶSS」と記された電源電圧端子
に接続されたソースとを有する。ＶSSとは、約０ボルト
の一般値を有する電圧を与える、より負の電源電圧端子
である。抵抗２４は、信号ＣＬＫＩＮを受ける第１端子
と、トランジスタ２２，２３のドレインに接続された第
２端子とを有する。インバータ２５は、トランジスタ２
２，２３のドレインに接続された入力端子と、信号ＣＬ
ＫＯＵＴを与える出力端子とを有する。
【０００８】ＣＰＵ２８は、「反転ＩＲＱ」と記された
アクティブ・ロー(active low)の割り込み要求信号およ
び信号ＣＬＫＯＵＴを受ける入力と、「ＣＰＵＣＬＫ
Ｓ」と記されたクロック信号を与える出力端子とを有す
る。周辺回路２９は、ＣＰＵＣＬＫＳを受ける入力を有
する回路であり、シグマ・デルタ変調器を用いる入出力
周辺回路，スイッチドコンデンサ・フィルタ，デジタル
／アナログ変換器（ＤＡＣ）またはアナログ／デジタル
変換器（ＡＤＣ）など、クロックド論理または順次論理
を利用する任意の従来の回路である。ＣＰＵ２８は、集
積回路２０の内部または外部でもよいメモリ（図示せ
ず）からの命令を実行する。ストップ命令に応答して、
ＣＰＵ２８は、電力消費が低減される低電力またはスリ
ープ・モードになる。周辺回路２９における電力消費を
低減するため、ＣＰＵ２８はＣＰＵＣＬＫＳが論理状態
を変更することを防ぎ、内部順次論理回路はクロックさ
れず、非常にわずかな伝量子化消費しないので、周辺回
路２９は低電力モードになる。ＣＰＵ２８自体は、内部
クロック発生器（図示せず）が非アクティブにされ、自
己の順次論理がスイッチングすることを防ぐ低電力モー
ドになる。ＣＰＵ２８は、信号反転ＩＲＱがアクティブ
になると、低電力モードを終了し、ＣＰＵＣＬＫＳを再
び駆動する。ＣＰＵ２８は、この目的のために信号反転
ＩＲＱに応答する組合せ論理を含む。
【０００９】図１には、電圧源３０およびコンデンサ３
１も示す。電圧源３０は、第１端子と、ＶSSに接続され
た第２端子とを有し、その第１端子とＶSSとの間で１ボ
ルトのピーク・ツー・ピーク正弦電圧を与える。コンデ
ンサ３１は、電圧源３０の第１端子に接続された第１端
子と、信号ＣＬＫＩＮを与える第２端子とを有する。従
って、電圧源３０はクロック増幅器２１にＡＣ結合され
る。トランジスタ２２，２３および抵抗２４はともに、
ＣＬＫＩＮのＤＣ値を設定する。抵抗２４は、相対的に
高い値の抵抗である。
【００１０】トランジスタ２２，２３は、１ボルト・ピ
ーク・ツー・ピークなどの小さい信号を増幅する。イン
バータ２５における電力を節約するため、出力レベルが
ＶDDおよびＶSSの１閾値降下内となるように、インバー
タ２１の利得を調整することが望ましい。次に、インバ
ータ２５は、論理レベルを全供給(full-supply) まで増
加させる。トランジスタ２２，２３が十分な利得を与え
るためには、これらのトランジスタはスイッチング中に
大きな電流を流すように寸法決めしなければならない。
さらに、トランジスタ２２，２３および抵抗２４は、ト
ランジスタ２２，２３のゲートにおけるＤＣ電圧をほぼ
中供給(mid-supply)に設定する。この電圧は、トランジ
スタ２２，２３によって形成されるインバータのほぼス
イッチポイントである。トランジスタ２２，２３はとも
に、それぞれの閾値電圧付近でバイアスされ、両トラン
ジスタは常に幾分導通状態にある。クロック増幅回路２
１は、実際に、通常動作時と同程度の電力を低電力モー
ド時に消費する。
【００１１】あるいは、クロック増幅回路２１は、低電
力モード時にディセーブルできる。しかし、信号ＣＬＫ
ＩＮのＤＣ値は、コンデンサ３１におけるリークのた
め、低電力モード時にドリフトする傾向がある。低電力
モードの終了時に、ＤＣ値は極めて高いかあるいは低く
なり、そのためＣＬＫＩＮの１ボルト・ピーク・ツー・
ピークＡＣ成分は、トランジスタ２２，２３によって形
成されるインバータをスイッチングするのに十分でな
い。コンデンサ３１を適正ＤＣ値まで再充電するのに要
する時間の長さは、抵抗２４とコンデンサ３１とによっ
て形成されるＲＣ時定数に依存する。従って、ＣＬＫＯ
ＵＴがスイッチングを開始するまでに、低電力モードを
終了してから多くのサイクルを必要とし、ＣＬＫＯＵＴ
がほぼ５０パーセントのデューティ・サイクルを達成
し、利用可能となるまでに多くのサイクルを必要とし、
性能劣化を生じる。
【００１２】図２は、本発明による集積回路４０のブロ
ック図を示す。図１と共通の要素は、図１と同じ参照番
号が付けられている。図１の集積回路２０と同様に、集
積回路４０は発振器３０およびコンデンサ３１によって
入力ノード４２に与えられる正弦クロック信号ＣＬＫＩ
Ｎと、信号反転ＩＲＱとを受ける。図示の実施例では、
入力ノード４２は、ボンディング・ワイヤおよびリード
・フレーム（図示せず）を介して信号ＣＬＫＩＮを受け
る集積回路ボンディング・パッドである。集積回路４０
は、クロック増幅回路４１，ＣＰＵ４３，および周辺回
路４４，４５を含む。
【００１３】集積回路４０では、クロック増幅器４１
は、信号ＣＬＫＩＮだけでなく、「ＳＴＯＰ」と記され
たストップ信号もＣＰＵ４３から受ける。信号ＳＴＯＰ
がアクティブのとき、クロック増幅回路４１は電流消費
が大幅に低減されるようにその多重インバータ段のほと
んどをディセーブルするが、一つのインバータ段をアク
ティブに維持する。その結果、集積回路４０は図１の集
積回路２０に比べて、低電力モードで電力消費を低減
し、しかも低電力モード終了直後に信号ＣＬＫＯＵＴを
与える。
【００１４】ＣＰＵ４３は、クロック増幅器４１から信
号ＣＬＫＯＵＴを受ける入力と、信号反転ＩＲＱを受け
る入力と、信号ＳＴＯＰを与える出力と、「ＣＰＵＣＬ
ＫＳ」と記されたいくつかのクロック信号を与える出力
ポートとを有する。ＣＰＵ４３は、信号ＣＬＫＯＵＴを
受け、それに応答してＣＰＵＣＬＫＳを与える内部クロ
ック発生回路（図示せず）を有する。ＣＰＵＣＬＫＳは
ＣＰＵ４３および周辺回路４４，４５の動作に有用な任
意の所望のクロック信号のセットでもよく、例えば、信
号ＣＬＫＯＵＴの２サイクル期間から生成される４つの
非重複クロック信号などでもよい。ストップ命令に応答
して、ＣＰＵ４３は、電力消費が低減される低電力また
はスリープ・モードになる。周辺回路４４，４５におけ
る電力消費を低減するため、ＣＰＵ４３は、内部低電力
モード信号（図示せず）により信号ＣＬＫＯＵＴをゲー
トすることによって、ＣＰＵＣＬＫＳが論理状態を変え
ることを防ぐ。ＣＰＵ４３は、信号反転ＩＲＱがアクテ
ィブになると、低電力モードを終了し、ＣＰＵＣＬＫＳ
を再び駆動する。ＣＰＵ４３は、この目的のために信号
反転ＩＲＱに応答する組合せ論理を含む。
【００１５】周辺回路４４は、シグマ・デルタ・アナロ
グ／デジタル変換器（ＡＤＣ）およびシグマ・デルタ・
デジタル／アナログ変換器（ＤＡＣ）を含むコーダ・デ
コーダ（コーデック）であるが、他の従来のクロックド
周辺回路でもよい。周辺回路４４は、信号ＣＬＫＯＵＴ
およびＣＰＵＣＬＫＳの両方を受け、ＣＰＵ３４の動作
に同期したデータ変換を実行する。低電力モード時に、
ＣＬＫＯＵＴおよびＣＰＵＣＬＫＳはともに論理状態を
変えないので、周辺回路４４におけるＣＭＯＳ回路は最
小限の電力しか消費しない。周辺回路４５は、シリアル
・インタフェース・ポートであり、ＣＰＵＣＬＫＳに応
答して動作するが、信号ＣＬＫＯＵＴは受けない。周辺
回路４５は、ＣＰＵ４３がＣＰＵＣＬＫＳのスイッチン
グを阻止する際に低電力で動作する。ただし、ＣＰＵま
たは周辺回路を低電力モードにする機構は用途に応じて
異なり、図示以外の多くの他の機構も利用できる。
【００１６】図３は、図２のクロック増幅器の論理図で
ある。一般に、クロック増幅器４１は、インバータ５
０，スイッチド・インバータ５１，定インバータ５２，
抵抗５３およびＮＡＮＤゲート５４を含む。クロック増
幅器４１は、信号ＳＴＯＰを受け、入力ノード４２で信
号ＣＬＫＩＮを受ける。インバータ５０は、信号ＳＴＯ
Ｐを受ける入力端子と、出力端子とを有する。スイッチ
ド・インバータ５１は、信号ＣＬＫＩＮを受けるためノ
ード４２に接続された入力端子と、出力端子とを有す
る。定インバータ５２は、信号ＣＬＫＩＮを受けるため
ノード４２に接続された入力端子と、スイッチド・イン
バータ５１の出力端子に接続された出力端子とを有す
る。抵抗５３は、ノード４２に接続された第１端子と、
スイッチド・インバータ５１および定インバータ５２の
出力端子に接続された第２端子とを有する。ＮＡＮＤゲ
ート５４は、スイッチド・インバータ５１および定イン
バータ５２の出力端子に接続された第１入力端子と、イ
ンバータ５０の出力端子に接続された第２入力端子と、
信号ＣＬＫＯＵＴを与える出力端子とを有する。
【００１７】さらに詳しくは、スイッチド・インバータ
５１は、４つのスイッチド・インバータ段６０，７０，
８０，９０を含む。スイッチド・インバータ段６０は、
Ｐチャンネル・トランジスタ６１，６２およびＮチャン
ネル・トランジスタ６３，６４を含む。トランジスタ６
１は、ＶDDに接続されたソースと、信号ＳＴＯＰを受け
るゲートと、ドレインとを有する。トランジスタ６２
は、トランジスタ６１のドレインに接続されたソース
と、信号ＣＬＫＩＮを受けるためノード４２に接続され
たゲートと、ＮＡＮＤゲート５４の第１入力端子に接続
されたドレインとを有する。トランジスタ６３は、トラ
ンジスタ６２のドレインに接続されたドレインと、信号
ＣＬＫＩＮを受けるためノード４２に接続されたゲート
と、ソースとを有する。トランジスタ６４は、トランジ
スタ６３のソースに接続されたドレインと、インバータ
５０の出力端子に接続されたゲートと、ＶSSに接続され
たソースとを有する。
【００１８】スイッチド・インバータ段７０は、Ｐチャ
ンネル・トランジスタ７１，７２およびＮチャンネル・
トランジスタ７３，７４を有する。トランジスタ７１
は、ＶDDに接続されたソースと、信号ＳＴＯＰを受ける
ゲートと、ドレインとを有する。トランジスタ７２は、
トランジスタ７１のドレインに接続されたソースと、信
号ＣＬＫＩＮを受けるためノード４２に接続されたゲー
トと、ＮＡＮＤゲート５４の第１入力端子に接続された
ドレインとを有する。トランジスタ７３は、トランジス
タ７２のドレインに接続されたドレインと、信号ＣＬＫ
ＩＮを受けるためノード４２に接続されたゲートと、ソ
ースとを有する。トランジスタ７４は、トランジスタ７
３のソースに接続されたノード４２と、インバータ５０
の出力端子に接続されたゲートと、ＶSSに接続されたソ
ースとを有する。
【００１９】スイッチド・インバータ段８０は、Ｐチャ
ンネル・トランジスタ８１，８２およびＮチャンネル・
トランジスタ８３，８４を有する。トランジスタ８１
は、ＶDDに接続されたソースと、信号ＳＴＯＰを受ける
ゲートと、ドレインとを有する。トランジスタ８２は、
トランジスタ８１のドレインに接続されたソースと、信
号ＣＬＫＩＮを受けるためノード４２に接続されたゲー
トと、ＮＡＮＤゲート５４の第１入力端子に接続された
ドレインとを有する。トランジスタ８３は、トランジス
タ８２のドレインに接続されたドレインと、信号ＣＬＫ
ＩＮを受けるためノード４２に接続されたゲートと、ソ
ースとを有する。トランジスタ８４は、トランジスタ８
３のソースに接続されたドレインと、インバータ５０の
出力端子に接続されたゲートと、ＶSSに接続されたソー
スとを有する。
【００２０】スイッチド・インバータ段９０は、Ｐチャ
ンネル・トランジスタ９１，９２およびＮチャンネル・
トランジスタ９３，９４を有する。トランジスタ９１
は、ＶDDに接続されたソースと、信号ＳＴＯＰを受ける
ゲートと、ドレインとを有する。トランジスタ９２は、
トランジスタ９１のドレインに接続されたソースと、信
号ＣＬＫＩＮを受けるためにノード４２に接続されたゲ
ートと、ＮＡＮＤゲート５４の第１入力端子に接続され
たドレインとを有する。トランジスタ９３は、トランジ
スタ９２のドレインに接続されたドレインと、信号ＣＬ
ＫＩＮを受けるためノード４２に接続されたゲートと、
ソースとを有する。トランジスタ９４は、トランジスタ
９３のソースに接続されたドレインと、インバータ５０
の出力端子に接続されたゲートと、ＶSSに接続されたソ
ースとを有する。
【００２１】定インバータ段５２は、Ｐチャンネル・ト
ランジスタ１０１，１０２およびＮチャンネル・トラン
ジスタ１０３，１０４を有する。トランジスタ１０１
は、ＶDDに接続されたソースと、ＶSSに接続されたゲー
トと、ドレインとを有する。トランジスタ１０２は、ト
ランジスタ１０１のドレインに接続されたソースと、信
号ＣＬＫＩＮを受けるためノード４２に接続されたゲー
トと、ＮＡＮＤゲート５４の第１入力端子に接続された
ドレインとを有する。トランジスタ１０３は、トランジ
スタ１０２のドレインに接続されたドレインと、信号Ｃ
ＬＫＩＮを受けるためノード４２に接続されたゲート
と、ソースとを有する。トランジスタ１０４は、トラン
ジスタ６３のソースに接続されたドレインと、ＶDDに接
続されたゲートと、ＶSSに接続されたソースとを有す
る。
【００２２】クロック増幅器４１のスイッチド・インバ
ータ段６０，７０，８０，９０は、インバータ・スイッ
チング・トランジスタのソースをそれぞれの電源電位か
ら切り離すことによって、低電力モード時にディセーブ
ルされる。例えば、低電力モード時に、トランジスタ６
１は非導通状態となり、トランジスタ６２のソースをＶ
DDから切り離す。しかし、定インバータ５２は常にアク
ティブであり、そのためノード４２におけるＤＣ値をス
イッチド・インバータ５１および定インバータ５２のス
イッチポイントに維持する。
【００２３】定インバータ５２における等価Ｐチャンネ
ル・ゲート幅／ゲート長（Ｗ／Ｌ）と等価Ｎチャンネル
Ｗ／Ｌとの比率を、スイッチド・インバータ５１の各段
の等価ＰチャンネルＷ／Ｌと等価ＮチャンネルＷ／Ｌと
の比率に一致させることが好ましい。例えば、トランジ
スタ１０１のゲート寸法は、トランジスタ６１，７１，
８１，９１のゲート寸法に一致される。このように、定
インバータ５２は、低電力モード時にノード４２上のＤ
Ｃレベルを通常動作時と同じレベルに維持できる。ノー
ド４２におけるＤＣ値（およびスイッチド・インバータ
５１と定インバータ５２のスイッチポイント）は、ＶDD
とＶSSとの中間、すなわち約２．５ボルトに設定され
る。構成要素の一般値は抵抗５３が８０キロオームであ
り、図２のコンデンサ３１のが１ナノファラデーであ
り、トランジスタ６１，７１，８１，９１，１０１のＷ
／Ｌが１４／４であり、トランジスタ６２，７２，８
２，９２，１０２のＷ／Ｌが１２／６であり、トランジ
スタ６３，７３，８３，９３，１０３のＷ／Ｌが５／６
であり、トランジスタ６４，７４，８４，９４，１０４
のＷ／Ｌが６／４である。しかし、これらの寸法は設計
および製造方法に応じて変えてもよい。また、スイッチ
ド・インバータ段の数は実施例に応じて変わることが明
らかであり、少なくとも１つのスイッチド・インバータ
段および１つの定インバータ段が必要である。
【００２４】本発明の一例では、スイッチド・インバー
タ手段（５１）は少なくとも１つのスイッチド・インバ
ータ段（６０）によって構成される。
【００２５】本発明の別の例では、少なくとも一つのイ
ンバータ段（６０）のそれぞれは、第１（６１），第２
（６２），第３（６３）および第４（６４）トランジス
タによって構成される。第１トランジスタ（６１）は、
第１電源電圧端子に結合された第１電流電極と、ストッ
プ信号を受ける制御電極と、第２電流電極とを有する。
第２トランジスタ（６２）は、第１トランジスタ（６
１）の第２電流電極に結合された第１電流電極と、クロ
ック信号を受ける制御電極と、インバータ手段（５１）
の出力端子に結合された第２電流電極とを有する。第３
トランジスタ（６３）は、第２トランジスタ（６２）の
第２電流電極に結合された第１電流電極と、クロック信
号を受ける制御電極と、第２電流電極とを有する。第４
トランジスタ（６４）は、第３トランジスタ（６３）の
第２電流電極に結合された第１電流電極と、ストップ信
号の補数を受ける制御電極と、第２電源電圧端子に結合
された第２電流電極とを有する。
【００２６】本発明のさらに別の例では、第１（６１）
および第２（６２）トランジスタはＰチャンネル・トラ
ンジスタであり、第３（６３）および第４（６４）トラ
ンジスタはＮチャンネル・トランジスタである。
【００２７】本発明のさらに別の例では、定インバータ
手段（５２）は、第５（１０１），第６（１０２），第
７（１０３）および第８（１０４）トランジスタによっ
て構成される。第５トランジスタ（１０１）は、第１電
源電圧端子に結合された第１電流電極と、第２電源電圧
端子に結合された制御電極と、第２電流電極とを有す
る。第６トランジスタ（１０２）は、第５トランジスタ
（１０１）の第２電流電極に結合された第１電流電極
と、クロック信号を受ける制御電極と、スイッチド・イ
ンバータ手段（５１）の出力端子に結合された第２電流
電極とを有する。第７トランジスタ（１０３）は、第６
トランジスタ（１０２）の第２電流電極に結合された第
１電流電極と、クロック信号を受ける制御電極と、第２
電流電極とを有する。第８トランジスタ（１０４）は、
第７トランジスタ（１０３）の第２電流電極に結合され
た第１電流電極と、第１電源電圧端子に結合された制御
電極と、第２電源電圧端子に結合された第２電流電極と
を有する。
【００２８】本発明のさらに別の例では、第５（１０
１）および第６（１０２）トランジスタはＰチャンネル
・トランジスタであり、第７（１０３）および第８（１
０４）トランジスタはＮチャンネル・トランジスタであ
る。
【００２９】本発明のさらに別の例では、論理手段（５
４）は、インバータ手段（５１，５２）の出力端子に結
合された第１入力端子と、ストップ信号の補数を受ける
第２入力端子と、クロック出力信号を与える出力端子と
を有するＮＡＮＤゲートによって構成される。
【００３０】本発明のさらに別の例では、内部回路（４
３，４４）は、クロック信号を受ける入力端子と、スト
ップ信号を与える出力端子とを有する中央処理装置（２
８）を含む。
【００３１】本発明について好適な実施例の観点から説
明してきたが、本発明は多くの点で修正でき、具体的に
説明してきた実施例以外の実施例もありうることが当業
者に明らかである。例えば、本発明によるクロック増幅
器は、４つ以上または以下のスイッチド・インバータ段
を有するスイッチド・インバータを含むことができる。
また、ストップ信号は、オンチップＣＰＵではなく、集
積回路の外部の信号源から与えることもできる。従っ
て、発明の精神および範囲に入る本発明の一切の修正を
特許請求の範囲によって包括するものとする。
【図面の簡単な説明】
【図１】従来技術による集積回路のブロック図を示す。
【図２】本発明による集積回路のブロック図を示す。
【図３】図２のクロック増幅器の論理図を示す。
【符号の説明】
２０ 集積回路 ２１ クロック増幅回路 ２２ ＰチャンネルＭＯＳトランジスタ ２３ ＭチャンネルＭＯＳトランジスタ ２４ 抵抗 ２５ インバータ ２８ ＣＰＵ ２９ 周辺回路 ３０ 電圧源 ３１ コンデンサ ４０ 集積回路 ４１ クロック増幅回路 ４２ 入力ノード ４３ ＣＰＵ ４４，４５ 周辺回路 ５０ インバータ ５１ スイッチド・インバータ ５２ 定インバータ ５３ 抵抗 ５４ ＮＡＮＤゲート ６０，７０，８０，９０ スイッチドインバータ段 ６１，６２ Ｐチャンネル・トランジスタ ６３，６４ Ｎチャンネル・トランジスタ ７１，７２ Ｐチャンネル・トランジスタ ７３，７４ Ｎチャンネル・トランジスタ ８１，８２ Ｐチャンネル・トランジスタ ８３，８４ Ｎチャンネル・トランジスタ ９１，９２ Ｐチャンネル・トランジスタ ９３，９４ Ｎチャンネル・トランジスタ １０１，１０２ Ｐチャンネル・トランジスタ １０３，１０４ Ｎチャンネル・トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キン・キ・ショー・リー アメリカ合衆国テキサス州オースティン、 ラヴ・バード・レーン4020 (72)発明者 フィル・フュオク・ディン・ホアン アメリカ合衆国テキサス州オースティン、 ワルポール・レーン10412

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号およびストップ信号を受
    け、前記クロック信号に応答して出力信号をその出力端
    子上で与えるインバータ手段（５１，５２）であって、
    スイッチド・インバータ手段（５１）および定インバー
    タ手段（５２）を含むインバータ手段（５１，５２）；
    前記クロック信号および前記ストップ信号を受け、前記
    ストップ信号が非アクティブのときに前記クロック信号
    に応答して前記インバータ手段（５１，５２）の前記出
    力端子で第１電圧を与える前記スイッチド・インバータ
    手段（５１）；前記クロック信号を受け、前記クロック
    信号に応答しかつ前記ストップ信号から独立して、前記
    インバータ手段（５１，５２）の前記出力端子において
    第２電圧を与える前記定インバータ手段（５２）；前記
    クロック信号を受ける第１端子と、前記インバータ手段
    （５１，５２）の前記出力端子に結合された第２端子と
    を有する抵抗（５３）；前記インバータ手段（５１，５
    ２）に結合され、前記ストップ信号が非アクティブのと
    きに前記インバータ手段（５１，５２）の前記出力信号
    に応答してクロック出力信号を与える論理手段（５
    ４）；および前記クロック出力信号を受けるクロック入
    力端子を有する内部回路（４３，４４）；によって構成
    されることを特徴とする低電力モードを有する集積回
    路。
  2. 【請求項２】 クロック信号を受ける入力端子と、スト
    ップ信号を受ける制御入力端子と、出力ノードに接続さ
    れた出力端子とを有する少なくとも１つのスイッチド・
    インバータ段（６０）；前記クロック信号を受ける入力
    端子と、前記出力ノードに結合された出力端子とを有す
    るインバータ（５２）；各スイッチド・インバータ段
    （６０）の前記入力端子と前記インバータ（５２）の前
    記入力端子とに結合された第１端子と、前記出力ノード
    に結合された第２端子とを有する抵抗（５３）；および
    各スイッチド・インバータ段（６０）と前記インバータ
    （５２）とに結合され、前記ストップ信号が非アクティ
    ブのときに、前記出力ノード上の前記電圧に応答してク
    ロック出力信号を与える論理手段（５４）；ならびに前
    記クロック出力信号を受けるクロック入力端子を有する
    内部回路（４３，４４）；によって構成されることを特
    徴とする低電力モードを有する集積回路（４０）。
  3. 【請求項３】 クロック信号を受ける入力端子と、スト
    ップ信号を受ける制御入力端子と、出力ノードに接続さ
    れた出力端子とを有する少なくとも１つのスイッチド・
    インバータ段（６０）；前記クロック信号を受ける入力
    端子と、前記出力ノードに結合された出力端子とを有す
    るインバータ（５２）；各スイッチド・インバータ段
    （６０）の前記入力端子と前記インバータ（５２）の前
    記入力端子とに結合された第１端子と、前記出力ノード
    に結合された第２端子とを有する抵抗（５３）；および
    各スイッチド・インバータ段（６０）と前記インバータ
    （５２）とに結合され、前記ストップ信号が非アクティ
    ブのときに、前記出力ノード上の前記電圧に応答してク
    ロック出力信号を与える論理手段（５４）；によって構
    成されることを特徴とするクロック増幅回路（４１）。
JP6110208A 1993-05-10 1994-04-27 低電力モードを有する集積回路およびそのためのクロック増幅回路 Pending JPH06348362A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002543513A (ja) * 1999-04-30 2002-12-17 インテル・コーポレーション 低電力プロセッサの電力を動的に制御する方法および装置
JP2014204226A (ja) * 2013-04-03 2014-10-27 旭化成エレクトロニクス株式会社 リングアンプ
KR102076627B1 (ko) * 2018-08-08 2020-02-12 서울과학기술대학교 산학협력단 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4834735A (en) * 1986-07-18 1989-05-30 The Proctor & Gamble Company High density absorbent members having lower density and lower basis weight acquisition zones
US6272465B1 (en) 1994-11-02 2001-08-07 Legerity, Inc. Monolithic PC audio circuit
US5675808A (en) * 1994-11-02 1997-10-07 Advanced Micro Devices, Inc. Power control of circuit modules within an integrated circuit
US5826068A (en) * 1994-11-09 1998-10-20 Adaptec, Inc. Integrated circuit with a serial port having only one pin
JPH1013200A (ja) * 1996-06-26 1998-01-16 Mitsubishi Electric Corp 可変遅延回路
US5844435A (en) * 1997-03-11 1998-12-01 Lucent Technologies Inc Low power, high accuracy clock circuit and method for integrated circuits
US5848014A (en) * 1997-06-12 1998-12-08 Cypress Semiconductor Corp. Semiconductor device such as a static random access memory (SRAM) having a low power mode using a clock disable circuit
US6052012A (en) * 1998-06-29 2000-04-18 Cisco Technology, Inc. Method and apparatus for clock uncertainly minimization
US6157222A (en) * 1999-03-29 2000-12-05 Texas Instruments Incorporated Low power adjustable input threshold circuit
US6166991A (en) 1999-11-03 2000-12-26 Cypress Semiconductor Corp. Circuit, architecture and method for reducing power consumption in a synchronous integrated circuit
US6288593B1 (en) * 2000-01-04 2001-09-11 Translogic Technology, Inc. Digital electronic circuit for use in implementing digital logic functions
US20090195273A1 (en) * 2008-02-06 2009-08-06 Micron Technology, Inc. Start-up circuit for smia input clock buffer
JPWO2009147770A1 (ja) * 2008-06-02 2011-10-20 パナソニック株式会社 クロック信号増幅回路
US8611379B2 (en) * 2010-08-20 2013-12-17 Broadcom Corporation Resonant clock amplifier with a digitally tunable delay
US8643418B2 (en) * 2011-06-02 2014-02-04 Micron Technology, Inc. Apparatus and methods for altering the timing of a clock signal
US8816765B2 (en) * 2012-08-14 2014-08-26 Broadcom Corporation Coupled inductor and calibrated complementary low noise amplifiers
US9438244B2 (en) * 2014-10-28 2016-09-06 Xilinx, Inc. Circuits for and methods of controlling power within an integrated circuit

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4212083A (en) * 1976-05-28 1980-07-08 Texas Instruments Incorporated MOS Integrated with implanted resistor elements
JPS5810863B2 (ja) * 1978-04-24 1983-02-28 株式会社日立製作所 半導体装置
CH631047B (fr) * 1979-07-13 Ebauches Electroniques Sa Amplificateur pour signaux alternatifs.
US4758945A (en) * 1979-08-09 1988-07-19 Motorola, Inc. Method for reducing power consumed by a static microprocessor
US4590394A (en) * 1984-03-13 1986-05-20 Motorola, Inc. Signal processing circuit with voltage clamped input
US4719369A (en) * 1985-08-14 1988-01-12 Hitachi, Ltd. Output circuit having transistor monitor for matching output impedance to load impedance
JPS62145906A (ja) * 1985-12-20 1987-06-30 Nec Corp 増幅回路
US5208489A (en) * 1986-09-03 1993-05-04 Texas Instruments Incorporated Multiple compound domino logic circuit
US4922141A (en) * 1986-10-07 1990-05-01 Western Digital Corporation Phase-locked loop delay line
KR910008519B1 (ko) * 1987-12-28 1991-10-18 가부시키가이샤 도시바 일치판정회로
US4890270A (en) * 1988-04-08 1989-12-26 Sun Microsystems Method and apparatus for measuring the speed of an integrated circuit device
US4899071A (en) * 1988-08-02 1990-02-06 Standard Microsystems Corporation Active delay line circuit
US4953187A (en) * 1989-01-23 1990-08-28 Motorola, Inc. High speed prescaler
JPH07114359B2 (ja) * 1989-07-28 1995-12-06 株式会社東芝 半導体集積回路
US5200907A (en) * 1990-04-16 1993-04-06 Tran Dzung J Transmission gate logic design method
JPH0446707U (ja) * 1990-08-22 1992-04-21
US5115150A (en) * 1990-11-19 1992-05-19 Hewlett-Packard Co. Low power CMOS bus receiver with small setup time
US5231319A (en) * 1991-08-22 1993-07-27 Ncr Corporation Voltage variable delay circuit
US5220216A (en) * 1992-01-02 1993-06-15 Woo Ann K Programmable driving power of a CMOS gate

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002543513A (ja) * 1999-04-30 2002-12-17 インテル・コーポレーション 低電力プロセッサの電力を動的に制御する方法および装置
JP2014204226A (ja) * 2013-04-03 2014-10-27 旭化成エレクトロニクス株式会社 リングアンプ
KR102076627B1 (ko) * 2018-08-08 2020-02-12 서울과학기술대학교 산학협력단 뇌신경 신호 기록용 아날로그 프론트엔드 집적회로

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Effective date: 20040615