JP2004201268A

JP2004201268A - パワーゲーティング回路およびそれを動作させる方法

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Publication number: JP2004201268A
Application number: JP2003145060A
Authority: JP
Inventors: Michael C Parris; マイケル・シィ・パリス; C Hardy Kim; キム・シィ・ハーディー
Original assignee: Sony Corp; United Memories Inc
Current assignee: Sony Corp; United Memories Inc
Priority date: 2002-12-19
Filing date: 2003-05-22
Publication date: 2004-07-15
Also published as: US20040119529A1; US7053692B2

Abstract

【課題】漏れ電流および結果として生じる電力損失を最小限にする。
【解決手段】パワーゲーティング回路は、メモリ回路等の、第１の電源端子および第２の電源端子を有するＭＯＳ回路と、ＭＯＳ回路の第１の電源端子に結合されるドレインを有するＰ−チャネルトランジスタ１２と、ＭＯＳ回路の第２の電源端子に結合されるドレインを有するＮ−チャネルトランジスタ１６とを含む。負のＶ_GS電圧が待機モード中にトランジスタ１２および１６において設定され、昇圧されたＶ_GS電圧がアクティブモード中にトランジスタ１２および１６において設定される。
【選択図】図１

Description

【０００１】
【発明の背景】
この発明は、一般的に集積回路（「ＩＣ」または「チップ」）装置の分野に関する。さらに、この発明は、待機モードにおける不所望の漏れ電流を制限するための回路と、対応する動作の方法とに関する。
【０００２】
論理およびデコーディング機能をパワーゲーティングすることは、待機時に、メモリおよび他の種類の集積回路におけるターンオフされたトランジスタの漏れ電流を減ずる一方法である。トランジスタを、電源もしくは接地、またはこの両方と直列に挿入し、待機中このトランジスタをターンオフすることにより、電力を節約することができる。しかしながら、パワーゲーティングトランジスタは大きく、先行技術の回路では漏洩しやすい。今日の高速な低供給電圧製品については、漏洩またはオフ電流および対応する電力消費が重要な要因となりつつある。
この問題は、バッテリが、たとえば無線または携帯の用途で用いられる場合さらに一層著しくなる。
【０００３】
先行技術の設計では、これらのパワーゲーティングトランジスタの制御ゲートが電源電圧を超えるレベルにされており、このため負のＶＧＳが発生し、待機中の漏洩をさらに減じる。
【０００４】
図１には、３つの典型的な先行技術のパワーゲーティングされたＭＯＳ回路１０、２０および３０が示される。回路１０は、メモリＩＣまたはメモリＩＣの周辺の論理回路等の典型的なＭＯＳ回路１４と直列な単一のＰ−チャネルトランジスタ１２を含む。Ｐ−チャネルトランジスタ１２のゲートはノード「Ａ」と示される。回路２０は、ＭＯＳ回路１４と直列な単一のＮ−チャネルトランジスタ１６を含む。Ｎ−チャネルトランジスタ１６のゲートはノード「Ｂ」と示される。
回路３０は、ＭＯＳ回路１４と直列なＰ−チャネルトランジスタ１２およびＮ−チャネルトランジスタ１６をともに含む。
【０００５】
図２には、パワーゲーティングされた回路１０、２０および３０を動作させるための第１の先行技術の方法が示される。ノードＡおよびＢでの波形が、回路１０、２０および３０の各々に対して示される。回路１０は波形Ａを用い、回路２０は波形Ｂを用い、回路３０は波形ＡおよびＢの両方を用いる。ノードＡおよびＢの各々はアクティブモードから待機モードへ切換わり、次いでアクティブモードに戻る。アクティブモードの間、ノードＡはロー（接地）であり、ノードＢはハイ（ＶＤＤ電源電圧）である。待機モードに切換えるために、ノードＡがハイ（ＶＤＤ電源電圧）にされ、ノードＢがロー（接地）にされる。最初の状態を再びアサートしてアクティブモードに切換え戻す。図２に示される第１の先行技術の制御レベルはＭＯＳ回路１４の待機または漏れ電流を大いに減じるが、漏れ電流をさらにいっそう減じることができる。
【０００６】
図３には、パワーゲーティングされた回路１０、２０および３０を動作させるための第２の先行技術の方法が示される。アクティブモードの間、ノードＡはロー（接地）であり、ノードＢはハイ（ＶＤＤ電源電圧）である。待機モードに切換えるために、ノードＡがハイ（ＶＤＤ電源電圧＋デルタ電圧）にされ、ノードＢがロー（接地−デルタ電圧）にされる。最初の状態を再びアサートしてアクティブモードに切換え戻す。図３に示される第２の先行技術の制御レベルは、トランジスタ１２および１６で負のＶＧＳを設定することにより、ＭＯＳ回路１４の待機または漏れ電流をさらに減じるが、これは待機モードにおいてのみである。
【０００７】
漏れ電流をさらに減少させることができるように、パワーゲーティング回路を動作させる態様においてさらなる改良が望まれる。
【０００８】
【発明の概要】
第１の実施例では、この発明に従ったパワーゲーティング回路は、メモリ回路または他の集積回路等の、第１の電源端子および接地される第２の電源端子を有するＭＯＳ回路と、供給電圧のＶ_DD電源に結合されるソース、ＭＯＳ回路の第１の電源端子に結合されるドレイン、および制御電圧を受取るためのゲートを有する、待機モード中に負のＶ_GS電圧を設定し、アクティブモード中に昇圧されたＶ_GS電圧を設定するためのＰ−チャネルトランジスタとを含む。制御電圧は、待機モードではＶ_DDより高い電圧であり、アクティブモードでは接地より低い電圧である。Ｐ−チャネルトランジスタは、非昇圧のＰ−チャネルトランジスタと比べて幅の狭いＰ−チャネルトランジスタである。典型的な動作条件のもとでは、Ｐ−チャネルトランジスタの幅は、約２分の１に減じられる。
【０００９】
第２の実施例では、この発明に従ったパワーゲーティング回路は、供給電圧のＶ_DD電源に結合される第１の電源端子、および第２の電源端子を有するＭＯＳ回路と、接地されるソース、ＭＯＳ回路の第２の電源端子に結合されるドレイン、および制御電圧を受取るためのゲートを有する、待機モード中に負のＶ_GS電圧を設定し、アクティブモード中に昇圧されたＶ_GS電圧を設定するためのＮ−チャネルトランジスタとを含む。制御電圧は、アクティブモードではＶ_DDより高い電圧であり、待機モードでは接地より低い電圧である。Ｎ−チャネルトランジスタは、非昇圧のＮ−チャネルトランジスタと比べて幅の狭いＮ‐チャネルトランジスタである。典型的な動作条件のもとでは、Ｎ−チャネルトランジスタの幅は、約１．５分の１に減じられる。
【００１０】
第３の実施例では、この発明に従ったパワーゲーティング回路は、第１の電源端子および第２の電源端子を有するＭＯＳ回路と、供給電圧のＶ_DD電源に結合されるソース、ＭＯＳ回路の第１の電源端子に結合されるドレイン、および第１の制御電圧を受取るためのゲートを有する、待機モード中に負のＶ_GS電圧を設定し、アクティブモード中に昇圧されたＶ_GS電圧を設定するためのＰ−チャネルトランジスタと、接地されるソース、ＭＯＳ回路の第２の電源端子に結合されるドレイン、および第２の制御電圧を受取るためのゲートを有する、待機モード中に負のＶ_GS電圧を設定し、アクティブモード中に昇圧されたＶ_GS電圧を設定するためのＮ−チャネルトランジスタとを含む。第１の制御電圧は、待機モードではＶ_DDより高い電圧であり、アクティブモードでは接地より低い電圧である。第２の制御電圧は、アクティブモードではＶ_DDより高い電圧であり、待機モードでは接地より低い電圧である。トランジスタの幅は第１および第２の実施例の場合と同じだけ減じられる。
【００１１】
第１の電源端子および第２の電源端子を有するＭＯＳ回路と、ＭＯＳ回路の第１の電源端子に結合されるドレインを有するＰ−チャネルトランジスタと、ＭＯＳ回路の第２の電源端子に結合されるドレインを有するＮ−チャネルトランジスタとを含むパワーゲーティング回路のための対応する動作方法において、この方法は、待機モード中に、少なくとも１つのトランジスタにおいて負のＶ_GS電圧を設定するステップと、アクティブモード中に、少なくとも１つのトランジスタにおいて昇圧されたＶ_GS電圧を設定するステップとを含む。所望の場合、パワーゲーティングトランジスタのどちらかはなくてもよく、ＭＯＳ回路の対応する電源端子を、適宜、ＶＤＤに結合しても、または接地してもよい。
【００１２】
この発明の上述および他の特徴および目的、ならびにそれらを達成するための態様は、添付の図面と関連した好ましい実施例の以下の記載を参照することにより、最もよく理解される。
【００１３】
【代表的な実施例の説明】
図４では、この発明に従ったパワーゲーティングされた回路１０、２０および３０を動作させるための方法が示される。アクティブモード（昇圧されたＶＧＳ電圧）の間、ノードＡはロー（接地−デルタ電圧またはＶＢＢ電源電圧）であり、ノードＢはハイ（ＶＤＤ電源電圧＋デルタ電圧またはＶＰＰ電源電圧）である。待機モードに切換えるために、ノードＡはハイ（ＶＤＤ電源電圧＋デルタ電圧またはＶＰＰ電源電圧）にされ、ノードＢはロー（接地−デルタ電圧またはＶＢＢ電源電圧）にされる。最初の状態を再びアサートしてアクティブモードに切換え戻す。図４に示される制御レベルは、アクティブモードの間トランジスタ１２および／または１６で昇圧されたＶＧＳ電圧を設定することにより、かつ、待機モード中にトランジスタ１２および／または１６で負のＶＧＳ電圧を設定することにより、ＭＯＳ回路１４の待機または漏れ電流をさらにいっそう減じる。
【００１４】
このようにして、アクティブ期間中は制御信号レベルを変えることによって、および待機期間中には負のＶＧＳ電圧を設定することによっても、先行技術を改善した。
【００１５】
制御信号ＡおよびＢの電圧レベルを昇圧することにより、パワーゲーティングトランジスタを、同じＩＤＳ能力に対して、これを行なわない場合よりも小さくすることができる。パワーゲーティングトランジスタをより小さくすることにより、チップ寸法が縮小でき、待機中の漏洩を減じる。所与の技術（パワーゲーティングトランジスタのゲート酸化物の厚さ）に応じて、チップ寸法をさらに縮小でき、電力消費をさらに減ずることができる。
【００１６】
たとえば、０．８ボルトの内部電源を用いる高度な技術の集積回路上では、０．４ボルトのデルタ電圧が実現された。この発明に従った昇圧および負の組合せにより、この場合、パワーゲーティングトランジスタの幅を、Ｎ−チャネルおよびＰ−チャネルパワーゲーティングトランジスタに対してそれぞれ、１．５から２．０倍減じた。これにより、結果としてチップ寸法、漏れ電流、および待機モード中の電力損失が、対応して減少することとなった。
【００１７】
上述の例において著しい改善がなされたが、より典型的な５、３．３、および２．５ボルトの電源を用いても、同様の改善が可能である。また、正確に０．４ボルトのデルタ電圧を用いる必要はなく、所望の用途に応じて変更してもよい。
さらに、「デルタ」電圧が、負のＶ_GS電圧および昇圧されたＶ_GS電圧の両方に対して等しいものである必要はない。各々の場合、所望のとおり異なった「デルタ」電圧であってもよい。「デルタ」電圧はまた、Ｐ−チャネルおよびＮ−チャネルトランジスタに対して必要に応じて異なっていてもよい。
【００１８】
結論として、先行技術では、パワーゲーティングトランジスタゲートの電圧を昇圧することにより待機中の漏れ電流を改善するが、この発明の回路および方法では、アクティブモードの間でもＶ_GS電圧を昇圧し、これにより面積および待機漏れ電流を減じる。
【００１９】
特定の回路およびタイミングの実現化例と関連してこの発明の原理を以上に記載してきたが、以上の記載は例示としてのみなされたものであり、この発明の範囲を限定するものではないことが明瞭に理解されるべきである。特に、以上の開示の教示が当該技術分野の当業者に対して他の変形を示唆することが認識される。このような変形はそれ自体が既に公知であり、この明細書に既に記載されている特徴の代わりにまたはこれに加えて用いることのできる他の特徴を含み得る。
本願では請求項は特定の特徴の組合せに対して作成されているが、この明細書中の開示の範囲が、明示的または暗示的に開示されるいかなる新規の特徴もしくは特徴のいかなる新規な組合せ、または当該技術分野の当業者にとって明らかであるそのいかなる一般化または変形をも含み、これらがいずれの請求項においても現在クレームされている同じ発明に関連するか否か、およびこれがこの発明が直面する同様の技術的な問題のいずれかまたはすべてを軽減するか否かにかかわらないことを理解すべきである。出願人は、この出願またはこれより発生する出願すべての審査手続において、そのような特徴および／またはそのような特徴の組合せに対して新しい請求項を作成する権利をこれにより留保する。
【図面の簡単な説明】
【図１】図２および図３に示される先行技術の制御レベルに従って動作される３つのパワーゲーティング回路の回路／ブロック図である。
【図２】図１に示される回路のＰ−チャネルおよび／またはＮ−チャネルゲーティングトランジスタのゲートを制御するための第１の先行技術を示すタイミング図である。
【図３】図１に示される回路のＰ−チャネルおよび／またはＮ−チャネルゲーティングトランジスタのゲートを制御するための第２の先行技術を示すタイミング図である。
【図４】この発明に従った、図１に示される回路のＰ−チャネルおよび／またはＮ−チャネルゲーティングトランジスタのゲートを制御するための技術を示すタイミング図である。
【符号の説明】
１０回路、２０回路、３０回路、１２トランジスタ、１６トランジスタ、１４ＭＯＳ回路。

Claims

パワーゲーティング回路であって、
第１の電源端子、および接地される第２の電源端子を有するＭＯＳ回路と、
供給電圧のＶ_DD電源に結合されるソース、ＭＯＳ回路の第１の電源端子に結合されるドレイン、および制御電圧を受取るためのゲートを有する、アクティブモード中に昇圧された負のＶ_GS電圧を設定し、待機モード中に昇圧された正のＶ_GS電圧を設定するためのＰ−チャネルトランジスタとを含む、パワーゲーティング回路。
制御電圧は待機モードにおいてＶ_DDより高い電圧を含む、請求項１に記載のパワーゲーティング回路。
制御電圧はアクティブモードにおいて接地より低い電圧を含む、請求項１に記載のパワーゲーティング回路。
Ｐ−チャネルトランジスタは、非昇圧のＰ−チャネルトランジスタに比べて幅の狭いＰ−チャネルトランジスタを含む、請求項１に記載のパワーゲーティング回路。
Ｐ−チャネルトランジスタの幅が約２分の１に減じられる、請求項４に記載のパワーゲーティング回路。
供給電圧のＶ_DD電源に結合される第１の電源端子、および第２の電源端子を有するＭＯＳ回路と、
接地されるソース、ＭＯＳ回路の第２の電源端子に結合されるドレイン、および制御電圧を受取るためのゲートを有する、待機モード中に負のＶ_GS電圧を設定し、アクティブモード中に昇圧されたＶ_GS電圧を設定するためのＮ−チャネルトランジスタとを含む、パワーゲーティング回路。
制御電圧はアクティブモードにおいてＶ_DDより高い電圧を含む、請求項５に記載のパワーゲーティング回路。
制御電圧は待機モードにおいて接地より低い電圧を含む、請求項５に記載のパワーゲーティング回路。
Ｎ−チャネルトランジスタは、非昇圧のＮ−チャネルトランジスタに比べて幅の狭いＮ−チャネルトランジスタを含む、請求項５に記載のパワーゲーティング回路。
Ｎ−チャネルトランジスタの幅が約１．５分の１に減じられる、請求項４に記載のパワーゲーティング回路。
第１の電源端子および第２の電源端子を有するＭＯＳ回路と、
供給電圧のＶ_DD電源に結合されるソース、ＭＯＳ回路の第１の電源端子に結合されるドレイン、および第１の制御電圧を受取るためのゲートを有する、アクティブモード中に昇圧された負のＶ_GS電圧を設定し、待機モード中に昇圧されたＶ_GS電圧を設定するためのＰ−チャネルトランジスタと、
接地されるソース、ＭＯＳ回路の第２の電源端子に結合されるドレイン、および第２の制御電圧を受取るためのゲートを有する、待機モード中に負のＶ_GS電圧を設定し、アクティブモード中に昇圧されたＶ_GS電圧を設定するためのＮ−チャネルトランジスタとを含む、パワーゲーティング回路。
第１の制御電圧は待機モードにおいてＶ_DDより高い電圧を含む、請求項１１に記載のパワーゲーティング回路。
第１の制御電圧はアクティブモードにおいて接地より低い電圧を含む、請求項１１に記載のパワーゲーティング回路。
Ｐ−チャネルトランジスタは、非昇圧のＰ−チャネルトランジスタに比べて幅の狭いＰ−チャネルトランジスタを含む、請求項１１に記載のパワーゲーティング回路。
Ｐ−チャネルトランジスタの幅が約２分の１に減じられる、請求項１４に記載のパワーゲーティング回路。
第２の制御電圧はアクティブモードにおいてＶ_DDより高い電圧を含む、請求項１１に記載のパワーゲーティング回路。
第２の制御電圧は待機モードにおいて接地より低い電圧を含む、請求項１１に記載のパワーゲーティング回路。
Ｎ−チャネルトランジスタは、非昇圧のＮ−チャネルトランジスタに比べて幅の狭いＮ−チャネルトランジスタを含む、請求項１１に記載のパワーゲーティング回路。
Ｎ−チャネルトランジスタの幅が約１．５分の１に減じられる、請求項１８に記載のパワーゲーティング回路。
第１の電源端子および第２の電源端子を有するＭＯＳ回路と、ＭＯＳ回路の第１の電源端子に結合されるドレインを有するＰ−チャネルトランジスタと、ＭＯＳ回路の第２の電源端子に結合されるドレインを有するＮ−チャネルトランジスタとを含むパワーゲーティング回路を動作させる方法であって、
待機モード中に、少なくとも１つのトランジスタにおいて負のＶ_GS電圧を設定するステップと、
アクティブモード中に、少なくとも１つのトランジスタにおいて昇圧されたＶ_GS電圧を設定するステップとを含む、方法。