JPH10261946A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10261946A JPH10261946A JP9066973A JP6697397A JPH10261946A JP H10261946 A JPH10261946 A JP H10261946A JP 9066973 A JP9066973 A JP 9066973A JP 6697397 A JP6697397 A JP 6697397A JP H10261946 A JPH10261946 A JP H10261946A
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- 230000005669 field effect Effects 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 3
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- 230000006870 function Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Abstract
(57)【要約】
【課題】 半導体集積回路において組み合わせ回路は正
常に動作するが、順序回路は保持データの消失により誤
動作するという課題があった。 【解決手段】 順序回路に含まれる電界効果トランジス
タは制御手段がそのしきい値電圧を可変とすることがで
きるように構成したので、動作時にはトランジスタのし
きい値電圧を低くして記憶保持ノードへのデータの書き
込み・読み出しを高速化し、不動作時にはトランジスタ
のしきい値電圧を高めてリーク電流を減少させ、これに
より記憶保持ノードのデータを破壊・消失しないように
するとともに低消費電力化を実現したものである。
常に動作するが、順序回路は保持データの消失により誤
動作するという課題があった。 【解決手段】 順序回路に含まれる電界効果トランジス
タは制御手段がそのしきい値電圧を可変とすることがで
きるように構成したので、動作時にはトランジスタのし
きい値電圧を低くして記憶保持ノードへのデータの書き
込み・読み出しを高速化し、不動作時にはトランジスタ
のしきい値電圧を高めてリーク電流を減少させ、これに
より記憶保持ノードのデータを破壊・消失しないように
するとともに低消費電力化を実現したものである。
Description
【０００１】
【発明の属する技術分野】この発明は、携帯用電子機器
などの電池寿命を引き延ばすために低消費電力化した半
導体集積回路に関するものである。
などの電池寿命を引き延ばすために低消費電力化した半
導体集積回路に関するものである。
【０００２】
【従来の技術】近年、携帯機器の進歩・発展にともない
内蔵電池をさらに長時間使用できるように半導体集積回
路（ＬＳＩ）を低消費電力化することが求められてい
る。低消費電力化を実現するための有効な手法として、
例えば動作電圧を下げることなどが挙げられる。すなわ
ち、消費電力は電圧と電流の積で与えられるので、動作
電圧を低下させることによって電圧と電流の両方を低減
することができ、これにより一般に二乗の効果があると
いわれている。
内蔵電池をさらに長時間使用できるように半導体集積回
路（ＬＳＩ）を低消費電力化することが求められてい
る。低消費電力化を実現するための有効な手法として、
例えば動作電圧を下げることなどが挙げられる。すなわ
ち、消費電力は電圧と電流の積で与えられるので、動作
電圧を低下させることによって電圧と電流の両方を低減
することができ、これにより一般に二乗の効果があると
いわれている。
【０００３】しかしながら、ＬＳＩを構成するＭＯＳＦ
ＥＴは、電源電圧を下げると動作が劣化してスピードが
遅くなるという性質を有する。この性質は、電源電圧を
低下させても、しきい値電圧を不用意に下げることがで
きないことに起因する。なぜならば、しきい値を低下さ
せるとＭＯＳＦＥＴのオフ時のリーク電流が増大してし
まい、かえって消費電力を増加させてしまうからであ
る。この課題を解決するために、従来は次のような方法
が用いられていた。
ＥＴは、電源電圧を下げると動作が劣化してスピードが
遅くなるという性質を有する。この性質は、電源電圧を
低下させても、しきい値電圧を不用意に下げることがで
きないことに起因する。なぜならば、しきい値を低下さ
せるとＭＯＳＦＥＴのオフ時のリーク電流が増大してし
まい、かえって消費電力を増加させてしまうからであ
る。この課題を解決するために、従来は次のような方法
が用いられていた。
【０００４】図７は、例えば特開平７−２１２２１８号
公報に示された従来のいわゆるＭＴ−ＣＭＯＳ（Ｍｕｌ
ｔｉ−ｔｈｒｅｓｈｏｌｄ ＣＭＯＳ）による低電圧動
作回路である。図において、１，２および５はｐチャネ
ルＭＯＳＦＥＴであり、３，４および６はｎチャネルＭ
ＯＳＦＥＴである。ｐチャネルＭＯＳＦＥＴ１，２のし
きい値電圧の絶対値は、ｐチャネルＭＯＳＦＥＴ５のし
きい値の絶対値よりも低く設定されているとともに、ｎ
チャネルＭＯＳＦＥＴ３，４のしきい値電圧の絶対値が
ｎチャネルＭＯＳＦＥＴ６のしきい値の絶対値よりも低
く設定されている（以下、「しきい値電圧」はその絶対
値をいうものとする）。そして、これらのＭＯＳＦＥＴ
１〜４が２入力ＮＡＮＤゲートの組み合わせ回路１１を
構成する。また、ｐチャネルＭＯＳＦＥＴ５は電源電圧
１２と仮想的な電源線９との間に接続され、そのゲート
には制御信号ＣＳＢ１が入力し、ｎチャネルＭＯＳＦＥ
Ｔ６は仮想的なアース線１０とアース１３との間に接続
され、そのゲートには制御信号ＣＳ１が入力する。
公報に示された従来のいわゆるＭＴ−ＣＭＯＳ（Ｍｕｌ
ｔｉ−ｔｈｒｅｓｈｏｌｄ ＣＭＯＳ）による低電圧動
作回路である。図において、１，２および５はｐチャネ
ルＭＯＳＦＥＴであり、３，４および６はｎチャネルＭ
ＯＳＦＥＴである。ｐチャネルＭＯＳＦＥＴ１，２のし
きい値電圧の絶対値は、ｐチャネルＭＯＳＦＥＴ５のし
きい値の絶対値よりも低く設定されているとともに、ｎ
チャネルＭＯＳＦＥＴ３，４のしきい値電圧の絶対値が
ｎチャネルＭＯＳＦＥＴ６のしきい値の絶対値よりも低
く設定されている（以下、「しきい値電圧」はその絶対
値をいうものとする）。そして、これらのＭＯＳＦＥＴ
１〜４が２入力ＮＡＮＤゲートの組み合わせ回路１１を
構成する。また、ｐチャネルＭＯＳＦＥＴ５は電源電圧
１２と仮想的な電源線９との間に接続され、そのゲート
には制御信号ＣＳＢ１が入力し、ｎチャネルＭＯＳＦＥ
Ｔ６は仮想的なアース線１０とアース１３との間に接続
され、そのゲートには制御信号ＣＳ１が入力する。
【０００５】次に動作について説明する。この２入力Ｎ
ＡＮＤゲートの組み合わせ回路１１を動作させる場合に
は、制御信号ＣＳ１をハイレベルにするとともに、その
反転信号である制御信号ＣＳＢ１をローレベルにする。
したがってｐチャネルＭＯＳＦＥＴ５およびｎチャネル
ＭＯＳＦＥＴ６はいずれもオンの状態になり、仮想的な
電源線９は電源電圧１２の電圧ＶDDレベルまで引き上げ
られ、一方仮想的なアース線１０はアース１３のＶGND
レベルまで引き下げられる。この結果、この組み合わせ
回路１１は通常のＮＡＮＤ動作をすることになる。この
際、ＭＯＳＦＥＴ１〜４はしきい値電圧（絶対値）が低
く設定されているので、電源電圧１２の電圧ＶDDが低電
圧の際にも高速の動作が可能となる。
ＡＮＤゲートの組み合わせ回路１１を動作させる場合に
は、制御信号ＣＳ１をハイレベルにするとともに、その
反転信号である制御信号ＣＳＢ１をローレベルにする。
したがってｐチャネルＭＯＳＦＥＴ５およびｎチャネル
ＭＯＳＦＥＴ６はいずれもオンの状態になり、仮想的な
電源線９は電源電圧１２の電圧ＶDDレベルまで引き上げ
られ、一方仮想的なアース線１０はアース１３のＶGND
レベルまで引き下げられる。この結果、この組み合わせ
回路１１は通常のＮＡＮＤ動作をすることになる。この
際、ＭＯＳＦＥＴ１〜４はしきい値電圧（絶対値）が低
く設定されているので、電源電圧１２の電圧ＶDDが低電
圧の際にも高速の動作が可能となる。
【０００６】組み合わせ回路１１が動作しない場合に
は、制御信号ＣＳ１をローレベルとし、その反転信号で
ある制御信号ＣＳＢ１をハイレベルとする。このときｐ
チャネルＭＯＳＦＥＴ５およびｎチャネルＭＯＳＦＥＴ
６はいずれもオフとなって、仮想的な電源線９および仮
想的なアース線１０は電源電圧１２およびアース１３か
らそれぞれ切り離される。この時、ｐチャネルＭＯＳＦ
ＥＴ５およびｎチャネルＭＯＳＦＥＴ６はいずれもしき
い値電圧（絶対値）がＭＯＳＦＥＴ１〜４よりも高く設
定されているため、リーク電流を小さく抑えることがで
きる。
は、制御信号ＣＳ１をローレベルとし、その反転信号で
ある制御信号ＣＳＢ１をハイレベルとする。このときｐ
チャネルＭＯＳＦＥＴ５およびｎチャネルＭＯＳＦＥＴ
６はいずれもオフとなって、仮想的な電源線９および仮
想的なアース線１０は電源電圧１２およびアース１３か
らそれぞれ切り離される。この時、ｐチャネルＭＯＳＦ
ＥＴ５およびｎチャネルＭＯＳＦＥＴ６はいずれもしき
い値電圧（絶対値）がＭＯＳＦＥＴ１〜４よりも高く設
定されているため、リーク電流を小さく抑えることがで
きる。
【０００７】一般に、ＭＯＳＦＥＴのゲート・ソース間
の電圧がしきい値電圧以下の領域では、ソース・ドレイ
ン間のリーク電流はゲート電圧に対して指数関数的に増
加する。このため、組み合わせ回路１１が動作していな
い場合、ＭＯＳＦＥＴ１〜４とＭＯＳＦＥＴ５，６のし
きい値電圧に差を持たせることによってリーク電流を大
幅に削減することができる。なお、一例として、図７は
組み合わせ回路１１が２入力ＮＡＮＤゲートである場合
を示しているが、これはＬＳＩを構成するいかなる種類
および規模の回路でも同様の議論が成立する。
の電圧がしきい値電圧以下の領域では、ソース・ドレイ
ン間のリーク電流はゲート電圧に対して指数関数的に増
加する。このため、組み合わせ回路１１が動作していな
い場合、ＭＯＳＦＥＴ１〜４とＭＯＳＦＥＴ５，６のし
きい値電圧に差を持たせることによってリーク電流を大
幅に削減することができる。なお、一例として、図７は
組み合わせ回路１１が２入力ＮＡＮＤゲートである場合
を示しているが、これはＬＳＩを構成するいかなる種類
および規模の回路でも同様の議論が成立する。
【０００８】
【発明が解決しようとする課題】従来の低電圧動作型の
半導体集積回路は以上のように構成されているので、２
入力ＮＡＮＤゲートのように、出力が入力の組合わせに
よって決定される組み合わせ回路の場合には正常に動作
するが、以前の状態を記憶保持する機能を有する順序回
路の場合には誤動作を起こしてしまうなどの課題があっ
た。
半導体集積回路は以上のように構成されているので、２
入力ＮＡＮＤゲートのように、出力が入力の組合わせに
よって決定される組み合わせ回路の場合には正常に動作
するが、以前の状態を記憶保持する機能を有する順序回
路の場合には誤動作を起こしてしまうなどの課題があっ
た。
【０００９】この順序回路の一例として、図８に２つの
インバータの入力と出力とが互いに交差して接続したい
わゆるラッチ回路の図を示す。図において、１４，１５
はｐチャネルＭＯＳＦＥＴ、１６，１７はｎチャネルＭ
ＯＳＦＥＴであり、いずれも低いしきい値電圧（絶対
値）を有するものである。５はｐチャネルＭＯＳＦＥ
Ｔ、６はｎチャネルＭＯＳＦＥＴであり、双方共にしき
い値電圧（絶対値）は高いものから成る。これらのＭＯ
ＳＦＥＴ１４〜１７により順序回路２０が構成され、ノ
ード１８，１９が一対の記憶保持ノードを形成し、その
一方がハイレベルの時はもう一方がローレベルとなり入
力した値を保持することができる。
インバータの入力と出力とが互いに交差して接続したい
わゆるラッチ回路の図を示す。図において、１４，１５
はｐチャネルＭＯＳＦＥＴ、１６，１７はｎチャネルＭ
ＯＳＦＥＴであり、いずれも低いしきい値電圧（絶対
値）を有するものである。５はｐチャネルＭＯＳＦＥ
Ｔ、６はｎチャネルＭＯＳＦＥＴであり、双方共にしき
い値電圧（絶対値）は高いものから成る。これらのＭＯ
ＳＦＥＴ１４〜１７により順序回路２０が構成され、ノ
ード１８，１９が一対の記憶保持ノードを形成し、その
一方がハイレベルの時はもう一方がローレベルとなり入
力した値を保持することができる。
【００１０】次に動作について説明する。ＣＳ１がハイ
レベルであるとともにＣＳＢ１がローレベルとなった状
態で順序回路２０が動作する場合は、書き込まれたデー
タの値が正常に保持され、しかもｐチャネルＭＯＳＦＥ
Ｔ１４，１５とｎチャネルＭＯＳＦＥＴ１６，１７のし
きい値電圧が共に低いために、ノード１８，１９への書
き込み・読み出しを高速に行うことができる。
レベルであるとともにＣＳＢ１がローレベルとなった状
態で順序回路２０が動作する場合は、書き込まれたデー
タの値が正常に保持され、しかもｐチャネルＭＯＳＦＥ
Ｔ１４，１５とｎチャネルＭＯＳＦＥＴ１６，１７のし
きい値電圧が共に低いために、ノード１８，１９への書
き込み・読み出しを高速に行うことができる。
【００１１】しかしながら、動作していない時に、ＣＳ
１がローレベルでしかもＣＳＢ１がハイレベルとなって
リーク電流が低減してしまうと、ＭＯＳＦＥＴ１４〜１
７におけるオフ時のリーク電流の方がＭＯＳＦＥＴ５，
６のオフ時のリーク電流よりも大きくなるために、ノー
ド１８，１９のデータを保持できなくなる。なぜなら
ば、例えばノード１８がハイレベルでノード１９がロー
レベルであるとすると、ＭＯＳＦＥＴ１４〜１７のう
ち、ｐチャネルＭＯＳＦＥＴ１５およびｎチャネルＭＯ
ＳＦＥＴ１６がオフとなり他の２つはオンとなるが、ｐ
チャネルＭＯＳＦＥＴ１５およびｎチャネルＭＯＳＦＥ
Ｔ１６を流れるリーク電流のおかげでハイレベルのノー
ド１８が低下し、ローレベルのノード１９が上昇してし
まうからである。これはノード１８，１９のレベルが等
しくなるまで続き、その結果保持されていたデータは失
われてしまう。このように、従来の低電圧動作型の半導
体集積回路では、順序回路のデータが消失してしまうと
いう課題があった。
１がローレベルでしかもＣＳＢ１がハイレベルとなって
リーク電流が低減してしまうと、ＭＯＳＦＥＴ１４〜１
７におけるオフ時のリーク電流の方がＭＯＳＦＥＴ５，
６のオフ時のリーク電流よりも大きくなるために、ノー
ド１８，１９のデータを保持できなくなる。なぜなら
ば、例えばノード１８がハイレベルでノード１９がロー
レベルであるとすると、ＭＯＳＦＥＴ１４〜１７のう
ち、ｐチャネルＭＯＳＦＥＴ１５およびｎチャネルＭＯ
ＳＦＥＴ１６がオフとなり他の２つはオンとなるが、ｐ
チャネルＭＯＳＦＥＴ１５およびｎチャネルＭＯＳＦＥ
Ｔ１６を流れるリーク電流のおかげでハイレベルのノー
ド１８が低下し、ローレベルのノード１９が上昇してし
まうからである。これはノード１８，１９のレベルが等
しくなるまで続き、その結果保持されていたデータは失
われてしまう。このように、従来の低電圧動作型の半導
体集積回路では、順序回路のデータが消失してしまうと
いう課題があった。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、順序回路の保持データを破壊する
ことなく、動作していない回路のリーク電流の低減によ
り低消費電力化を図ることができる半導体集積回路を得
ることを目的とする。
めになされたもので、順序回路の保持データを破壊する
ことなく、動作していない回路のリーク電流の低減によ
り低消費電力化を図ることができる半導体集積回路を得
ることを目的とする。
【００１３】
【課題を解決するための手段】請求項１記載の発明に係
る半導体集積回路は、スイッチング手段と、該スイッチ
ング手段に接続された組み合わせ回路と、第１の電界効
果トランジスタを含む順序回路と、第１の電界効果トラ
ンジスタのしきい値電圧を可変とする制御手段とを備え
たものである。
る半導体集積回路は、スイッチング手段と、該スイッチ
ング手段に接続された組み合わせ回路と、第１の電界効
果トランジスタを含む順序回路と、第１の電界効果トラ
ンジスタのしきい値電圧を可変とする制御手段とを備え
たものである。
【００１４】請求項２記載の発明に係る半導体集積回路
は、順序回路に含まれる第１の電界効果トランジスタは
バックゲートを有しており、制御手段はこのバックゲー
トを介して前記第１の電界効果トランジスタのしきい値
電圧を可変とするものである。
は、順序回路に含まれる第１の電界効果トランジスタは
バックゲートを有しており、制御手段はこのバックゲー
トを介して前記第１の電界効果トランジスタのしきい値
電圧を可変とするものである。
【００１５】請求項３記載の発明に係る半導体集積回路
は、制御手段は正電圧発生器と負電圧発生器とを含むも
のである。
は、制御手段は正電圧発生器と負電圧発生器とを含むも
のである。
【００１６】請求項４記載の発明に係る半導体集積回路
は、組み合わせ回路には第２の電界効果トランジスタが
含まれているとともに、スイッチング手段には第３の電
界効果トランジスタが含まれており、第２の電界効果ト
ランジスタのしきい値電圧の絶対値よりも第３の電界効
果トランジスタのしきい値電圧の絶対値が高いものであ
る。
は、組み合わせ回路には第２の電界効果トランジスタが
含まれているとともに、スイッチング手段には第３の電
界効果トランジスタが含まれており、第２の電界効果ト
ランジスタのしきい値電圧の絶対値よりも第３の電界効
果トランジスタのしきい値電圧の絶対値が高いものであ
る。
【００１７】請求項５記載の発明に係る半導体集積回路
は、組み合わせ回路には第２の電界効果トランジスタが
含まれており、スイッチング手段には少なくとも二つの
第３の電界効果トランジスタが含まれており、その一方
のトランジスタのソースが電源電圧に接続されていると
ともに他方のトランジスタのソースがアース電位に接続
されている半導体集積回路において、第２の電界効果ト
ランジスタのしきい値電圧の絶対値が第３の電界効果ト
ランジスタのしきい値電圧の絶対値が略等しく、しかも
上記第３の電界効果トランジスタがオフ状態にある場合
には電源電圧側のトランジスタとアース側のトランジス
タとでゲート・ソース間電位を逆バイアスとするもので
ある。
は、組み合わせ回路には第２の電界効果トランジスタが
含まれており、スイッチング手段には少なくとも二つの
第３の電界効果トランジスタが含まれており、その一方
のトランジスタのソースが電源電圧に接続されていると
ともに他方のトランジスタのソースがアース電位に接続
されている半導体集積回路において、第２の電界効果ト
ランジスタのしきい値電圧の絶対値が第３の電界効果ト
ランジスタのしきい値電圧の絶対値が略等しく、しかも
上記第３の電界効果トランジスタがオフ状態にある場合
には電源電圧側のトランジスタとアース側のトランジス
タとでゲート・ソース間電位を逆バイアスとするもので
ある。
【００１８】請求項６記載の発明に係る半導体集積回路
は、組み合わせ回路は複数の第１の回路ブロックから成
り、それぞれの第１の回路ブロックに対してスイッチン
グ手段が個別に接続されており、順序回路もまた複数の
第２の回路ブロックから成り、それぞれの第２の回路ブ
ロックに含まれる第１の電界効果トランジスタのしきい
値電圧を可変とする制御手段が個別に接続されているも
のである。
は、組み合わせ回路は複数の第１の回路ブロックから成
り、それぞれの第１の回路ブロックに対してスイッチン
グ手段が個別に接続されており、順序回路もまた複数の
第２の回路ブロックから成り、それぞれの第２の回路ブ
ロックに含まれる第１の電界効果トランジスタのしきい
値電圧を可変とする制御手段が個別に接続されているも
のである。
【００１９】請求項７記載の発明に係る半導体集積回路
は、スイッチング手段は、電源電圧よりも高い電圧を発
生させる第１の昇圧器と、アース電位よりも低い電圧を
発生させる第１の降圧器と、第１の昇圧器と接続された
反転手段と、第１の降圧器と接続された非反転手段とを
備えるものである。
は、スイッチング手段は、電源電圧よりも高い電圧を発
生させる第１の昇圧器と、アース電位よりも低い電圧を
発生させる第１の降圧器と、第１の昇圧器と接続された
反転手段と、第１の降圧器と接続された非反転手段とを
備えるものである。
【００２０】請求項８記載の発明に係る半導体集積回路
は、制御手段は正電圧発生器と接続される第２の昇圧器
と、負電圧発生器と接続される第２の降圧器とを備えて
おり、正電圧発生器と負電圧発生器がマルチプレクサ回
路から成るものである。
は、制御手段は正電圧発生器と接続される第２の昇圧器
と、負電圧発生器と接続される第２の降圧器とを備えて
おり、正電圧発生器と負電圧発生器がマルチプレクサ回
路から成るものである。
【００２１】請求項９記載の発明に係る半導体集積回路
は、制御手段に含まれる第２の昇圧器および第２の降圧
器が、スイッチング手段に含まれる第１の昇圧器および
第１の降圧器と異なるものである。
は、制御手段に含まれる第２の昇圧器および第２の降圧
器が、スイッチング手段に含まれる第１の昇圧器および
第１の降圧器と異なるものである。
【００２２】請求項１０記載の発明に係る半導体集積回
路は、組み合わせ回路と順序回路とを含む論理回路と、
昇圧器と降圧器とを有する集積回路とを備えた半導体集
積回路において、集積回路の昇圧器および降圧器を用い
て、組み合わせ回路のスイッチング手段を駆動するとと
もに、順序回路に含まれるバックゲートを有する電界効
果トランジスタのバックゲートを介してコントロールす
る制御手段を駆動するものである。
路は、組み合わせ回路と順序回路とを含む論理回路と、
昇圧器と降圧器とを有する集積回路とを備えた半導体集
積回路において、集積回路の昇圧器および降圧器を用い
て、組み合わせ回路のスイッチング手段を駆動するとと
もに、順序回路に含まれるバックゲートを有する電界効
果トランジスタのバックゲートを介してコントロールす
る制御手段を駆動するものである。
【００２３】請求項１１記載の発明に係る半導体集積回
路は、昇圧器と降圧器とを有する集積回路がダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）からなるもので
ある。
路は、昇圧器と降圧器とを有する集積回路がダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）からなるもので
ある。
【００２４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による低
電圧動作型の半導体集積回路を示す図であり、図におい
て、１，２はｐチャネルＭＯＳＦＥＴ、５はｐチャネル
ＭＯＳＦＥＴ、３，４はｎチャネルＭＯＳＦＥＴ、６は
ｎチャネルＭＯＳＦＥＴ２３，２４はバックゲート用ノ
ードである。ここで、ｐチャネルＭＯＳＦＥＴ１，２の
しきい値電圧の絶対値はｐチャネルＭＯＳＦＥＴ５のし
きい値電圧の絶対値よりも低く設定されるとともに、ｎ
チャネルＭＯＳＦＥＴ３，４のしきい値電圧の絶対値は
ｎチャネルＭＯＳＦＥＴ６のしきい値電圧の絶対値より
も低く設定されている（以下、「しきい値電圧」はその
絶対値をいうものとする）。そして、これらのＭＯＳＦ
ＥＴ１〜４が、例えば２入力ＮＡＮＤゲートのような組
み合わせ回路１１を構成し、ＭＯＳＦＥＴ５，６がスイ
ッチング手段を構成する。この場合、ｐチャネルＭＯＳ
ＦＥＴ５は電源電圧１２と仮想的な電源線９との間に接
続され、そのゲートには制御信号ＣＳＢ１が入力する。
また、ｎチャネルＭＯＳＦＥＴ６は仮想的なアース線１
０とアース１３との間に接続され、そのゲートには制御
信号ＣＳ１が入力する。
説明する。 実施の形態１．図１はこの発明の実施の形態１による低
電圧動作型の半導体集積回路を示す図であり、図におい
て、１，２はｐチャネルＭＯＳＦＥＴ、５はｐチャネル
ＭＯＳＦＥＴ、３，４はｎチャネルＭＯＳＦＥＴ、６は
ｎチャネルＭＯＳＦＥＴ２３，２４はバックゲート用ノ
ードである。ここで、ｐチャネルＭＯＳＦＥＴ１，２の
しきい値電圧の絶対値はｐチャネルＭＯＳＦＥＴ５のし
きい値電圧の絶対値よりも低く設定されるとともに、ｎ
チャネルＭＯＳＦＥＴ３，４のしきい値電圧の絶対値は
ｎチャネルＭＯＳＦＥＴ６のしきい値電圧の絶対値より
も低く設定されている（以下、「しきい値電圧」はその
絶対値をいうものとする）。そして、これらのＭＯＳＦ
ＥＴ１〜４が、例えば２入力ＮＡＮＤゲートのような組
み合わせ回路１１を構成し、ＭＯＳＦＥＴ５，６がスイ
ッチング手段を構成する。この場合、ｐチャネルＭＯＳ
ＦＥＴ５は電源電圧１２と仮想的な電源線９との間に接
続され、そのゲートには制御信号ＣＳＢ１が入力する。
また、ｎチャネルＭＯＳＦＥＴ６は仮想的なアース線１
０とアース１３との間に接続され、そのゲートには制御
信号ＣＳ１が入力する。
【００２５】一方、１４，１５はｐチャネルＭＯＳＦＥ
Ｔ、１６，１７はｎチャネルＭＯＳＦＥＴであり、これ
らが順序回路２０を構成している。また、正電圧発生器
２１と、負電圧発生器２２と、ＭＯＳＦＥＴ１４〜１７
のバックゲート用ノード２３，２４が制御手段を構成し
ている。これらのＭＯＳＦＥＴ１４〜１７はしきい値電
圧の絶対値が低いものからなり、ノード１８，１９が一
対の記憶保持ノードを形成している。この場合、ｐチャ
ネルＭＯＳＦＥＴ１４，１５のバックゲート電位ＶＣ１
を正電圧発生器２１の出力に接続し、ｎチャネルＭＯＳ
ＦＥＴ１６，１７のバックゲート電位ＶＤ１を負電圧発
生器２２の出力に接続した構成となっている。
Ｔ、１６，１７はｎチャネルＭＯＳＦＥＴであり、これ
らが順序回路２０を構成している。また、正電圧発生器
２１と、負電圧発生器２２と、ＭＯＳＦＥＴ１４〜１７
のバックゲート用ノード２３，２４が制御手段を構成し
ている。これらのＭＯＳＦＥＴ１４〜１７はしきい値電
圧の絶対値が低いものからなり、ノード１８，１９が一
対の記憶保持ノードを形成している。この場合、ｐチャ
ネルＭＯＳＦＥＴ１４，１５のバックゲート電位ＶＣ１
を正電圧発生器２１の出力に接続し、ｎチャネルＭＯＳ
ＦＥＴ１６，１７のバックゲート電位ＶＤ１を負電圧発
生器２２の出力に接続した構成となっている。
【００２６】次に動作について説明する。組み合わせ回
路１１を動作させる場合には、制御信号ＣＳ１をハイレ
ベルにするとともに、その反転信号である制御信号ＣＳ
Ｂ１をローレベルにする。これにより、ｐチャネルＭＯ
ＳＦＥＴ５およびｎチャネルＭＯＳＦＥＴ６はいずれも
オンの状態になり、仮想的な電源線９は電源電圧１２の
電位ＶDDレベルまで引き上げられ、一方仮想的なアース
線１０はアース１３のＶGND レベルまで引き下げられ
る。この結果、このような２入力ＮＡＮＤゲートの組み
合わせ回路１１は通常のＮＡＮＤ動作をすることにな
る。この際、ＭＯＳＦＥＴ１〜４のしきい値電圧（絶対
値）は低く設定されているので、電源電圧１２の電圧が
低電圧の際にも低消費電力で高速の動作が可能となる。
路１１を動作させる場合には、制御信号ＣＳ１をハイレ
ベルにするとともに、その反転信号である制御信号ＣＳ
Ｂ１をローレベルにする。これにより、ｐチャネルＭＯ
ＳＦＥＴ５およびｎチャネルＭＯＳＦＥＴ６はいずれも
オンの状態になり、仮想的な電源線９は電源電圧１２の
電位ＶDDレベルまで引き上げられ、一方仮想的なアース
線１０はアース１３のＶGND レベルまで引き下げられ
る。この結果、このような２入力ＮＡＮＤゲートの組み
合わせ回路１１は通常のＮＡＮＤ動作をすることにな
る。この際、ＭＯＳＦＥＴ１〜４のしきい値電圧（絶対
値）は低く設定されているので、電源電圧１２の電圧が
低電圧の際にも低消費電力で高速の動作が可能となる。
【００２７】組み合わせ回路１１を動作しない場合に
は、制御信号ＣＳ１をローレベルとし、その反転信号で
ある制御信号ＣＳＢ１をハイレベルとする。このときｐ
チャネルＭＯＳＦＥＴ５およびｎチャネルＭＯＳＦＥＴ
６はいずれもオフとなって、仮想的な電源線９および仮
想的なアース線１０は、それぞれ電源電圧１２およびア
ース１３から切り離される。ここで、ｐチャネルＭＯＳ
ＦＥＴ５およびｎチャネルＭＯＳＦＥＴ６はいずれもし
きい値電圧（絶対値）をＭＯＳＦＥＴ１〜４よりも高く
設定されているため、リーク電流を小さく抑えることが
できる。
は、制御信号ＣＳ１をローレベルとし、その反転信号で
ある制御信号ＣＳＢ１をハイレベルとする。このときｐ
チャネルＭＯＳＦＥＴ５およびｎチャネルＭＯＳＦＥＴ
６はいずれもオフとなって、仮想的な電源線９および仮
想的なアース線１０は、それぞれ電源電圧１２およびア
ース１３から切り離される。ここで、ｐチャネルＭＯＳ
ＦＥＴ５およびｎチャネルＭＯＳＦＥＴ６はいずれもし
きい値電圧（絶対値）をＭＯＳＦＥＴ１〜４よりも高く
設定されているため、リーク電流を小さく抑えることが
できる。
【００２８】一方、順序回路２０に関しては、動作時に
は、制御手段に入力する制御信号ＣＳ２がハイレベルと
なり、正電圧発生器２１によりｐチャネルＭＯＳＦＥＴ
１４，１５のバックゲート電位ＶＣ１が電源電圧ＶDDレ
ベルとなるとともに、負電圧発生器２２によってｎチャ
ネルＭＯＳＦＥＴ１６，１７のバックゲート電位ＶＤ１
がアース電位ＶGND レベルとなる。したがって、このと
き順序回路２０は通常の記憶保持動作を行うことができ
る。この場合、順序回路２０のｐチャネルＭＯＳＦＥＴ
１４，１５とｎチャネルＭＯＳＦＥＴ１６，１７はいず
れもしきい値電圧の絶対値が低いもので構成しているた
め、ノード１８，１９へのデータの書き込み・読み出し
を高速に行うことができる。また、順序回路２０が動作
しない時には、ＣＳ２がローレベルになり、正電圧発生
器２１の出力ＶＣ１は電源電圧ＶDDよりも高くなり、負
電圧発生器２２の出力ＶＤ１はアース電位ＶGND よりも
低い値となる。その結果、ｐチャネルＭＯＳＦＥＴ１
４，１５のバックゲート電位ＶＣ１は電源電圧１２より
も高くなるためにそのしきい値電圧が高くなり、またｎ
チャネルＭＯＳＦＥＴ１６，１７のバックゲートにかか
るバックゲート電位ＶＤ１が電源電圧１２よりも電位が
低くなるためにやはりしきい値電圧が高くなる。このた
め、順序回路２０の電源電圧１２からアース１３へ流れ
るリーク電流を低減することができる。
は、制御手段に入力する制御信号ＣＳ２がハイレベルと
なり、正電圧発生器２１によりｐチャネルＭＯＳＦＥＴ
１４，１５のバックゲート電位ＶＣ１が電源電圧ＶDDレ
ベルとなるとともに、負電圧発生器２２によってｎチャ
ネルＭＯＳＦＥＴ１６，１７のバックゲート電位ＶＤ１
がアース電位ＶGND レベルとなる。したがって、このと
き順序回路２０は通常の記憶保持動作を行うことができ
る。この場合、順序回路２０のｐチャネルＭＯＳＦＥＴ
１４，１５とｎチャネルＭＯＳＦＥＴ１６，１７はいず
れもしきい値電圧の絶対値が低いもので構成しているた
め、ノード１８，１９へのデータの書き込み・読み出し
を高速に行うことができる。また、順序回路２０が動作
しない時には、ＣＳ２がローレベルになり、正電圧発生
器２１の出力ＶＣ１は電源電圧ＶDDよりも高くなり、負
電圧発生器２２の出力ＶＤ１はアース電位ＶGND よりも
低い値となる。その結果、ｐチャネルＭＯＳＦＥＴ１
４，１５のバックゲート電位ＶＣ１は電源電圧１２より
も高くなるためにそのしきい値電圧が高くなり、またｎ
チャネルＭＯＳＦＥＴ１６，１７のバックゲートにかか
るバックゲート電位ＶＤ１が電源電圧１２よりも電位が
低くなるためにやはりしきい値電圧が高くなる。このた
め、順序回路２０の電源電圧１２からアース１３へ流れ
るリーク電流を低減することができる。
【００２９】以上のように、この実施の形態１によれ
ば、順序回路２０を動作しない時には低しきい値ＭＯＳ
ＦＥＴのバックゲート電位を変化させてそのしきい値電
圧を上昇させることにより、リーク電流を低減して記憶
保持ノードのデータを破壊することなく消費電力を減少
する効果がある。さらに、組み合わせ回路１１および順
序回路２０に使われているＭＯＳＦＥＴのしきい値は低
いので動作時にも高速かつ低消費電力で書き込み・読み
出しを行うことができる効果がある。なお、この実施の
形態１では制御信号ＣＳ１とＣＳ２を別信号として説明
したが、両者が同一信号であっても同様の動作を実現す
ることができ、同様の効果を奏する。
ば、順序回路２０を動作しない時には低しきい値ＭＯＳ
ＦＥＴのバックゲート電位を変化させてそのしきい値電
圧を上昇させることにより、リーク電流を低減して記憶
保持ノードのデータを破壊することなく消費電力を減少
する効果がある。さらに、組み合わせ回路１１および順
序回路２０に使われているＭＯＳＦＥＴのしきい値は低
いので動作時にも高速かつ低消費電力で書き込み・読み
出しを行うことができる効果がある。なお、この実施の
形態１では制御信号ＣＳ１とＣＳ２を別信号として説明
したが、両者が同一信号であっても同様の動作を実現す
ることができ、同様の効果を奏する。
【００３０】実施の形態２．図２はこの発明の実施の形
態２による低電圧動作型の半導体集積回路を示す図であ
り、図において、順序回路２０の構成および動作は実施
の形態１と同一であるから同一部分には同一符号を付し
て重複説明を省略する。この実施の形態２においては、
組み合わせ回路１１が動作しない時のリーク電流低減用
のＭＯＳＦＥＴ５，６のしきい値電圧を他のＭＯＳＦＥ
Ｔ１〜４と同様の低しきい値電圧に設定している。
態２による低電圧動作型の半導体集積回路を示す図であ
り、図において、順序回路２０の構成および動作は実施
の形態１と同一であるから同一部分には同一符号を付し
て重複説明を省略する。この実施の形態２においては、
組み合わせ回路１１が動作しない時のリーク電流低減用
のＭＯＳＦＥＴ５，６のしきい値電圧を他のＭＯＳＦＥ
Ｔ１〜４と同様の低しきい値電圧に設定している。
【００３１】次に動作について説明する。この実施の形
態２では、組み合わせ回路１１を動作しない時には、制
御信号ＣＳ１をアースＶGND よりも低い電位とするとと
もに、ＣＳＢ１を電源電圧ＶDDよりも高い電位とするこ
とによりリーク電流の低減を図るものである。さもなけ
れば、スイッチング手段を構成するＭＯＳＦＥＴのしき
い値が組み合わせ回路を構成するものと同程度なので、
このままでは電源・アース間で電流のリークが発生して
回路全体の消費電力量が増大してしまうからである。し
たがって、上述のように構成すれば、複数種類のしきい
値電圧を有するＭＯＳＦＥＴを使用することなく実施の
形態１と同様の効果が得られるだけでなく、スイッチン
グ手段に用いるＭＯＳＦＥＴ５，６を含めて全てしきい
値が低いものにすることができる。したがって、半導体
集積回路装置の製作時において、マスク数を減少させる
ことができ、製作工程数を減らすことができるので製造
コスト低減の効果もある。
態２では、組み合わせ回路１１を動作しない時には、制
御信号ＣＳ１をアースＶGND よりも低い電位とするとと
もに、ＣＳＢ１を電源電圧ＶDDよりも高い電位とするこ
とによりリーク電流の低減を図るものである。さもなけ
れば、スイッチング手段を構成するＭＯＳＦＥＴのしき
い値が組み合わせ回路を構成するものと同程度なので、
このままでは電源・アース間で電流のリークが発生して
回路全体の消費電力量が増大してしまうからである。し
たがって、上述のように構成すれば、複数種類のしきい
値電圧を有するＭＯＳＦＥＴを使用することなく実施の
形態１と同様の効果が得られるだけでなく、スイッチン
グ手段に用いるＭＯＳＦＥＴ５，６を含めて全てしきい
値が低いものにすることができる。したがって、半導体
集積回路装置の製作時において、マスク数を減少させる
ことができ、製作工程数を減らすことができるので製造
コスト低減の効果もある。
【００３２】実施の形態３．図３はこの発明の実施の形
態３によるそれぞれ複数の組み合わせ回路と順序回路か
らなる回路ブロックを大規模集積回路（ＬＳＩ）に適用
した場合を示すブロック図であり、図において、１１1
〜１１m は組み合わせ回路のブロックであり、それぞれ
が制御信号ＣＳＢ１1 〜ＣＳＢ１m を入力するｐチャネ
ルＭＯＳＦＥＴ５1 〜５m と制御信号ＣＳ１1 〜ＣＳ１
m を入力するｎチャネルＭＯＳＦＥＴ６1 〜６m とを具
備している。一方２０1 〜２０n は順序回路のブロック
であり、それぞれがＣＳ２1 〜ＣＳ２n を入力する正電
圧発生器２１1 〜２１n ，負電圧発生器２２1 〜２２n
と、バックゲート用ノード（制御手段）２３1 〜２
３n，２４1 〜２４n とを具備している。その他の構成
は前記図２に示される実施の形態２と同じであるから、
同一部分には同一符号を付して重複説明を省略する。
態３によるそれぞれ複数の組み合わせ回路と順序回路か
らなる回路ブロックを大規模集積回路（ＬＳＩ）に適用
した場合を示すブロック図であり、図において、１１1
〜１１m は組み合わせ回路のブロックであり、それぞれ
が制御信号ＣＳＢ１1 〜ＣＳＢ１m を入力するｐチャネ
ルＭＯＳＦＥＴ５1 〜５m と制御信号ＣＳ１1 〜ＣＳ１
m を入力するｎチャネルＭＯＳＦＥＴ６1 〜６m とを具
備している。一方２０1 〜２０n は順序回路のブロック
であり、それぞれがＣＳ２1 〜ＣＳ２n を入力する正電
圧発生器２１1 〜２１n ，負電圧発生器２２1 〜２２n
と、バックゲート用ノード（制御手段）２３1 〜２
３n，２４1 〜２４n とを具備している。その他の構成
は前記図２に示される実施の形態２と同じであるから、
同一部分には同一符号を付して重複説明を省略する。
【００３３】組み合わせ回路のブロック１１1 〜１１m
において、ｐチャネルＭＯＳＦＥＴ５1 〜５m は低しき
い値を有しており、制御信号ＣＳＢ１1 〜ＣＳＢ１m に
より実施の形態２のｐチャネルＭＯＳＦＥＴ５と同様の
働きをし、またｎチャネルＭＯＳＦＥＴ６1 〜６m も低
しきい値で制御信号ＣＳ１1 〜ＣＳ１m により実施の形
態２のｎチャネルＭＯＳＦＥＴと同様の働きをする。ま
た、正電圧発生器２１1 〜２１n は実施の形態１の正電
圧発生器２１と同様の働きをし、それぞれが制御信号Ｃ
Ｓ２1 〜ＣＳ２n によって順序回路２０1 〜２０n のｐ
チャネルＭＯＳＦＥＴのバックゲート用ノード２３1 〜
２３n を制御する。一方、順序回路のブロック２０1 〜
２０n においては、負電圧発生器２２1 〜２２n も実施
の形態１の負電圧発生器２２と同様の働きをし、それぞ
れが制御信号ＣＳ２1 〜ＣＳ２nによって順序回路２０1
〜２０n のｎチャネルＭＯＳＦＥＴのバックゲート用
ノード２３1 〜２３n を制御する。なお、制御信号ＣＳ
Ｂ１1 〜ＣＳＢ１m ，ＣＳ１1 〜ＣＳ１m ，および制御
信号ＣＳ２1 〜ＣＳ２n はいずれも独立に動作できるも
のとする。
において、ｐチャネルＭＯＳＦＥＴ５1 〜５m は低しき
い値を有しており、制御信号ＣＳＢ１1 〜ＣＳＢ１m に
より実施の形態２のｐチャネルＭＯＳＦＥＴ５と同様の
働きをし、またｎチャネルＭＯＳＦＥＴ６1 〜６m も低
しきい値で制御信号ＣＳ１1 〜ＣＳ１m により実施の形
態２のｎチャネルＭＯＳＦＥＴと同様の働きをする。ま
た、正電圧発生器２１1 〜２１n は実施の形態１の正電
圧発生器２１と同様の働きをし、それぞれが制御信号Ｃ
Ｓ２1 〜ＣＳ２n によって順序回路２０1 〜２０n のｐ
チャネルＭＯＳＦＥＴのバックゲート用ノード２３1 〜
２３n を制御する。一方、順序回路のブロック２０1 〜
２０n においては、負電圧発生器２２1 〜２２n も実施
の形態１の負電圧発生器２２と同様の働きをし、それぞ
れが制御信号ＣＳ２1 〜ＣＳ２nによって順序回路２０1
〜２０n のｎチャネルＭＯＳＦＥＴのバックゲート用
ノード２３1 〜２３n を制御する。なお、制御信号ＣＳ
Ｂ１1 〜ＣＳＢ１m ，ＣＳ１1 〜ＣＳ１m ，および制御
信号ＣＳ２1 〜ＣＳ２n はいずれも独立に動作できるも
のとする。
【００３４】次に動作について説明する。組み合わせ回
路のブロック１１1 〜１１m に対して制御信号ＣＳＢ１
1 〜ＣＳＢ１m ，ＣＳ１1 〜ＣＳ１m をそれぞれ独立に
入力させることにより、組み合わせ回路のブロック１１
1 〜１１m はそれぞれ独立に動作し、一方順序回路のブ
ロック２０1 〜２０n に対しても同様に制御信号ＣＳ２
1 〜ＣＳ２n をそれぞれ独立に入力することにより、順
序回路のブロック２０1 〜２０n をそれぞれ独立に動作
する。
路のブロック１１1 〜１１m に対して制御信号ＣＳＢ１
1 〜ＣＳＢ１m ，ＣＳ１1 〜ＣＳ１m をそれぞれ独立に
入力させることにより、組み合わせ回路のブロック１１
1 〜１１m はそれぞれ独立に動作し、一方順序回路のブ
ロック２０1 〜２０n に対しても同様に制御信号ＣＳ２
1 〜ＣＳ２n をそれぞれ独立に入力することにより、順
序回路のブロック２０1 〜２０n をそれぞれ独立に動作
する。
【００３５】以上のように、この実施の形態３によれ
ば、動作していない時の順序回路の動作を順序回路のブ
ロック毎に独立に制御することができるので、それぞれ
の記憶保持ノードで保持しているデータを破壊しないよ
うに個別にリーク電流を制御して低減することができ、
しかも複数種類のしきい値を有するＭＯＳＦＥＴを使用
していないので、マスク数の減少等による製造工程数の
減少に寄与することができる。したがって、製造コスト
の削減と、製品化した半導体集積回路がスタンバイ時な
どで動作していない部分のリーク電流の低減による電力
消費量を抑制する効果が得られる。なお、ここでは、図
２の半導体集積回路を基礎にして説明をしたが、図１の
半導体集積回路を基礎にしてもよい。
ば、動作していない時の順序回路の動作を順序回路のブ
ロック毎に独立に制御することができるので、それぞれ
の記憶保持ノードで保持しているデータを破壊しないよ
うに個別にリーク電流を制御して低減することができ、
しかも複数種類のしきい値を有するＭＯＳＦＥＴを使用
していないので、マスク数の減少等による製造工程数の
減少に寄与することができる。したがって、製造コスト
の削減と、製品化した半導体集積回路がスタンバイ時な
どで動作していない部分のリーク電流の低減による電力
消費量を抑制する効果が得られる。なお、ここでは、図
２の半導体集積回路を基礎にして説明をしたが、図１の
半導体集積回路を基礎にしてもよい。
【００３６】実施の形態４．図４はこの発明の実施の形
態４による半導体集積回路の回路構成を示す図であり、
制御信号ＣＳＢ１1 〜ＣＳＢ１m およびＣＳ１1 〜ＣＳ
１m を昇圧器と降圧器を用いて発生させる場合を示すも
のである。図において、４８は電源電圧よりも高い電圧
を発生させる昇圧器（第１の昇圧器）、４９はアース電
位よりも低い電圧を発生させる降圧器（第１の降圧
器）、５０1 〜５０m は制御信号ＢＥ1 〜ＢＥm の反転
機能を有するバッファ回路、５１1 〜５１m は制御信号
ＢＥ1 〜ＢＥm の非反転機能を有するバッファ回路であ
り、バッファ回路５０1 〜５０m と非バッファ回路５１
1 〜５１m がそれぞれ反転手段と非反転手段を構成す
る。ＶH ，ＶL はそれぞれ電源電圧ＶDDよりも高い電位
を有する昇圧器４８の出力、およびアース電位ＶGND よ
りも低い電位を有する降圧器４９の出力である。また、
反転バッファ回路５０1 〜５０m は、それぞれ電源・ア
ースをノードＮＤ１1 ・ノードＮＤ２1 ，…，ノードＮ
Ｄ１m ・ノードＮＤ２m に接続され、非反転バッファ回
路５１1 〜５１m は、それぞれ電源・アースをノードＮ
Ｄ３1 ・ノードＮＤ４1 ，…，ノードＮＤ３m ・ノード
ＮＤ４m に接続される。制御信号ＢＥ1 〜ＢＥm は組み
合わせ回路へ入力する制御信号であるＣＳＢ１1 ・ＣＳ
１1 ，…，ＣＳＢ１m ・ＣＳ１m を制御するための信号
である。その他の構成は前記図３に示される実施の形態
３と同じであるから、同一部分には同一符号を付して重
複説明を省略する。
態４による半導体集積回路の回路構成を示す図であり、
制御信号ＣＳＢ１1 〜ＣＳＢ１m およびＣＳ１1 〜ＣＳ
１m を昇圧器と降圧器を用いて発生させる場合を示すも
のである。図において、４８は電源電圧よりも高い電圧
を発生させる昇圧器（第１の昇圧器）、４９はアース電
位よりも低い電圧を発生させる降圧器（第１の降圧
器）、５０1 〜５０m は制御信号ＢＥ1 〜ＢＥm の反転
機能を有するバッファ回路、５１1 〜５１m は制御信号
ＢＥ1 〜ＢＥm の非反転機能を有するバッファ回路であ
り、バッファ回路５０1 〜５０m と非バッファ回路５１
1 〜５１m がそれぞれ反転手段と非反転手段を構成す
る。ＶH ，ＶL はそれぞれ電源電圧ＶDDよりも高い電位
を有する昇圧器４８の出力、およびアース電位ＶGND よ
りも低い電位を有する降圧器４９の出力である。また、
反転バッファ回路５０1 〜５０m は、それぞれ電源・ア
ースをノードＮＤ１1 ・ノードＮＤ２1 ，…，ノードＮ
Ｄ１m ・ノードＮＤ２m に接続され、非反転バッファ回
路５１1 〜５１m は、それぞれ電源・アースをノードＮ
Ｄ３1 ・ノードＮＤ４1 ，…，ノードＮＤ３m ・ノード
ＮＤ４m に接続される。制御信号ＢＥ1 〜ＢＥm は組み
合わせ回路へ入力する制御信号であるＣＳＢ１1 ・ＣＳ
１1 ，…，ＣＳＢ１m ・ＣＳ１m を制御するための信号
である。その他の構成は前記図３に示される実施の形態
３と同じであるから、同一部分には同一符号を付して重
複説明を省略する。
【００３７】次に動作について説明する。図３に示され
るｍ個の組み合わせ回路ブロックのうちの一つの組み合
わせ回路１１1 を例にとると、動作する場合は、制御信
号ＢＥ1 がハイレベルとなる。このときバッファ回路５
０1 および５１1 において、ＣＳＢ１1 およびＣＳ１1
はそれぞれアースＶGND および電源電圧ＶDDのレベルと
なり、実施の形態３で説明した動作を行う。動作しない
場合は、制御信号ＢＥ1 がローレベルとなり、このとき
ＣＳＢ１1 は反転バッファ回路５０1 を通じて反転され
電源電圧ＶDDよりも高い電位を有するノードＮＤ１1 の
電位ＶH となり、またＣＳ１1 は非反転バッファ回路５
１1 を通じて非反転されアースよりも低い電位を有する
ノードＮＤ４1 の電位ＶL となる。これにより、実施の
形態３で説明したものと同様に組み合わせ回路ブロック
１１1 のリーク電流を低減することができる。同様に、
バッファ回路５０m ，５１m 等に関しても制御信号ＢＥ
m により上述の動作をする。
るｍ個の組み合わせ回路ブロックのうちの一つの組み合
わせ回路１１1 を例にとると、動作する場合は、制御信
号ＢＥ1 がハイレベルとなる。このときバッファ回路５
０1 および５１1 において、ＣＳＢ１1 およびＣＳ１1
はそれぞれアースＶGND および電源電圧ＶDDのレベルと
なり、実施の形態３で説明した動作を行う。動作しない
場合は、制御信号ＢＥ1 がローレベルとなり、このとき
ＣＳＢ１1 は反転バッファ回路５０1 を通じて反転され
電源電圧ＶDDよりも高い電位を有するノードＮＤ１1 の
電位ＶH となり、またＣＳ１1 は非反転バッファ回路５
１1 を通じて非反転されアースよりも低い電位を有する
ノードＮＤ４1 の電位ＶL となる。これにより、実施の
形態３で説明したものと同様に組み合わせ回路ブロック
１１1 のリーク電流を低減することができる。同様に、
バッファ回路５０m ，５１m 等に関しても制御信号ＢＥ
m により上述の動作をする。
【００３８】以上のように、この実施の形態４によれ
ば、反転バッファ回路と非反転バッファ回路に昇圧器、
降圧器等の単純な回路を付加するだけで、組み合わせ回
路を動作していない時のリーク電流をさらに低減するこ
とができるので、半導体集積回路で動作していない部分
のリーク電流による電力消費量をさらに低減することが
できる効果がある。なお、この実施の形態４は、実施の
形態３に示された組み合わせ回路・順序回路からなる回
路と同一チップ内に上述の昇圧・降圧回路を設けてもよ
く、これにより半導体集積回路を積載したチップのサイ
ズを縮小することができる効果がある。
ば、反転バッファ回路と非反転バッファ回路に昇圧器、
降圧器等の単純な回路を付加するだけで、組み合わせ回
路を動作していない時のリーク電流をさらに低減するこ
とができるので、半導体集積回路で動作していない部分
のリーク電流による電力消費量をさらに低減することが
できる効果がある。なお、この実施の形態４は、実施の
形態３に示された組み合わせ回路・順序回路からなる回
路と同一チップ内に上述の昇圧・降圧回路を設けてもよ
く、これにより半導体集積回路を積載したチップのサイ
ズを縮小することができる効果がある。
【００３９】実施の形態５．図５はこの発明の実施の形
態５による半導体集積回路の回路構成を示す図であり、
図において、５８1 〜５８n はそれぞれ正電圧発生器２
１1 〜２１n を構成するマルチプレクサ回路（ＭＵ
Ｘ）、５９1 〜５９n はそれぞれ負電圧発生器２２1 〜
２２n を構成するマルチプレクサ回路（ＭＵＸ）であ
る。他の構成は、実施の形態４と同じであるから、同一
部分には同一符号を付して重複説明を省略する。
態５による半導体集積回路の回路構成を示す図であり、
図において、５８1 〜５８n はそれぞれ正電圧発生器２
１1 〜２１n を構成するマルチプレクサ回路（ＭＵ
Ｘ）、５９1 〜５９n はそれぞれ負電圧発生器２２1 〜
２２n を構成するマルチプレクサ回路（ＭＵＸ）であ
る。他の構成は、実施の形態４と同じであるから、同一
部分には同一符号を付して重複説明を省略する。
【００４０】次に動作について説明する。例えば、図３
における順序回路２０1 は、動作する時は、制御信号Ｃ
Ｓ２1 がハイレベルとなり、マルチプレクサ回路５８1
において電源電圧ＶDDが選択されてバックゲート用ノー
ド２３1 に出力され、マルチプレクサ回路５９1 におい
てはアース電位ＶGND がバックゲート用ノード２４1 に
出力される。動作しない時は、制御信号ＣＳ２1 がロー
レベルとなり、マルチプレクサ回路５８1 においては電
源電圧よりも高い電位ＶH が選択されてバックゲート用
ノード２３1 に出力され、マルチプレクサ回路５９1 に
おいては、アース電位よりも低い電位ＶL が選択されて
バックゲート用ノード２４1 に出力される。これにより
実施の形態３と同じ動作が実現される。
における順序回路２０1 は、動作する時は、制御信号Ｃ
Ｓ２1 がハイレベルとなり、マルチプレクサ回路５８1
において電源電圧ＶDDが選択されてバックゲート用ノー
ド２３1 に出力され、マルチプレクサ回路５９1 におい
てはアース電位ＶGND がバックゲート用ノード２４1 に
出力される。動作しない時は、制御信号ＣＳ２1 がロー
レベルとなり、マルチプレクサ回路５８1 においては電
源電圧よりも高い電位ＶH が選択されてバックゲート用
ノード２３1 に出力され、マルチプレクサ回路５９1 に
おいては、アース電位よりも低い電位ＶL が選択されて
バックゲート用ノード２４1 に出力される。これにより
実施の形態３と同じ動作が実現される。
【００４１】以上のように、この実施の形態５によれ
ば、単純で安価なマルチプレクサ回路を正・負電圧発生
器に適用するように構成したので、順序回路を動作して
いない時でもリーク電流を低減でき、順序回路の保持デ
ータを破壊することがない。したがって、低い製造コス
トで半導体集積回路で動作していない部分の電力消費量
を削減する効果がある。なお、この実施の形態５では、
昇圧器（第２の昇圧器）４８および降圧器（第２の降圧
器）４９を実施の形態４のものと同じものとして説明し
たが、これらを別のものとして、独自に出力電圧を設定
できるようにすれば、よりきめ細かいリーク電流の低減
を実現することができる。さらに、実施の形態３に示さ
れた組み合わせ回路・順序回路からなる回路と同一チッ
プ内にこの実施の形態５に示された正・負電圧発生器か
ら成る回路を設けてもよく、これにより半導体集積回路
を積載したチップのサイズを縮小することができる効果
がある。
ば、単純で安価なマルチプレクサ回路を正・負電圧発生
器に適用するように構成したので、順序回路を動作して
いない時でもリーク電流を低減でき、順序回路の保持デ
ータを破壊することがない。したがって、低い製造コス
トで半導体集積回路で動作していない部分の電力消費量
を削減する効果がある。なお、この実施の形態５では、
昇圧器（第２の昇圧器）４８および降圧器（第２の降圧
器）４９を実施の形態４のものと同じものとして説明し
たが、これらを別のものとして、独自に出力電圧を設定
できるようにすれば、よりきめ細かいリーク電流の低減
を実現することができる。さらに、実施の形態３に示さ
れた組み合わせ回路・順序回路からなる回路と同一チッ
プ内にこの実施の形態５に示された正・負電圧発生器か
ら成る回路を設けてもよく、これにより半導体集積回路
を積載したチップのサイズを縮小することができる効果
がある。
【００４２】実施の形態６．図６はこの発明の実施の形
態６による半導体集積回路の回路構成を示す図であり、
図において、６２は例えばフラッシュメモリ、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）に代表され
る、記憶情報のリフレッシュが必要な高集積ＭＯＳＲＡ
Ｍであり、６３はロジック回路であり、メモリ部とロジ
ック部が混載したタイプのいわゆるハイブリッド型半導
体集積回路である。ロジック回路は実施の形態３におけ
る組み合わせ回路・順序回路からなる論理回路と同様の
構成とする。高集積ＭＯＳＲＡＭには、リフレッシュ動
作のように回路を良好に動作させる必要があるから、通
常内部に昇圧器４８および降圧器４９が設けられてお
り、これらの出力ＶH ，ＶL をロジック回路６３に応用
すれば、実施の形態３のように動作させることができ
る。
態６による半導体集積回路の回路構成を示す図であり、
図において、６２は例えばフラッシュメモリ、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）に代表され
る、記憶情報のリフレッシュが必要な高集積ＭＯＳＲＡ
Ｍであり、６３はロジック回路であり、メモリ部とロジ
ック部が混載したタイプのいわゆるハイブリッド型半導
体集積回路である。ロジック回路は実施の形態３におけ
る組み合わせ回路・順序回路からなる論理回路と同様の
構成とする。高集積ＭＯＳＲＡＭには、リフレッシュ動
作のように回路を良好に動作させる必要があるから、通
常内部に昇圧器４８および降圧器４９が設けられてお
り、これらの出力ＶH ，ＶL をロジック回路６３に応用
すれば、実施の形態３のように動作させることができ
る。
【００４３】以上のように、この実施の形態６によれ
ば、ＤＲＡＭの内部に配置されている昇圧器と降圧器を
有効に利用することができるので付加的な回路の占有面
積を縮小することができ、したがってハードウエアの部
品数の増加を抑制することができる。その結果、半導体
集積回路で動作していない部分のリーク電流を低減する
ことに基づく電力消費量の削減に寄与するだけでなく、
でき上がった半導体集積回路装置のチップサイズを小さ
くすることもできるので製造コストを低減するという効
果もある。
ば、ＤＲＡＭの内部に配置されている昇圧器と降圧器を
有効に利用することができるので付加的な回路の占有面
積を縮小することができ、したがってハードウエアの部
品数の増加を抑制することができる。その結果、半導体
集積回路で動作していない部分のリーク電流を低減する
ことに基づく電力消費量の削減に寄与するだけでなく、
でき上がった半導体集積回路装置のチップサイズを小さ
くすることもできるので製造コストを低減するという効
果もある。
【００４４】
【発明の効果】以上のように、請求項１記載の発明によ
れば、順序回路に使用されている第１の電界効果トラン
ジスタは制御手段がそのしきい値電圧を可変とすること
ができるように構成したので、順序回路が動作する時は
第１の電界効果トランジスタのしきい値電圧を低くして
この順序回路に形成された記憶保持ノードへのデータの
書き込み・読み出しを低消費電力で高速に行うことがで
き、加えて順序回路が動作しない時は第１の電界効果ト
ランジスタのしきい値電圧を高めることによりリーク電
流を減少させることができ、これにより記憶保持ノード
に保持されているデータを破壊・消失しない効果があ
る。また、スイッチング手段は組み合わせ回路が動作し
ない時にその他の回路部分と切り離すことができるよう
に構成したので、組み合わせ回路のリーク電流を低減で
きる効果がある。
れば、順序回路に使用されている第１の電界効果トラン
ジスタは制御手段がそのしきい値電圧を可変とすること
ができるように構成したので、順序回路が動作する時は
第１の電界効果トランジスタのしきい値電圧を低くして
この順序回路に形成された記憶保持ノードへのデータの
書き込み・読み出しを低消費電力で高速に行うことがで
き、加えて順序回路が動作しない時は第１の電界効果ト
ランジスタのしきい値電圧を高めることによりリーク電
流を減少させることができ、これにより記憶保持ノード
に保持されているデータを破壊・消失しない効果があ
る。また、スイッチング手段は組み合わせ回路が動作し
ない時にその他の回路部分と切り離すことができるよう
に構成したので、組み合わせ回路のリーク電流を低減で
きる効果がある。
【００４５】請求項２記載の発明によれば、順序回路を
構成する第１の電界効果トランジスタはバックゲートを
有するように構成したので、順序回路を動作しない時
は、制御手段がバックゲートを介してその電位をコント
ロールすることにより第１の電界効果トランジスタのし
きい値を高めリーク電流を減少させることができ、これ
により記憶保持ノードに保持されているデータを破壊・
消失の防止と低消費電力化をもたらす効果がある。
構成する第１の電界効果トランジスタはバックゲートを
有するように構成したので、順序回路を動作しない時
は、制御手段がバックゲートを介してその電位をコント
ロールすることにより第１の電界効果トランジスタのし
きい値を高めリーク電流を減少させることができ、これ
により記憶保持ノードに保持されているデータを破壊・
消失の防止と低消費電力化をもたらす効果がある。
【００４６】請求項３記載の発明によれば、順序回路と
接続した制御手段が正電圧発生器と負電圧発生器とを含
むように構成したので、バックゲートと接続した正電圧
発生器および負電圧発生器に入力する制御信号がハイレ
ベルかローレベルかで順序回路を構成するｐチャネル部
とｎチャネル部の第１の電界効果トランジスタのしきい
値を可変とすることができる。したがって、順序回路を
動作する時は、低いしきい値でトランジスタを動作させ
るので高速アクセスでしかもその電力消費量は少なくて
済み、一方動作しない時には、ｐチャネル部のトランジ
スタのしきい値を電源電圧よりも高くなるようにすると
ともに、ｎチャネル部のトランジスタのしきい値をアー
ス電位よりも低くするようにすることができるので、順
序回路の電源からアースへ流れるリーク電流を低減する
ことができ、これにより記憶保持ノードにある保持デー
タを消失しない効果がある。さらに、上記バックゲート
を有するトランジスタを使用して順序回路を構成すれ
ば、しきい値が小さいトランジスタでこれを構成するこ
とが可能なので、マスク数の減少に伴う工程数の減少に
より製造コストの低減をもたらし、しかもでき上がりの
半導体集積回路装置のチップサイズを減少させることが
できるので製品歩留まりを向上する効果がある。
接続した制御手段が正電圧発生器と負電圧発生器とを含
むように構成したので、バックゲートと接続した正電圧
発生器および負電圧発生器に入力する制御信号がハイレ
ベルかローレベルかで順序回路を構成するｐチャネル部
とｎチャネル部の第１の電界効果トランジスタのしきい
値を可変とすることができる。したがって、順序回路を
動作する時は、低いしきい値でトランジスタを動作させ
るので高速アクセスでしかもその電力消費量は少なくて
済み、一方動作しない時には、ｐチャネル部のトランジ
スタのしきい値を電源電圧よりも高くなるようにすると
ともに、ｎチャネル部のトランジスタのしきい値をアー
ス電位よりも低くするようにすることができるので、順
序回路の電源からアースへ流れるリーク電流を低減する
ことができ、これにより記憶保持ノードにある保持デー
タを消失しない効果がある。さらに、上記バックゲート
を有するトランジスタを使用して順序回路を構成すれ
ば、しきい値が小さいトランジスタでこれを構成するこ
とが可能なので、マスク数の減少に伴う工程数の減少に
より製造コストの低減をもたらし、しかもでき上がりの
半導体集積回路装置のチップサイズを減少させることが
できるので製品歩留まりを向上する効果がある。
【００４７】請求項４記載の発明によれば、組み合わせ
回路に用いられている第２の電界効果トランジスタのし
きい値電圧は、スイッチング手段に用いられている第３
の電界効果トランジスタのしきい値電圧よりも小さいよ
うに構成されているので、組み合わせ回路のゲートに送
られる制御信号のレベルを抑えるだけで論理動作を低消
費電力で高速に行うことができる効果がある。
回路に用いられている第２の電界効果トランジスタのし
きい値電圧は、スイッチング手段に用いられている第３
の電界効果トランジスタのしきい値電圧よりも小さいよ
うに構成されているので、組み合わせ回路のゲートに送
られる制御信号のレベルを抑えるだけで論理動作を低消
費電力で高速に行うことができる効果がある。
【００４８】請求項５記載の発明によれば、組み合わせ
回路に用いられている第２の電界効果トランジスタのし
きい値電圧は、スイッチング手段に用いられている第３
の電界効果トランジスタのしきい値電圧と略等しく、第
３の電界効果トランジスタはオフ状態にある場合には電
源電圧側のトランジスタとアース側のトランジスタとで
そのゲート・ソース間電圧を逆バイアスとするように構
成したので、上記スイッチング手段に用いられたトラン
ジスタもまた組み合わせ回路に用いられるもの並みにし
きい値の小さいトランジスタを適用できる。したがっ
て、一つの半導体集積回路に多種類のしきい値を有する
トランジスタを混在させないので、マスク数を減少して
製作工程を簡易にし製造コストを低減するという効果が
ある。
回路に用いられている第２の電界効果トランジスタのし
きい値電圧は、スイッチング手段に用いられている第３
の電界効果トランジスタのしきい値電圧と略等しく、第
３の電界効果トランジスタはオフ状態にある場合には電
源電圧側のトランジスタとアース側のトランジスタとで
そのゲート・ソース間電圧を逆バイアスとするように構
成したので、上記スイッチング手段に用いられたトラン
ジスタもまた組み合わせ回路に用いられるもの並みにし
きい値の小さいトランジスタを適用できる。したがっ
て、一つの半導体集積回路に多種類のしきい値を有する
トランジスタを混在させないので、マスク数を減少して
製作工程を簡易にし製造コストを低減するという効果が
ある。
【００４９】請求項６記載の発明によれば、組み合わせ
回路は複数の回路ブロックから成り、それぞれの回路ブ
ロックに対してスイッチング手段が個別に接続されてお
り、順序回路もまた複数の回路ブロックから成り、それ
ぞれの回路ブロックに含まれる第１の電界効果トランジ
スタのしきい値電圧を可変とする制御手段が個別に接続
されているように構成したので、半導体集積回路の消費
電力・アクセス速度などの諸条件を考慮しながら細かく
リーク電流を抑制でき順序回路の記憶保持データを消失
しないようにすることができる効果がある。
回路は複数の回路ブロックから成り、それぞれの回路ブ
ロックに対してスイッチング手段が個別に接続されてお
り、順序回路もまた複数の回路ブロックから成り、それ
ぞれの回路ブロックに含まれる第１の電界効果トランジ
スタのしきい値電圧を可変とする制御手段が個別に接続
されているように構成したので、半導体集積回路の消費
電力・アクセス速度などの諸条件を考慮しながら細かく
リーク電流を抑制でき順序回路の記憶保持データを消失
しないようにすることができる効果がある。
【００５０】請求項７記載の発明によれば、制御信号が
反転手段と非反転手段を経由する際に、スイッチング手
段が有する第３の電界効果トランジスタのゲート・ソー
ス間にかかる電位を電源側とアース側とで、第１の昇圧
器と降圧器はそれぞれ別々に制御できるので、互いに逆
バイアスとすることができる。これにより単純な回路の
付加で組み合わせ回路のリーク電流を低減できるので低
消費電力化に寄与する効果がある。
反転手段と非反転手段を経由する際に、スイッチング手
段が有する第３の電界効果トランジスタのゲート・ソー
ス間にかかる電位を電源側とアース側とで、第１の昇圧
器と降圧器はそれぞれ別々に制御できるので、互いに逆
バイアスとすることができる。これにより単純な回路の
付加で組み合わせ回路のリーク電流を低減できるので低
消費電力化に寄与する効果がある。
【００５１】請求項８記載の発明によれば、順序回路と
接続した制御手段は正電圧発生器と接続される第２の昇
圧器と負電圧発生器と接続される第２の降圧器とを備え
ており、正電圧発生器と負電圧発生器を簡易なマルチプ
レクサ回路から成るように構成したので、順序回路が動
作しない時には、マルチプレクサ回路を経由した制御信
号はバックゲートを介して昇圧器側と降圧器側とで順序
回路のリーク電流をより低減するように設定できる。し
たがって、単純で安価な回路の付加をするだけで記憶保
持データを消失せずに回路の消費電力をさらに低減でき
る効果がある。
接続した制御手段は正電圧発生器と接続される第２の昇
圧器と負電圧発生器と接続される第２の降圧器とを備え
ており、正電圧発生器と負電圧発生器を簡易なマルチプ
レクサ回路から成るように構成したので、順序回路が動
作しない時には、マルチプレクサ回路を経由した制御信
号はバックゲートを介して昇圧器側と降圧器側とで順序
回路のリーク電流をより低減するように設定できる。し
たがって、単純で安価な回路の付加をするだけで記憶保
持データを消失せずに回路の消費電力をさらに低減でき
る効果がある。
【００５２】請求項９記載の発明によれば、制御手段に
含まれる昇圧器・降圧器が、スイッチング手段に含まれ
るものと独立に構成するようにしたので、個別に出力電
圧を設定することができ、よりきめ細かいリーク電流の
低減を実現することができ、でき上がった半導体集積回
路装置全体の省電力化に寄与する効果がある。
含まれる昇圧器・降圧器が、スイッチング手段に含まれ
るものと独立に構成するようにしたので、個別に出力電
圧を設定することができ、よりきめ細かいリーク電流の
低減を実現することができ、でき上がった半導体集積回
路装置全体の省電力化に寄与する効果がある。
【００５３】請求項１０記載の発明によれば、昇圧器お
よび降圧器を含む回路と、組み合わせ回路と順序回路と
を含む論理回路とが結合したように構成したので、集積
回路の昇圧器と降圧器とをこの論理回路に流用すれば、
付加的な回路の設定を省略することができるので半導体
集積回路装置全体のチップサイズを縮小化できる。しか
も、チップサイズの減少により１枚ウエーハ当たりの製
作コストの減少にも寄与できる効果がある。
よび降圧器を含む回路と、組み合わせ回路と順序回路と
を含む論理回路とが結合したように構成したので、集積
回路の昇圧器と降圧器とをこの論理回路に流用すれば、
付加的な回路の設定を省略することができるので半導体
集積回路装置全体のチップサイズを縮小化できる。しか
も、チップサイズの減少により１枚ウエーハ当たりの製
作コストの減少にも寄与できる効果がある。
【００５４】請求項１１記載の発明によれば、昇圧器と
降圧器とを有する集積回路がダイナミックランダムアク
セスメモリ（ＤＲＡＭ）からなるように構成したので、
論理回路とＤＲＡＭとの混成回路を作成することがで
き、通常ＤＲＡＭはリフレッシュ動作等のために昇圧器
と降圧器とを具備するものであるので、これらを論理回
路動作用に使用するように設計することができる。した
がって、部品数の増大を招くことがなく混成回路全体の
占有面積の縮小化に寄与することができる効果がある。
降圧器とを有する集積回路がダイナミックランダムアク
セスメモリ（ＤＲＡＭ）からなるように構成したので、
論理回路とＤＲＡＭとの混成回路を作成することがで
き、通常ＤＲＡＭはリフレッシュ動作等のために昇圧器
と降圧器とを具備するものであるので、これらを論理回
路動作用に使用するように設計することができる。した
がって、部品数の増大を招くことがなく混成回路全体の
占有面積の縮小化に寄与することができる効果がある。
【図１】 この発明の実施の形態１による半導体集積回
路の回路構成図である。
路の回路構成図である。
【図２】 この発明の実施の形態２による半導体集積回
路の回路構成図である。
路の回路構成図である。
【図３】 この発明の実施の形態３による半導体集積回
路の回路構成図である。
路の回路構成図である。
【図４】 この発明の実施の形態４による半導体集積回
路の回路構成図である。
路の回路構成図である。
【図５】 この発明の実施の形態５による半導体集積回
路の回路構成図である。
路の回路構成図である。
【図６】 この発明の実施の形態６による半導体集積回
路の回路構成図である。
路の回路構成図である。
【図７】 従来のＭＴ−ＣＭＯＳによる低電圧動作回路
の回路構成図である。
の回路構成図である。
【図８】 従来のラッチ回路の回路構成図である。
５ ｐチャネルＭＯＳＦＥＴ（スイッチング手段）、６
ｎチャネルＭＯＳＦＥＴ（スイッチング手段）、１１
組み合わせ回路、１２ 電源電圧、１４，１５ ｐチ
ャネルＭＯＳＦＥＴ（制御手段）、１６，１７ ｎチャ
ネルＭＯＳＦＥＴ（制御手段）、２０ 順序回路、２
１，２１1 〜２１n 正電圧発生器（制御手段）、２
２，２２1 〜２２n 負電圧発生器（制御手段）、２
３，２４，２３1 〜２３n ，２４1 〜２４n バックゲ
ート用ノード（制御手段）、４８ 昇圧器（第１の昇圧
器，第２の昇圧器）、４９ 降圧器（第１の降圧器，第
２の降圧器）、５８1 〜５８n ，５９1 〜５９n マル
チプレクサ回路。
ｎチャネルＭＯＳＦＥＴ（スイッチング手段）、１１
組み合わせ回路、１２ 電源電圧、１４，１５ ｐチ
ャネルＭＯＳＦＥＴ（制御手段）、１６，１７ ｎチャ
ネルＭＯＳＦＥＴ（制御手段）、２０ 順序回路、２
１，２１1 〜２１n 正電圧発生器（制御手段）、２
２，２２1 〜２２n 負電圧発生器（制御手段）、２
３，２４，２３1 〜２３n ，２４1 〜２４n バックゲ
ート用ノード（制御手段）、４８ 昇圧器（第１の昇圧
器，第２の昇圧器）、４９ 降圧器（第１の降圧器，第
２の降圧器）、５８1 〜５８n ，５９1 〜５９n マル
チプレクサ回路。
Claims (11)
- 【請求項１】 スイッチング手段と、該スイッチング手
段に接続された組み合わせ回路と、第１の電界効果トラ
ンジスタを含む順序回路と、上記第１の電界効果トラン
ジスタのしきい値電圧を可変とする制御手段とを備えた
半導体集積回路。 - 【請求項２】 順序回路に含まれる第１の電界効果トラ
ンジスタはバックゲートを有しており、制御手段はこの
バックゲートを介して上記第１の電界効果トランジスタ
のしきい値電圧を可変とすることを特徴とする請求項１
記載の半導体集積回路。 - 【請求項３】 制御手段は正電圧発生器と負電圧発生器
とを含むことを特徴とする請求項２記載の半導体集積回
路。 - 【請求項４】 組み合わせ回路には第２の電界効果トラ
ンジスタが含まれているとともに、スイッチング手段に
は第３の電界効果トランジスタが含まれており、上記第
２の電界効果トランジスタのしきい値電圧の絶対値より
も上記第３の電界効果トランジスタのしきい値電圧の絶
対値が高いことを特徴とする請求項１から請求項３のう
ちのいずれか１項記載の半導体集積回路。 - 【請求項５】 組み合わせ回路には第２の電界効果トラ
ンジスタが含まれており、スイッチング手段には少なく
とも二つの第３の電界効果トランジスタが含まれてお
り、その一方のトランジスタのソースが電源電圧に接続
されているとともに他方のトランジスタのソースがアー
ス電位に接続されている半導体集積回路において、上記
第２の電界効果トランジスタのしきい値電圧の絶対値が
上記第３の電界効果トランジスタのしきい値電圧の絶対
値が略等しく、しかも上記第３の電界効果トランジスタ
がオフ状態にある場合には電源電圧側のトランジスタと
アース側のトランジスタとでゲート・ソース間電位を逆
バイアスとすることを特徴とする請求項１から請求項３
のうちのいずれか１項記載の半導体集積回路。 - 【請求項６】 組み合わせ回路は複数の第１の回路ブロ
ックから成り、それぞれの第１の回路ブロックに対して
スイッチング手段が個別に接続されており、順序回路も
また複数の第２の回路ブロックから成り、それぞれの第
２の回路ブロックに含まれる第１の電界効果トランジス
タのしきい値電圧を可変とする制御手段が個別に接続さ
れていることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項７】 スイッチング手段は、電源電圧よりも高
い電圧を発生させる第１の昇圧器と、アース電位よりも
低い電圧を発生させる第１の降圧器と、上記第１の昇圧
器と接続された反転手段と、上記第１の降圧器と接続さ
れた非反転手段とを備えることを特徴とする請求項６記
載の半導体集積回路。 - 【請求項８】 制御手段は正電圧発生器と接続される第
２の昇圧器と、負電圧発生器と接続される第２の降圧器
とを備えており、上記正電圧発生器と負電圧発生器がマ
ルチプレクサ回路から成ることを特徴とする請求項３記
載の半導体集積回路。 - 【請求項９】 制御手段に含まれる第２の昇圧器および
第２の降圧器が、スイッチング手段に含まれる第１の昇
圧器および第１の降圧器と異なることを特徴とする請求
項８記載の半導体集積回路。 - 【請求項１０】 組み合わせ回路と順序回路とを含む論
理回路と、昇圧器と降圧器とを有する集積回路とを備え
た半導体集積回路において、上記集積回路の昇圧器およ
び降圧器を用いて、組み合わせ回路のスイッチング手段
を駆動するとともに、順序回路に含まれるバックゲート
を有する電界効果トランジスタのバックゲートを介して
コントロールする制御手段を駆動することを特徴とする
半導体集積回路。 - 【請求項１１】 上記昇圧器と降圧器とを有する集積回
路がダイナミックランダムアクセスメモリ（ＤＲＡＭ）
からなることを特徴とする請求項１０記載の半導体集積
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9066973A JPH10261946A (ja) | 1997-03-19 | 1997-03-19 | 半導体集積回路 |
| TW086108152A TW472445B (en) | 1997-03-19 | 1997-06-12 | Semiconductor integrated circuit |
| US08/899,306 US6031778A (en) | 1997-03-19 | 1997-07-23 | Semiconductor integrated circuit |
| KR1019970045839A KR100300144B1 (ko) | 1997-03-19 | 1997-09-04 | 반도체집적회로 |
| CNB971222088A CN1149737C (zh) | 1997-03-19 | 1997-11-05 | 半导体集成电路 |
Applications Claiming Priority (1)
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