JP2003045189A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP2003045189A JP2003045189A JP2001231268A JP2001231268A JP2003045189A JP 2003045189 A JP2003045189 A JP 2003045189A JP 2001231268 A JP2001231268 A JP 2001231268A JP 2001231268 A JP2001231268 A JP 2001231268A JP 2003045189 A JP2003045189 A JP 2003045189A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- memory
- circuit
- power supply
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】マイクロプロセッサに搭載されるキャッシュメ
モリなどに適用して好適な半導体メモリに関し、メモリ
セルの記憶データの他のメモリへの転送という処理を要
せず、低消費電力化を図ることができるようにする。 【解決手段】エントリごとにメモリセル群に対応して電
源切断回路を設け、記憶データが無効であるエントリの
メモリセル群のメモリセルには電源を供給しないように
し、記憶データが無効であるエントリのメモリセル群の
メモリセルにオフリーク電流が流れないようにする。
モリなどに適用して好適な半導体メモリに関し、メモリ
セルの記憶データの他のメモリへの転送という処理を要
せず、低消費電力化を図ることができるようにする。 【解決手段】エントリごとにメモリセル群に対応して電
源切断回路を設け、記憶データが無効であるエントリの
メモリセル群のメモリセルには電源を供給しないように
し、記憶データが無効であるエントリのメモリセル群の
メモリセルにオフリーク電流が流れないようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サに搭載されるキャッシュメモリなどに適用して好適な
半導体メモリに関する。
サに搭載されるキャッシュメモリなどに適用して好適な
半導体メモリに関する。
【０００２】
【従来の技術】半導体チップに搭載されるトランジス
タ、特にＭＯＳＦＥＴにおいては、デザインルールが微
細化されるに従ってオフリーク電流の値が増大してい
る。たとえば、０.５μｍデザインルールでのＮチャネ
ルＭＯＳＦＥＴの場合、ゲート入力電圧が０Ｖであれ
ば、オフリーク電流は無視できるほど小さかったが、デ
ザインルールが０.１８μｍ以下になると、オフリーク
電流は無視できなくなる。
タ、特にＭＯＳＦＥＴにおいては、デザインルールが微
細化されるに従ってオフリーク電流の値が増大してい
る。たとえば、０.５μｍデザインルールでのＮチャネ
ルＭＯＳＦＥＴの場合、ゲート入力電圧が０Ｖであれ
ば、オフリーク電流は無視できるほど小さかったが、デ
ザインルールが０.１８μｍ以下になると、オフリーク
電流は無視できなくなる。
【０００３】従来、オフリーク電流を低減化するために
様々な対応策が提案されているが、その中でも、特に、
ＭＴ（Multi-Threshold）−ＣＭＯＳと呼ばれる回路方
式が注目されている。通常、ＭＯＳＦＥＴを用いたＬＳ
ＩのオンチップメモリとしてスタティックＲＡＭが用い
られているが、そこでも、オフリーク電流対策としてＭ
Ｔ−ＣＭＯＳ方式が有効と考えられている。
様々な対応策が提案されているが、その中でも、特に、
ＭＴ（Multi-Threshold）−ＣＭＯＳと呼ばれる回路方
式が注目されている。通常、ＭＯＳＦＥＴを用いたＬＳ
ＩのオンチップメモリとしてスタティックＲＡＭが用い
られているが、そこでも、オフリーク電流対策としてＭ
Ｔ−ＣＭＯＳ方式が有効と考えられている。
【０００４】ところが、スタティックＲＡＭのメモリセ
ルアレイに単純にＭＴ−ＣＭＯＳ方式を用いると、メモ
リセルに保持されているデータが失われてしまうという
不都合が発生する。なぜなら、スタティックＲＡＭでは
双安定状態を持つラッチ回路でメモリセルを構成してい
るので、ラッチ回路がＭＴ−ＣＭＯＳ化により電源との
接続を断たれると、双安定状態を維持できなくなるから
である。
ルアレイに単純にＭＴ−ＣＭＯＳ方式を用いると、メモ
リセルに保持されているデータが失われてしまうという
不都合が発生する。なぜなら、スタティックＲＡＭでは
双安定状態を持つラッチ回路でメモリセルを構成してい
るので、ラッチ回路がＭＴ−ＣＭＯＳ化により電源との
接続を断たれると、双安定状態を維持できなくなるから
である。
【０００５】そこで、たとえば、ＭＴ−ＣＭＯＳ方式を
スタティックＲＡＭからなるキャッシュメモリに適用す
る場合、従来においては、キャッシュメモリに貯えら
れているデータをキャッシュメモリが電源から切断され
る前にメインメモリに転送した後、キャッシュメモリを
電源から切断するか、キャッシュメモリにはテンポラ
リ情報しか保持せず、キャッシュメモリに貯えられてい
るデータを必ずメインメモリに保持するという方法が採
用されていた。
スタティックＲＡＭからなるキャッシュメモリに適用す
る場合、従来においては、キャッシュメモリに貯えら
れているデータをキャッシュメモリが電源から切断され
る前にメインメモリに転送した後、キャッシュメモリを
電源から切断するか、キャッシュメモリにはテンポラ
リ情報しか保持せず、キャッシュメモリに貯えられてい
るデータを必ずメインメモリに保持するという方法が採
用されていた。
【０００６】
【発明が解決しようとする課題】しかし、の方法で
は、キャッシュメモリに貯えられている全データをメイ
ンメモリに転送しなければならず、処理に多大のサイク
ルタイムを要してしまうという問題点があった。
は、キャッシュメモリに貯えられている全データをメイ
ンメモリに転送しなければならず、処理に多大のサイク
ルタイムを要してしまうという問題点があった。
【０００７】また、の方法では、キャッシュメモリの
データを必ずメインメモリに保持させるための処理が必
要となるが、この処理を行うと、メインメモリとマイク
ロプロセッサ間のメモリバス転送トラフィックスが増大
し、マイクロプロセッサの処理性能を劣化させる可能性
があるという問題点があった。
データを必ずメインメモリに保持させるための処理が必
要となるが、この処理を行うと、メインメモリとマイク
ロプロセッサ間のメモリバス転送トラフィックスが増大
し、マイクロプロセッサの処理性能を劣化させる可能性
があるという問題点があった。
【０００８】本発明は、かかる点に鑑み、メモリセルの
記憶データの他のメモリへの転送という処理を要せず、
低消費電力化を図ることができるようにした半導体メモ
リを提供することを目的とする。
記憶データの他のメモリへの転送という処理を要せず、
低消費電力化を図ることができるようにした半導体メモ
リを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体メモリ
は、記憶データが無効であるメモリセルと電源とを切断
する電源切断回路を設けているというものである。
は、記憶データが無効であるメモリセルと電源とを切断
する電源切断回路を設けているというものである。
【００１０】本発明によれば、記憶データが無効である
メモリセルには電源を供給しないようにし、記憶データ
が無効であるメモリセルにオフリーク電流が流れないよ
うにすることができる。
メモリセルには電源を供給しないようにし、記憶データ
が無効であるメモリセルにオフリーク電流が流れないよ
うにすることができる。
【００１１】
【発明の実施の形態】以下、図１〜図４を参照して、本
発明の第１実施形態及び第２実施形態について、本発明
をマイクロプロセッサに搭載されるキャッシュメモリに
適用した場合を例にして説明する。
発明の第１実施形態及び第２実施形態について、本発明
をマイクロプロセッサに搭載されるキャッシュメモリに
適用した場合を例にして説明する。
【００１２】（第１実施形態・・・図１、図２）図１は本
発明の第１実施形態の要部を示すブロック図である。図
１中、１０はメモリセルアレイ、２０はワード線選択回
路、３０は読み出し／書き込み回路である。
発明の第１実施形態の要部を示すブロック図である。図
１中、１０はメモリセルアレイ、２０はワード線選択回
路、３０は読み出し／書き込み回路である。
【００１３】メモリセルアレイ１０において、１１
i（但し、ｉ＝１、２、ｎ−１、ｎ）はエントリｉのメ
モリセル群、１２iはエントリｉの有効ビット記憶回
路、１３iはメモリセル群１１iと電源とを切断する電源
切断回路である。なお、エントリ３〜ｎ−２のメモリセ
ル群１１3〜１１n-2、有効ビット記憶回路１２3〜１２
n-2及び電源切断回路１３3〜１３n-2は図示を省略して
いる。
i（但し、ｉ＝１、２、ｎ−１、ｎ）はエントリｉのメ
モリセル群、１２iはエントリｉの有効ビット記憶回
路、１３iはメモリセル群１１iと電源とを切断する電源
切断回路である。なお、エントリ３〜ｎ−２のメモリセ
ル群１１3〜１１n-2、有効ビット記憶回路１２3〜１２
n-2及び電源切断回路１３3〜１３n-2は図示を省略して
いる。
【００１４】ワード線選択回路２０において、２１iは
エントリｉのロウデコーダ、２２iはエントリｉのワー
ド線ドライバであり、これらロウデコーダ２１iとワー
ド線ドライバ２２iとでエントリｉのワード線選択回路
が構成されている。なお、エントリ３〜ｎ−２のロウデ
コーダ２１3〜２１n-2及びワード線ドライバ２２3〜２
２n-2は図示を省略している。
エントリｉのロウデコーダ、２２iはエントリｉのワー
ド線ドライバであり、これらロウデコーダ２１iとワー
ド線ドライバ２２iとでエントリｉのワード線選択回路
が構成されている。なお、エントリ３〜ｎ−２のロウデ
コーダ２１3〜２１n-2及びワード線ドライバ２２3〜２
２n-2は図示を省略している。
【００１５】図２はメモリセル群１１k（但し、ｋ＝１
〜ｎ）、有効ビット記憶回路１２k及び電源切断回路１
３kの構成を示す回路図である。メモリセル群１１kにお
いて、ＷＬkはワード線、４０0、４０mはメモリセルで
あり、メモリセル４０0、４０m間に存在するメモリセル
４０1〜４０m-1は図示を省略している。
〜ｎ）、有効ビット記憶回路１２k及び電源切断回路１
３kの構成を示す回路図である。メモリセル群１１kにお
いて、ＷＬkはワード線、４０0、４０mはメモリセルで
あり、メモリセル４０0、４０m間に存在するメモリセル
４０1〜４０m-1は図示を省略している。
【００１６】また、ＢＬ0、／ＢＬ0、ＢＬm、／ＢＬmは
ビット線、４１0、４１mはＣＭＯＳインバータをリング
接続してなるラッチ回路であり、４２0、４３0、４
２m、４３mはＰチャネルＭＯＳＦＥＴ、４４0、４５0、
４４m、４５mはＮチャネルＭＯＳＦＥＴである。４
６0、４７0、４６m、４７mはデータ入出力用のＮチャネ
ルＭＯＳＦＥＴである。なお、メモリセル４０0〜４０m
を構成するＭＯＳＦＥＴは、スレッショルド電圧の絶対
値を相対的に小とするものである。
ビット線、４１0、４１mはＣＭＯＳインバータをリング
接続してなるラッチ回路であり、４２0、４３0、４
２m、４３mはＰチャネルＭＯＳＦＥＴ、４４0、４５0、
４４m、４５mはＮチャネルＭＯＳＦＥＴである。４
６0、４７0、４６m、４７mはデータ入出力用のＮチャネ
ルＭＯＳＦＥＴである。なお、メモリセル４０0〜４０m
を構成するＭＯＳＦＥＴは、スレッショルド電圧の絶対
値を相対的に小とするものである。
【００１７】有効ビット記憶回路１２kにおいて、Ｂ
ＬV、／ＢＬVはビット線、４８はＣＭＯＳインバータを
リング接続してなるラッチ回路であり、４９、５０はＰ
チャネルＭＯＳＦＥＴ、５１、５２はＮチャネルＭＯＳ
ＦＥＴである。５３は制御信号ＳＳによりＯＮ、ＯＦＦ
が制御されるＰチャネルＭＯＳＦＥＴであり、アプリケ
ーションが本実施形態を使用するものである場合にはＯ
Ｎ、アプリケーションが本実施形態を使用しないもので
ある場合にはＯＦＦとされるものである。５４、５５は
データ入出力用のＮチャネルＭＯＳＦＥＴ、５６はイン
バータである。なお、ＭＯＳＦＥＴ４９〜５２、５４、
５５は、スレッショルド電圧の絶対値を相対的に小と
し、ＭＯＳＦＥＴ５３は、スレッショルド電圧の絶対値
を相対的に大とするものである。
ＬV、／ＢＬVはビット線、４８はＣＭＯＳインバータを
リング接続してなるラッチ回路であり、４９、５０はＰ
チャネルＭＯＳＦＥＴ、５１、５２はＮチャネルＭＯＳ
ＦＥＴである。５３は制御信号ＳＳによりＯＮ、ＯＦＦ
が制御されるＰチャネルＭＯＳＦＥＴであり、アプリケ
ーションが本実施形態を使用するものである場合にはＯ
Ｎ、アプリケーションが本実施形態を使用しないもので
ある場合にはＯＦＦとされるものである。５４、５５は
データ入出力用のＮチャネルＭＯＳＦＥＴ、５６はイン
バータである。なお、ＭＯＳＦＥＴ４９〜５２、５４、
５５は、スレッショルド電圧の絶対値を相対的に小と
し、ＭＯＳＦＥＴ５３は、スレッショルド電圧の絶対値
を相対的に大とするものである。
【００１８】有効ビット記憶回路１２kは、記憶する有
効ビットが“１”の場合（メモリセル群１１kの記憶デ
ータが有効である場合）には、ノードＮ１はＨレベルと
され、記憶する有効ビットが“０”の場合（メモリセル
群１１kの記憶データが無効である場合）には、ノード
Ｎ１はＬレベルとされる。なお、有効ビットは、マイク
ロプロセッサが初期化された場合やメインメモリのデー
タが他のプロセッサやＩ／Ｏデバイスなどにより書き換
えられた場合などに“０”とされる。
効ビットが“１”の場合（メモリセル群１１kの記憶デ
ータが有効である場合）には、ノードＮ１はＨレベルと
され、記憶する有効ビットが“０”の場合（メモリセル
群１１kの記憶データが無効である場合）には、ノード
Ｎ１はＬレベルとされる。なお、有効ビットは、マイク
ロプロセッサが初期化された場合やメインメモリのデー
タが他のプロセッサやＩ／Ｏデバイスなどにより書き換
えられた場合などに“０”とされる。
【００１９】電源切断回路１３kにおいて、５７0、５７
mは有効ビット記憶回路１２kのインバータ５６の出力に
よりＯＮ、ＯＦＦが制御されるＰチャネルＭＯＳＦＥＴ
であり、同様にしてメモリセル４０1〜４０m-1（図示せ
ず）に対応して設けられているＰチャネルＭＯＳＦＥＴ
５７1〜５７m-1は図示を省略している。これらＰチャネ
ルＭＯＳＦＥＴ５７0〜５７mは、スレッショルド電圧の
絶対値を相対的に大とするものである。
mは有効ビット記憶回路１２kのインバータ５６の出力に
よりＯＮ、ＯＦＦが制御されるＰチャネルＭＯＳＦＥＴ
であり、同様にしてメモリセル４０1〜４０m-1（図示せ
ず）に対応して設けられているＰチャネルＭＯＳＦＥＴ
５７1〜５７m-1は図示を省略している。これらＰチャネ
ルＭＯＳＦＥＴ５７0〜５７mは、スレッショルド電圧の
絶対値を相対的に大とするものである。
【００２０】ここで、たとえば、有効ビット記憶回路１
２kが記憶する有効ビットが“１”の場合、ノードＮ１
はＨレベル、ＰチャネルＭＯＳＦＥＴ５７0〜５７mはＯ
Ｎとなり、メモリセル４０0〜４０mに対して電源ＶＤＤ
が供給され、メモリセル４０ 0〜４０mはメモリセルとし
て機能する。
２kが記憶する有効ビットが“１”の場合、ノードＮ１
はＨレベル、ＰチャネルＭＯＳＦＥＴ５７0〜５７mはＯ
Ｎとなり、メモリセル４０0〜４０mに対して電源ＶＤＤ
が供給され、メモリセル４０ 0〜４０mはメモリセルとし
て機能する。
【００２１】これに対して、有効ビット記憶回路１２k
が記憶する有効ビットが“０”の場合には、ノードＮ１
はＬレベル、ＰチャネルＭＯＳＦＥＴ５７0〜５７mはＯ
ＦＦとなり、メモリセル４０0〜４０mに対しては電源Ｖ
ＤＤが供給されず、メモリセル４０0〜４０mはメモリセ
ルとして機能しない。この場合、スレッショルド電圧の
絶対値を相対的に大とするＰチャネルＭＯＳＦＥＴ５７
0〜５７mの存在により、メモリセル群１３kのメモリセ
ル４０0〜４０mにオフリーク電流は流れない。
が記憶する有効ビットが“０”の場合には、ノードＮ１
はＬレベル、ＰチャネルＭＯＳＦＥＴ５７0〜５７mはＯ
ＦＦとなり、メモリセル４０0〜４０mに対しては電源Ｖ
ＤＤが供給されず、メモリセル４０0〜４０mはメモリセ
ルとして機能しない。この場合、スレッショルド電圧の
絶対値を相対的に大とするＰチャネルＭＯＳＦＥＴ５７
0〜５７mの存在により、メモリセル群１３kのメモリセ
ル４０0〜４０mにオフリーク電流は流れない。
【００２２】以上のように、本実施形態によれば、エン
トリごとにメモリセル群に対応させて電源切断回路を設
けているので、記憶データが無効であるエントリのメモ
リセル群のメモリセルには電源ＶＤＤを供給しないよう
にし、記憶データが無効であるエントリのメモリセル群
のメモリセルにオフリーク電流が流れないようにするこ
とができる。したがって、記憶データの他のメモリへの
転送という処理を要せず、低消費電力化を図ることがで
きる。
トリごとにメモリセル群に対応させて電源切断回路を設
けているので、記憶データが無効であるエントリのメモ
リセル群のメモリセルには電源ＶＤＤを供給しないよう
にし、記憶データが無効であるエントリのメモリセル群
のメモリセルにオフリーク電流が流れないようにするこ
とができる。したがって、記憶データの他のメモリへの
転送という処理を要せず、低消費電力化を図ることがで
きる。
【００２３】また、有効ビット記憶回路においては、ラ
ッチ回路と電源との間にスレッショルド電圧の絶対値を
大とするＰチャネルＭＯＳＦＥＴを設け、本実施形態を
使用しない場合には、このＰチャネルＭＯＳＦＥＴをＯ
ＦＦとするようにしているので、本実施形態を使用しな
い場合には、有効ビット記憶回路にオフリーク電流が流
れないようにすることができる。したがって、この点か
らも、低消費電力化を図ることができる。
ッチ回路と電源との間にスレッショルド電圧の絶対値を
大とするＰチャネルＭＯＳＦＥＴを設け、本実施形態を
使用しない場合には、このＰチャネルＭＯＳＦＥＴをＯ
ＦＦとするようにしているので、本実施形態を使用しな
い場合には、有効ビット記憶回路にオフリーク電流が流
れないようにすることができる。したがって、この点か
らも、低消費電力化を図ることができる。
【００２４】（第２実施形態・・図３、図４）図３は本
発明の第２実施形態の要部を示すブロック図である。図
３中、５８i（但し、ｉ＝１、２、ｎ−１、ｎ）はエン
トリｉのロウデコーダ２１i及びワード線ドライバ２２i
に対応して設けられた電源切断回路であり、ロウデコー
ダ２１h（但し、ｈ＝３〜ｎ−２）及びワード線ドライ
バ２２hに対応して設けられている電源切断回路５８hは
図示を省略している。すなわち、本発明の第２実施形態
は、エントリｋ（但し、ｋ＝１〜ｎ）のロウデコーダ２
１k及びワード線ドライバ２２kに対応して電源切断回路
５８kを設け、その他については、本発明の第１実施形
態と同様に構成したものである。
発明の第２実施形態の要部を示すブロック図である。図
３中、５８i（但し、ｉ＝１、２、ｎ−１、ｎ）はエン
トリｉのロウデコーダ２１i及びワード線ドライバ２２i
に対応して設けられた電源切断回路であり、ロウデコー
ダ２１h（但し、ｈ＝３〜ｎ−２）及びワード線ドライ
バ２２hに対応して設けられている電源切断回路５８hは
図示を省略している。すなわち、本発明の第２実施形態
は、エントリｋ（但し、ｋ＝１〜ｎ）のロウデコーダ２
１k及びワード線ドライバ２２kに対応して電源切断回路
５８kを設け、その他については、本発明の第１実施形
態と同様に構成したものである。
【００２５】図４は電源切断回路５８kの構成を示す回
路図である。図４中、５９、６０は有効ビット記憶回路
１２kのインバータ５６の出力によりＯＮ、ＯＦＦが制
御されるＰチャネルＭＯＳＦＥＴであり、これらＰチャ
ネルＭＯＳＦＥＴ５９、６０は、スレッショルド電圧の
絶対値を相対的に大とするものである。
路図である。図４中、５９、６０は有効ビット記憶回路
１２kのインバータ５６の出力によりＯＮ、ＯＦＦが制
御されるＰチャネルＭＯＳＦＥＴであり、これらＰチャ
ネルＭＯＳＦＥＴ５９、６０は、スレッショルド電圧の
絶対値を相対的に大とするものである。
【００２６】ここで、たとえば、有効ビット記憶回路１
２kが記憶する有効ビットが“１”の場合、ノードＮ１
はＨレベル、ＰチャネルＭＯＳＦＥＴ５９、６０はＯＮ
となり、ロウデコーダ２１k及びワード線ドライバ２２k
に対して電源ＶＤＤが供給され、ロウデコーダ２１k及
びワード線ドライバ２２kはロウデコーダ及びワード線
ドライバとして機能する。
２kが記憶する有効ビットが“１”の場合、ノードＮ１
はＨレベル、ＰチャネルＭＯＳＦＥＴ５９、６０はＯＮ
となり、ロウデコーダ２１k及びワード線ドライバ２２k
に対して電源ＶＤＤが供給され、ロウデコーダ２１k及
びワード線ドライバ２２kはロウデコーダ及びワード線
ドライバとして機能する。
【００２７】これに対して、有効ビット記憶回路１２k
が記憶する有効ビットが“０”の場合には、ノードＮ１
はＬレベル、ＰチャネルＭＯＳＦＥＴ５９、６０はＯＦ
Ｆとなり、ロウデコーダ２１k及びワード線ドライバ２
２kに対して電源ＶＤＤが供給されず、ロウデコーダ２
１k及びワード線ドライバ２２kはロウデコーダ及びワー
ド線ドライバとして機能しない。この場合、スレッショ
ルド電圧の絶対値が大であるＰチャネルＭＯＳＦＥＴ５
９、６０の存在により、ロウデコーダ２１k及びワード
線ドライバ２２kにオフリーク電流は流れない。
が記憶する有効ビットが“０”の場合には、ノードＮ１
はＬレベル、ＰチャネルＭＯＳＦＥＴ５９、６０はＯＦ
Ｆとなり、ロウデコーダ２１k及びワード線ドライバ２
２kに対して電源ＶＤＤが供給されず、ロウデコーダ２
１k及びワード線ドライバ２２kはロウデコーダ及びワー
ド線ドライバとして機能しない。この場合、スレッショ
ルド電圧の絶対値が大であるＰチャネルＭＯＳＦＥＴ５
９、６０の存在により、ロウデコーダ２１k及びワード
線ドライバ２２kにオフリーク電流は流れない。
【００２８】以上のように、本実施形態においては、エ
ントリごとにメモリセル群、ロウデコーダ及びワード線
ドライバに対応させて電源切断回路を設けているので、
記憶データが無効であるエントリのメモリセル群、ロウ
デコーダ及びワード線ドライバには電源ＶＤＤを供給し
ないようにし、記憶データが無効であるエントリのメモ
リセル群、ロウデコーダ及びワード線ドライバにはオフ
リーク電流が流れないようにすることができる。したが
って、記憶データの他のメモリへの転送という処理を要
せず、本発明の第１実施形態以上に低消費電力化を図る
ことができる。
ントリごとにメモリセル群、ロウデコーダ及びワード線
ドライバに対応させて電源切断回路を設けているので、
記憶データが無効であるエントリのメモリセル群、ロウ
デコーダ及びワード線ドライバには電源ＶＤＤを供給し
ないようにし、記憶データが無効であるエントリのメモ
リセル群、ロウデコーダ及びワード線ドライバにはオフ
リーク電流が流れないようにすることができる。したが
って、記憶データの他のメモリへの転送という処理を要
せず、本発明の第１実施形態以上に低消費電力化を図る
ことができる。
【００２９】なお、本発明の第１実施形態及び第２実施
形態において、有効ビット記憶回路に有効ビットを書込
む機能をマイクロプロセッサのキャッシュ制御命令に追
加するようにしても良い。このようにする場合には、ソ
フトウエアにより、必要性に応じて、メモリセルのオフ
リーク電流を制御することが可能となる。すなわち、た
とえば、マイクロプロセッサ上で動作するソフトウエア
が大きなメモリ領域を必要とせず、かつ、そのソフトウ
エアの利用者が消費電力を抑えることを希望する場合に
は、不要なエントリの有効ビットを直接ソフトウエアに
より“０”と書き換えることにより、オフリーク電流を
抑えることが可能となる。
形態において、有効ビット記憶回路に有効ビットを書込
む機能をマイクロプロセッサのキャッシュ制御命令に追
加するようにしても良い。このようにする場合には、ソ
フトウエアにより、必要性に応じて、メモリセルのオフ
リーク電流を制御することが可能となる。すなわち、た
とえば、マイクロプロセッサ上で動作するソフトウエア
が大きなメモリ領域を必要とせず、かつ、そのソフトウ
エアの利用者が消費電力を抑えることを希望する場合に
は、不要なエントリの有効ビットを直接ソフトウエアに
より“０”と書き換えることにより、オフリーク電流を
抑えることが可能となる。
【００３０】
【発明の効果】以上のように、本発明によれば、記憶デ
ータが無効であるメモリセルには電源を供給しないよう
にし、記憶データが無効であるメモリセルにオフリーク
電流が流れないようにすることができるので、記憶デー
タの他のメモリへの転送という処理を要せず、低消費電
力化を図ることができる。
ータが無効であるメモリセルには電源を供給しないよう
にし、記憶データが無効であるメモリセルにオフリーク
電流が流れないようにすることができるので、記憶デー
タの他のメモリへの転送という処理を要せず、低消費電
力化を図ることができる。
【図１】本発明の第１実施形態の要部を示すブロック図
である。
である。
【図２】本発明の第１実施形態が設けるメモリセル群、
有効ビット記憶回路及び電源切断回路の構成を示す回路
図である。
有効ビット記憶回路及び電源切断回路の構成を示す回路
図である。
【図３】本発明の第２実施形態の要部を示すブロック図
である。
である。
【図４】本発明の第２実施形態が設ける電源切断回路の
構成を示す回路図である。
構成を示す回路図である。
１０…メモリセルアレイ
１１k…メモリセル群
１２k…有効ビット記憶回路
１３k…電源切断回路
２０…ワード線選択回路
２１k…ロウデコーダ
２２k…ワード線ドライバ
３０…読出し／書込み回路
５８k…電源切断回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 11/413 Ｇ１１Ｃ 11/34 ３３５Ａ
Claims (3)
- 【請求項１】記憶データが無効であるメモリセルと電源
とを切断する電源切断回路を設けていることを特徴とす
る半導体メモリ。 - 【請求項２】記憶データが無効であるメモリセルに対応
して設けられているワード線選択回路と電源との接続を
切断する第２の電源切断回路を設けていることを特徴と
する請求項１記載の半導体メモリ。 - 【請求項３】前記電源切断回路の制御を有効ビット情報
で行うことを特徴とする請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001231268A JP2003045189A (ja) | 2001-07-31 | 2001-07-31 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001231268A JP2003045189A (ja) | 2001-07-31 | 2001-07-31 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003045189A true JP2003045189A (ja) | 2003-02-14 |
Family
ID=19063344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001231268A Pending JP2003045189A (ja) | 2001-07-31 | 2001-07-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003045189A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004104841A1 (ja) * | 2003-05-21 | 2004-12-02 | Fujitsu Limited | アドレス変換バッファの電力制御方法及びその装置 |
| JP2007518149A (ja) * | 2003-09-30 | 2007-07-05 | フリースケール セミコンダクター インコーポレイテッド | 回路アレイの漏れ電流を低減するための集積回路電力管理及びそのための方法 |
| JP2007200213A (ja) * | 2006-01-30 | 2007-08-09 | Nec Corp | 情報処理装置、エントリ構成制御方法及びプログラム |
| JP2009505236A (ja) * | 2005-08-10 | 2009-02-05 | クゥアルコム・インコーポレイテッド | エネルギーの効率的なレジスターファイルを提供する方法及びシステム |
| WO2011027501A1 (ja) * | 2009-09-02 | 2011-03-10 | パナソニック株式会社 | 半導体記憶装置 |
| JP2012230726A (ja) * | 2011-04-25 | 2012-11-22 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
| KR20130048787A (ko) * | 2010-08-24 | 2013-05-10 | 퀄컴 인코포레이티드 | 컨텐츠 주소화 메모리의 전력 사용을 감소시키는 시스템 및 방법 |
| CN103377691A (zh) * | 2012-04-26 | 2013-10-30 | 飞思卡尔半导体公司 | 具有字级功率门控的存储器 |
| JP2013250963A (ja) * | 2012-05-02 | 2013-12-12 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
| JP2014006894A (ja) * | 2012-06-01 | 2014-01-16 | Semiconductor Energy Lab Co Ltd | 中央処理装置および中央処理装置の駆動方法 |
| JP2016149175A (ja) * | 2015-02-09 | 2016-08-18 | 株式会社半導体エネルギー研究所 | 半導体装置、中央処理装置及び電子機器 |
| JP2018137033A (ja) * | 2018-03-29 | 2018-08-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000215100A (ja) * | 1999-01-21 | 2000-08-04 | Nec Corp | 省電力メモリ管理システム |
| JP2000228090A (ja) * | 1999-02-05 | 2000-08-15 | Internatl Business Mach Corp <Ibm> | 連想メモリ（ｃａｍ）のワードマッチラインのプリチャージ回路および方法 |
-
2001
- 2001-07-31 JP JP2001231268A patent/JP2003045189A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000215100A (ja) * | 1999-01-21 | 2000-08-04 | Nec Corp | 省電力メモリ管理システム |
| JP2000228090A (ja) * | 1999-02-05 | 2000-08-15 | Internatl Business Mach Corp <Ibm> | 連想メモリ（ｃａｍ）のワードマッチラインのプリチャージ回路および方法 |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004104841A1 (ja) * | 2003-05-21 | 2004-12-02 | Fujitsu Limited | アドレス変換バッファの電力制御方法及びその装置 |
| US7418553B2 (en) | 2003-05-21 | 2008-08-26 | Fujitsu Limited | Method and apparatus of controlling electric power for translation lookaside buffer |
| JP2007518149A (ja) * | 2003-09-30 | 2007-07-05 | フリースケール セミコンダクター インコーポレイテッド | 回路アレイの漏れ電流を低減するための集積回路電力管理及びそのための方法 |
| JP2009505236A (ja) * | 2005-08-10 | 2009-02-05 | クゥアルコム・インコーポレイテッド | エネルギーの効率的なレジスターファイルを提供する方法及びシステム |
| JP2007200213A (ja) * | 2006-01-30 | 2007-08-09 | Nec Corp | 情報処理装置、エントリ構成制御方法及びプログラム |
| US8659953B2 (en) | 2009-09-02 | 2014-02-25 | Panasonic Corporation | Semiconductor memory device |
| WO2011027501A1 (ja) * | 2009-09-02 | 2011-03-10 | パナソニック株式会社 | 半導体記憶装置 |
| JPWO2011027501A1 (ja) * | 2009-09-02 | 2013-01-31 | パナソニック株式会社 | 半導体記憶装置 |
| JP5190542B2 (ja) * | 2009-09-02 | 2013-04-24 | パナソニック株式会社 | 半導体記憶装置 |
| KR20130048787A (ko) * | 2010-08-24 | 2013-05-10 | 퀄컴 인코포레이티드 | 컨텐츠 주소화 메모리의 전력 사용을 감소시키는 시스템 및 방법 |
| JP2013537680A (ja) * | 2010-08-24 | 2013-10-03 | クアルコム，インコーポレイテッド | 連想メモリの電力使用量を低減するシステムおよび方法 |
| US8984217B2 (en) | 2010-08-24 | 2015-03-17 | Qualcomm Incorporated | System and method of reducing power usage of a content addressable memory |
| JP2016001515A (ja) * | 2010-08-24 | 2016-01-07 | クアルコム，インコーポレイテッド | 連想メモリの電力使用量を低減するシステムおよび方法 |
| KR101654118B1 (ko) | 2010-08-24 | 2016-09-05 | 퀄컴 인코포레이티드 | 컨텐츠 주소화 메모리의 전력 사용을 감소시키는 시스템 및 방법 |
| JP2012230726A (ja) * | 2011-04-25 | 2012-11-22 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
| CN103377691A (zh) * | 2012-04-26 | 2013-10-30 | 飞思卡尔半导体公司 | 具有字级功率门控的存储器 |
| JP2013229095A (ja) * | 2012-04-26 | 2013-11-07 | Freescale Semiconductor Inc | ワードレベルのパワーゲーティングを有するメモリ |
| JP2013250963A (ja) * | 2012-05-02 | 2013-12-12 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
| JP2014006894A (ja) * | 2012-06-01 | 2014-01-16 | Semiconductor Energy Lab Co Ltd | 中央処理装置および中央処理装置の駆動方法 |
| JP2016149175A (ja) * | 2015-02-09 | 2016-08-18 | 株式会社半導体エネルギー研究所 | 半導体装置、中央処理装置及び電子機器 |
| JP2018137033A (ja) * | 2018-03-29 | 2018-08-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100300144B1 (ko) | 반도체집적회로 | |
| US6724648B2 (en) | SRAM array with dynamic voltage for reducing active leakage power | |
| US7633315B2 (en) | Semiconductor integrated circuit device | |
| JP3983032B2 (ja) | 半導体記憶装置 | |
| US7254082B2 (en) | Semiconductor device | |
| JP3902909B2 (ja) | 低消費電力型ダイナミックランダムアクセスメモリ | |
| US6798688B2 (en) | Storage array such as a SRAM with reduced power requirements | |
| US20050036394A1 (en) | Semiconductor device having a data latching or storing function | |
| EP2382632B1 (en) | Low leakage high performance static random access memory cell using dual-technology transistors | |
| US6707708B1 (en) | Static random access memory with symmetric leakage-compensated bit line | |
| JP2000298987A (ja) | 半導体記憶装置 | |
| KR100574181B1 (ko) | 고속기입회복을갖춘메모리장치및그에관련된기입회복방법 | |
| JP2006196124A (ja) | メモリセル及び半導体集積回路装置 | |
| US7606106B2 (en) | Semiconductor memory device | |
| US6897684B2 (en) | Input buffer circuit and semiconductor memory device | |
| JP2003045189A (ja) | 半導体メモリ | |
| KR100724664B1 (ko) | Ｍｏｓ형 반도체 집적 회로 장치 | |
| TW459230B (en) | Static RAM having word line driving circuitry shared by all the memory cells provided therein | |
| JPH10162581A (ja) | Ｓｒａｍセル | |
| US8995178B1 (en) | SRAM with embedded ROM | |
| US7577013B2 (en) | Storage units and register file using the same | |
| US20220069807A1 (en) | Latch circuit, memory device and method | |
| KR100357425B1 (ko) | 반도체기억장치 | |
| JP2002304889A (ja) | 半導体メモリ | |
| JP2009110594A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080514 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101214 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111018 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120306 |