JP2016149175A - 半導体装置、中央処理装置及び電子機器 - Google Patents

半導体装置、中央処理装置及び電子機器 Download PDF

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Abstract

【課題】新規な半導体装置、または消費電力が低い半導体装置、または長期間にわたってデータを保持することが可能な半導体装置を提供する。【解決手段】半導体装置１０は、複数の第１の記憶回路２０（マクロ２０）と接続された第１の選択回路Ｓ１と、複数の第２の記憶回路３０（サブアレイ３０）と接続された第２の選択回路Ｓ２と、複数の第３の記憶回路４０（記憶ブロック４０）と接続された第３の選択回路Ｓ３を有し、第１の記憶回路毎、第２の記憶回路毎または第３の記憶回路毎にパワーゲーティングを行う。データの読み書きを行わない記憶回路に対しては、電力の供給が停止された状態を維持し、半導体装置における消費電力を低減する。【選択図】図１

Description

本発明の一態様は、半導体装置、中央処理装置及び電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法に関する。
特許文献１には、酸化物半導体を用いたトランジスタと、単結晶シリコンを用いたトランジスタによって構成された記憶装置が記載されている。また、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいことが記載されている。
特開２０１２−２５６４００号公報
本発明の一態様は、新規な半導体装置の提供を課題の一つとする。または、本発明の一態様は、消費電力が低い半導体装置の提供を課題の一つとする。または、本発明の一態様は、長期間にわたってデータを保持することが可能な半導体装置の提供を課題の一つとする。または、本発明の一態様は、面積の縮小が可能な半導体装置の提供を課題の一つとする。または、本発明の一態様は、高速な動作が可能な半導体装置の提供を課題の一つとする。または、本発明の一態様は、信頼性が高い半導体装置の提供を課題の一つとする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様にかかる半導体装置は、複数の記憶回路と、選択回路と、を有し、複数の記憶回路はそれぞれ、セルアレイと、駆動回路と、を有し、選択回路は、複数の記憶回路と電気的に接続され、選択回路は、選択回路に入力されたアドレス信号に基づいて、複数の記憶回路のうち特定の記憶回路を選択する機能を有し、選択回路によって選択されていない記憶回路において、駆動回路への電力の供給を停止する機能を有する半導体装置である。
また、本発明の一態様にかかる半導体装置は、複数の第１の記憶回路と、第１の選択回路と、を有し、複数の第１の記憶回路はそれぞれ、複数の第２の記憶回路と、第２の選択回路と、を有し、複数の第２の記憶回路はそれぞれ、セルアレイと、駆動回路と、を有し、第１の選択回路は、複数の第１の記憶回路と電気的に接続され、第２の選択回路は、複数の第２の記憶回路と電気的に接続され、第１の選択回路は、第１の選択回路に入力されたアドレス信号に基づいて、複数の第１の記憶回路のうち特定の第１の記憶回路を選択する機能を有し、第２の選択回路は、第２の選択回路に入力されたアドレス信号に基づいて、複数の第２の記憶回路のうち特定の第２の記憶回路を選択する機能を有し、第１の選択回路によって選択されていない第１の記憶回路において、駆動回路への電力の供給を停止する機能と、第２の選択回路によって選択されていない第２の記憶回路において、駆動回路への電力の供給を停止する機能と、を有する半導体装置である。
さらに、本発明の一態様にかかる半導体装置において、駆動回路と、電源電位を供給する機能を有する配線と、の間にスイッチを有し、スイッチがオフ状態となることにより、駆動回路への電力の供給が停止されてもよい。
さらに、本発明の一態様にかかる半導体装置において、セルアレイは、第１のメモリセルと、第２のメモリセルと、を有し、駆動回路は、第１の論理回路と、第２の論理回路と、を有し、第１の論理回路は、第１の配線を介して第１のメモリセルと電気的に接続され、第２の論理回路は、第２の配線を介して第２のメモリセルと電気的に接続され、第１のメモリセルが選択されている期間において、第２の論理回路への電力の供給を停止する機能を有していてもよい。
さらに、本発明の一態様にかかる半導体装置において、第１のメモリセル及び第２のメモリセルは、トランジスタと、容量素子と、を有し、トランジスタのソースまたはドレインの一方は、容量素子と電気的に接続され、トランジスタは、チャネル形成領域に酸化物半導体を含んでいてもよい。
また、本発明の一態様にかかる中央処理装置は、上記半導体装置を備えたキャッシュメモリを有する。
また、本発明の一態様にかかる電子機器は、上記半導体装置または上記中央処理装置と、表示部、マイクロホン、スピーカ、または操作キーと、を有する。
本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、消費電力が低い半導体装置を提供することができる。または、本発明の一態様により、長期間にわたってデータを保持することが可能な半導体装置を提供することができる。または、本発明の一態様により、面積の縮小が可能な半導体装置を提供することができる。または、本発明の一態様により、高速な動作が可能な半導体装置を提供することができる。または、本発明の一態様により、信頼性が高い半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。また、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様を説明する図。 本発明の一態様の動作を説明する図。 本発明の一態様の動作を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 中央処理装置の構成の一例を説明する図。 電子部品の作製方法の一例を説明する図。 電子機器の一例を説明する図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本発明の一態様には、記憶装置、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、表示装置、撮像装置、集積回路を含む、あらゆる装置がその範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、集積回路を有する表示装置が、その範疇に含まれる。
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。
＜半導体装置の構成例＞
図１に、本発明の一態様にかかる半導体装置１０の構成例を示す。半導体装置１０は、記憶装置としての機能を有する。そのため、半導体装置１０は、記憶装置１０とよぶこともできる。半導体装置１０は、半導体装置１０、記憶回路２０、記憶回路３０、または記憶回路４０を空間的粒度とした、細粒度パワーゲーティングを行う機能を有する。このような半導体装置１０の構成について、以下に説明する。
半導体装置１０は、複数の記憶回路２０（以下、マクロ２０ともいう）を有する。また、マクロ２０はそれぞれ複数の記憶回路３０（以下、サブアレイ３０ともいう）を有する。そして、サブアレイ３０はそれぞれ複数の記憶回路４０（以下、記憶ブロック４０ともいう）を有する。すなわち、サブアレイ３０は記憶ブロック４０の集合によって構成される記憶回路であり、マクロ２０はサブアレイ３０の集合で構成される記憶回路である。なお、記憶ブロック４０は、データを記憶する機能を有する回路である。
図１では一例として、半導体装置１０が４個のマクロ２０を有し、マクロ２０が４個のサブアレイ３０を有し、サブアレイ３０が４個の記憶ブロック４０を有する構成を示す。従って、半導体装置１０は、４×４×４＝６４個の記憶ブロック４０を有する記憶装置としての機能を有する。例えば、記憶ブロック４０の容量を２ＫＢとした場合、半導体装置１０は１２８ＫＢの記憶装置として用いることができる。なお、マクロ２０、サブアレイ３０、記憶ブロック４０の個数や記憶ブロック４０の容量は上記に限定されず、任意の値に設定することができる。
また、半導体装置１０には選択回路Ｓ１が設けられ、マクロ２０には選択回路Ｓ２が設けられ、サブアレイ３０には選択回路Ｓ３が設けられている。
半導体装置１０にアクセスがあり、外部からアドレス信号ＡＤＤＲが入力されると、当該アドレス信号ＡＤＤＲに基づいて、所定の記憶ブロック４０へのアクセスが行われる。そして、アクセスされた記憶ブロック４０において、データの書き込み又は読み出しが行われる。一方、半導体装置１０にアドレス信号ＡＤＤＲが入力されない期間においては、半導体装置１０への電力の供給を停止することができる。これにより、半導体装置１０の待機状態における消費電力を低減することができる。なお、電力の供給の停止は、図５、６等で後述するように、高電源電位と低電源電位の一方、または両方の供給を停止する等の方法により行うことができる。
複数のマクロ２０は、選択回路Ｓ１と接続されている。選択回路Ｓ１は、アドレス信号ＡＤＤＲに基づき、複数のマクロ２０のうちアクセスが要求されている特定のマクロ２０を選択する機能を有する。選択回路Ｓ１は、デコーダなどによって構成することができる。例えば、図１に示すように選択回路Ｓ１に４個のマクロ２０が接続されている場合、選択回路Ｓ１において、アドレス信号ＡＤＤＲに含まれる２ビットのデータをデコードすることにより、特定のマクロ２０を選択することができる。
半導体装置１０は、選択回路Ｓ１によって選択されたマクロ２０に電力を供給しつつ、選択回路Ｓ１に選択されていないマクロ２０に対しては電力の供給を停止する機能を有する。これにより、選択回路Ｓ１によって選択されたマクロ２０においてデータの書き込みや読み出しなどの処理を行いつつ、他のマクロ２０における消費電力を低減することができる。
マクロ２０が有する複数のサブアレイ３０は、選択回路Ｓ２と接続されている。選択回路Ｓ２は、アドレス信号ＡＤＤＲに基づき、複数のサブアレイ３０のうちアクセスが要求されている特定のサブアレイ３０を選択する機能を有する。選択回路Ｓ２は、デコーダなどによって構成することができる。例えば、図１に示すように選択回路Ｓ２に４個のサブアレイ３０が接続されている場合、選択回路Ｓ２において、アドレス信号ＡＤＤＲに含まれる２ビットのデータをデコードすることにより、特定のサブアレイ３０を選択することができる。
半導体装置１０は、選択回路Ｓ２によって選択されたサブアレイ３０に電力を供給しつつ、選択回路Ｓ２に選択されていないサブアレイ３０に対しては電力の供給を停止する機能を有する。これにより、選択回路Ｓ２によって選択されたサブアレイ３０においてデータの書き込みや読み出しなどの処理を行いつつ、他のサブアレイ３０における消費電力を低減することができる。
サブアレイ３０が有する複数の記憶ブロック４０は、選択回路Ｓ３と接続されている。選択回路Ｓ３は、アドレス信号ＡＤＤＲに基づき、複数の記憶ブロック４０のうちアクセスが要求されている特定の記憶ブロック４０を選択する機能を有する。選択回路Ｓ３は、デコーダなどによって構成することができる。例えば、図１に示すように選択回路Ｓ３に４個の記憶ブロック４０が接続されている場合、選択回路Ｓ３において、アドレス信号ＡＤＤＲに含まれる２ビットのデータをデコードすることにより、特定の記憶ブロック４０を選択することができる。
半導体装置１０は、選択回路Ｓ３によって選択された記憶ブロック４０に電力を供給しつつ、選択回路Ｓ３に選択されていない記憶ブロック４０に対しては電力の供給を停止する機能を有する。これにより、選択回路Ｓ３によって選択された記憶ブロック４０においてデータの書き込みや読み出しなどの処理を行いつつ、他の記憶ブロック４０における消費電力を低減することができる。
以上のように、半導体装置１０は、マクロ２０毎、サブアレイ３０毎、または記憶ブロック４０毎に電力の供給を制御することができる。
図２に、半導体装置１０にアドレス信号ＡＤＤＲが入力された際の動作例を示す。ここでは一例として、半導体装置１０に入力されるアドレス信号ＡＤＤＲに、アクセスする記憶ブロック４０を指定する６ビットのデータ”０１１０１１”が含まれる場合の動作について説明する。
６ビットのデータ”０１１０１１”を含むアドレス信号ＡＤＤＲが入力されると、６ビットのデータの上位２ビット”０１”が選択回路Ｓ１によってデコードされ、アクセスが要求されているマクロ２０（図中、左から２番目のマクロ２０）が選択される。
ここで、アクセス要求がないマクロ２０（上位２ビット”００”、”１０”、”１１”で指定されるマクロ２０）においては、電力の供給が停止された状態を維持することができる。すなわち、マクロ２０の選択時において、選択回路Ｓ１と、アクセスが要求されているマクロ２０に含まれるサブアレイ３０および選択回路Ｓ２と、にのみに電力を供給することができる。従って、マクロ２０を空間的粒度としたパワーゲーティングを行うことができる。
次に、選択回路Ｓ１によって選択されたマクロ２０において、６ビットのデータの中位２ビット”１０”が選択回路Ｓ２によってデコードされ、アクセスが要求されているサブアレイ３０（図中、下から２番目のサブアレイ３０）が選択される。
ここで、選択回路Ｓ１によって選択されたマクロ２０に含まれるサブアレイ３０のうち、アクセス要求がないサブアレイ３０（中位２ビット”００”、”０１”、”１１”で指定されるサブアレイ３０）においては、電力の供給が停止された状態を維持することができる。すなわち、サブアレイ３０の選択時において、選択回路Ｓ１と、アクセスが要求されているマクロ２０に含まれる選択回路Ｓ２と、アクセスが要求されているサブアレイ３０に含まれる記憶ブロック４０および選択回路Ｓ３と、にのみに電力を供給することができる。従って、サブアレイ３０を空間的粒度としたパワーゲーティングを行うことができる。
次に、選択回路Ｓ２によって選択されたサブアレイ３０において、アドレスデータの下位２ビット”１１”が選択回路Ｓ３によってデコードされ、アクセスが要求されている記憶ブロック４０（図中、右下の記憶ブロック４０）が選択される。
ここで、選択回路Ｓ２によって選択されたサブアレイ３０に含まれる記憶ブロック４０のうち、アクセス要求がない記憶ブロック４０（下位２ビット”００”、”０１”、”１０”で指定される記憶ブロック４０）においては、電力の供給が停止された状態を維持することができる。すなわち、記憶ブロック４０の選択時において、選択回路Ｓ１と、アクセスが要求されているマクロ２０に含まれる選択回路Ｓ２と、アクセスが要求されているサブアレイ３０に含まれる選択回路Ｓ３と、アクセスが要求されている記憶ブロック４０と、にのみに電力を供給することができる。従って、記憶ブロック４０を空間的粒度としたパワーゲーティングを行うことができる。
以上のように、本発明の一態様においては、アドレス信号が入力されて特定の記憶ブロック４０へのアクセス要求があった際に、アドレス信号によって指定されていないマクロ２０、サブアレイ３０、または記憶ブロック４０において、電力の供給が停止された状態を維持することができる。なお、電力の供給を停止する対象は、半導体装置１０に記憶されたデータの局所性やアクセスの頻度などに応じて変更することができる。
具体的には、半導体装置１０を動作させる際に、（１）半導体装置１０の全体に電力を供給するモード、（２）アクセス要求があったマクロ２０に対して電力を供給するモード、（３）アクセス要求があったサブアレイ３０に対して電力を供給するモード、（４）アクセス要求があった記憶ブロック４０に対して電力を供給するモード、を選択することができる。すなわち、半導体装置１０だけでなく、マクロ２０、サブアレイ３０、または記憶ブロック４０を空間的粒度に設定した細粒度パワーゲーティングを行うことができる。
次に、半導体装置１０における細粒度パワーゲーティングの詳細について説明する。図３に示すように、半導体装置１０は、パワーゲーティングの空間的粒度を変更することができる。なお、図中、電力が供給される回路を太枠で示す。
図３（Ａ）に、半導体装置１０の全体に電力が供給されるモードを示す。半導体装置１０に半導体装置１０を選択する信号ＣＥが入力されると、半導体装置１０の全体に電力が供給され、半導体装置１０に含まれるマクロ２０、サブアレイ３０、記憶ブロック４０（図示せず）にも電力が供給される。すなわち、半導体装置１０を空間的粒度としたパワーゲーティングが行われる。なお、信号ＣＥが入力されていない期間においては、半導体装置１０への電力の供給が停止された状態を維持することができる。
図３（Ｂ）に、選択回路Ｓ１に選択された特定のマクロ２０に電力が供給されるモードを示す。選択回路Ｓ１には、特定のマクロ２０（ここでは、紙面左端のマクロ２０）を選択する信号ＭＡが入力されている。この時、選択されたマクロ２０には電力が供給され、選択されたマクロ２０に含まれるサブアレイ３０、記憶ブロック４０（図示せず）にも電力が供給される。
一方、選択回路Ｓ１によって選択されていないマクロ２０には、電力が供給されない。すなわち、選択されていないマクロ２０、および選択されていないマクロ２０に含まれるサブアレイ３０、記憶ブロック４０（図示せず）は、電力の供給が停止された状態に維持されている。これにより、マクロ２０を空間的粒度としたパワーゲーティングを行うことができ、半導体装置１０における消費電力を低減することができる。
図３（Ｃ）に、選択回路Ｓ２に選択された特定のサブアレイ３０に電力が供給されるモードを示す。選択回路Ｓ２には、特定のサブアレイ３０（ここでは、紙面最上部のサブアレイ３０）を選択する信号ＳＡが入力されている。この時、選択されたサブアレイ３０に電力が供給され、選択されたサブアレイ３０に含まれる記憶ブロック４０（図示せず）にも電力が供給される。
一方、選択回路Ｓ２によって選択されていないサブアレイ３０には、電力が供給されない。すなわち、選択されていないサブアレイ３０、および選択されていないサブアレイ３０に含まれる記憶ブロック４０（図示せず）は、電力の供給が停止された状態に維持されている。これにより、サブアレイ３０を空間的粒度としたパワーゲーティングを行うことができ、マクロ２０における消費電力を低減することができる。
図３（Ｄ）は、選択回路Ｓ３に選択された特定の記憶ブロック４０に電力が供給されているモードを示す。選択回路Ｓ３には、特定の記憶ブロック４０（ここでは、紙面右上の記憶ブロック４０）を選択する信号ＢＡが入力されている。この時、選択された記憶ブロック４０には電力が供給される。
一方、選択回路Ｓ３によって選択されていない記憶ブロック４０には、電力が供給されない。すなわち、選択されていない記憶ブロック４０は、電力の供給が停止された状態に維持されている。これにより、記憶ブロック４０を空間的粒度としたパワーゲーティングを行うことができ、サブアレイ３０における消費電力を低減することができる。
以上のように、本発明の一態様においては、パワーゲーティングを行う際の空間的粒度を、半導体装置１０、マクロ２０、サブアレイ３０、記憶ブロック４０から選択することができる。そのため、半導体装置１０に記憶されたデータの局所性やアクセスの頻度などに応じて適切なパワーゲーティングを行うことができ、半導体装置１０における消費電力を効率的に低減することができる。空間的粒度の選択は、実行されるプログラムの内容などに応じて、ハードウェアを用いて行ってもよいしソフトウェア（システム）を用いて行ってもよい。
なお、細粒度パワーゲーティングによる低消費電力化の効果は、半導体装置１０に記憶されたデータの局所性に依存する。そのため、半導体装置１０をキャッシュメモリのようにデータの局所性が強い記憶装置に用いることにより、消費電力の大幅な低減が可能となる。半導体装置１０をキャッシュメモリとして用いる場合は、容量の異なる複数の半導体装置１０を用いてもよい。例えば、容量の異なる３種類の半導体装置１０を用い、容量の小さいものからそれぞれ、１次キャッシュ、２次キャッシュ、３次キャッシュに適用することができる。
＜記憶ブロックの構成例＞
図４に、図１乃至３に示す記憶ブロック４０の構成例を示す。記憶ブロック４０は、セルアレイ１１０、駆動回路１２０、駆動回路１３０を有する。また、セルアレイ１１０は、複数のメモリセル１１１を有する。
メモリセル１１１は、データを記憶する機能を有する回路である。メモリセル１１１には、２値（ハイレベルおよびローレベル）のデータを記憶してもよいし、３値以上のデータを記憶してもよい。
メモリセル１１１は、配線ＷＬ、配線ＢＬと接続されている。配線ＷＬは、所定の行のメモリセル１１１を選択するための信号（以下、選択信号ともいう）を伝える機能を有する。配線ＢＬは、選択されたメモリセル１１１に書き込むデータに対応する電位（以下、書き込み電位ともいう）を伝える機能を有する。また、配線ＢＬは、メモリセル１１１に記憶されたデータに対応する電位（以下、読み出し電位ともいう）を伝える機能を有する。ここでは、記憶ブロック４０にｎ＋１本の配線ＷＬ（配線ＷＬ［ｎ：０］）と、ｍ＋１本の配線ＢＬ（配線ＢＬ［ｍ：０］）と、（ｎ＋１）×（ｍ＋１）個のメモリセル１１１が設けられた構成例を示す（ｎ、ｍは０以上の整数）。なお、書き込み電位と読み出し電位は、同一の配線ＢＬに出力されてもよいし、異なる配線に出力されてもよい。
メモリセル１１１には、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）を用いることが好ましい。酸化物半導体は、シリコンなどの他の半導体よりもバンドギャップが広く、キャリア密度が低い。そのため、ＯＳトランジスタのオフ電流は極めて小さい。従って、メモリセル１１１にＯＳトランジスタを用いることにより、メモリセル１１１に記憶されたデータを長期間にわたって保持することができる。また、記憶ブロック４０への電力の供給が停止された期間においても、データを保持することができる。ＯＳトランジスタを用いたメモリセル１１１の詳細は、実施の形態２で説明する。
駆動回路１２０は、アドレス信号ＡＤＤＲに基づいて、配線ＷＬに選択信号を出力する機能を有する。駆動回路１２０は、デコーダなどによって構成することができる。
駆動回路１３０は、アドレス信号ＡＤＤＲに基づいて選択されたメモリセル１１１にデータを書き込む機能を有する。また、アドレス信号ＡＤＤＲに基づいて選択されたメモリセル１１１に記憶されたデータを読み出す機能を有する。具体的には、駆動回路１３０は、配線ＢＬに書き込み電位を供給する機能や、配線ＢＬの電位からメモリセル１１１に記憶されたデータを読み出す機能を有する。また、駆動回路１３０は、配線ＢＬを所定の電位にプリチャージする機能や、配線ＢＬの電位を増幅する機能などを有していてもよい。
なお、駆動回路１２０、１３０は、隣接する記憶ブロック４０と共有することもできる。
セルアレイ１１０においてデータの読み書きが行われない期間においては、駆動回路１２０、駆動回路１３０への電力の供給を停止することができる。これにより、記憶ブロック４０における消費電力を低減することができる。
一方、アドレス信号ＡＤＤＲに基づいて特定の記憶ブロック４０が選択されると、当該記憶ブロック４０において、駆動回路１２０、駆動回路１３０に電力が供給される。具体的には、図４（Ａ）に示すように、駆動回路１２０のうち、選択されたメモリセル１１１に配線ＷＬを介して選択信号を供給する素子を有する領域（図中、斜線で示す）と、駆動回路１３０に電力を供給する。図４（Ａ）では、１行目のメモリセル１１１が選択され、駆動回路１２０のうち配線ＷＬ［０］と接続された論理回路に電力が供給されている状態を示す。このように、駆動回路１２０において、特定の行のメモリセル１１１を選択するための論理回路にのみ電力を供給することにより、駆動回路１２０における消費電力を低減することができる。なお、図４（Ａ）は、空間的粒度をメモリセル１１１の１行分としたパワーゲーティングであるといえる。
なお、図４（Ｂ）に示すように、アドレス信号ＡＤＤＲに基づいて特定の記憶ブロック４０が選択されたとき、駆動回路１２０の全体に電力を供給してもよい。この場合、空間的粒度を駆動回路１２０としたパワーゲーティングを行うことができる。また、空間的粒度をメモリセル１１１の複数行分としたパワーゲーティングを行うこともできる。また、駆動回路１３０において、空間的粒度をメモリセル１１１の１列または複数列分としたパワーゲーティングを行うこともできる。駆動回路１２０の回路構成の具体例については、図９において後述する。
＜パワースイッチ回路の構成例＞
図５、６に、電力の供給を制御するためのスイッチ（パワースイッチ）が設けられた回路の構成例を示す。
図５（Ａ）において、回路２１０は、電力の供給を制御するパワースイッチと接続されている。ここでは、パワースイッチとしてトランジスタ２２１を用いている。
回路２１０は、高電源電位ＶＤＤおよび低電源電位ＶＳＳを利用して駆動する回路であり、構成や機能は特に限定されない。例えば、回路２１０は、演算回路や記憶回路であってもよい。回路２１０を演算回路として用いる場合、例えば、インバータ回路、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路などの組み合わせ回路によって構成された回路を用いることができる。また、回路２１０は、フリップフロップ回路、ラッチ回路などの順序回路によって構成された回路であってもよい。
回路２１０は、低電源電位ＶＳＳが供給される配線、およびトランジスタ２２１のソースまたはドレインの一方と接続されている。トランジスタ２２１のソースまたはドレインの他方は、高電源電位ＶＤＤが供給される配線と接続されている。トランジスタ２２１のゲートは、信号ＥＮが供給される配線と接続されている。
信号ＥＮとしてローレベルの信号が入力されると、トランジスタ２２１がオン状態となり、回路２１０に高電源電位ＶＤＤが供給され、回路２１０が動作する。一方、信号ＥＮとしてハイレベルの信号が入力されると、トランジスタ２２１がオフ状態となり、回路２１０への高電源電位ＶＤＤの供給が停止される。
回路２１０として、図１乃至３における選択回路Ｓ１乃至Ｓ３や、図４におけるセルアレイ１１０、駆動回路１２０、１３０などを用いることができる。これにより、選択回路Ｓ１乃至Ｓ３やセルアレイ１１０、駆動回路１２０、１３０への電力の供給を制御することができる。
また、図５（Ｂ）に示すように、回路２１０と低電源電位ＶＳＳが供給される配線との間にスイッチを設けてもよい。ここでは、スイッチとしてトランジスタ２２２を用いている。信号ＥＮとしてハイレベルの信号が入力されると、トランジスタ２２２がオン状態となり、回路２１０に低電源電位ＶＳＳが供給され、回路２１０が動作する。一方、信号ＥＮとしてローレベルの信号が入力されると、トランジスタ２２２がオフ状態となり、回路２１０への低電源電位ＶＳＳの供給が停止される。
また、図５（Ｃ）に示すように、回路２１０と高電源電位ＶＤＤが供給される配線の間、および回路２１０と低電源電位ＶＳＳが供給される配線の間にスイッチを設けてもよい。ここで、信号ＥＮＢは、信号ＥＮの反転信号である。信号ＥＮとしてハイレベルの信号が入力されると、回路２１０に高電源電位ＶＤＤおよび低電源電位ＶＳＳが供給される。
また、図６（Ａ）に示すように、図５（Ａ）においてさらにトランジスタ２３１を設けた構成とすることもできる。トランジスタ２３１のゲートは信号ＥＮが供給される配線と接続され、ソースまたはドレインの一方は出力端子ＯＵＴと接続され、ソースまたはドレインの他方は低電源電位ＶＳＳが供給される配線と接続されている。
トランジスタ２３１は、信号ＥＮとしてハイレベルの信号が入力されている期間においてオン状態となる。これにより、回路２１０への電力の供給が停止された期間において、出力端子ＯＵＴの電位をローレベルに維持することができる。よって、回路２１０の出力が不定値になることを防止することができる。
また、図６（Ｂ）に示すように、図５（Ｂ）にトランジスタ２３２を設けた構成とすることもできる。トランジスタ２３２のゲートは信号ＥＮが供給される配線と接続され、ソースまたはドレインの一方は出力端子ＯＵＴと接続され、ソースまたはドレインの他方は高電源電位ＶＤＤが供給される配線と接続されている。
トランジスタ２３２は、信号ＥＮとしてローレベルの信号が入力されている期間においてオン状態となる。これにより、回路２１０への電力の供給が停止された期間において、出力端子ＯＵＴの電位をハイレベルに維持することができる。よって、回路２１０の出力が不定値になることを防止することができる。
なお、図６（Ａ）におけるトランジスタ２３１の代わりに、論理回路を設けてもよい。図６（Ｃ）に、トランジスタ２３１の代わりにインバータ２３３、ＡＮＤ回路２３４を設けた構成を示す。また、図６（Ｄ）に、トランジスタ２３１の代わりにインバータ２３３、ＮＡＮＤ回路２３５およびインバータ２３６を設けた構成を示す。
また、図６（Ｂ）におけるトランジスタ２３２の代わりに、論理回路を設けてもよい。図６（Ｅ）に、トランジスタ２３２の代わりにＡＮＤ回路２３７を設けた構成を示す。また、図６（Ｆ）に、トランジスタ２３２の代わりにＮＡＮＤ回路２３８およびインバータ２３９を設けた構成を示す。
図６（Ｃ）乃至（Ｆ）においては、回路２１０への電力の供給が停止された期間に、出力端子ＯＵＴの電位をローレベルに維持することができる。よって、回路２１０の出力が不定値になることを防止することができる。
また、図５、６において、高電源電位ＶＤＤを低電源電位ＶＳＳに切り替えることにより、電力の供給を停止してもよい。このとき、低電源電位ＶＳＳが供給される２本の配線の間に回路２１０が接続され、回路２１０に電流が流れない状態となる。同様に、図５、６において、低電源電位ＶＳＳを高電源電位ＶＤＤに切り替えることにより、電力の供給を停止してもよい。
図５、６におけるトランジスタ（トランジスタ２２１、２２２、２３１、２３２や、インバータ、ＡＮＤ回路、ＮＡＮＤ回路を構成するトランジスタなど）の材料は特に限定されず、例えばＯＳトランジスタを用いることができる。特に、トランジスタ２２１、２２２としてＯＳトランジスタを用いると、トランジスタ２２１、２２２がオフとなり電力の供給が停止された期間において、消費電力を極めて小さく抑えることができる。
また、ＯＳトランジスタは、他のトランジスタ上に積層することができる。そのため、図５、６におけるトランジスタを、回路２１０に含まれるトランジスタ上に積層することができ、パワースイッチを設けることによる面積の増加を抑えることができる。
また、図５、６におけるトランジスタには、チャネル形成領域が単結晶半導体を有する基板の一部に形成されるトランジスタ（以下、単結晶トランジスタともいう）を用いてもよい。単結晶半導体を有する基板としては、単結晶シリコン基板や単結晶ゲルマニウム基板などが挙げられる。単結晶トランジスタは高速な動作が可能であるため、トランジスタ２２１、２２２として単結晶トランジスタを用いると、電力の供給の切り替えを高速で行うことができる。
また、図５、６におけるトランジスタには、酸化物半導体以外の半導体材料を含む膜にチャネル形成領域が形成されるトランジスタを用いることもできる。例えば、チャネル形成領域に非単結晶半導体を有するトランジスタを用いることができる。非単結晶半導体としては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの非単結晶シリコンや、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶ゲルマニウムなどが挙げられる。
＜回路２１０の構成例＞
次に、図７、８に、回路２１０の具体的な構成例を示す。
図７（Ａ）に、図５（Ａ）における回路２１０がインバータである場合の構成を示す。回路２１０は、トランジスタ２４１、２４２を有する。
トランジスタ２４１のゲートは入力端子ＩＮと接続され、ソースまたはドレインの一方はトランジスタ２２１のソースまたはドレインの一方と接続され、ソースまたはドレインの他方はトランジスタ２４２のソースまたはドレインの一方と接続されている。トランジスタ２４２のゲートは入力端子ＩＮと接続され、ソースまたはドレインの他方は低電源電位ＶＳＳが供給される配線と接続されている。なお、ここでは図５（Ａ）における回路２１０をインバータとした構成を示したが、図５（Ｂ）、（Ｃ）、図６における回路２１０をインバータとすることもできる。
図７（Ｂ）に、図５（Ａ）における回路２１０がＮＡＮＤ回路である場合の構成を示す。回路２１０は、トランジスタ２５１、２５２、２５３、２５４を有する。
トランジスタ２５１のゲートは入力端子ＩＮ１と接続され、ソースまたはドレインの一方はトランジスタ２５２のソースまたはドレインの一方およびトランジスタ２２１のソースまたはドレインの一方と接続され、ソースまたはドレインの他方はトランジスタ２５２のソースまたはドレインの他方およびトランジスタ２５３のソースまたはドレインの一方と接続されている。トランジスタ２５２のゲートは入力端子ＩＮ２と接続されている。トランジスタ２５３のゲートは入力端子ＩＮ２と接続され、ソースまたはドレインの他方はトランジスタ２５４のソースまたはドレインの一方と接続されている。トランジスタ２５４のゲートは入力端子ＩＮ１と接続され、ソースまたはドレインの他方は低電源電位ＶＳＳが供給される配線と接続されている。なお、ここでは図５（Ａ）における回路２１０をＮＡＮＤ回路とした構成を示したが、図５（Ｂ）、（Ｃ）、図６における回路２１０をＮＡＮＤ回路とすることもできる。
図７に示す回路２１０は、図１乃至３における選択回路Ｓ１乃至Ｓ３や、図４におけるセルアレイ１１０、駆動回路１２０、駆動回路１３０などに用いることができる。また、図７（Ａ）のインバータと図７（Ｂ）のＮＡＮＤ回路を組み合わせてＡＮＤ回路を構成することもできる。
なお、図５、６における回路２１０は、複数の論理素子によって構成することもできる。図８に、図５（Ａ）における回路２１０が、複数の論理回路２１１を有する構成を示す。
図８（Ａ）における回路２１０は、Ｎ個の論理回路２１１（論理回路２１１＿１乃至２１１＿Ｎ）を有する（Ｎは自然数）。複数の論理回路２１１はそれぞれ、トランジスタ２２１を介して、高電源電位ＶＤＤが供給される配線と接続されている。また、複数の論理回路２１１はそれぞれ、低電源電位ＶＳＳが供給される配線と接続されている。信号ＥＮとしてローレベルの信号を供給することにより、論理回路２１１＿１乃至２１１＿Ｎに高電源電位ＶＤＤが供給される。これにより、論理回路２１１＿１乃至２１１＿Ｎへの電力の供給の制御を一括で行うことができる。
論理回路２１１は、インバータ回路、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路などの組み合わせ回路や、フリップフロップ回路、ラッチ回路などの順序回路によって構成された回路であってもよい。
また、図８（Ｂ）に示すように、論理回路２１１ごとにトランジスタ２２１を設けてもよい。この場合、論理回路２１１ごとに電力の供給の制御を行うことができる。
なお、図８の回路２１０において、ある論理回路２１１の出力端子は、他の論理回路２１１の入力端子と接続されていてもよい。これにより、論理回路２１１を組み合わせた論理回路を構成することができる。
また、図８における回路２１０は、図５（Ｂ）、（Ｃ）、図６における回路２１０に適用することもできる。
＜駆動回路の構成例＞
図４における駆動回路１２０にパワースイッチを設けた構成例について説明する。
図９は、図４（Ａ）に示すように、配線ＷＬと接続された回路ごとにパワーゲーティングを行うことができる駆動回路１２０の構成例である。駆動回路１２０は、論理回路３１０＿０乃至３１０＿ｎを有し、配線ＷＬごとに論理回路３１０が設けられている。また、配線ＷＬには、複数のメモリセル（図示せず）が接続されている。
論理回路３１０は、トランジスタ３２１乃至３２４、トランジスタ３３１、３３２、トランジスタ３４１、３４２を有する。なお、トランジスタ３２１乃至３２４は、図７（Ｂ）におけるトランジスタ２５１乃至２５４に対応し、ＮＡＮＤ回路を構成している。トランジスタ３３１、３３２は、図７（Ａ）におけるトランジスタ２４１、２４２に対応し、インバータを構成している。そして、論理回路３１０は、ＡＮＤ回路を構成している。
信号ＲＡは、配線ＷＬに出力される選択信号に対応する信号である。信号ＲＡが入力された状態で、信号ＷＬＥをハイレベルとすることにより、配線ＷＬに選択信号が出力される。
トランジスタ３４１は、トランジスタ３３１と高電源電位ＶＤＤが供給される配線との間に設けられており、論理回路３１０への高電源電位ＶＤＤの供給を制御する機能を有する。トランジスタ３４２は、トランジスタ３２４と低電源電位ＶＳＳが供給される配線との間に設けられており、論理回路３１０への低電源電位ＶＳＳの供給を制御する機能を有する。トランジスタ３４１、３４２はそれぞれ、図５におけるトランジスタ２２１、２２２と同様の機能を有する。
このように、論理回路３１０のそれぞれにトランジスタ３４１、３４２を設けることにより、論理回路３１０ごとにパワーゲーティングを行うことができる。そのため、選択された配線ＷＬに対応する論理回路３１０にのみ電力を供給することができ、空間的粒度のサイズをメモリセル１１１の１行分とした細粒度パワーゲーティングを行うことができる（図４（Ａ）参照）。
また、図１０に示すように、配線ＷＬを駆動する論理回路３１１を配線ＷＬごとに設けた構成において、論理回路３１１＿１乃至３１１＿ｎで高電源電位ＶＤＤが供給される配線と低電源電位ＶＳＳが供給される配線を共有し、高電源電位ＶＤＤが供給される配線と接続されたトランジスタ３４１と、低電源電位ＶＳＳが供給される配線と接続されたトランジスタ３４２を設けてもよい。この場合、論理回路３１１＿１乃至３１１＿ｎへの電力の供給の制御を一括で行うことができる。従って、図４（Ｂ）に示すように、駆動回路１２０の全体に対してパワーゲーティングを行うことができる。なお、図１０においては、信号ＲＡ［０］乃至［ｎ］が入力された状態で、信号ＷＬＥをハイレベルとすることにより、配線ＷＬ［０］乃至［ｎ］に選択信号が出力される。
図９、１０における駆動回路１２０には、図５、６の構成を自由に適用することができる。例えば、トランジスタ３４１とトランジスタ３４２の一方は省略することもできる。また、トランジスタ３４１に加えて、またはトランジスタ３４１に代えて、トランジスタ３２１、３２２と、トランジスタ３２１、３２２と接続された高電源電位ＶＤＤが供給される配線との間にトランジスタを設けて、パワーゲーティングを行ってもよい。また、トランジスタ３４２に加えて、またはトランジスタ３４２に代えて、トランジスタ３３２と、トランジスタ３３２と接続された低電源電位ＶＳＳが供給される配線との間にトランジスタを設けて、パワーゲーティングを行ってもよい。
＜パワースイッチイネーブル生成回路＞
図１１に、図１乃至３における選択回路Ｓ１乃至Ｓ３への電力の供給を制御するパワースイッチ、および記憶ブロック４０内の回路（駆動回路１２０、１３０等、図４参照）への電力の供給を制御するパワースイッチに、制御信号を出力するための回路（パワースイッチイネーブル生成回路）の構成例を示す。なお、選択回路Ｓ１乃至Ｓ３や駆動回路１２０、１３０に設けるパワースイッチの構成については、図５乃至１０を参酌することができる。
図１１（Ａ）に、パワースイッチを制御するための信号を生成する回路４００の構成例を示す。回路４００は、ＡＯ回路（ＡＮＤ回路＋ＯＲ回路）、ＮＯＲ回路によって構成されている。回路４００は、信号ＰＧＤ［０］乃至［３］、信号ＰＳＥ、信号ＣＥ、ＭＡ、ＳＡ、ＢＡに基づき、パワースイッチに入力される信号ＥＮ＿Ｓ１乃至ＥＮ＿Ｓ３、信号ＥＮ＿ｂｌｏｃｋを出力する機能を有する。
信号ＰＧＤ［０］乃至［３］は、パワーゲーティングの空間的粒度を決定するための信号である。信号ＰＧＤ［０］乃至［３］の入力は、実行されるプログラムの内容に応じて、ハードウェアで行ってもよいしソフトウェア（システム）を用いて行ってもよい。
信号ＣＥ、ＭＡ、ＳＡ、ＢＡは、図３に示すように、それぞれ半導体装置１０、選択回路Ｓ１、選択回路Ｓ２、選択回路Ｓ３に入力される選択信号である。
信号ＰＳＥは、回路４００に入力される信号ＰＧＤ［３：０］、信号ＣＥ、ＭＡ、ＳＡ、ＢＡに関わらず、半導体装置１０の全体に電力を供給するための信号である。
信号ＥＮ＿Ｓ１乃至ＥＮ＿Ｓ３は、選択回路Ｓ１乃至Ｓ３のパワースイッチに供給される選択信号であり、信号ＥＮ＿ｂｌｏｃｋは、アドレス信号に基づいて選択された記憶ブロック４０内の回路（駆動回路１２０、１３０等、図４参照）に設けられたパワースイッチに供給される選択信号である。
また、図中に示すように、回路４００が有するＡＯ回路の出力端子からは、それぞれ信号ＥＮ＿ａｌｌ、ＥＮ＿ＭＡ、ＥＮ＿ＳＡが出力され、信号ＢＡが入力されるＮＯＲ回路の出力端子からは、ＥＮ＿ｂｌｏｃｋが出力される。信号ＥＮ＿ａｌｌ、ＥＮ＿ＭＡ、ＥＮ＿ＳＡ、ＥＮ＿ｂｌｏｃｋはそれぞれ、半導体装置１０の全体を選択する制御信号、特定のマクロ２０を選択する制御信号、特定のサブアレイ３０を選択する制御信号、特定の記憶ブロック４０を選択する制御信号に対応する。
なお、ここでは、選択回路Ｓ１乃至Ｓ３、および記憶ブロック４０内の回路（駆動回路１２０、１３０等）に設けられたパワースイッチが、図５（Ａ）、（Ｃ）、図６（Ａ）、（Ｃ）、（Ｄ）におけるトランジスタ２２１のように、ｐチャネル型トランジスタである場合の構成例を示す。すなわち、信号ＥＮ＿Ｓ１乃至ＥＮ＿Ｓ３、信号ＥＮ＿ｂｌｏｃｋとしてローレベルの信号が入力されると、パワースイッチがオン状態となり、電力の供給が行われる。
信号ＰＧＤ［０］乃至［３］、信号ＰＳＥと、パワーゲーティングを行う範囲の対応を、表１に示す。なお、表１中のＸは不定値を表し、”１”はハイレベルの信号、”０”はローレベルの信号に対応する。
半導体装置１０が選択されると、信号ＣＥがハイレベルとなり、アドレス信号ＡＤＤＲに基づいて選択されたマクロ２０、サブアレイ３０、記憶ブロック４０に入力される信号ＭＡ、ＳＡ、ＢＡがハイレベルとなる。これにより、信号ＥＮ＿Ｓ１乃至ＥＮ＿Ｓ３がローレベルとなり、選択回路Ｓ１乃至Ｓ３に電力が供給される。
そして、記憶ブロック４０毎にパワーゲーティングを行う場合は、信号ＰＳＥをローレベルとした上で、信号ＰＧＤ［１］乃至［３］をローレベルとする。このとき、信号ＥＮ＿ａｌｌ、ＥＮ＿ＭＡ、ＥＮ＿ＳＡはいずれもローレベルとなる。そのため、ハイレベルの信号ＢＡが入力された選択回路Ｓ３によって選択された記憶ブロック４０にのみ、ローレベルの信号ＥＮ＿ｂｌｏｃｋが出力される。これにより、選択された記憶ブロック４０内の回路に設けられたパワースイッチがオン状態となり、電力の供給が行われる。すなわち、記憶ブロック４０を空間的粒度としたパワーゲーティングを行うことができる。
サブアレイ３０毎にパワーゲーティングを行う場合は、信号ＰＳＥをローレベルとした上で、信号ＰＧＤ［１］をハイレベル、信号ＰＧＤ［２］、［３］をローレベルとする。このとき、信号ＳＡがハイレベルとなると、信号ＥＮ＿ＳＡがハイレベルとなる。そのため、信号ＳＡが入力された選択回路Ｓ２によって選択されたサブアレイ３０においては、信号ＢＡに関わらず、ローレベルの信号ＥＮ＿ｂｌｏｃｋが出力される。これにより、選択回路Ｓ２によって選択されたサブアレイ３０が有する全ての記憶ブロック４０に電力の供給が行われる。すなわち、サブアレイ３０を空間的粒度としたパワーゲーティングを行うことができる。
マクロ２０毎にパワーゲーティングを行う場合は、信号ＰＳＥをローレベルとした状態で、信号ＰＧＤ［２］をハイレベル、信号ＰＧＤ［３］をローレベルとする。このとき、信号ＭＡがハイレベルとなると、信号ＥＮ＿ＭＡがハイレベルとなり、ＥＮ＿ＳＡもハイレベルとなる。そのため、信号ＭＡが入力された選択回路Ｓ１によって選択されたマクロ２０においては、信号ＳＡ、ＢＡに関わらず、ローレベルの信号ＥＮ＿ｂｌｏｃｋが出力される。これにより、選択回路Ｓ１によって選択されたマクロ２０が有する全ての記憶ブロック４０に電力の供給が行われる。すなわち、マクロ２０を空間的粒度としたパワーゲーティングを行うことができる。
また、半導体装置１０にアクセスがあり、アドレス信号ＡＤＤＲが入力される毎に、半導体装置１０が有する全ての記憶ブロック４０に電力を供給する場合は、信号ＰＳＥをローレベルとした状態で、信号ＰＧＤ［３］をハイレベルとする。このとき、信号ＣＥがハイレベルとなると、信号ＥＮ＿ａｌｌがハイレベルとなり、信号ＥＮ＿ＭＡ、ＥＮ＿ＳＡもハイレベルとなる。そのため、信号ＣＥが入力された場合、信号ＭＡ、ＳＡ、ＢＡに関わらず、ローレベルの信号ＥＮ＿ｂｌｏｃｋが出力される。これにより、半導体装置１０に含まれる全ての記憶ブロック４０に電力の供給が行われる。すなわち、半導体装置１０を空間的粒度としたパワーゲーティングを行うことができる。
また、信号ＰＧＤ［０］をハイレベルとすると、信号ＰＧＤ［１］乃至［３］、信号ＣＥ、ＭＡ、ＳＡ、ＢＡに関わらず信号ＥＮ＿Ｓ１乃至ＥＮ＿Ｓ３がローレベルとなり、選択回路Ｓ１乃至Ｓ３に電力が供給される。すなわち、半導体装置１０を選択回路Ｓ１乃至Ｓ３に常時電力を供給するモードに設定することができる。選択回路Ｓ１乃至Ｓ３は記憶ブロック４０内の配線ＷＬ、配線ＢＬ毎に設ける必要がなく、半導体装置１０の全体の消費電力に対する選択回路Ｓ１乃至Ｓ３における消費電力の割合は比較的小さい。そのため、選択回路Ｓ１乃至Ｓ３を常時オン状態としても、消費電力の増加は小さい。半導体装置１０に高速動作が要求される場合は、選択回路Ｓ１乃至Ｓ３に常時電力を供給するモードとすることにより、選択回路Ｓ１乃至Ｓ３への電力の供給の切り替えによる動作速度の低下を回避することができる。
また、信号ＰＳＥをハイレベルとすることにより、信号ＰＧＤ［０］乃至［３］や信号ＣＥ、ＭＡ、ＳＡ、ＢＡに関わらず、半導体装置１０に含まれる全ての記憶ブロック４０、選択回路Ｓ１乃至Ｓ３に電力を供給することができる。これは、半導体装置１０においてパワーゲーティングを行わないモードに対応する。この場合、半導体装置１０への電力の供給の切り替えを行う必要がないため、半導体装置１０の動作周波数を上げ、動作速度を向上させることができる。高速な処理が必要なプログラムを実行する際などには、信号ＰＳＥをハイレベルとすることが有効である。
また、半導体装置１０に含まれる全ての記憶ブロック４０、選択回路Ｓ１乃至Ｓ３への電力の供給を停止する場合は、信号ＰＧＤ［０］乃至［３］をローレベルとすればよい。
なお、図１１（Ａ）においては、信号ＰＧＤを４ビットの信号としたが、３ビット以下にすることもできる。例えば、選択回路Ｓ１乃至Ｓ３に常時電力を供給するモードを用いない場合には、図１１（Ｂ）に示すように、信号ＰＧＤ［０］が入力される配線を省略することができる。また、サブアレイ３０毎にパワーゲーティングを行うモードを用いない場合は、図１１（Ｃ）に示すように、信号ＰＧＤ［１］、信号ＳＡが入力される配線を省略し、ＡＮＤ回路、ＯＲ回路、ＮＯＲ回路の個数を削減することができる。同様に、マクロ２０毎にパワーゲーティングを行うモードを用いない場合は、信号ＰＧＤ［２］、信号ＭＡが入力される配線を省略することができる。また、記憶ブロック４０毎にパワーゲーティングを行うモードを用いない場合は、信号ＰＧＤ［０］、信号ＢＡが入力される配線を省略することができる。
以上のように、本発明の一態様に係る半導体装置１０は、複数の記憶回路２０と接続された選択回路Ｓ１や、複数の記憶回路３０と接続された選択回路Ｓ２や、複数の記憶回路４０と接続された選択回路Ｓ３を有することにより、記憶回路２０毎、記憶回路３０毎、または記憶回路４０毎にパワーゲーティングを行うことができる。これにより、データの読み書きを行わない記憶回路４０に対しては、電力の供給が停止された状態を維持することができ、半導体装置１０における消費電力を低減することができる。
なお、本発明の一態様は、上記の構成に限定されない。つまり、本実施の形態には様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、記憶回路２０毎、記憶回路３０毎、または記憶回路４０毎にパワーゲーティングを行うことができる半導体装置の例を示したが、場合によっては、または、状況に応じて、本発明の一態様は、半導体装置１０の全体に対してパワーゲーティングを行ってもよいし、パワーゲーティングを行わなくてもよい。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。よって、本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様である。
（実施の形態２）
本実施の形態では、本発明の一態様に係るメモリセルの構成例について説明する。ここでは特に、ＯＳトランジスタを用いて構成したメモリセル１１１の構成について説明する。
図１２（Ａ）に、記憶ブロック４０の構成例を示す。なお、図１２（Ａ）における記憶ブロック４０は、図４における記憶ブロック４０に対応するものである。セルアレイ１１０は、（ｎ＋１）×（ｍ＋１）個のメモリセル１１１（メモリセル［０，０］乃至［ｎ，ｍ］）を有する。
本発明の一態様においては、メモリセル１１１が選択されていない期間において、セルアレイ１１０、駆動回路１２０、１３０への電力の供給を停止することができる。従って、メモリセル１１１は、電力の供給がない期間においてもデータを保持することが可能な構成とすることが好ましい。
ここで、ＯＳトランジスタはオフ電流が極めて小さいため、メモリセル１１１に用いるトランジスタとして好適である。具体的には、図１２（Ｂ）に示すように、メモリセル１１１にＯＳトランジスタであるトランジスタ１１２、容量素子１１３を設けることが好ましい。図中、「ＯＳ」の記号を付したトランジスタは、ＯＳトランジスタであることを示す。
トランジスタ１１２のソースまたはドレインの一方は容量素子１１３と接続されている。ここで、トランジスタ１１２のソースまたはドレインの一方および容量素子１１３と接続されたノードを、ノードＮ１とする。
ノードＮ１には、メモリセル１１１に保持される電位が、トランジスタ１１２を介して配線ＢＬなどから供給される。そして、トランジスタ１１２がオフ状態となると、ノードＮ１が浮遊状態となり、ノードＮ１の電位が保持される。ここで、ＯＳトランジスタであるトランジスタ１１２のオフ電流は極めて小さいため、ノードＮ１の電位を長期間にわたって保持することが可能となる。なお、トランジスタ１１２の導通状態は、トランジスタ１１２のゲートと接続された配線に所定の電位を供給することにより、制御することができる。
ノードＮ１に保持する電位は、２値（ハイレベルおよびローレベル）の電位であってよいし、３値以上の電位であってもよい。特に、ノードＮ１に保持される電位が３値以上の場合、保持される電位の間隔が狭くなるため、微小な電荷のリークがデータの変動の原因になり得る。しかしながら、ＯＳトランジスタはオフ電流が極めて小さいため、ノードＮ１からの電荷のリークを極めて小さく抑えることができる。従って、ノードＮ１に３値以上の電位を保持する場合、トランジスタ１１２をＯＳトランジスタとすることは特に好ましい。
また、ＯＳトランジスタは、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタともいう）等と比べて耐圧性が高い。そのため、トランジスタ１１２をＯＳトランジスタとすることにより、ノードＮ１に保持される電位の範囲を広げることができる。従って、メモリセル１１１に保持するデータの数を増加させることができる。例えば、ノードＮ１には、１６値の電位を保持することができる。この場合、メモリセル１１１には４ビットのデータを記憶することができる。
なお、ＯＳトランジスタには、バックゲートを設けてもよい。図１２（Ｃ）、（Ｄ）に、トランジスタ１１２にバックゲートを設けた構成の例を示す。図１２（Ｃ）に示すトランジスタ１１２のバックゲートは、トランジスタ１１２のフロントゲートと接続されている。図１２（Ｄ）に示すトランジスタ１１２のバックゲートは、所定の電位が供給される配線と接続されている。
このように、メモリセル１１１にＯＳトランジスタを用いることにより、メモリセル１１１に記憶されたデータを長期間保持することができ、信頼性が高い半導体装置を提供することができる。以下、メモリセル１１１の具体的な構成例について説明する。
＜メモリセルの構成例１＞
図１３（Ａ）に、メモリセル１１１の構成の一例を示す。メモリセル１１１は、回路５１０、回路５２０を有する。
回路５１０は、トランジスタ５１１乃至５１６を有する。トランジスタ５１１、５１２、５１５、５１６はｎチャネル型であり、トランジスタ５１３、５１４はｐチャネル型である。なお、トランジスタ５１１、５１２はそれぞれ、ｎチャネル型であってもｐチャネル型であってもよい。
トランジスタ５１１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方はトランジスタ５１３のソースまたはドレインの一方、トランジスタ５１５のソースまたはドレインの一方、トランジスタ５１４のゲート、トランジスタ５１６のゲートと接続され、ソースまたはドレインの他方は配線ＢＬと接続されている。トランジスタ５１２のゲートは配線ＷＬと接続され、ソースまたはドレインの一方はトランジスタ５１４のソースまたはドレインの一方、トランジスタ５１６のソースまたはドレインの一方、トランジスタ５１３のゲート、トランジスタ５１５のゲートと接続され、ソースまたはドレインの他方は配線ＢＬＢと接続されている。トランジスタ５１３のソースまたはドレインの他方、トランジスタ５１４のソースまたはドレインの他方は、それぞれ高電位電源線ＶＤＤと接続されている。トランジスタ５１５のソースまたはドレインの他方、トランジスタ５１６のソースまたはドレインの他方は、それぞれ低電位電源線ＶＳＳと接続されている。なお、トランジスタ５１３のゲートおよびトランジスタ５１５のゲートと接続されたノードをノードＮ３とし、トランジスタ５１４のゲートおよびトランジスタ５１６のゲートと接続されたノードをノードＮ２とする。
配線ＷＬは、選択信号を伝える機能を有する配線であり、配線ＢＬは、書き込み電位または読み出し電位を伝える機能を有する配線であり、配線ＢＬＢは、配線ＢＬに供給される信号の反転信号を伝える機能を有する配線である。配線ＢＬＢは、駆動回路１３０と接続されていてもよいし、インバータ等を介して配線ＢＬと接続されていてもよい。
回路５１０は揮発性のメモリセルであるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルを構成している。そして、ノードＮ２およびノードＮ３は、メモリセル１１１に書き込まれたデータに対応する電荷を保持するノードに対応する。
回路５２０は、トランジスタ５２１、５２２および容量素子５２３、５２４を有する。ここで、トランジスタ５２１、５２２はＯＳトランジスタである。
トランジスタ５２１のゲートは配線ＰＧと接続され、ソースまたはドレインの一方は容量素子５２３の一方の電極と接続され、ソースまたはドレインの他方はノードＮ３と接続されている。トランジスタ５２２のゲートは配線ＰＧと接続され、ソースまたはドレインの一方は容量素子５２４の一方の電極と接続され、ソースまたはドレインの他方はノードＮ２と接続されている。容量素子５２３の他方の電極および容量素子５２４の他方の電極はそれぞれ、所定の電位が供給される配線と接続されている。所定の電位が供給される配線は、高電位電源線であっても低電位電源線（接地線など）であってもよい。また、電位の切り替えが可能な配線であってもよい。なお、トランジスタ５２１のソースまたはドレインの一方および容量素子５２３の一方の電極と接続されたノードをノードＮ４とし、トランジスタ５２２のソースまたはドレインの一方および容量素子５２４の一方の電極と接続されたノードをノードＮ５とする。
配線ＰＧは、データのバックアップを行うメモリセル１１１を選択する機能を有する配線である。なお、配線ＷＬに供給される信号と配線ＰＧに供給される信号は、一方の信号によって他方の信号が決定されるものであってもよいし、各々が独立した信号であってもよい。また、配線ＰＧを駆動回路１２０に接続することにより、配線ＰＧの電位を駆動回路１２０によって制御することができる。
メモリセル１１１においてデータが保持されるノードに相当するノードＮ２は、ＯＳトランジスタであるトランジスタ５２２を介してノードＮ５と接続されている。また、メモリセル１１１においてデータが保持されるノードに相当するノードＮ３は、ＯＳトランジスタであるトランジスタ５２１を介してノードＮ４と接続されている。これにより、ＳＲＡＭセルを構成する回路５１０に保持されたデータを、ノードＮ４およびノードＮ５に退避させることができる。また、退避させたデータを再度、回路５１０に復帰させることができる。
具体的には、回路５１０においてデータの読み書きが行われない期間において、配線ＰＧの電位をハイレベルとし、トランジスタ５２１、５２２をオン状態とすることにより、ノードＮ２に保持されたデータをノードＮ５に退避させ、ノードＮ３に保持されたデータをノードＮ４に退避させることができる。その後、配線ＰＧの電位をローレベルとし、トランジスタ５２１、５２２をオフ状態とすることにより、ノードＮ４、Ｎ５の電位を保持することができる。また、配線ＰＧの電位を再度ハイレベルとし、トランジスタ５２１、５２２をオン状態とすることにより、ノードＮ４、Ｎ５に退避させたデータをノードＮ２、Ｎ３に復帰させることができる。
ここで、トランジスタ５２１、５２２はＯＳトランジスタであり、オフ電流が極めて小さい。そのため、トランジスタ５２１、５２２がオフ状態であるとき、ノードＮ４の電位とノードＮ５の電位を長期間にわたって保持することができる。従って、メモリセル１１１への電力の供給が停止される直前に、ノードＮ２、Ｎ３に保持されたデータをノードＮ４、Ｎ５に退避させることにより、メモリセル１１１への電力の供給が停止した場合であっても、メモリセル１１１に記憶されたデータを保持することが可能となる。そして、メモリセル１１１への電力の供給が再開された後、ノードＮ４、Ｎ５に保持されたデータをノードＮ２、Ｎ３に復帰させることができる。
なお、メモリセル１１１はＳＲＡＭセルを構成するため、トランジスタ５１１乃至５１６には高速動作が要求される。そのため、トランジスタ５１１乃至５１６にはＳｉトランジスタなどを用いることが好ましい。ただし、これに限定されず、トランジスタ５１１乃至５１６にはＯＳトランジスタを用いることもできる。
また、メモリセル１１１に電力が供給され、回路５１０がＳＲＡＭセルとして動作している期間においては、トランジスタ５２１、５２２はオフ状態とすることが好ましい。これにより、回路５１０の動作速度の低下を防止することができる。
なお、図１３（Ａ）においては、回路５２０がトランジスタ５２１、５２２、容量素子５２３、５２４を有する例を示したが、トランジスタ５２１および容量素子５２３を省略した構成、またはトランジスタ５２２および容量素子５２４を省略した構成とすることもできる。
また、図１３（Ａ）においては回路５１０に揮発性のメモリセルである６トランジスタ型のＳＲＡＭセルを用いたが、これに限定されず、回路５１０として他の揮発性のメモリセルを用いてもよい。他の揮発性メモリセルを用いた場合であっても、図１３（Ａ）に示すようにＯＳトランジスタおよび容量素子を接続することにより、データの退避及び復帰が可能となる。
以上のように、メモリセル１１１において、回路５１０に格納されたデータを回路５２０に退避させて保持することにより、メモリセル１１１への電力の供給が行われない期間においてもデータを保持することができる。また、電力の供給が再開された後、回路５２０に保持されたデータを回路５１０に復帰させることができる。そのため、データの保持期間においてメモリセル１１１への電力の供給を停止することができ、消費電力を低減することができる。
また、後述するように、ＯＳトランジスタは、Ｓｉトランジスタ上に積層することができる。そのため、回路５２０を回路５１０上に積層することができる。従って、回路５２０を設けることによるメモリセル１１１の面積の増加を抑えることができる。
＜メモリセルの構成例２＞
図１３（Ｂ）に、メモリセル１１１の他の構成例を示す。図１３（Ｂ）に示すメモリセル１１１は、トランジスタ５３１、容量素子５３２を有する。ここでは、トランジスタ５３１はｎチャネル型のＯＳトランジスタとしている。
トランジスタ５３１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方は容量素子５３２の一方の電極と接続され、ソースまたはドレインの他方は配線ＢＬと接続されている。容量素子５３２の他方の電極は、所定の電位が供給される配線と接続されている。ここで、トランジスタ５３１のソースまたはドレインの一方および容量素子５３２の一方の電極と接続されたノードを、ノードＮ６とする。以下、メモリセル１１１の動作を説明する。
まず、容量素子５３２の他方の電極と接続された配線の電位を一定に維持した上で、配線ＷＬの電位をトランジスタ５３１がオン状態となる電位にして、トランジスタ５３１をオン状態とする。これにより、配線ＢＬの電位がノードＮ６に供給される（データの書き込み）。
次に、配線ＷＬの電位をトランジスタ５３１が非導通状態となる電位にして、トランジスタ５３１を非導通状態とする。これにより、ノードＮ６が浮遊状態となり、ノードＮ６の電位が保持される（データの保持）。ここで、トランジスタ５３１はＯＳトランジスタであり、非導通状態におけるオフ電流が極めて小さいため、ノードＮ６の電位を長時間にわたって保持することができる。
次に、容量素子５３２の他方の電極と接続された配線の電位を一定に維持した上で、配線ＷＬの電位をトランジスタ５３１がオン状態となる電位にして、トランジスタ５３１をオン状態とする。これにより、ノードＮ６の電位が配線ＢＬに供給される。この時、配線ＢＬの電位は、ノードＮ６の電位に応じて異なる電位となる。従って、配線ＢＬの電位を読み出すことにより、メモリセル１１１に記憶されているデータの読み出しが可能となる。ノードＮ６に蓄積された電荷による配線ＢＬの電位の変動が微弱な場合は、配線ＢＬにセンスアンプなどを接続し、配線ＢＬの電位を増幅して読み出しを行えばよい。
また、データの書き換えは、上記データの書き込みおよび保持と同様の動作により行うことができる。具体的には、配線ＷＬの電位をトランジスタ５３１がオン状態となる電位にして、トランジスタ５３１をオン状態とする。これにより、新たに書き換えるデータに対応する配線ＢＬの電位がノードＮ６に与えられる。その後、配線ＷＬの電位をトランジスタ５３１がオフ状態となる電位にして、トランジスタ５３１をオフ状態とすることにより、ノードＮ６が浮遊状態となり、ノードＮ６には書き換えたデータに対応する電位が保持される。
ここで、トランジスタ５３１はＯＳトランジスタであり、オフ電流が極めて小さいため、保持期間においてノードＮ６の電位を長時間にわたって維持することができる。そのため、所定の周期で再度書き込みを行う動作（リフレッシュ動作）が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることができる。また、メモリセル１１１への電力の供給が停止された期間においてもデータを保持することができる。
＜メモリセルの構成例３＞
図１４（Ａ）に、メモリセル１１１の他の構成例を示す。図１４（Ａ）に示すメモリセル１１１は、トランジスタ５４１、５４２、容量素子５４３を有する。なお、トランジスタ５４１はＯＳトランジスタとする。また、ここではトランジスタ５４２をｎチャネル型としているが、ｐチャネル型であってもよい。
トランジスタ５４１のゲートは配線ＷＷＬと接続され、ソースまたはドレインの一方はトランジスタ５４２のゲートおよび容量素子５４３の一方の電極と接続され、ソースまたはドレインの他方は配線ＢＬと接続されている。トランジスタ５４２のソースまたはドレインの一方は配線ＳＬと接続され、ソースまたはドレインの他方は配線ＢＬと接続されている。容量素子の他方の電極は、配線ＲＷＬと接続されている。ここで、トランジスタ５４１のソースまたはドレインの一方、トランジスタ５４２のゲート、および容量素子５４３の一方の電極と接続されたノードを、ノードＮ７とする。
配線ＷＷＬは、書き込みを行うメモリセル１１１に選択信号を伝える機能を有する配線であり、配線ＲＷＬは、読み出しを行うメモリセル１１１に選択信号を伝える機能を有する配線であり、配線ＢＬは、書き込み電位または読み出し電位を伝える機能を有する配線であり、配線ＳＬは、所定の電位が供給される配線である。所定の電位は、固定電位でもよいし、異なる２以上の電位であってもよい。なお、配線ＷＷＬおよび配線ＲＷＬは、図１２における配線ＷＬに対応し、駆動回路１２０と接続されている。配線ＳＬは、駆動回路１２０または駆動回路１３０と接続されていてもよいし、駆動回路１２０や駆動回路１３０とは別に設けられた電源線と接続されていてもよい。
トランジスタ５４１にＯＳトランジスタを用いることにより、トランジスタ５４１をオフ状態とした際、ノードＮ７の電位を極めて長時間にわたって保持することができる。
次に、図１４（Ａ）に示すメモリセル１１１の動作について説明する。まず、配線ＷＷＬの電位を、トランジスタ５４１がオン状態となる電位にして、トランジスタ５４１をオン状態とする。これにより、配線ＢＬの電位がノードＮ７に与えられる。すなわち、トランジスタ５４２のゲート電極には所定の電荷が与えられる（データの書き込み）。
その後、配線ＷＷＬの電位をトランジスタ５４１がオフ状態となる電位にして、トランジスタ５４１をオフ状態とすることにより、ノードＮ７が浮遊状態となり、ノードＮ７の電位が保持される（データの保持）。
次に、配線ＳＬの電位を一定の電位に維持した上で、配線ＲＷＬの電位を所定の電位とすると、ノードＮ７に保持された電荷の量に応じて、配線ＢＬは異なる電位となる。一般に、トランジスタ５４２をｎチャネル型とすると、トランジスタ５４２のゲートの電位がハイレベルである場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ５４２のゲートの電位がローレベルである場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ５４２をオン状態とするために必要な配線ＲＷＬの電位をいうものとする。したがって、配線ＲＷＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＮ７の電位を判別することができる。例えば、ノードＮ７の電位がハイレベルである場合には、配線ＲＷＬの電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ５４２はオン状態となる。一方、ノードＮ７の電位がローレベルである場合には、配線ＲＷＬの電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ５４２はオフ状態のままとなる。このため、配線ＢＬの電位を読み出すことにより、メモリセル１１１に記憶されているデータの読み出しが可能となる。
データの読み出しを行わない場合には、ノードＮ７の電位に関わらずトランジスタ５４２がオフ状態となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を配線ＲＷＬに与えればよい。
また、データの書き換えは、上記データの書き込みおよび保持と同様の動作により行うことができる。具体的には、配線ＷＷＬの電位を、トランジスタ５４１がオン状態となる電位にして、トランジスタ５４１をオン状態とする。これにより、書き換えるデータに対応する配線ＢＬの電位がノードＮ７に与えられる。その後、配線ＷＷＬの電位を、トランジスタ５４１がオフ状態となる電位にして、トランジスタ５４１をオフ状態とすることにより、ノードＮ７が浮遊状態となり、ノードＮ７には書き換えたデータに対応する電位が保持される。
トランジスタ５４１はＯＳトランジスタであり、オフ電流が極めて小さいため、保持期間においてノードＮ７の電位を長時間にわたって維持することができる。そのため、メモリセル１１１への電力の供給が停止された期間においても、データを保持することができる。
なお、トランジスタ５４１のソースまたはドレインの一方は、トランジスタ５４２のゲートと接続されることにより、不揮発性メモリとして用いられるフローティングゲート型トランジスタのフローティングゲートと同様の機能を有する。このため、図１４（Ａ）中、トランジスタ５４１のソースまたはドレインの一方とトランジスタ５４２のゲートが接続された部位を、フローティングゲート部と呼ぶこともできる。トランジスタ５４１が非導通状態の場合、フローティングゲート部は絶縁体中に埋設されたとみなすことができ、フローティングゲート部には電荷が保持される。トランジスタ５４１のオフ電流は、Ｓｉトランジスタのオフ電流の１０万分の１以下であるため、トランジスタ５４１のリークによってフローティングゲート部に蓄積された電荷が消失する量は極めて小さい。あるいは、長期間にわたって、フローティングゲート部に蓄積された電荷の消失を無視することが可能である。そのため、ＯＳトランジスタであるトランジスタ５４１を用いることにより、電力の供給が停止された期間においても、長期間データを保持することができる記憶装置を実現することが可能となる。
また、図１４（Ａ）のメモリセル１１１は、再度のデータの書き込みによって直接的にデータを書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
なお、ここではノードＮ７に２値の電位を保持する場合について説明したが、３値以上の電位を保持する構成としてもよい。これにより、メモリセル１１１に多値のデータを記憶することができる。
例えば、ノードＮ７に１ビット（２値）のデータを１０年間保持させる場合を考える。電源電圧を２Ｖ以上、３．５Ｖ以下、容量素子５４３の容量を２１ｆＦ、保持電位の許容変動量を０．５Ｖ未満、とした場合、８５℃、１０年間で保持電位を許容変動量未満とするには、ノードＮ７からのリーク電流は、３３×１０−２４Ａ未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼＯＳトランジスタである場合、ＯＳトランジスタのチャネル幅が３５０ｎｍのとき、ＯＳトランジスタの単位面積あたりのリーク電流を９３×１０−２４Ａ／μｍ未満とすることが好ましい。メモリセル１１１を上記構成にすることで、８５℃において、１０年間データを保持することが可能になる。
また、ノードＮ７に４ビット（１６値）のデータを１０年間保持させる場合を考える。電源電圧を２Ｖ以上、３．５Ｖ以下、容量素子５４３の容量を０．１ｆＦ、保持電位の分布幅を３０ｍＶ未満、保持電位の許容変動量を８０ｍＶ未満、とした場合、８５℃１０年間で保持電位を許容変動量未満とするには、ノードＮ７からのリーク電流は０．０２５×１０−２４Ａ未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼＯＳトランジスタである場合、ＯＳトランジスタのチャネル幅が６０ｎｍのとき、ＯＳトランジスタの単位面積あたりのリーク電流を０．４２３×１０−２４Ａ／μｍ未満とすることが好ましい。メモリセル１１１を上記構成にすることで、８５℃において、１０年間データを保持することが可能になる。
また、ノードＮ７に８ビット（２５６値）のデータを１０年間保持させる場合を考える。電源電圧を２Ｖ以上、３．５Ｖ以下、保持容量を０．１ｆＦ、保持電位の分布幅を２ｍＶ未満、保持電位の許容変動量を５ｍＶ未満、とした場合、８５℃、１０年間で保持電位を許容変動量未満とするには、ノードＮ７からのリーク電流は０．００１６×１０−２４Ａ未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼＯＳトランジスタである場合、ＯＳトランジスタのチャネル幅が６０ｎｍのとき、ＯＳトランジスタの単位面積あたりのリーク電流を０．０２６×１０−２４Ａ／μｍ未満とすることが好ましい。メモリセル１１１を上記構成にすることで、８５℃において、１０年間データを保持することが可能になる。
なお、図１４（Ａ）においては、データの書き込みと読み出しを同一の配線ＢＬを用いて行う構成を示すが、データの書き込みと読み出しはそれぞれ別の配線を用いておこなってもよい。すなわち、トランジスタ５４１のソースまたはドレインの他方と、トランジスタ５４２のソースまたはドレインの他方は、別々の配線と接続されていてもよい。また、トランジスタ５４２と配線ＢＬは他のトランジスタを介して接続されていてもよいし、トランジスタ５４２と配線ＳＬは他のトランジスタを介して接続されていてもよい。図１４（Ａ）におけるメモリセル１１１の変形例を図１４（Ｂ）に示す。
図１４（Ｂ）に示すメモリセル１１１は、トランジスタ５４１、５４２、容量素子５４３に加えて、トランジスタ５４４を有する。なお、ここではトランジスタ５４２、５４４をｎチャネル型としているが、トランジスタ５４２、５４４はｐチャネル型であってもよい。
トランジスタ５４１のゲートは配線ＷＷＬと接続され、ソースまたはドレインの一方はトランジスタ５４２のゲートおよび容量素子５４３の一方の電極と接続され、ソースまたはドレインの他方は配線ＷＢＬと接続されている。トランジスタ５４２のソースまたはドレインの一方は配線ＳＬと接続され、ソースまたはドレインの他方はトランジスタ５４４のソースまたはドレインの一方と接続されている。トランジスタ５４４のゲートは配線ＲＷＬと接続され、ソースまたはドレインの他方は配線ＲＢＬと接続されている。容量素子５４３の他方の電極は、所定の電位が供給される配線と接続されている。
また、図１４（Ｂ）におけるメモリセル１１１においては、配線ＢＬが配線ＷＢＬと配線ＲＢＬに分割されている。配線ＷＢＬは、書き込み電位を伝える機能を有する配線であり、配線ＲＢＬは、読み出し電位を伝える機能を有する配線である。
図１４（Ｂ）においては、配線ＲＷＬの電位を、トランジスタ５４４がオン状態となる電位にして、トランジスタ５４４をオン状態とすることにより、配線ＲＢＬに読み出し電位を出力することができる。すなわち、配線ＲＢＬに供給する信号によって、メモリセル１１１からのデータの読み出しを制御することができる。
また、図１４（Ｂ）において、配線ＷＢＬと配線ＲＢＬを同一の配線ＢＬとしてもよい。このようなメモリセル１１１の構成を、図１４（Ｃ）に示す。図１４（Ｃ）において、トランジスタ５４１とトランジスタ５４４は配線ＢＬと接続されている。また、容量素子５４３は、配線ＳＬと接続されている。
なお、図１４において、トランジスタ５４１とトランジスタ５４２（およびトランジスタ５４４）は積層することができる。例えば、トランジスタ５４２の上方に絶縁層を設け、当該絶縁層の上方にＯＳトランジスタであるトランジスタ５４１、および容量素子５４３を設けた構成とすることができる。これにより、メモリセル１１１の面積を縮小することができる。
以上のように、メモリセル１１１にＯＳトランジスタを用いることにより、メモリセル１１１に記憶されたデータを長時間にわたって保持することができる。また、メモリセル１１１への電力の供給が停止された状態においても、メモリセル１１１に記憶されたデータを保持することができる。
なお、図１３、１４において「ＯＳ」の記号を付したトランジスタ以外のトランジスタの材料は、特に限定されない。例えば、図５、６におけるトランジスタと同様の材料を用いることができる。
また、図１３、１４に示すトランジスタは、半導体膜を間に挟んで存在する一対のゲートを有していてもよい。また、このようにあるトランジスタＴが、半導体膜を間に挟んで存在する一対のゲート（フロントゲート、バックゲート）を有している場合、一方のゲートには信号Ａが、他方のゲートには固定電位Ｖｂが与えられてもよい。
信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位（接地電位など）とすることができる。信号Ａは、アナログ信号であってもよい。
固定電位Ｖｂは、例えば、トランジスタＴのしきい値電圧ＶｔｈＡを制御するための電位である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電位Ｖｂを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすることで、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖｇｓが０Ｖのときのドレイン電流を低減し、トランジスタＴを有する回路のリーク電流を低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。固定電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、ゲートーソース間電圧ＶｇｓがＶＤＤのときのドレイン電流を向上させ、トランジスタＴを有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも高くしてもよい。
また、トランジスタＴの一方のゲートには信号Ａが、他方のゲートには信号Ｂが与えられてもよい。信号Ｂは、例えば、トランジスタＴの導通状態または非導通状態を制御するための信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持つ信号であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。このとき、信号Ａの電位Ｖ１は信号Ｂの電位Ｖ３と異なっていても良い。また、信号Ａの電位Ｖ２は信号Ｂの電位Ｖ４と異なっていても良い。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁層が、信号Ａが入力されるゲートに対応するゲート絶縁層よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ４）を、信号Ａの電位振幅（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トランジスタＴの導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与える影響と、を同程度とすることができる場合がある。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を持つ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタＴがｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための信号であってもよい。例えば、信号Ｂは、トランジスタＴを有する回路が動作している期間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信号Ａほど頻繁には電位が切り替わらない場合がある。
信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。信号Ｂは、信号Ａと異なるアナログ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。
信号Ａがデジタル信号、信号Ｂがアナログ信号であってもよい。信号Ａがアナログ信号、信号Ｂがデジタル信号であってもよい。
また、 トランジスタＴの一方のゲートには固定電位Ｖａが、他方のゲートには固定電位Ｖｂが与えられてもよい。トランジスタＴの両方のゲートに固定電位を与える場合、トランジスタＴを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、トランジスタＴがｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低く）することで、トランジスタの実効抵抗を低く（高く）することができる場合がある。固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有さないトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合がある。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る記憶ブロックのより具体的な構成例を説明する。
図１５に、記憶ブロック４０の構成例を示す。図１５に示す記憶ブロック４０は、ランダムアクセスメモリとして用いることができる。
記憶ブロック４０は、メモリセルアレイ６１０、周辺回路６２０を有する。周辺回路６２０は、コントロールロジック回路６３０、ロードライバ６４０、カラムドライバ６５０、出力ドライバ６６０、プレデコーダ６７０を有する。記憶ブロック４０には、高電源電位ＶＤＤＤ、低電源電位ＶＳＳＳが入力されている。
メモリセルアレイ６１０は、図４におけるセルアレイ１１０に対応する回路であり、複数のメモリセルを有する。ここでは、メモリセルアレイ６１０に図１４におけるメモリセル１１１を用いている。なお、メモリセル１１１が有するトランジスタ５４１にはバックゲートが設けられており、バックゲートには外部から電位ＶＢＧが供給されている。
コントロールロジック回路６３０は、クロック信号ＣＬＫ、チップイネーブル信号ＣＥ、グローバルライト信号ＧＷ、バイトライト信号ＢＷ［３：０］に基づいて、ロードライバ６４０、カラムドライバ６５０を制御する信号を生成する機能を有する。
ロードライバ６４０は、ローデコーダ６４１、読み出しワード線ドライバ６４２、書き込みワード線ドライバ６４３を有する。ローデコーダ６４１は、アドレス信号ＡＤＤＲをデコードする機能を有する。読み出しワード線ドライバ６４２は、配線ＲＷＬに出力する信号を生成する機能を有する。書き込みワード線ドライバ６４３は、配線ＷＷＬに出力する信号を生成する機能を有する。ロードライバ６４０には、高電源電位ＶＤＤＨが入力されている。
カラムドライバ６５０は、ソースドライバ６５１、書き込みドライバ６５２、出力マルチプレクサ（ＭＵＸ）６５３、センスアンプ６５４、プリチャージ回路６５５を有する。ソースドライバ６５１は、配線ＳＬを駆動する機能を有する。配線ＳＬには、ソースドライバ６５１によって電位ＶＤＤＭが供給される。なお、電位ＶＤＤＭは、異なる２以上の電位であってもよい。書き込みドライバ６５２は、外部から入力された書き込みデータＷＤＡＴＡ［３１：０］に対応する書き込み電位を、配線ＢＬに出力する機能を有する。出力マルチプレクサ６５３は、センスアンプ６５４から出力される信号を選択して、出力ドライバ６６０に伝送する機能を有する。センスアンプ６５４は、配線ＢＬの電位と電位ＶＲＥＦとを比較して、配線ＢＬの電位を増幅する機能を有する。プリチャージ回路６５５は、配線ＢＬをプリチャージする機能を有する。カラムデコーダ６６１は、アドレス信号ＡＤＤＲをデコードする機能を有する。
出力ドライバ６６０は、出力マルチプレクサ６５３から入力されるデータを処理して、読み出しデータＲＤＡＴＡ［３１：０］として外部に出力する機能を有する。
プレデコーダ６７０は、アドレス信号ＡＤＤＲに基づいて、所定の記憶ブロック４０を選択する機能を有する。プレデコーダ６７０は、図１乃至３における選択回路Ｓ３に対応し、複数の記憶ブロック４０において共有されている。ここでは、半導体装置１０を１２８ＫＢの記憶装置として用いており、プレデコーダ６７０にはアドレス信号ＡＤＤＲ［１６：２］が入力される。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様にかかる半導体装置の積層構造の一例を説明する。
上記実施の形態において、ＯＳトランジスタを有する層と、ＯＳトランジスタ以外のトランジスタを有する層を積層することができる。また、ＯＳトランジスタを有する複数の層を積層することができる。これにより、メモリセルの面積を縮小することができる。以下に、ＯＳトランジスタとＳｉトランジスタを積層した半導体装置の構成例について、図１６乃至２１を用いて説明する。
＜断面構造＞
本発明の一態様における半導体装置が有するトランジスタは、Ｓｉトランジスタ又はＯＳトランジスタで構成することができる。また、半導体装置の断面構造は、Ｓｉトランジスタを有する層と、ＯＳトランジスタを有する層とが積層された構成とすることができる。それぞれの層では、同じ材料の半導体で構成される、複数のトランジスタを有する。
本発明の一態様における半導体装置は、一例としては、図１６（Ａ）に示すように、Ｓｉトランジスタを有する層６１（図中、Ｓｉ−ＦＥＴ Ｌａｙｅｒと表記）、配線層６２（図中、ＷｉｒｉｎｇＬａｙｅｒと表記）、ＯＳトランジスタを有する層６３（図中、ＯＳ−ＦＥＴ Ｌａｙｅｒと表記）の順に積層して設けることができる。図１６（Ａ）に示す断面構造の模式図でＳｉトランジスタを有する層６１は、例えば、単結晶のシリコン基板に形成されるＳｉトランジスタを有する。なお、Ｓｉトランジスタは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いるトランジスタでもよい。
図１６（Ａ）に示す断面構造の模式図でＯＳトランジスタを有する層６３は、平坦化された絶縁表面上に形成されるＯＳトランジスタを有する。
図１６（Ａ）に示す断面構造の模式図で配線層６２は、Ｓｉトランジスタを有する層６１、及び／又はＯＳトランジスタを有する層６３が有するトランジスタ同士を電気的に接続するための配線、あるいはトランジスタに電位を与えるための配線を有する。配線層６２は、図１６（Ａ）では単層で示したが、複数積層して設ける構成としてもよい。
なお、図１６（Ａ）に示す断面構造の模式図でＯＳトランジスタを有する層６３は、図１６（Ａ）では単層で示したが、積層して設ける構成としてもよい。積層する場合は、図１６（Ｂ）に示す断面構造の模式図で表すことができる。
図１６（Ｂ）では、ＯＳトランジスタを有する層６３＿１及び６３＿２を積層した構造を例示している。図１６（Ｂ）に示す断面構造の模式図でＯＳトランジスタを有する層６３＿１及び６３＿２は、平坦化された絶縁表面上に形成されるＯＳトランジスタを有する。図１６（Ｂ）では、２層を積層する例を示したが、積層数は限定されず、３層以上でもよい。なおＯＳトランジスタを有する層６３＿１及び６３＿２の間には、配線層６２を設けることができる。該構成とすることで、ＯＳトランジスタ同士を電気的に接続することができる。
例えば、図５、６におけるトランジスタ２２１、２２２はＯＳトランジスタとすることができ、その他のトランジスタや回路２１０を構成するトランジスタは、Ｓｉトランジスタとすることができる。図１６（Ａ）の構造を図５に示す回路に適用する場合、Ｓｉトランジスタを有する層６１が回路２１０を有し、ＯＳトランジスタを有する層６３がトランジスタ２２１、２２２を有する構成とすることができる。また、図１２乃至１４に示すメモリセル１１１におけるＯＳトランジスタを、ＯＳトランジスタを有する層６３に設け、その他のトランジスタを、Ｓｉトランジスタを有する層６１に設けることもできる。
図１６（Ａ）、（Ｂ）に示すようにＯＳトランジスタを有する層を、Ｓｉトランジスタを有する層と積層させることで、半導体装置の面積を縮小し、小型化を図ることができる。
＜Ｓｉトランジスタを有する層・配線層＞
図１７に、図１６で説明したＳｉトランジスタを有する層６１と、Ｓｉトランジスタを有する層６１上の配線層６２の断面構造の一例を示す。図１７では、Ｓｉトランジスタを有する層６１が有するトランジスタ７１の断面構造について説明する。図１７のトランジスタ７１の断面構造は、例えば、図５、６における回路２１０や、図１２乃至１４における、ＯＳトランジスタ以外のトランジスタに用いることができる。なお、図１７において、破線Ａ１−Ａ２で示す領域では、トランジスタ７１のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ７１のチャネル幅方向における構造を示している。
図１７で、トランジスタ７１が形成される基板７００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１７では、単結晶シリコン基板を基板７００として用いる場合を例示している。
また、トランジスタ７１は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１７では、トレンチ分離法を用いてトランジスタ７１を電気的に分離する場合を例示している。具体的に、図１７では、エッチング等により基板７００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域７０１により、トランジスタ７１を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板７００の凸部には、トランジスタ７１の不純物領域７０２及び不純物領域７０３と、不純物領域７０２及び不純物領域７０３に挟まれたチャネル形成領域７０４とが設けられている。さらに、トランジスタ７１は、チャネル形成領域７０４を覆う絶縁膜７０５と、絶縁膜７０５を間に挟んでチャネル形成領域７０４と重なるゲート電極７０６とを有する。
トランジスタ７１では、チャネル形成領域７０４における凸部の側部及び上部と、ゲート電極７０６とが絶縁膜７０５を間に挟んで重なることで、チャネル形成領域７０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ７１の基板上における専有面積を小さく抑えつつ、トランジスタ７１におけるキャリアの移動量を増加させることができる。その結果、トランジスタ７１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域７０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域７０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ７１のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ７１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
トランジスタ７１上には、絶縁膜７１１が設けられている。絶縁膜７１１には開口部が形成されている。そして、上記開口部には、不純物領域７０２、不純物領域７０３にそれぞれ電気的に接続されている導電膜７１２、導電膜７１３と、ゲート電極７０６に電気的に接続されている導電膜７１４とが、形成されている。
そして、導電膜７１２は、絶縁膜７１１上に形成された導電膜７１６に電気的に接続されており、導電膜７１３は、絶縁膜７１１上に形成された導電膜７１７に電気的に接続されており、導電膜７１４は、絶縁膜７１１上に形成された導電膜７１８に電気的に接続されている。
なお、図１７において、図１６（Ａ）、（Ｂ）で図示した配線層６２は、導電膜７１６、７１７、７１８に相当する。なお、配線層６２は、絶縁膜、該絶縁膜に設けられる開口部、該開口部を含む領域に設けられる導電膜を順に形成することで積層することができる。
＜ＯＳトランジスタを有する層＞
次いで、図１８では、図１６で説明したＯＳトランジスタを有する層６３の断面構造の一例について示す。図１８（Ａ）では、ＯＳトランジスタを有する層６３が有するトランジスタ７２の断面構造について説明する。図１８（Ａ）のトランジスタ７２の断面構造は、例えば、図５、６におけるトランジスタ２２１、２２２や、図１２乃至１４におけるＯＳトランジスタなどに用いることができる。
なお、図１８において、図１７と同様に、破線Ａ１−Ａ２で示す領域では、トランジスタ７２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ７２のチャネル幅方向における構造を示している。
図１６で説明した配線層６２の上方に設けられる、絶縁膜７２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜７２１が設けられている。絶縁膜７２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜７２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜７２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜７２１上には絶縁膜７２２が設けられており、絶縁膜７２２上には、トランジスタ７２が設けられている。
トランジスタ７２は、絶縁膜７２２上に、酸化物半導体を含む半導体膜７３０と、半導体膜７３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜７３２及び導電膜７３３と、半導体膜７３０を覆っているゲート絶縁膜７３１と、ゲート絶縁膜７３１を間に挟んで半導体膜７３０と重なるゲート電極７３４と、を有する。
なお、図１８（Ａ）において、トランジスタ７２は、ゲート電極７３４を半導体膜７３０の片側において少なくとも有していれば良いが、絶縁膜７２２を間に挟んで半導体膜７３０と重なるゲート電極を、さらに有していても良い。
トランジスタ７２が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電圧が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電圧が与えられていても良いし、他方のゲート電極にのみ接地電圧などの固定の電圧が与えられていても良い。他方のゲート電極に与える電圧を制御することで、トランジスタの閾値電圧を制御することができる。
また、図１８（Ａ）では、トランジスタ７２が、一のゲート電極７３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ７２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図１８（Ａ）に示すように、トランジスタ７２は、半導体膜７３０が、絶縁膜７２２上において順に積層された酸化物半導体膜７３０ａ乃至酸化物半導体膜７３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ７２が有する半導体膜７３０が、単膜の金属酸化物膜で構成されていても良い。ここでは、酸化物半導体膜７３０ｃが、導電膜７３２及び導電膜７３３上に設けられた構成を示す。
なお酸化物半導体膜７３０ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜７３０ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜７３０ｂとしてＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。ＣＡＡＣ−ＯＳ膜の詳細については後述する。
なお、酸化物半導体膜７３０ａ、７３０ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜７３０ａ、７３０ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜７３０ａ、７３０ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等がある。
絶縁膜７２２は、加熱により酸素を酸化物半導体膜７３０ａ乃至酸化物半導体膜７３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜７２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ（Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
絶縁膜７２２は、加熱により酸素を酸化物半導体膜７３０ａ乃至酸化物半導体膜７３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜７２２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図１８（Ａ）に示すトランジスタ７２は、チャネル領域が形成される酸化物半導体膜７３０ｂの端部のうち、導電膜７３２及び導電膜７３３とは重ならない端部、言い換えると、導電膜７３２及び導電膜７３３が位置する領域とは異なる領域に位置する端部と、ゲート電極７３４とが、重なる構成を有する。酸化物半導体膜７３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすい。しかし、図１８（Ａ）に示すトランジスタ７２では、導電膜７３２及び導電膜７３３とは重ならない酸化物半導体膜７３０ｂの端部と、ゲート電極７３４とが重なるため、ゲート電極７３４の電圧を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜７３０ｂの端部を介して導電膜７３２と導電膜７３３の間に流れる電流を、ゲート電極７３４に与える電圧によって制御することができる。このようなトランジスタ７２の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ７２がオフとなるような電圧をゲート電極７３４に与えたときは、当該端部を介して導電膜７３２と導電膜７３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ７２では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜７３０ｂの端部における導電膜７３２と導電膜７３３の間の長さが短くなっても、トランジスタ７２のオフ電流を小さく抑えることができる。よって、トランジスタ７２は、チャネル長を短くすることで、導通状態のときには大きいオン電流を得ることができ、非導通状態のときにはオフ電流を小さく抑えることができる。
また、具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ７２が導通状態となるような電圧をゲート電極７３４に与えたときは、当該端部を介して導電膜７３２と導電膜７３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタ７２の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜７３０ｂの端部と、ゲート電極７３４とが重なることで、酸化物半導体膜７３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜７３１に近い酸化物半導体膜７３０ｂの界面近傍のみでなく、酸化物半導体膜７３０ｂの広い範囲においてキャリアが流れるため、トランジスタ７２におけるキャリアの移動量が増加する。この結果、トランジスタ７２のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
なお、図１８（Ｂ）に示すように、酸化物半導体膜７３０ｃは、酸化物半導体膜７３０ｂと導電膜７３２及び導電膜７３３との間に設けられていてもよい。
＜積層構造＞
次いで図１９乃至２１では、図１７で説明したＳｉトランジスタを有する層および配線層と、図１８（Ａ）で説明したＯＳトランジスタを有する層と、を積層した際の断面構造の一例について示す。
図１９では、図１６（Ａ）に示す模式図の断面構造の一例である。
なお、図１９において、図１７、図１８（Ａ）と同様に、破線Ａ１−Ａ２で示す領域では、トランジスタ７１、７２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ７１、７２のチャネル幅方向における構造を示している。
なお本発明の一態様では、トランジスタ７１のチャネル長方向とトランジスタ７２のチャネル長方向とが、必ずしも一致していなくともよい。
トランジスタ７１とトランジスタ７２は、配線層６２が有する導電膜を介して、互いに接続することができる。
図１９に示す断面構造では、図１６（Ａ）の説明でも述べたように、酸化物半導体膜にチャネル形成領域を有するトランジスタ７２を、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ７１上に形成する。図１９の構成とすることで、トランジスタ７２の半導体膜と、トランジスタ７１のチャネル形成領域と、を互いに重ねて設けることができる。そのため該構成としたメモリセルを有する半導体装置では、レイアウト面積の縮小を図ることができる。
なお、図１９において、トランジスタ７２を覆う絶縁膜７４０が設けられている。絶縁膜７４０は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有していることが好ましい。絶縁膜７４０を設けることで、半導体膜７３０から外部への酸素の拡散と、外部から半導体膜７３０への水素、水等の入り込みを防ぐことができる。このような機能を持たせるため、絶縁膜７４０には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウムなどを有する絶縁層を、少なくとも１層設ければよい。
また、ＯＳトランジスタを有する層６３上には、配線層６２が設けられており、該配線層６２は、導電膜７４１を有する。そして、導電膜７３３は、導電膜７４１を介して、導電膜７１８と接続されている。これにより、トランジスタ７１のゲートとトランジスタ７２のソースまたはドレインを接続することができる。このような構成は、例えば、図１３（Ａ）や図１４におけるメモリセル１１１などに用いることができる。
なお、ＯＳトランジスタを有する層６３に設けられるトランジスタ７２が複数ある場合、それぞれを同じ層に設けてもよいし、異なる層に設けてもよい。
例えば、ＯＳトランジスタを有する層６３に設けられる複数のトランジスタ７２を同じ層に設ける場合、図２０に示す構成とすることができる。また、ＯＳトランジスタを有する層６３に設けられる複数のトランジスタ７２を異なる層に設ける場合、ＯＳトランジスタを有する層６３＿１と層６３＿２を分け、配線層６２を間に介して積層する、図２１に示す構成とすることができる。
図２０に示す断面構造とすることで、ＯＳトランジスタ数が増えてもＯＳトランジスタを有する層６３を１層設ければよいため、積層数を削減することができる。例えば図２０ではトランジスタ７２Ａとトランジスタ７２Ｂとを一度に作製することができる。そのため半導体装置を作製するための工程の削減を図ることができる。
なお、図２０において、トランジスタ７１、７２Ａ、７２Ｂのチャネル長方向における構造を示している。チャネル幅構造については図１９で示した構造と同様であり、前述の構造を参照すればよい。
また、図２１に示す断面構造とすることで、ＯＳトランジスタ数が増えても、ＯＳトランジスタを有する層６３＿１、６３＿２と複数の層に設ければよいため、ＯＳトランジスタ数が増えても回路面積の増大を抑制することができる。そのため、半導体装置のチップ面積を縮小し、小型化を図ることができる。
なお、図２１において、トランジスタ７１、７２Ｃ、７２Ｄのチャネル長方向における構造を示している。チャネル幅構造については図１９で示した構造と同様であり、前述の構造を参照すればよい。
図２１に示す断面構造とすることで、異なる層にあるＯＳトランジスタを有する層６３＿１、６３＿２とで膜厚、膜質等を異ならせたＯＳトランジスタとすることができる。そのため異なる特性を有するトランジスタの作り分けを図ることができる。例えば、ゲート絶縁膜を薄膜化してスイッチング特性を高めたトランジスタと、ゲート絶縁膜を厚膜化して耐圧性を高めたトランジスタを積層して設けることができる。そのため、半導体装置の高性能化を図ることができる。
また、図２１において、ＯＳトランジスタを有する層６３をさらに積層することもできる。例えば、ＯＳトランジスタを有する層６３＿２上に、ＯＳトランジスタを有する層６３＿３、６３＿４を順に積層することもできる。
＜構成例＞
図２２に、Ｓｉトランジスタを有する層６１とＯＳトランジスタを有する層６３を積層した場合の具体的な構成を示す。なお、ここでは一例として、図１４におけるメモリセル１１１の構成例を示すが、Ｓｉトランジスタを有する層６１とＯＳトランジスタを有する層６３を積層した構成は、他の回路にも適用することができる。
図２２において、Ｓｉトランジスタを有する層６１はトランジスタ７１を有し、ＯＳトランジスタを有する層６３はトランジスタ７２、および容量素子７３を有する。また、Ｓｉトランジスタを有する層６１とＯＳトランジスタを有する層６３との間には、配線層６２＿１が設けられている。また、ＯＳトランジスタを有する層６３上には、配線層６２＿２が設けられている。なお、図２２において、符号およびハッチングが付されていない層は、絶縁層を表す。
トランジスタ７１、トランジスタ７２、容量素子７３はそれぞれ、図１４におけるトランジスタ５４２、トランジスタ５４１、容量素子５４３に対応する。このような構成とすることにより、メモリセル１１１の面積を縮小することができ、半導体装置の小型化を図ることができる。
Ｓｉトランジスタを有する層６１はトランジスタ７１を有する。また、Ｓｉトランジスタを有する層６１は、絶縁層の開口部に設けられた導電層７５１を複数有する。トランジスタ７１のゲート電極や不純物領域は、導電層７５１と接続されている。
配線層６２＿１は、導電層７６１と、絶縁層の開口部に設けられた導電層７６２と、を複数有する。トランジスタ７１は、導電層７６１、７６２を介して、トランジスタ７２や容量素子７３と接続されている。
ＯＳトランジスタを有する層６３は、トランジスタ７２、容量素子７３を有する。容量素子７３は、トランジスタ７２上に積層されている。また、ＯＳトランジスタを有する層６３は、絶縁層の開口部に設けられた導電層７７２と、導電層７７３と、を複数有する。トランジスタ７２のゲート電極、ソース電極、ドレイン電極などは、導電層７７２と接続されている。
また、トランジスタ７２上には、絶縁層を介して容量素子７３が積層されている。容量素子７３は、導電層７７４、絶縁層７７５、導電層７７６を有する。導電層７７４は容量素子７３の一方の電極としての機能を有し、絶縁層７７５は容量素子７３の誘電体としての機能を有し、導電層７７６は容量素子７３の他方の電極としての機能を有する。
トランジスタ７２のソースまたはドレインの一方は、導電層を介して、トランジスタ７１のゲート、および容量素子７３の一方の電極と接続されている。これにより、図１４に示すメモリセル１１１を構成することができる。
また、ＯＳトランジスタを有する層６３は、導電層７７１を有する。導電層７７１は、トランジスタ７２のバックゲートとしての機能を有する。導電層７７１には、トランジスタ７２のフロントゲートと同じ電位が供給されていてもよいし、固定電位が供給されていてもよい。
配線層６２＿２は、絶縁層の開口部に設けられた導電層７８１と、導電層７８２と、を複数有する。なお、ここでは導電層７８２が導電層７８３、７８４、７８５の積層によって構成された例を示すが、導電層７８２は単層構造であってもよいし、２層または４層以上の積層であってもよい。トランジスタ７２や容量素子７３は、導電層７８１、７８２を介して、他の素子や配線と接続される。
このように、トランジスタ７１、トランジスタ７２、容量素子７３を積層してメモリセルを構成することができる。
図２２に示す導電層はそれぞれ、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）などの材料、またはこれらの材料を含む合金、またはこれらの材料を主成分とする化合物を含む層によって形成することができる。また、各導電層はそれぞれ単層であってもよいし、２層以上の積層であってもよい。
ここで、Ｓｉトランジスタを有する層６１、配線層６２＿１に設けられた導電層は、配線層６２＿２に設けられた導電層よりも、融点が高いことが好ましい。Ｓｉトランジスタを有する層６１、配線層６２＿１に設けられた導電層の融点が高いほど、該導電層における熱拡散が生じにくくなるため、ＯＳトランジスタを有する層６３の形成時における処理温度を高くすることが可能となる。よって、トランジスタ７２が有する酸化物半導体膜に酸素を供給する工程などにおいて、処理温度を上げることができ、トランジスタ７２の信頼性を向上させることができる。
一方、配線層６２＿２に設けられた導電層は、Ｓｉトランジスタを有する層６１や配線層６２＿１に設けられた導電層よりも、抵抗率が低いことが好ましい。これにより、配線層６２＿１に設けられた導電層に入力された信号の遅延を抑え、動作速度を向上させることができる。
このように、ＯＳトランジスタを有する層６３の上下に設けられる導電層の材料を変えることにより、トランジスタ７２の信頼性と回路の高速動作を両立することができる。
例えば、導電層７５１、７６１、７６２に、高融点材料としてタングステンを用い、導電層７８１、７８２に、低抵抗材料としてアルミニウムまたは銅を用いることができる。図２２に示すように、導電層７８２を導電層７８３、７８４、７８５の積層によって構成する場合は、導電層７８４にアルミニウムまたは銅を用い、導電層７８３、７８５にその他の材料（例えば、チタンや窒化チタンなど）を用いることができる。これにより、トランジスタ７２の形成時における熱処理の温度を５００℃以上とすることができ、トランジスタ７２の信頼性を向上させるとともに、導電層７８１、７８２と接続された回路の動作速度を向上させることができる。
なお、図２２において、容量素子７３は、平行に配置された導電層７７４、７７６によって構成されたプレーナ型の容量素子としているが、別の構成でもよい。例えば、図２３に示すように、容量素子７３を、絶縁層の開口部に形成されたトレンチ型の容量素子としてもよい。容量素子７３をトレンチ型の容量素子とすることで、容量素子７３の容量値を向上させることができる。
また、図２２、２３においては、Ｓｉトランジスタを有する層６１上に、ＯＳトランジスタを有する層６３を１層積層した構成を示したが、２層以上積層してもよい。
以上のように、ＯＳトランジスタを他のトランジスタ上に積層することにより、半導体装置の面積を縮小することができる。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様に用いることができるＯＳトランジスタの構成例について説明する。
＜構成例１＞
図２４に、ＯＳトランジスタの構成の一例を示す。図２４（Ａ）はＯＳトランジスタの構成の一例を示す上面図である。図２４（Ｂ）は、ｙ１−ｙ２線断面図であり、図２４（Ｃ）はｘ１−ｘ２線断面図であり、図２４（Ｄ）はｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図２４（Ｂ）は、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図２４（Ｃ）および図２４（Ｄ）は、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図２４（Ａ）では、一部の構成要素が省略されている。
ＯＳトランジスタであるトランジスタ９０１は絶縁表面に形成される。ここでは、絶縁層９１１上に形成されている。絶縁層９１１は基板９１０表面に形成されている。トランジスタ９０１は絶縁層９１６に覆われている。なお、絶縁層９１６をトランジスタ９０１の構成要素とみなすこともできる。トランジスタ９０１は、絶縁層９１２、絶縁層９１３、絶縁層９１４、絶縁層９１５、半導体層９２１乃至９２３、導電層９３０、導電層９３１、導電層９３２および導電層９３３を有する。ここでは、半導体層９２１乃至９２３をまとめて、半導体領域９２０と呼称する。
導電層９３０はゲート電極として機能し、導電層９３３はバックゲート電極として機能する。導電層９３１、９３２は、それぞれ、ソース電極またはドレイン電極として機能する。絶縁層９１１は、基板９１０と導電層９３３を電気的に分離させる機能を有する。絶縁層９１５はゲート絶縁層として機能し、絶縁層９１３、９１４はバックチャネル側のゲート絶縁層として機能する。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長はチャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
図２４（Ｂ）、図２４（Ｃ）に示すように、半導体領域９２０は、半導体層９２１、半導体層９２２、半導体層９２３の順に積層している部分を有する。絶縁層９１５はこの積層部分を覆っている。導電層９３０は絶縁層９１３を介して積層部分と重なる。導電層９３１および導電層９３２は、半導体層９２１および半導体層９２２とでなる積層上に設けられており、それぞれ、この積層の上面に接している。半導体層９２１、９２２および導電層９３１、９３２の積層は、同じマスクを用いたエッチング工程を経ることで形成されている。
半導体層９２３は、半導体層９２１、９２２、および導電層９３１、９３２を覆うように形成されている。絶縁層９１５は半導体層９２３を覆っている。ここでは、半導体層９２３と絶縁層９１５は同じマスクを用いてエッチングされている。
絶縁層９１５を介して、半導体層９２１乃至９２３の積層部分のチャネル幅方向を取り囲むように、導電層９３０が形成されている（図２４（Ｃ）参照）。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。トランジスタ９０１において、ゲート電界とは、導電層９３０（ゲート電極層）に印加される電圧により形成される電界のことをいう。ゲート電界によって、半導体層９２１乃至９２３の積層部分全体を電気的に取り囲むことができるので、半導体層９２２の全体に（バルク）にチャネルが形成される場合がある。そのため、トランジスタ９０１は高いオン電流を有することができる。また、ｓ−ｃｈａｎｎｅｌ構造をとることで、トランジスタ９０１の高周波特性を向上することができる。具体的には、遮断周波数を向上することができる。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。
ＯＳトランジスタの微細化によって、集積度が高い、または小型な半導体装置を提供することが可能となる。例えば、ＯＳトランジスタは、チャネル長が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。例えば、トランジスタは、チャネル幅が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物などの酸化物半導体は、シリコンと比較して熱伝導が低い。そのため、半導体層９２２に酸化物半導体を用いると、特に半導体層９２２のチャネル形成領域のドレイン側の端部などにおいて、発熱が生じやすい。しかしながら、図２４（Ｂ）に示すトランジスタ９０１は、導電層９３１、９３２が導電層９３０と重なる領域を有するため、導電層９３１、９３２が半導体層９２２のチャネル形成領域の近傍に配置される。従って、半導体層９２２のチャネル形成領域で発生した熱が導電層９３１、９３２に伝導する。すなわち、導電層９３１、９３２を用いてチャネル形成領域の放熱を行うことができる。
次に、図２４に示す各層の詳細を説明する。
［基板］
基板９１０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板は、バルク型でもよいし、半導体基板に絶縁領域を介して半導体層が設けられているＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型でもよい。導電体基板は、黒鉛基板、金属基板、合金基板、導電性樹脂基板などである。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などである。または、上掲された基板に素子が設けられたものを用いてもよい。基板に設けられる素子は、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などである。
基板９１０は可撓性基板でもよい。可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板（例えば、半導体基板）上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板９１０に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板９１０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板９１０が伸縮性を有してもよい。また、基板９１０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板９１０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板９１０を薄くすると、半導体装置を軽量化することができる。また、基板９１０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板９１０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可撓性基板である基板９１０は、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などである。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いるとよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため可撓性基板の材料として好適である。
［絶縁層］
絶縁層９１１乃至９１６は、単層構造または積層構造の絶縁層で形成される。絶縁層を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。本明細書等において、絶縁材料に用いられる酸化物には、窒素濃度が１ａｔｏｍｉｃ％未満のものも含まれる。
絶縁層９１４および絶縁層９１５は半導体領域９２０と接しているため、酸化物を含むことが好ましく、特に、加熱により酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁層９１４、絶縁層９１５から脱離した酸素は酸化物半導体である半導体領域９２０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁層９１３は、絶縁層９１４に含まれる酸素が、導電層９３３に含まれる金属と結びつき、絶縁層９１４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。絶縁層９１６は、絶縁層９１５に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
絶縁層９１１、９１３、９１６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有していることが好ましい。絶縁層９１１、９１３、９１６を設けることで、半導体領域９２０から外部への酸素の拡散と、外部から半導体領域９２０への水素、水等が入り込みを防ぐことができる。このような機能を持たせるため、絶縁層９１１、９１３、９１６には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる絶縁層を少なくとも１層設ければよい。
なお、絶縁層９１１は、図１８における絶縁膜７２１などに対応する。
［導電層］
導電層９３１および導電層９３２は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
導電層９３１および導電層９３２は、半導体層９２１と半導体層９２２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電層９３１および導電層９３２は、半導体層９２１および半導体層９２２の側面に接する領域を有していない。例えば、次のような工程を経て、半導体層９２１、９２２、導電層９３１、９３２を作製することができる。半導体層９２１、９２２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、半導体層９２１と半導体層９２２の積層を形成する。次に、ハードマスクをエッチングして、導電層９３１および導電層９３２を形成する。
導電層９３０および導電層９３３には、導電層９３１および導電層９３２と同様の材料を用いることができる。
［半導体層］
半導体層９２２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体層９２２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体層９２２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層９２２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体層９２２は、インジウムを含む酸化物半導体に限定されない。半導体層９２２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。半導体層９２２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層９２２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。半導体領域９２０は、後述するＣＡＡＣ−ＯＳで形成されていることが好ましい。または、少なくとも、半導体層９２２はＣＡＡＣ−ＯＳで形成されていることが好ましい。
例えば、半導体層９２１および半導体層９２３は、半導体層９２２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体層９２２を構成する酸素以外の元素一種以上、または二種以上から半導体層９２１および半導体層９２３が構成されるため、半導体層９２１と半導体層９２２との界面、および半導体層９２２と半導体層９２３との界面において、界面準位が形成されにくい。
なお、半導体層９２１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体層９２１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。
また、半導体層９２２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体層９２２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体層９２２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
また、半導体層９２３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体層９２３は、半導体層９２１と同種の酸化物を用いても構わない。ただし、半導体層９２１または／および半導体層９２３がインジウムを含まなくても構わない場合がある。例えば、半導体層９２１または／および半導体層９２３が酸化ガリウムであっても構わない。
図２５を参照して、半導体層９２１、半導体層９２２、および半導体層９２３の積層により構成される半導体領域９２０の機能およびその効果について、説明する。図２５（Ａ）は、図２４（Ｂ）の部分拡大図であり、トランジスタ９０１の活性層（チャネル部分）を拡大した図である。図２５（Ｂ）はトランジスタ９０１の活性層のエネルギーバンド構造であり、図２５（Ａ）の点線Ｚ１−Ｚ２で示す部位のエネルギーバンド構造を示している。
図２５（Ｂ）の、Ｅｃ９１４、Ｅｃ９２１、Ｅｃ９２２、Ｅｃ９２３、Ｅｃ９１５は、それぞれ、絶縁層９１４、半導体層９２１、半導体層９２２、半導体層９２３、絶縁層９１５の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁層９１４と絶縁層９１５は絶縁体であるため、Ｅｃ９１４とＥｃ９１５は、Ｅｃ９２１、Ｅｃ９２２、およびＥｃ９２３よりも真空準位に近い（電子親和力が小さい）。
半導体層９２２には、半導体層９２１および半導体層９２３よりも電子親和力の大きい酸化物が用いられる。例えば、半導体層９２２として、半導体層９２１および半導体層９２３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物が用いられる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層９２３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。このとき、ゲート電圧を印加すると、半導体層９２１、半導体層９２２、半導体層９２３のうち、電子親和力の大きい半導体層９２２にチャネルが形成される。
ここで、半導体層９２１と半導体層９２２との間には、半導体層９２１と半導体層９２２との混合領域を有する場合がある。また、半導体層９２２と半導体層９２３との間には、半導体層９２２と半導体層９２３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層９２１、半導体層９２２および半導体層９２３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、半導体層９２１中および半導体層９２３中ではなく、半導体層９２２中を主として移動する。上述したように、半導体層９２１および半導体層９２２の界面における界面準位密度、半導体層９２２と半導体層９２３との界面における界面準位密度を低くすることによって、半導体層９２２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
トランジスタ９０１のオン電流を高くするためには、例えば、半導体層９２２の上面または下面（被形成面、ここでは半導体層９２１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、走査型プローブ顕微鏡システムを用いて測定することができる。
例えば、半導体層９２２が酸素欠損（ＶＯとも表記する。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体層９２２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、半導体層９２２のある深さにおいて、または、半導体層９２２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
半導体層９２２の酸素欠損を低減するために、例えば、絶縁層９１５に含まれる過剰酸素を、半導体層９２１を介して半導体層９２２まで移動させる方法などがある。この場合、半導体層９２１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
トランジスタ９０１がｓ−ｃｈａｎｎｅｌ構造である場合、半導体層９２２の全体にチャネルが形成される。したがって、半導体層９２２が厚いほどチャネル領域は大きくなる。即ち、半導体層９２２が厚いほど、トランジスタ９０１のオン電流を高くすることができる。
また、トランジスタ９０１のオン電流を高くするためには、半導体層９２３の厚さは小さいほど好ましい。半導体層９２３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体層９２３は、チャネルの形成される半導体層９２２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層９２３は、ある程度の厚さを有することが好ましい。半導体層９２３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体層９２３は、絶縁層９１５などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、トランジスタ９０１の信頼性を高くするためには、半導体層９２１は厚く、半導体層９２３は薄いことが好ましい。半導体層９２１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体層９２１の厚さを、厚くすることで、隣接する絶縁体と半導体層９２１との界面からチャネルの形成される半導体層９２２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体層９２１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
トランジスタ９０１に安定した電気特性を付与するには、半導体領域９２０中の不純物濃度を低減し、半導体層９２２を真性または実質的に真性にすることが有効である。なお、本明細書等において、酸化物半導体が実質的に真性であるという場合、酸化物半導体のキャリア密度が、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１個／ｃｍ３未満、より好ましくは１×１０１０個／ｃｍ３未満であり、且つ、１×１０−９個／ｃｍ３以上であることを指す。
酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、半導体層９２１、半導体層９２２および半導体層９２３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
例えば、半導体層９２２と半導体層９２１との間に、シリコン濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１９ａｔｏｍｓ／ｃｍ３未満である領域を有する。シリコン濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１８ａｔｏｍｓ／ｃｍ３未満が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ２×１０１８ａｔｏｍｓ／ｃｍ３未満であることがより好ましい。また、半導体層９２２と半導体層９２３との間に、シリコン濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１９ａｔｏｍｓ／ｃｍ３未満である領域を有する。シリコン濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１８ａｔｏｍｓ／ｃｍ３未満が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満がより好ましい。シリコン濃度は例えばＳＩＭＳで測定することができる。
また、半導体層９２２の水素濃度を低減するために、半導体層９２１および半導体層９２３の水素濃度を低減すると好ましい。半導体層９２１および半導体層９２３は、水素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ２×１０２０ａｔｏｍｓ／ｃｍ３以下の領域を有する。水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１８ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。水素濃度は例えばＳＩＭＳで測定することができる。
半導体層９２２の窒素濃度を低減するために、半導体層９２１および半導体層９２３の窒素濃度を低減すると好ましい。半導体層９２１および半導体層９２３は、窒素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１９ａｔｏｍｓ／ｃｍ３未満の領域を有する。窒素濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１８ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１８ａｔｏｍｓ／ｃｍ３以下がより好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１７ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。窒素濃度はＳＩＭＳで測定することができる。
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１（Ｖ）、５（Ｖ）、または、１０（Ｖ）程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
図２４は、半導体領域９２０が３層の例であるが、これに限定されない。例えば、半導体層９２１または半導体層９２３が無い２層構造としてもよい。または、半導体層９２１の上もしくは下、または半導体層９２３の上もしくは下に、半導体層９２１乃至９２３と同様の半導体層を設けて、４層構造とすることも可能である。または、半導体層９２１の上、半導体層９２１の下、半導体層９２３の上、半導体層９２３の下のいずれか二箇所以上に、半導体層９２１乃至９２３と同様の半導体層を設けて、ｎ層構造（ｎは５以上の整数）とすることもできる。
なお、図２４における半導体層９２１乃至９２３は、図１８における酸化物半導体膜７３０ａ乃至７３０ｃに対応する。
トランジスタ９０１をバックゲート電極の無いトランジスタにする場合、導電層９３３を設けなければよい。この場合、絶縁層９１２も設けず、絶縁層９１１上に絶縁層９１３を形成すればよい。
＜構成例２＞
図２４に示すトランジスタ９０１は、導電層９３０をマスクにして、半導体層９２３及び絶縁層９１５をエッチングすることができる。そのような工程を経たＯＳトランジスタの構成例を図２６（Ａ）に示す。図２６（Ａ）に示すトランジスタ９０２では、半導体層９２３および絶縁層９１５の端部は導電層９３０の端部とほぼ一致することになる。導電層９３０の下部のみに半導体層９２３および絶縁層９１５が存在する。
＜構成例３＞
図２６（Ｂ）に示すトランジスタ９０３は、トランジスタ９０２に導電層９３５、導電層９３６を追加したデバイス構造を有する。トランジスタ９０３のソース電極およびドレイン電極として一対の電極は、導電層９３５と導電層９３１の積層、および導電層９３６と導電層９３２の積層で構成される。
導電層９３５、９３６は、単層または積層の導電体で形成される。例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を用いることができる。導電体は合金膜や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
導電層９３５、９３６は可視光線を透過する性質を有してよい。または、導電層９３５、９３６は可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有してもよい。このような性質を有することで、トランジスタ９０３の電気特性の迷光による変動を抑制できる場合がある。
導電層９３５、９３６は、半導体層９２２などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタ９０３のオン特性を向上させることができる。
導電層９３５、９３６は、導電層９３１、９３２よりも高抵抗の膜を用いると好ましい場合がある。また、導電層９３５、９３６は、トランジスタ９０３のチャネル（具体的には、半導体層９２２）よりも抵抗が低いことが好ましい場合がある。例えば、導電層９３５、９３６の抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、または０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。導電層９３５、９３６の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタ９０３の電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電層９３５および導電層９３６のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
＜構成例４＞
図２４に示すトランジスタ９０１は、導電層９３１及び導電層９３２が、半導体層９２１、９２２の側面と接していてもよい。そのような構成例を図２６（Ｃ）に示す。図２６（Ｃ）に示すトランジスタ９０４は、導電層９３１及び導電層９３２が半導体層９２１の側面及び半導体層９２２の側面と接している。
＜酸化物半導体膜の結晶構造＞
以下に、半導体領域９２０を構成する酸化物半導体膜の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
［ＣＡＡＣ−ＯＳ膜］
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
［微結晶酸化物半導体膜］
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
［非晶質酸化物半導体膜］
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物半導体膜の膜密度に対し、ａ−ｌｉｋｅ ＯＳ膜の膜密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は９２．３％以上１００％未満となる。なお、単結晶酸化物半導体膜の膜密度に対し膜密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の膜密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の膜密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物半導体膜を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
＜成膜方法＞
半導体装置を構成する絶縁層、導電層、半導体層等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ３）２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様に係る半導体装置を記憶装置として用いた、中央処理装置の構成例について説明する。
図２７に、中央処理装置（ＣＰＵ）１０００の構成例を示す。図２７に示すＣＰＵ１０００は、ＣＰＵコア１００１、パワマネージメントユニット（ＰＭＵ）１０２１および周辺回路１０２２を有する。ＰＭＵ１０２１は、パワーコントローラ１００２、およびパワースイッチ１００３を有する。周辺回路１０２２は、キャッシュメモリを有するキャッシュ１００４、バスインターフェース（ＢＵＳ Ｉ／Ｆ）１００５、及びデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）１００６を有する。ＣＰＵコア１００１は、データバス１０２３、制御装置１００７、プログラムカウンタ（ＰＣ）１００８、パイプラインレジスタ１００９、パイプラインレジスタ１０１０、算術演算装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１０１１、およびレジスタファイル１０１２を有する。ＣＰＵコア１００１と周辺回路１０２２とのデータのやり取りは、データバス１０２３を介して行われる。
上記実施の形態に示す半導体装置は、例えばキャッシュ１００４に適用し、キャッシュメモリとして用いることができる。これにより、キャッシュ１００４において細粒度パワーゲーティングを行うことができ、ＣＰＵ１０００の消費電力を低減することができる。
制御装置１００７は、ＰＣ１００８、パイプラインレジスタ１００９、パイプラインレジスタ１０１０、ＡＬＵ１０１１、レジスタファイル１０１２、キャッシュ１００４、バスインターフェース１００５、デバッグインターフェース１００６、及びパワーコントローラ１００２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
ＡＬＵ１０１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。キャッシュ１００４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ１００８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図２７では図示していないが、キャッシュ１００４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
パイプラインレジスタ１００９は、命令データを一時的に記憶する機能を有するレジスタである。レジスタファイル１０１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ１０１１の演算処理の結果得られたデータ等を記憶することができる。パイプラインレジスタ１０１０は、ＡＬＵ１０１１の演算処理に利用するデータ、またはＡＬＵ１０１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
バスインターフェース１００５は、ＣＰＵ１０００とＣＰＵ１０００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース１００６は、デバッグの制御を行うための命令をＣＰＵ１０００に入力するための信号の経路としての機能を有する。
パワースイッチ１００３は、ＣＰＵ１０００が有する、パワーコントローラ１００２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ１００３によって電源電圧の供給の有無が制御される。また、パワーコントローラ１００２はパワースイッチ１００３の動作を制御する機能を有する。このような構成を有することで、ＣＰＵ１０００は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。
まず、ＣＰＵコア１００１が、電源電圧の供給を停止するタイミングを、パワーコントローラ１００２のレジスタに設定する。次いで、ＣＰＵコア１００１からパワーコントローラ１００２へ、パワーゲーティングを開始する旨の命令を送る。次いで、必要に応じて、ＣＰＵ１０００内に含まれる各種レジスタとキャッシュ１００４が、データの退避を開始する。次いで、ＣＰＵ１０００が有するパワーコントローラ１００２以外の各種回路への電源電圧の供給が、パワースイッチ１００３により停止される。次いで、割込み信号がパワーコントローラ１００２に入力されることで、ＣＰＵ１０００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ１００２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、レジスタとキャッシュ１００４においてデータの退避を行った場合は、データの復帰を行う。次いで、制御装置１００７における命令の実行が再開される。
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電力の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度でパワーゲーティングを行うことができる。
（実施の形態７）
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機器等について説明する。
図２８は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、ＩＣ用パッケージ、またはパッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図２８（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（Ｓｔｅｐ１）した後、基板を複数のチップに分離するダイシング工程を行う（Ｓｔｅｐ２）。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。
チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（Ｓｔｅｐ３）。ダイボンディング工程におけるチップとリードフレームとの接着は樹脂やテープによって行えばよい。接着方法は製品に適した方法を選択すればよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（Ｓｔｅｐ４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（Ｓｔｅｐ５）。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（Ｓｔｅｐ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（Ｓｔｅｐ７）。検査工程（Ｓｔｅｐ８）を経て、電子部品が完成する（Ｓｔｅｐ９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
図２８（Ｂ）は完成した電子部品の斜視模式図である。一例として、図２８（Ｂ）はＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を示している。図２８（Ｂ）に示す電子部品１５００は、リード１５０１及び回路部１５０３を示している。回路部１５０３には、例えば、上記実施の形態に示す半導体装置や記憶装置、その他の論理回路が含まれている。電子部品１５００は、例えばプリント基板１５０２に実装される。このような電子部品１５００が複数組み合わされて、それぞれがプリント基板１５０２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板１５０４は、電子機器等の内部に設けられる。例えば、電子部品１５００は、データを記憶するランダムアクセスメモリ、ＣＰＵ、ＭＣＵ、ＦＰＧＡ、無線ＩＣ等の各種の処理を実行するプロセッシングユニットに用いることができる。電子部品１５００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
よって、電子部品１５００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、表示機器、パーソナルコンピュータ（ＰＣ）、記録媒体を備えた画像再生装置（ＤＶＤ、ブルーレイディスク、フラッシュメモリ、ＨＤＤ等の記録媒体を再生する装置、および画像を表示するための表示部を有する装置）に用いることができる。その他に、本発明の一形態に係る半導体装置を用いることができる電子機器には、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル型表示装置（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、ネックレス型等）ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２９に示す。
図２９（Ａ）に示す携帯型ゲーム機２０００は、筐体２００１、筐体２００２、表示部２００３、表示部２００４、マイクロホン２００５、スピーカ２００６、操作キー２００７、およびスタイラス２００８等を有する。
図２９（Ｂ）に示す携帯情報端末２０１０は、筐体２０１１、筐体２０１２、表示部２０１３、表示部２０１４、接続部２０１５、および操作キー２０１６等を有する。表示部２０１３は筐体２０１１に設けられ、表示部２０１４は筐体２０１２に設けられている。接続部２０１５により筐体２０１１と筐体２０１２とが接続され、筐体２０１１と筐体２０１２との間の角度は接続部２０１５により変更可能となっている。そのため、接続部２０１５における筐体２０１１と筐体２０１２との間の角度によって、表示部２０１３に表示される画像を切り換える構成としてもよい。また、表示部２０１３および／または表示部２０１４にタッチパネル付の表示装置を使用してもよい。
図２９（Ｃ）に示すノート型ＰＣ２０２０は、筐体２０２１、表示部２０２２、キーボード２０２３、およびポインティングデバイス２０２４等を有する。
図２９（Ｄ）に示す電気冷凍冷蔵庫２０３０は、筐体２０３１、冷蔵室用扉２０３２、および冷凍室用扉２０３３等を有する。
図２９（Ｅ）に示すビデオカメラ２０４０は、筐体２０４１、筐体２０４２、表示部２０４３、操作キー２０４４、レンズ２０４５、および接続部２０４６等を有する。操作キー２０４４およびレンズ２０４５は筐体２０４１に設けられており、表示部２０４３は筐体２０４２に設けられている。そして、筐体２０４１と筐体２０４２は接続部２０４６によって接続されており、かつ接続部２０４６により筐体２０４１と筐体２０４２の間の角度を変えることが可能な構造となっている。筐体２０４１に対する筐体２０４２の角度によって、表示部２０４３に表示される画像の向きの変更、画像の表示／非表示の切り換え等を行えるようにしてもよい。
図２９（Ｆ）に示す自動車２０５０は、車体２０５１、車輪２０５２、ダッシュボード２０５３、およびライト２０５４等を有する。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
（実施例）
本実施例では、ＯＳトランジスタを用いた記憶装置の特性の測定結果について説明する。
メモリにおいて発生し得るエラーとして、放射線の入射によるソフトエラーがあげられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。本実施例では、ＯＳトランジスタを用いたメモリに放射線を照射することにより、ソフトエラー耐性の評価を行った。
測定には、図１３（Ａ）、図１４（Ｃ）に示すメモリセル１１１を８１９２個備えた８ｋビットのメモリを用いた。図１３（Ａ）に示すメモリセル１１１においては、容量素子５２３、５２４の容量を３０ｆＦ、トランジスタ５１１乃至５１６をチャネル長０．３５μｍのＳｉトランジスタ、トランジスタ５２１、５２２をチャネル長０．８μｍのＯＳトランジスタとした。また、図１４（Ｃ）に示すメモリセル１１１においては、容量素子５４３の容量を６．７ｆＦ、トランジスタ５４２、５４４をチャネル長０．３５μｍのＳｉトランジスタ、トランジスタ５４１をチャネル長０．８μｍのＯＳトランジスタとした。また、両メモリセルにおいて、ＳｉトランジスタにはＳＯＩ基板を用いた。
ソフトエラー耐性の評価は、上記のメモリセルを有する８ｋビットのメモリ１乃至３に対して放射線を照射し、その時のデータの保持特性を測定することにより行った。メモリ１は、図１４（Ｃ）に示すメモリセル１１１のノードＮ７にデータが保持された状態のメモリである。メモリ２は、図１３（Ａ）に示すメモリセル１１１において、ＯＳトランジスタを有する回路５２０のノードＮ４、Ｎ５にデータが保持された状態のメモリである。メモリ３は、図１３（Ａ）に示すメモリセル１１１において、ＳＲＡＭセルに対応する回路５１０のノードＮ２、Ｎ３にデータが保持された状態のメモリである。メモリ１乃至３のそれぞれについて、２サンプル（サンプルＡ、Ｂ）ずつ測定を行った。また、メモリ１乃至３に照射する放射線の放射線源には、α線源として質量数２４１のアメリシウム（Ａｍ）を用い、放射線源とサンプル間の距離は１ｍｍとした。そして、放射線の照射により、保持されたデータが変動したメモリセル１１１の個数を、ソフトエラー数としてカウントすることにより試験を行った。試験結果を表２に示す。
試験は、３種類の条件下で行った（試験１乃至３）。メモリの電源電圧を２Ｖとし、放射線が照射された状態においてデータを５分間保持した試験１では、いずれのサンプルにおいてもソフトエラーは生じなかった。
次に、動作電圧を、２Ｖ未満でメモリが動作する最小の電圧（最低動作電圧）に変更して試験２を行った。その結果、メモリ３において、サンプルＡ、Ｂの両方でソフトエラーが確認された。すなわち、図１３（Ａ）における、ＳＲＡＭセルに対応する回路５１０において、ソフトエラーが発生した。一方、ＯＳトランジスタによってデータが保持されたメモリ１、２においては、ソフトエラーは確認されなかった。
次に、動作電圧を最低動作電圧としたまま、データの保持時間を２０分に延長して試験３を行った。その結果、メモリ３においてはソフトエラー数が増加した。一方、ＯＳトランジスタを用いてデータを保持しているメモリ２においては、保持時間が長くなり照射される放射線の量が増加してもソフトエラーが確認されず、データが正確に保持されていた。
試験１乃至３の結果から、図１４（Ｃ）に示すメモリセル１１１は、ソフトエラー耐性が高いことが分かった。また、図１３（Ａ）に示すメモリセル１１１においては、ＳＲＡＭセルに対応する回路５１０に記憶されたデータが、ＯＳトランジスタを有する回路５２０に退避されることにより、ソフトエラーの発生を抑制することができた。すなわち、ＳＲＡＭセルにおいて、ＯＳトランジスタを用いたバックアップを行うことにより、ソフトエラー耐性を向上させることができた。
以上のように、ＯＳトランジスタを用いてメモリセルを構成することにより、ソフトエラー耐性が高く、信頼性が高い記憶装置を構成することができる。
１０ 半導体装置
２０ マクロ
３０ サブアレイ
４０ 記憶ブロック
６１ 層
６２ 配線層
６３ 層
７１ トランジスタ
７２ トランジスタ
７３ 容量素子
１１０ セルアレイ
１１１ メモリセル
１１２ トランジスタ
１１３ 容量素子
１２０ 駆動回路
１３０ 駆動回路
２１０ 回路
２１１ 論理回路
２２１ トランジスタ
２２２ トランジスタ
２３１ トランジスタ
２３２ トランジスタ
２３３ インバータ
２３４ ＡＮＤ回路
２３５ ＮＡＮＤ回路
２３６ インバータ
２３７ ＡＮＤ回路
２３８ ＮＡＮＤ回路
２３９ インバータ
２４１ トランジスタ
２４２ トランジスタ
２５１ トランジスタ
２５２ トランジスタ
２５３ トランジスタ
２５４ トランジスタ
３１０ 論理回路
３１１ 論理回路
３２１ トランジスタ
３２２ トランジスタ
３２３ トランジスタ
３２４ トランジスタ
３３１ トランジスタ
３３２ トランジスタ
３４１ トランジスタ
３４２ トランジスタ
４００ 回路
５１０ 回路
５１１ トランジスタ
５１２ トランジスタ
５１３ トランジスタ
５１４ トランジスタ
５１５ トランジスタ
５１６ トランジスタ
５２０ 回路
５２１ トランジスタ
５２２ トランジスタ
５２３ 容量素子
５２４ 容量素子
５３１ トランジスタ
５３２ 容量素子
５４１ トランジスタ
５４２ トランジスタ
５４３ 容量素子
５４４ トランジスタ
６１０ メモリセルアレイ
６２０ 周辺回路
６３０ コントロールロジック回路
６４０ ロードライバ
６４１ ローデコーダ
６４２ ワード線ドライバ
６４３ ワード線ドライバ
６５０ カラムドライバ
６５１ ソースドライバ
６５２ 書き込みドライバ
６５３ 出力マルチプレクサ
６５４ センスアンプ
６５５ プリチャージ回路
６６１ カラムデコーダ
６６０ 出力ドライバ
６７０ プレデコーダ
７００ 基板
７０１ 素子分離領域
７０２ 不純物領域
７０３ 不純物領域
７０４ チャネル形成領域
７０５ 絶縁膜
７０６ ゲート電極
７１１ 絶縁膜
７１２ 導電膜
７１３ 導電膜
７１４ 導電膜
７１６ 導電膜
７１７ 導電膜
７１８ 導電膜
７２０ 絶縁膜
７２１ 絶縁膜
７２２ 絶縁膜
７３０ 半導体膜
７３０ａ 酸化物半導体膜
７３０ｂ 酸化物半導体膜
７３０ｃ 酸化物半導体膜
７３１ ゲート絶縁膜
７３２ 導電膜
７３３ 導電膜
７３４ ゲート電極
７４０ 絶縁膜
７４１ 導電膜
７５１ 導電層
７６１ 導電層
７６２ 導電層
７７１ 導電層
７７２ 導電層
７７３ 導電層
７７４ 導電層
７７５ 絶縁層
７７６ 導電層
７８１ 導電層
７８２ 導電層
７８３ 導電層
７８４ 導電層
７８５ 導電層
９０１ トランジスタ
９０２ トランジスタ
９０３ トランジスタ
９０４ トランジスタ
９１０ 基板
９１１ 絶縁層
９１２ 絶縁層
９１３ 絶縁層
９１４ 絶縁層
９１５ 絶縁層
９１６ 絶縁層
９２０ 半導体領域
９２１ 半導体層
９２２ 半導体層
９２３ 半導体層
９３０ 導電層
９３１ 導電層
９３２ 導電層
９３３ 導電層
９３５ 導電層
９３６ 導電層
１０００ ＣＰＵ
１００１ ＣＰＵコア
１００２ パワーコントローラ
１００３ パワースイッチ
１００４ キャッシュ
１００５ バスインターフェース
１００６ デバッグインターフェース
１００７ 制御装置
１００８ ＰＣ
１００９ パイプラインレジスタ
１０１０ パイプラインレジスタ
１０１１ ＡＬＵ
１０１２ レジスタファイル
１０２１ ＰＭＵ
１０２２ 周辺回路
１０２３ データバス
１５００ 電子部品
１５０１ リード
１５０２ プリント基板
１５０３ 回路部
１５０４ 回路基板
２０００ 携帯型ゲーム機
２００１ 筐体
２００２ 筐体
２００３ 表示部
２００４ 表示部
２００５ マイクロホン
２００６ スピーカ
２００７ 操作キー
２００８ スタイラス
２０１０ 携帯情報端末
２０１１ 筐体
２０１２ 筐体
２０１３ 表示部
２０１４ 表示部
２０１５ 接続部
２０１６ 操作キー
２０２１ 筐体
２０２２ 表示部
２０２３ キーボード
２０２４ ポインティングデバイス
２０３０ 電気冷凍冷蔵庫
２０３１ 筐体
２０３２ 冷蔵室用扉
２０３３ 冷凍室用扉
２０４０ ビデオカメラ
２０４１ 筐体
２０４２ 筐体
２０４３ 表示部
２０４４ 操作キー
２０４５ レンズ
２０４６ 接続部
２０５０ 自動車
２０５１ 車体
２０５２ 車輪
２０５３ ダッシュボード
２０５４ ライト

Claims (7)

  1. 複数の記憶回路と、選択回路と、を有し、
    前記複数の記憶回路はそれぞれ、セルアレイと、駆動回路と、を有し、
    前記選択回路は、前記複数の記憶回路と電気的に接続され、
    前記選択回路は、前記選択回路に入力されたアドレス信号に基づいて、前記複数の記憶回路のうち特定の記憶回路を選択する機能を有し、
    前記選択回路によって選択されていない記憶回路において、前記駆動回路への電力の供給を停止する機能を有する半導体装置。
  2. 複数の第１の記憶回路と、第１の選択回路と、を有し、
    前記複数の第１の記憶回路はそれぞれ、複数の第２の記憶回路と、第２の選択回路と、を有し、
    前記複数の第２の記憶回路はそれぞれ、セルアレイと、駆動回路と、を有し、
    前記第１の選択回路は、前記複数の第１の記憶回路と電気的に接続され、
    前記第２の選択回路は、前記複数の第２の記憶回路と電気的に接続され、
    前記第１の選択回路は、前記第１の選択回路に入力されたアドレス信号に基づいて、前記複数の第１の記憶回路のうち特定の第１の記憶回路を選択する機能を有し、
    前記第２の選択回路は、前記第２の選択回路に入力されたアドレス信号に基づいて、前記複数の第２の記憶回路のうち特定の第２の記憶回路を選択する機能を有し、
    前記第１の選択回路によって選択されていない前記第１の記憶回路において、前記駆動回路への電力の供給を停止する機能と、
    前記第２の選択回路によって選択されていない前記第２の記憶回路において、前記駆動回路への電力の供給を停止する機能と、を有する半導体装置。
  3. 請求項１又は２において、
    前記駆動回路と、電源電位を供給する機能を有する配線と、の間にスイッチを有し、
    前記スイッチがオフ状態となることにより、前記駆動回路への電力の供給が停止される半導体装置。
  4. 請求項１乃至３のいずれか一項において、
    前記セルアレイは、第１のメモリセルと、第２のメモリセルと、を有し、
    前記駆動回路は、第１の論理回路と、第２の論理回路と、を有し、
    前記第１の論理回路は、第１の配線を介して前記第１のメモリセルと電気的に接続され、
    前記第２の論理回路は、第２の配線を介して前記第２のメモリセルと電気的に接続され、
    前記第１のメモリセルが選択されている期間において、前記第２の論理回路への電力の供給を停止する機能を有する半導体装置。
  5. 請求項１乃至４のいずれか一項において、
    前記第１のメモリセル及び前記第２のメモリセルは、トランジスタと、容量素子と、を有し、
    前記トランジスタのソースまたはドレインの一方は、前記容量素子と電気的に接続され、
    前記トランジスタは、チャネル形成領域に酸化物半導体を含む半導体装置。
  6. 請求項１乃至５のいずれか一項に記載の半導体装置を備えたキャッシュメモリを有する中央処理装置。
  7. 請求項１乃至６のいずれか一項に記載の半導体装置、又は請求項６に記載の中央処理装置と、
    表示部、マイクロホン、スピーカ、または操作キーと、を有する電子機器。
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