JP2019036280A - グラフィックスプロセッシングユニット、コンピュータ、電子機器及び並列計算機 - Google Patents

グラフィックスプロセッシングユニット、コンピュータ、電子機器及び並列計算機 Download PDF

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Abstract

【課題】新規な半導体装置、ＧＰＵ又はコンピュータの提供。消費電力の小さい半導体装置、ＧＰＵ又はコンピュータの提供。高速動作が可能な半導体装置、ＧＰＵ又はコンピュータの提供。【解決手段】記憶回路を有し、記憶回路は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのゲート及び容量素子と電気的に接続され、第１のトランジスタは、チャネル形成領域に金属酸化物を含むＧＰＵ。【選択図】図１

Description

本発明の一態様は、グラフィックスプロセッシングユニット、コンピュータ、電子機器及び並列計算機に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、表示装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
近年、ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）及び人工知能（ＡＩ：Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）などの技術が発展しており、人工知能の一つとして人工ニューラルネットワークが注目されている。人工ニューラルネットワークにより、従来のノイマン型コンピュータよりも高性能なコンピュータの実現が期待される。
人工ニューラルネットワークの演算には、グラフィックスプロセッシングユニット（ＧＰＵ）などが用いられている。また、特許文献１では、チャネル形成領域に酸化物半導体を有するトランジスタを用いた記憶装置によって、人工ニューラルネットワークの演算に必要な重みデータを保持する発明が開示されている。
米国特許公開第２０１６／０３４３４５２号公報
本発明の一態様は、新規な半導体装置、ＧＰＵ又はコンピュータの提供を課題とする。又は、本発明の一態様は、消費電力の小さい半導体装置、ＧＰＵ又はコンピュータの提供を課題とする。又は、本発明の一態様は、高速動作が可能な半導体装置、ＧＰＵ又はコンピュータの提供を課題とする。又は、本発明の一態様は、回路面積の小さい半導体装置、ＧＰＵ又はコンピュータの提供を課題とする。又は、本発明の一態様は、信頼性の高い半導体装置、ＧＰＵ又はコンピュータの提供を課題とする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様に係るグラフィックスプロセッシングユニットは、記憶回路を有し、記憶回路は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのゲート及び容量素子と電気的に接続され、第１のトランジスタは、チャネル形成領域に金属酸化物を含むグラフィックスプロセッシングユニットである。
また、本発明の一態様に係るグラフィックスプロセッシングユニットは、第１の記憶回路と、複数のブロックと、を有し、ブロックは、第２の記憶回路と、複数の演算部と、を有し、第１の記憶回路は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、第２の記憶回路は、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのゲート及び第１の容量素子と電気的に接続され、第３のトランジスタのソース又はドレインの一方は、第４のトランジスタのゲート及び第２の容量素子と電気的に接続され、第１のトランジスタ及び第３のトランジスタは、チャネル形成領域に金属酸化物を含み、第２の記憶回路には、第１の記憶回路に格納されたデータの一部が格納されるグラフィックスプロセッシングユニットである。
また、本発明の一態様に係るグラフィックスプロセッシングユニットにおいて、演算部は、第５のトランジスタと、第６のトランジスタと、第３の容量素子と、を有し、第５のトランジスタのソース又はドレインの一方は、第６のトランジスタのゲート及び第３の容量素子と電気的に接続され、第５のトランジスタは、チャネル形成領域に金属酸化物を含んでいてもよい。
また、本発明の一態様に係るグラフィックスプロセッシングユニットにおいて、第１の記憶回路及び第２の記憶回路は、演算部の上方に積層されていてもよい。
また、本発明の一態様に係るコンピュータは、上記のグラフィックスプロセッシングユニットと、中央演算処理装置と、制御ソフトウェアと、を有し、制御ソフトウェアは、中央演算処理装置又はグラフィックスプロセッシングユニットに、タスクを振り分ける機能と、グラフィックスプロセッシングユニットへの電力の供給を制御する機能と、を有するコンピュータである。
また、本発明の一態様に係るコンピュータは、上記のグラフィックスプロセッシングユニットと、中央演算処理装置と、制御ソフトウェアと、を有し、制御ソフトウェアは、中央演算処理装置又はグラフィックスプロセッシングユニットに、タスクを振り分ける機能と、グラフィックスプロセッシングユニットへの電力の供給を制御する機能と、ブロックへの電力の供給を制御する機能と、を有するコンピュータである。
また、本発明の一態様に係るコンピュータにおいて、制御ソフトウェアは、アクセス頻度が所定値以上のデータを、複数のブロックの一部に再配置する機能を有していてもよい。
また、本発明の一態様に係る電子機器は、上記のコンピュータを備えた電子機器である。
また、本発明の一態様に係る並列計算機は、上記のコンピュータを複数用いて構成された並列計算機である。
本発明の一態様により、新規な半導体装置、ＧＰＵ又はコンピュータを提供することができる。又は、本発明の一態様により、消費電力の小さい半導体装置、ＧＰＵ又はコンピュータを提供することができる。又は、本発明の一態様により、高速動作が可能な半導体装置、ＧＰＵ又はコンピュータを提供することができる。又は、本発明の一態様により、回路面積の小さい半導体装置、ＧＰＵ又はコンピュータを提供することができる。又は、本発明の一態様により、信頼性の高い半導体装置、ＧＰＵ又はコンピュータを提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
コンピュータの構成例を示す図。 コンピュータの構成例及びメモリの階層構造を示す図。 ＧＰＵの構成例を示す図。 パワーゲーティングの例を示す図。 パワーゲーティングの例を示す図。 データ整理の例を示す図。 フローチャート。 記憶装置の構成例を示す図。 メモリセルアレイの構成例を示す図。 メモリセルアレイの構成例を示す図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 演算回路の構成例を示す図。 オフセット回路の構成例を示す回路図。 タイミングチャート。 半導体装置の構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成及びトランジスタの電気特性を示す図。 電子機器及びシステムの構成例を示す図。 電子機器の構成例を示す図。 並列計算機、計算機、及びＰＣカードの構成例を示す図。 システムの構成例を示す図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。以下、チャネル形成領域に金属酸化物を含むトランジスタを、ｏｓトランジスタとも表記する。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、オン状態、又は、オフ状態になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
また、本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域はチャネルが形成される領域を指し、ゲートに電位を印加することでこの領域が形成されて、ソース‐ドレイン間に電流を流すことができる。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様に係るＧＰＵ、及び当該ＧＰＵを備えたコンピュータの構成例について説明する。本発明の一態様に係るＧＰＵ及びコンピュータは、グラフィック処理の他、人工知能の演算にも用いることができる。
人工知能とは、人間の知能を模した計算機の総称である。本明細書等において、人工知能には人工ニューラルネットワーク（ＡＮＮ：Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）が含まれる。人工ニューラルネットワークは、ニューロンとシナプスで構成される神経網を模した回路である。本明細書等において「ニューラルネットワーク」と記載する場合、特に人工ニューラルネットワークを指す。また、本明細書等において、ｏｓトランジスタを用いて構成された人工知能を、ｏｓＡＩと表記する。
＜コンピュータの構成例＞
図１に、本発明の一態様に係るコンピュータ１０の構成例を示す。コンピュータ１０は、ＣＰＵ（中央演算処理装置）１１、ＧＰＵ１２、及び主記憶装置１３などのハードウェアを有する。また、コンピュータ１０は、アプリケーション２１、アプリケーション２２、ミドルウェア２３、及びオペレーティングシステム２４などのソフトウェアを有する。なお、オペレーティングシステム２４にはデバイスドライバ２５が含まれる。
ＣＰＵ１１は、各種演算やプログラムの実行など、汎用の処理を行う機能を有するプロセッサである。ＧＰＵ１２は、並列演算を行う機能を有するプロセッサである。ＧＰＵ１２は例えば、グラフィック処理における行列計算の並列処理、ニューラルネットワークの積和演算の並列処理などを行うことができる。主記憶装置１３は、ＣＰＵ１１の処理に用いられるデータやプログラムなどを記憶する機能を有する。
ＣＰＵ１１、ＧＰＵ１２、及び主記憶装置１３は、半導体装置によって構成することができる。そのため、ＣＰＵ１１、ＧＰＵ１２、及び主記憶装置１３を半導体装置と呼ぶこともできる。また、コンピュータ１０を半導体装置と呼ぶこともできる。
アプリケーション２１は、ＣＰＵ１１によって実行されるアプリケーションである。アプリケーション２２は、ＧＰＵ１２によって実行されるアプリケーションである。ミドルウェア２３は、アプリケーション２１とオペレーティングシステム２４の間の階層に位置し、所定のアプリケーション２１に共通する機能又は処理を行う機能を有する。オペレーティングシステム２４は、コンピュータ１０の全体を管理し、アプリケーション２１及びアプリケーション２２に共通する利用環境を提供する基本プログラムである。デバイスドライバ２５は、ＧＰＵ１２をオペレーティングシステム２４によって制御するためのソフトウェアである。
また、コンピュータ１０は制御ソフトウェア２６を有する。制御ソフトウェア２６は、ＧＰＵ１２の動作を制御する機能を有する。具体的には、制御ソフトウェア２６は、コンピュータ１０によって実行されるタスクをＣＰＵ１１又はＧＰＵ１２に振り分ける機能、ＧＰＵ１２による演算、データの読み書き、又はプログラムの実行などを制御する機能、ＧＰＵ１２への電力の供給を制御する機能などを有する。
なお、アプリケーション２１、アプリケーション２２、ミドルウェア２３、オペレーティングシステム２４、デバイスドライバ２５、及び制御ソフトウェア２６は、主記憶装置１３などの、非一時的コンピュータ可読記憶媒体に格納することができる。
図１に示すコンピュータ１０において電力の消費を伴う要素は、ハードウェアであるＣＰＵ１１、ＧＰＵ１２、及び主記憶装置１３である。そして、コンピュータ１０の全体の消費電力に対する、ＧＰＵ１２の消費電力の割合は比較的大きい。特に、ディープニューラルネットワークの学習（深層学習）などの膨大な演算がＧＰＵ１２によって行われる場合、コンピュータ１０の消費電力は著しく増大する。そのため、ＧＰＵ１２の消費電力は可能な限り低減することが好ましい。
ここで、本発明の一態様に係るＧＰＵ１２にはメモリが内蔵されている。そして、当該メモリには、ＧＰＵ１２によって実行されるプログラム（カーネルプログラム）、ＧＰＵ１２の演算に用いられるデータなど、ＧＰＵ１２による処理に用いられる各種データが格納される。これにより、ＧＰＵ１２が処理を行う際、外部のメモリへのアクセスが不要となり、処理速度の向上及び消費電力の低減を図ることができる。
さらに、ＧＰＵ１２に内蔵されるメモリとして、ｏｓトランジスタを用いて構成されたメモリ（以下、ｏｓメモリともいう）を用いることができる。ｏｓメモリは、電力の供給が停止された状態においてもデータを保持することができる。そして、ＧＰＵ１２がｏｓメモリを備えることにより、ＧＰＵ１２のパワーゲーティングが可能となり、消費電力の大幅な低減を図ることができる。
図１には、ｏｓメモリの一例を示している。図１に示すｏｓメモリは、トランジスタＴｒ１、トランジスタＴｒ２、及び容量素子Ｃ１を有する。なお、トランジスタＴｒ１はｏｓトランジスタである。このように、ｏｓトランジスタを用いたゲインセルによって構成されるｏｓメモリを、本明細書等ではＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ぶ。なお、トランジスタＴｒ２は特に限定されない。例えば、ｏｓトランジスタであってもよいし、チャネル形成領域にシリコン（単結晶シリコンなど）を含むトランジスタ（以下、Ｓｉトランジスタともいう）であってもよい。
トランジスタＴｒ１のゲートはノードａ１と接続され、ソース又はドレインの一方はトランジスタＴｒ２のゲート、及び容量素子Ｃ１の一方の電極と接続され、ソース又はドレインの他方はノードａ３と接続されている。トランジスタＴｒ２のソース又はドレインの一方はノードａ４と接続され、ソース又はドレインの他方はノードａ５と接続されている。容量素子Ｃ１の他方の電極は、ノードａ２と接続されている。トランジスタＴｒ１のソース又はドレインの一方、トランジスタＴｒ２のゲート、及び容量素子Ｃ１の一方の電極と接続されたノードを、ノードＦＮとする。
データの書き込み時は、ｏｓメモリに書き込むデータに対応する電位（以下、書き込み電位ともいう）をノードａ３に供給する。また、ノードａ１にハイレベルの電位を供給することにより、トランジスタＴｒ１をオン状態にする。これにより、書き込み電位がノードＦＮに供給される。その後、ノードａ１にローレベルの電位を供給することにより、トランジスタＴｒ１をオフ状態にする。これにより、ノードＦＮがフローティング状態となり、書き込み電位が保持される。
データの読み出し時は、ｏｓメモリに格納されたデータに対応する電位（以下、読み出し電位ともいう）がノードａ４に出力される。例えば、ノードａ５の電位を固定し、ノードａ４をプリチャージした後フローティング状態にする。このとき、トランジスタＴｒ２にはノードＦＮの電位に応じた電流が流れる。そのため、ノードａ４の電位がノードＦＮの電位に応じて決定される。なお、ノードａ２に所定の電位を供給することにより、容量素子Ｃ１の容量結合を利用してノードＦＮの電位を制御し、データの読み出しのタイミングを制御することができる。
前述の通り、トランジスタＴｒ１はｏｓトランジスタである。酸化物半導体のバンドギャップは２．５ｅＶ以上であるため、ｏｓトランジスタは熱励起によるリーク電流が小さく、オフ電流が極めて小さい。なお、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。そのため、電力の供給が停止された期間においても、ノードＦＮの電位は極めて長期間に渡って保持される。すなわち、ＮＯＳＲＡＭは、電力が供給されていない期間においてもデータを保持することができるメモリであり、不揮発性の特性を持つ。
また、ＮＯＳＲＡＭは容量素子Ｃ１の充放電によってデータの書き換えを行うため、原理的には書き換え回数に制約はなく、かつ、低消費電力でデータの書き込み及び読み出しが可能である。また、回路構成が単純であるため、集積化が容易である。
ＧＰＵ１２は、ＮＯＳＲＡＭなどのｏｓメモリを有することにより、後述の通りパワーゲーティングを効率的に行うことができる。なお、ｏｓメモリのより具体的な構成例、及び他の構成例については、実施の形態２で説明する。
図２（Ａ）に、コンピュータ１０の具体例を示す。図２（Ａ）に示すＧＰＵ１２は、記憶回路ＭＭと、複数のブロックＢＬＫを有する。また、複数のブロックＢＬＫはそれぞれ、記憶回路ＣＭと、複数の演算部ＡＰを有する。そして、複数の演算部ＡＰはそれぞれ、レジスタＲＳ及び演算回路ＡＣを有する。
記憶回路ＭＭは、ＧＰＵ１２による処理に用いられるデータ（カーネルプログラム、演算データなど）を格納し、複数のブロックＢＬＫに出力する機能を有する。また、記憶回路ＭＭは、複数のブロックＢＬＫから出力されたデータを格納する機能を有する。このように、記憶回路ＭＭがＧＰＵ１２に内蔵されているため、ＧＰＵ１２は外部のメモリにアクセスすることなくタスクを処理することができる。
なお、ＣＰＵ１１は、記憶回路ＭＭにアクセスし、記憶回路ＭＭへのデータの書き込み及び記憶回路ＭＭからのデータの読み出し行う機能を有する。そのため、主記憶装置１３と記憶回路ＭＭ間のデータの送受信は、ＣＰＵ１１によって行うことができる。
記憶回路ＣＭは、記憶回路ＭＭに格納されたデータの一部を格納する機能を有する。すなわち、記憶回路ＣＭはＧＰＵ１２のキャッシュメモリとしての機能を有する。記憶回路ＣＭに格納されるデータは、記憶回路ＭＭに格納されたデータの空間的局所性、又は時間的局所性に基づいて決定することができ、アクセス頻度が高いデータが記憶回路ＣＭに格納される。
演算部ＡＰは、ＧＰＵ１２の演算を行う機能を有する。具体的には、演算部ＡＰは、演算に用いられるデータを格納する機能を有するレジスタＲＳと、レジスタＲＳに格納されたデータを用いて演算（例えば、積和演算）を行う機能を有する演算回路ＡＣを有する。
ここで、記憶回路ＣＭは、記憶回路ＭＭよりも演算部ＡＰに近い位置に設けられている。すなわち、演算部ＡＰから記憶回路ＣＭへのアクセス経路は、演算部ＡＰから記憶回路ＭＭへのアクセス経路よりも短い。そのため、演算部ＡＰから記憶回路ＣＭへのアクセス速度は、演算部ＡＰから記憶回路ＭＭへのアクセス速度よりも速い。また、演算部ＡＰから記憶回路ＣＭへのアクセスに要する消費電力は、演算部ＡＰから記憶回路ＭＭへのアクセスに要する消費電力よりも小さい。
そして、演算部ＡＰによる演算には、記憶回路ＣＭに格納されたデータが用いられる。具体的には、演算が行われる際、演算部ＡＰはまず記憶回路ＣＭにアクセスし、演算に必要なデータが記憶回路ＣＭに格納されている場合（キャッシュヒット）は、記憶回路ＣＭからデータを読み出す。一方、演算に必要なデータが記憶回路ＣＭに格納されていない場合（キャッシュミスヒット）は、演算部ＡＰは記憶回路ＭＭにアクセスし、記憶回路ＭＭからデータを読み出す。このように、記憶回路ＣＭをキャッシュメモリとして用いることにより、ＧＰＵ１２の演算速度の向上及び消費電力の低減を図ることができる。
なお、図２（Ａ）においては、記憶回路ＣＭがブロックＢＬＫの内部にそれぞれ設けられている構成例を示しているが、記憶回路ＣＭを共有化し、複数のブロックＢＬＫが一の記憶回路ＣＭを共有していてもよい。この場合、共有化された記憶回路ＣＭは、記憶回路ＭＭよりも複数のブロックＢＬＫに近い位置に配置される。
ＧＰＵ１２に内蔵された記憶回路の階層構造を、図２（Ｂ）に示す。記憶回路ＭＭは下位階層に位置し、記憶回路ＣＭは中位階層に位置し、レジスタＲＳは上位階層に位置する。このように、ＧＰＵ１２に内蔵されたメモリに階層構造を適用することにより、ＧＰＵ１２の演算速度とコストの両立を図ることができる。
ここで、記憶回路ＭＭ及び記憶回路ＣＭは、ＮＯＳＲＡＭなどのｏｓメモリによって構成される。そのため、ＧＰＵ１２への電力の供給が停止された期間においても、記憶回路ＭＭ及び記憶回路ＣＭに格納されたデータを保持することができる。また、記憶回路ＭＭを構成するｏｓトランジスタと、記憶回路ＣＭを構成するｏｓトランジスタは、同一の層に同一工程で形成することができる。これにより、製造コストを削減することができる。
また、レジスタＲＳ及び演算回路ＡＣも、ｏｓトランジスタを用いて形成することができる。そして、当該ｏｓトランジスタは、記憶回路ＭＭ及び記憶回路ＣＭが有するｏｓトランジスタと同一工程で形成することができる。なお、ｏｓトランジスタを用いた演算部ＡＰの具体的な構成例については、実施の形態３において詳述する。ｏｓトランジスタを用いた演算部ＡＰによって人工知能の演算が行われる場合、ＧＰＵ１２をｏｓＡＩと呼ぶことができる。
また、ｏｓトランジスタは他のトランジスタの上に積層することもできる。例えば、図１に示すトランジスタＴｒ１及びＴｒ２としてｏｓトランジスタを用いた単極性のｏｓメモリによって記憶回路ＭＭ及び記憶回路ＣＭを構成し、演算部ＡＰの上方に積層することができる（図３）。これにより、ＧＰＵ１２の面積を縮小することができる。また、記憶回路ＭＭ及び記憶回路ＣＭを演算部ＡＰの近傍に配置することができるため、動作速度の向上、及び消費電力の低減を図ることができる。なお、図３にはおいては、演算部ＡＰの上方に記憶回路ＣＭと記憶回路ＭＭが順に積層されており、演算部ＡＰから記憶回路ＣＭへのアクセス経路は、演算部ＡＰから記憶回路ＭＭへのアクセス経路よりも短い。
以上のように、ＧＰＵ１２にｏｓメモリを内蔵することにより、コンピュータ１０の動作速度の向上、及び消費電力の低減を図ることができる。
＜パワーゲーティング＞
次に、コンピュータ１０のパワーゲーティングについて説明する。ＧＰＵ１２の消費電力は、コンピュータ１０の全体の消費電力に大きく影響する。そのため、ＧＰＵ１２の消費電力を低減することにより、コンピュータ１０全体の低消費電力化を図ることができる。ここで、ＧＰＵ１２は上述の通りｏｓメモリによって構成された記憶装置ＭＭ及び記憶装置ＭＣを有するため、演算が行われない期間において電力の供給を停止するパワーゲーティングを効率的に行うことができる。以下、パワーゲーティングの詳細を説明する。
［ＧＰＵのパワーゲーティング］
図４（Ａ）（Ｂ）に、ＧＰＵ１２のパワーゲーティングの例を示す。図４（Ａ）は、ＧＰＵ１２にタスクが割り振られ、ＧＰＵ１２による演算が行われるときのコンピュータ１０の動作例を示す。また、図４（Ｂ）は、ＧＰＵ１２にタスクが割り振られず、ＧＰＵ１２による演算が行われないときのコンピュータ１０の動作を示す。
制御ソフトウェア２６によってＧＰＵ１２にタスクが割り振られると、ＣＰＵ１１はＧＰＵ１２及び主記憶装置１３にアクセスし、所定の処理を行う。また、制御ソフトウェア２６は、記憶回路ＭＭ及び複数のブロックＢＬＫに電力を供給する処理を実行し、記憶回路ＭＭ及び複数のブロックＢＬＫをオン状態にする。そして、ＧＰＵ１２は、ＣＰＵ１１の命令に従って所定の並列処理（積和演算など）を行う（図４（Ａ））。
一方、ＧＰＵ１２にタスクが割り振られない場合は、制御ソフトウェア２６は記憶回路ＭＭ及び複数のブロックＢＬＫへの電力の供給を停止する処理を実行し、記憶回路ＭＭ及び複数のブロックＢＬＫをオフ状態にする（図４（Ｂ））。これにより、ＧＰＵ１２の消費電力を大幅に低減することができる。
ここで、ｏｓメモリによって構成された記憶回路ＭＭは、電力の供給が停止された期間においてもデータを保持することができる。そのため、電力供給の停止時に、記憶回路ＭＭに格納されたデータを退避させる動作を省略することができる。また、電力供給の再開時に、記憶回路ＭＭのデータの復帰動作を省略することができる。このように、ＧＰＵ１２にｏｓメモリを内蔵することにより、ＧＰＵ１２のパワーゲーティングを効率的に行うことができる。
［ブロックＢＬＫのパワーゲーティング］
図４（Ａ）（Ｂ）には、ＧＰＵ１２のパワーゲーティングの例を示したが、本発明の一態様においては、記憶回路ＣＭもｏｓメモリによって構成されているため、ブロックＢＬＫごとにパワーゲーティングを行うこともできる。これにより、ＧＰＵ１２の細粒度パワーゲーティングが可能となり、ＧＰＵ１２の消費電力をさらに低減することができる。図５に、ブロックＢＬＫのパワーゲーティングの例を示す。
図５（Ａ）は、一部のブロックＢＬＫによって演算が行われる際のコンピュータ１０の動作例を示す。制御ソフトウェア２６によってＧＰＵ１２にタスクが割り振られると、ＣＰＵ１１はＧＰＵ１２及び主記憶装置１３にアクセスし、所定の処理を行う。また、制御ソフトウェア２６は、記憶回路ＭＭ及び複数のブロックＢＬＫへの電力の供給を制御する。具体的には、制御ソフトウェア２６は、記憶回路ＭＭ、及び演算を行うブロックＢＬＫをオン状態とし、演算を行わないブロックＢＬＫをオフ状態にする。そして、ＧＰＵ１２は、ＣＰＵ１１の命令に従って所定の並列処理を行う。図５（Ｂ−１）に演算を行うブロックＢＬＫを、図５（Ｂ−２）に演算を行わないブロックＢＬＫを、それぞれ示す。
図５（Ｂ−１）に示すように、演算を行うブロックＢＬＫにおいて、記憶回路ＣＭ及び複数の演算部ＡＰは電力が供給され、オン状態になる。一方、図５（Ｂ−２）に示すように、演算を行わないブロックＢＬＫにおいて、記憶回路ＣＭ及び複数の演算部ＡＰは電力の供給が停止され、オフ状態になる。このように、電力の供給をブロックＢＬＫごとに制御することにより、細粒度のパワーゲーティングが実現される。なお、記憶回路ＣＭ及び複数の演算部ＡＰへの電力の供給は、制御ソフトウェア２６によって制御される。
ここで、記憶回路ＣＭはｏｓメモリによって構成されており、電力の供給が停止された期間においてもデータを保持することができる。そのため、パワーゲーティング時に、記憶回路ＣＭから記憶回路ＭＭへのデータの転送（データの退避）、及び、記憶回路ＭＭから記憶回路ＣＭへのデータの転送（データの復帰）が不要となり、ブロックＢＬＫのパワーゲーティングを効率的に行うことができる。
以上のように、記憶回路ＭＭ及び記憶回路ＣＭにｏｓメモリを用いることにより、２段階の高効率なパワーゲーティングを実現することができ、ＧＰＵ１２の消費電力を低減することができる。
＜データ整理＞
上記の通り、ＧＰＵ１２はブロックＢＬＫごとにパワーゲーティングを行うことができる。しかしながら、アクセス頻度が高いデータが複数のブロックＢＬＫ全体に散在していると、ブロックＢＬＫのパワーゲーティングの効率が低下する。
図６（Ａ）に、アクセス頻度が高いデータが散在している様子を示す。図中のハッチングは、ブロックＢＬＫが有する記憶回路ＣＭに格納されたデータのうち、他の回路からのアクセス頻度が所定値以上のデータを示す。このような状態においては、複数のブロックＢＬＫ全体に対して頻繁にアクセスが発生するため、ブロックＢＬＫへの電力の供給を停止できる期間が短くなる。そのため、制御ソフトウェア２６は、ＧＰＵ１２に散在するアクセス頻度の高いデータを整理する機能を有することが好ましい。
具体的には、制御ソフトウェア２６はＣＰＵ１１に対してＧＰＵ１２のデータの整理を命令する機能を有する。そして、ＣＰＵ１１はＧＰＵ１２に対し、ＧＰＵ１２に散在するアクセス頻度の高いデータを、一部のブロックＢＬＫに再配置する命令を出力する（図６（Ｂ））。これにより、アクセス頻度の高いデータが所定の領域（図６（Ｂ）における領域Ａ）内のブロックＢＬＫに集約される。
データの再配置後は、アクセス頻度が高いデータが格納されていないブロックＢＬＫを含む領域（図６（Ｂ）における領域Ｂ）が存在する。この領域内のブロックＢＬＫに対してパワーゲーティングを行うことにより（図６（Ｃ））、長期間の電力供給の停止が可能となる。
上記のように、ブロックＢＬＫに格納されたデータを、アクセス頻度に応じて整理することにより、パワーゲーティングの効率を向上させることができる。
なお、データの整理を行うタイミングは自由に設定することができる。例えば、ＧＰＵ１２が所定のタスクを完了した際に行ってもよいし、ＣＰＵ１１からＧＰＵ１２へのアクセスがあった際、又は、アクセス回数が所定値に達した際に行ってもよい。
＜コンピュータアーキテクチャ＞
次に、コンピュータ１０のアーキテクチャについて説明する。図７は、コンピュータ１０の動作例を示すフローチャートである。
まず、制御ソフトウェア２６がＣＰＵ１１及びＧＰＵ１２にタスクを振り分ける（ステップＳ１）。そして、ＧＰＵ１２にタスクが振り分けられず、ＧＰＵ１２による演算が必要とされない場合は（ステップＳ２においてＹＥＳ）、図４（Ｂ）に示すようにＧＰＵ１２への電力の供給が停止され（ステップＳ３）、ＣＰＵ１１による演算が実行される（ステップＳ４）。
一方、ＧＰＵ１２にタスクが振り分けられ、ＧＰＵ１２による演算が行われる場合は（ステップＳ２でＮＯ）、データ整理の要否が判別され（ステップＳ１１）、必要に応じてデータ整理が実行される（ステップＳ１２）。その後、ＧＰＵ１２のタスク処理において、演算を行わないブロックＢＬＫの存否が判別される（ステップＳ１３）。
演算を行わないブロックＢＬＫがある場合（ステップＳ１３でＹＥＳ）、制御ソフトウェア２６は、図５（Ａ）、（Ｂ−１）に示すように、記憶回路ＭＭ及び演算を行うブロックＢＬＫに電力を供給する処理を実行する。また、制御ソフトウェア２６は、図５（Ａ）、（Ｂ−２）に示すように、演算を行わないブロックＢＬＫへの電力の供給を停止する処理を実行する。このようにして、ブロックＢＬＫごとにパワーゲーティングが行われる（ステップＳ１４）。一方、全てのブロックＢＬＫが演算を行う場合（ステップＳ１３でＮＯ）、制御ソフトウェア２６は、図４（Ａ）に示すように、記憶回路ＭＭ及び全てのブロックＢＬＫに電力を供給する処理を実行する。
なお、前述の通り、記憶回路ＭＭ及び記憶回路ＣＭにはｏｓメモリが用いられている。そのため、パワーゲーティングの際にデータの退避動作及び復帰動作が不要となり、パワーゲーティングを効率的に行うことができる。
その後、ＣＰＵ１１及び／又はＧＰＵ１２によって演算が実行される（ステップＳ１６）。そして、処理すべき他のタスクがある場合（ステップＳ２０でＮＯ）、コンピュータ１０は上記の動作を繰り返す。
以上の動作により、ＧＰＵ１２の効率的なパワーゲーティングを行うことができる。なお、ここではステップＳ１１においてデータの整理の要否を判別しているが、データの整理は他のステップで行ってもよいし、省略してもよい。
本実施の形態で述べた通り、本発明の一態様に係るＧＰＵ１２は、記憶回路ＭＭ及び記憶回路ＣＭを有する。これにより、ＧＰＵ１２の動作速度の向上及び消費電力の削減を図ることができる。また、記憶回路ＭＭ及び記憶回路ＣＭをｏｓメモリによって構成することにより、ＧＰＵ１２の効率的なパワーゲーティングが可能となり、ＧＰＵ１２の更なる低消費電力化を図ることができる。さらに、制御ソフトウェア２６によってＧＰＵ１２に格納されたデータを整理することにより、パワーゲーティングの更なる効率化を図ることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明したｏｓメモリの具体的な構成例について説明する。
＜記憶装置の構成例＞
図８にｏｓメモリの構成の一例を示す。記憶装置５００は、周辺回路５１１、およびメモリセルアレイ４００を有する。周辺回路５１１は、ローデコーダ５２１、ワード線ドライバ回路５２２、ビット線ドライバ回路５３０、出力回路５４０、コントロールロジック回路５６０を有する。
ビット線ドライバ回路５３０は、カラムデコーダ５３１、プリチャージ回路５３２、センスアンプ５３３、および書き込み回路５３４を有する。プリチャージ回路５３２は、配線ＳＬおよび配線ＣＬなどをプリチャージする機能を有する。センスアンプ５３３は、配線ＲＢＬから読み出されたデータ信号を増幅する機能を有する。なお、配線ＳＬ、配線ＣＬ、及び配線ＲＢＬは、メモリセルアレイ４００が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路５４０を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶装置５００の外部に出力される。
記憶装置５００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路５１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ４００用の高電源電圧（ＶＩＬ）が供給される。
また、記憶装置５００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ５２１およびカラムデコーダ５３１に入力され、ＷＤＡＴＡは書き込み回路５３４に入力される。
コントロールロジック回路５６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ５２１、カラムデコーダ５３１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路５６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
メモリセルアレイ４００だけでなく、周辺回路５１１もｏｓトランジスタで構成することが好ましい。そうすることによって、周辺回路５１１とメモリセルアレイ４００を、同一の製造工程で作製することが可能になり、記憶装置５００の製造コストを低く抑えることができる。
＜メモリセルアレイの構成例＞
図９にメモリセルアレイ４００の詳細を記載する。メモリセルアレイ４００は、一列にｍ（ｍは１以上の整数である。）個、一行にｎ（ｎは１以上の整数である。）個、計ｍ×ｎ個のメモリセルＭＣを有し、メモリセルＭＣは行列状に配置されている。図９では、メモリセルＭＣのアドレスも併せて表記しており、［１，１］、［ｍ，１］、［ｉ，ｊ］、［１，ｎ］、［ｍ，ｎ］（ｉは、１以上ｍ以下の整数であり、ｊは、１以上ｎ以下の整数である。）のアドレスに位置しているメモリセルを図示している。なお、メモリセルアレイ４００とワード線ドライバ回路５２２とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ４００とビット線ドライバ回路５３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
なお、メモリセルアレイ４００は、図９では、メモリセルＭＣを２次元に配置されている構成としているが、図１０に示すように３次元で配置されている構成としてもよい。
＜メモリセルの構成例＞
図１１及び図１２に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
図１１（Ａ）に、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、ｏｓトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ぶ。メモリセル４１０は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。
トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある。）を印加するのが好ましい。
配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
データの書き込み及び読み出しは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ１を導通状態にし、配線ＢＩＬと容量素子ＣＡの第１端子を接続することによって行われる。
また、上述した記憶装置５００が有するメモリセルは、メモリセル４１０に限定されず、回路構成の変更を行うことができる。
例えば、上述した記憶装置５００が有するメモリセルは、図１１（Ｂ）に示すようなメモリセルの構成でもよい。メモリセル４２０は、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成となっている。このような構成にすることによって、トランジスタＭ１のバックゲートに、トランジスタＭ１のゲートと同じ電位を印加することができるため、トランジスタＭ１が導通状態のときにおいて、トランジスタＭ１に流れる電流を増加することができる。
また、例えば、上述した記憶装置５００が有するメモリセルは、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。そのメモリセルの回路構成例を図１１（Ｃ）に示す。メモリセル４３０は、メモリセル４１０のトランジスタＭ１からバックゲートを除いた構成となっている。なお、記憶装置５００にメモリセル４３０を適用することによって、トランジスタＭ１はバックゲートを有さないため、記憶装置５００の作製工程をメモリセル４１０、及びメモリセル４２０よりも短縮することができる。
なお、トランジスタＭ１のチャネル形成領域には、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛のいずれか一を有する酸化物半導体を用いることができる。つまり、トランジスタＭ１としてｏｓトランジスタを適用することができる。特に、インジウム、ガリウム、亜鉛からなる酸化物半導体であることが好ましい。インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したｏｓトランジスタは、オフ電流が極めて小さいという特性を有しているので、トランジスタＭ１としてｏｓトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル４１０、メモリセル４２０、メモリセル４３０に対して多値データ、又はアナログデータを保持することができる。
トランジスタＭ１としてｏｓトランジスタを適用することにより、ＤＯＳＲＡＭを構成することができる。
［ＮＯＳＲＡＭ］
図１１（Ｄ）に、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。メモリセル４４０は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。
トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある）を印加するのが好ましい。
配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
データの書き込みは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ２を導通状態にし、配線ＷＢＬと容量素子ＣＢの第１端子を接続することによって行われる。具体的には、トランジスタＭ２が導通状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、容量素子ＣＢの第１端子、及びトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ２を非導通状態にすることによって、容量素子ＣＢの第１端子の電位、及びトランジスタＭ３のゲートの電位を保持する。
データの読み出しは、配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ３のソース−ドレイン間に流れる電流、及びトランジスタＭ３の第１端子の電位は、トランジスタＭ３のゲートの電位、及びトランジスタＭ３の第２端子の電位によって決まるので、トランジスタＭ３の第１端子に接続されている配線ＲＢＬの電位を読み出すことによって、容量素子ＣＢの第１端子（又はトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＢの第１端子（又はトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
また、上述した記憶装置５００が有するメモリセルは、メモリセル４４０に限定されず、回路の構成を適宜変更することができる。
例えば、上述した記憶装置５００が有するメモリセルは、図１１（Ｅ）に示すようなメモリセルの構成でもよい。メモリセル４５０は、図１１（Ｂ）のメモリセル４２０が有するトランジスタＭ１と同様に、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成となっている。このような構成にすることによって、トランジスタＭ２のバックゲートに、トランジスタＭ２のゲートと同じ電位を印加することができるため、トランジスタＭ２が導通状態のときにおいて、トランジスタＭ２に流れる電流を増加することができる。
また、例えば、上述した記憶装置５００が有するメモリセルは、バックゲートを有さないトランジスタＭ２で構成されたメモリセルであってもよい。そのメモリセルの回路構成例を図１１（Ｆ）に示す。メモリセル４６０は、メモリセル４４０のトランジスタＭ２からバックゲートを除いた構成となっている。なお、記憶装置５００にメモリセル４６０を適用することによって、トランジスタＭ２はバックゲートを有さないため、記憶装置５００の作製工程をメモリセル４６０、及びメモリセル４５０よりも短縮することができる。
また、例えば、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図１１（Ｇ）に示す。メモリセル４７０は、メモリセル４４０の配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとして、トランジスタＭ２の第２端子、及びトランジスタＭ３の第１端子が、配線ＢＩＬと接続されている構成となっている。つまり、メモリセル４７０は、書き込みビット線と、読み出しビット線と、を１本の配線ＢＩＬとして動作する構成となっている。
なお、トランジスタＭ２、及び／又はトランジスタＭ３のチャネル形成領域には、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛のいずれか一を有する酸化物半導体を用いることができる。つまり、トランジスタＭ２、及び／又はトランジスタＭ３としてｏｓトランジスタを適用することができる。特に、インジウム、ガリウム、亜鉛からなる酸化物半導体であることが好ましい。インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したＯＳトランジスタは、オフ電流が極めて小さいという特性を有しているので、トランジスタＭ２、及び／又はトランジスタＭ３としてＯＳトランジスタを用いることによって、トランジスタＭ２、及び／又はトランジスタＭ３のリーク電流を非常に低くすることができる。特に、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル４４０、メモリセル４５０、メモリセル４６０、メモリセル４７０に対して多値データ、又はアナログデータを保持することができる。
トランジスタＭ２としてｏｓトランジスタを適用したメモリセル４４０、メモリセル４５０、メモリセル４６０、及びメモリセル４７０は、前述したＮＯＳＲＡＭの一態様である。
なお、トランジスタＭ３のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）などとすることができる（以後、Ｓｉトランジスタと呼称する。）。Ｓｉトランジスタは、ｏｓトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Ｓｉトランジスタを適用するのは好適といえる。
また、トランジスタＭ３としてｏｓトランジスタを用いた場合、メモリセルを単極性回路によって構成することができる。
また、図１２（Ａ）に３トランジスタ１容量素子のゲインセル型のメモリセルを示す。メモリセル４８０は、トランジスタＭ４乃至トランジスタＭ６と、容量素子ＣＣと、を有する。なお、トランジスタＭ４は、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。
トランジスタＭ４の第１端子は、容量素子ＣＣの第１端子と接続され、トランジスタＭ４の第２端子は、配線ＢＩＬと接続され、トランジスタＭ４のゲートは、配線ＷＷＬと接続され、トランジスタＭ４のバックゲートは、配線ＢＧＬと電気的に接続されている。容量素子ＣＣの第２端子は、トランジスタＭ５の第１端子と、配線ＧＮＤＬと、に電気的に接続されている。トランジスタＭ５の第２端子は、トランジスタＭ６の第１端子と接続され、トランジスタＭ５のゲートは、容量素子ＣＣの第１端子と接続されている。トランジスタＭ６の第２端子は、配線ＢＩＬと接続され、トランジスタＭ６のゲートは配線ＲＷＬと接続されている。
配線ＢＩＬは、ビット線として機能し、配線ＷＷＬは、書き込みワード線として機能し、配線ＲＷＬは、読み出しワード線として機能する。
配線ＢＧＬは、トランジスタＭ４のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ４のしきい値電圧を増減することができる。
配線ＧＮＤＬは、低レベル電位を与える配線である。
データの書き込みは、配線ＷＷＬに高レベル電位を印加し、トランジスタＭ４を導通状態にし、配線ＢＩＬと容量素子ＣＣの第１端子を接続することによって行われる。具体的には、トランジスタＭ４が導通状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、容量素子ＣＣの第１端子、及びトランジスタＭ５のゲートに該電位を書き込む。その後、配線ＷＷＬに低レベル電位を印加し、トランジスタＭ４を非導通状態にすることによって、容量素子ＣＣの第１端子の電位、及びトランジスタＭ５のゲートの電位を保持する。
データの読み出しは、配線ＢＩＬに所定の電位をプリチャージして、その後配線ＢＩＬを電気的に浮遊状態にし、かつ配線ＲＷＬに高レベル電位を印加することによって行われる。配線ＲＷＬが高レベル電位となるので、トランジスタＭ６は導通状態となり、配線ＢＩＬとトランジスタＭ５の第２端子が電気的に接続状態となる。このとき、トランジスタＭ５の第２端子には、配線ＢＩＬの電位が印加されることになるが、容量素子ＣＣの第１端子（又はトランジスタＭ５のゲート）に保持されている電位に応じて、トランジスタＭ５の第２端子の電位、及び配線ＢＩＬの電位が変化する。ここで、配線ＢＩＬの電位を読み出すことによって、容量素子ＣＣの第１端子（又はトランジスタＭ５のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＣの第１端子（又はトランジスタＭ５のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
また、上述した記憶装置５００が有するメモリセルは、メモリセル４８０に限定されず、回路の構成を適宜変更することができる。例えば、図１１（Ｂ）に示すメモリセル４２０のトランジスタＭ１、及び図１１（Ｅ）に示すメモリセル４５０のトランジスタＭ２のように、メモリセル４８０は、トランジスタＭ４のバックゲートを、配線ＢＧＬでなく、トランジスタＭ４のゲートに接続する構成であってもよい（図示しない。）。このような構成にすることによって、トランジスタＭ４のバックゲートに、トランジスタＭ４のゲートと同じ電位を印加することができるため、トランジスタＭ４が導通状態のときにおいて、トランジスタＭ４に流れる電流を増加することができる。また、例えば、図１１（Ｃ）に示すメモリセル４３０のトランジスタＭ１、及び図１１（Ｆ）に示すメモリセル４６０のトランジスタＭ２のように、メモリセル４８０は、トランジスタＭ４がバックゲートを有さない構成であってもよい（図示しない。）。このような構成にすることによって、トランジスタＭ４はバックゲートを有さない分、記憶装置５００の作製工程を短縮することができる。
なお、トランジスタＭ４乃至トランジスタＭ６のチャネル形成領域には、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛のいずれか一を有する酸化物半導体を用いることができる。つまり、トランジスタＭ４乃至トランジスタＭ６としてｏｓトランジスタを適用することができる。特に、インジウム、ガリウム、亜鉛からなる酸化物半導体であることが好ましい。インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したＯＳトランジスタは、オフ電流が極めて小さいという特性を有しているので、トランジスタＭ４乃至トランジスタＭ６としてｏｓトランジスタを用いることによって、トランジスタＭ４乃至トランジスタＭ６のリーク電流を非常に低くすることができる。特に、書き込んだデータをトランジスタＭ４によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。
トランジスタＭ４としてｏｓトランジスタを適用したメモリセル４８０は、前述したＮＯＳＲＡＭの一態様である。
なお、本実施の形態で説明したトランジスタＭ５及びＭ６のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコンなどとすることができる。Ｓｉトランジスタは、ｏｓトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Ｓｉトランジスタを適用するのは好適といえる。
また、トランジスタＭ５及びＭ６としてｏｓトランジスタを用いた場合、メモリセルを単極性回路によって構成することができる。
［ｏｓＳＲＡＭ］
図１２（Ｂ）に、ｏｓトランジスタを用いたＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の一例を示す。本明細書等において、ｏｓトランジスタを用いたＳＲＡＭを、ｏｓＳＲＡＭと呼ぶ。なお、図１２（Ｂ）に示すメモリセル４９０は、バックアップ可能なＳＲＡＭのメモリセルである。
メモリセル４９０は、トランジスタＭ７乃至トランジスタＭ１０と、トランジスタＭＳ１乃至トランジスタＭＳ４と、容量素子ＣＤ１と、容量素子ＣＤ２と、有する。なお、トランジスタＭ７乃至トランジスタＭ１０は、ゲート、及びバックゲートを有する。なお、トランジスタＭＳ１、及びトランジスタＭＳ２は、ｐチャネル型トランジスタであり、トランジスタＭＳ３、及びトランジスタＭＳ４は、ｎチャネル型トランジスタである。
トランジスタＭ７の第１端子は、配線ＢＩＬと電気的に接続され、トランジスタＭ７の第２端子は、トランジスタＭＳ１の第１端子と、トランジスタＭＳ３の第１端子と、トランジスタＭＳ２のゲートと、トランジスタＭＳ４のゲートと、トランジスタＭ１０の第１端子と、に電気的に接続されている。トランジスタＭ７のゲートは、配線ＷＯＬと電気的に接続され、トランジスタＭ７のバックゲートは、配線ＢＧＬ１と電気的に接続されている。トランジスタＭ８の第１端子は、配線ＢＩＬＢと電気的に接続され、トランジスタＭ８の第２端子は、トランジスタＭＳ２の第１端子と、トランジスタＭＳ４の第１端子と、トランジスタＭＳ１のゲートと、トランジスタＭＳ３のゲートと、トランジスタＭ９の第１端子と、に電気的に接続されている。トランジスタＭ８のゲートは、配線ＷＯＬと電気的に接続され、トランジスタＭ８のバックゲートは、配線ＢＧＬ２と電気的に接続されている。
トランジスタＭＳ１の第２端子は、配線ＶＤＬと電気的に接続されている。トランジスタＭＳ２の第２端子は、配線ＶＤＬと電気的に接続されている。トランジスタＭＳ３の第２端子は、配線ＧＮＤＬと電気的に接続されている。トランジスタＭＳ４の第２端子は、配線ＧＮＤＬと電気的に接続されている。
トランジスタＭ９の第２端子は、容量素子ＣＤ１の第１端子と電気的に接続され、トランジスタＭ９のゲートは、配線ＢＲＬと電気的に接続され、トランジスタＭ９のバックゲートは、配線ＢＧＬ３と電気的に接続されている。トランジスタＭ１０の第２端子は、容量素子ＣＤ２の第１端子と電気的に接続され、トランジスタＭ１０のゲートは、配線ＢＲＬと電気的に接続され、トランジスタＭ１０のバックゲートは、配線ＢＧＬ４と電気的に接続されている。
容量素子ＣＤ１の第２端子は、配線ＧＮＤＬと電気的に接続され、容量素子ＣＤ２の第２端子は、配線ＧＮＤＬと電気的に接続されている。
配線ＢＩＬ及び配線ＢＩＬＢは、ビット線として機能し、配線ＷＯＬは、ワード線として機能し、配線ＢＲＬは、トランジスタＭ９、及びトランジスタＭ１０の導通状態、非導通状態を制御する配線である。
配線ＢＧＬ１乃至配線ＢＧＬ４は、それぞれトランジスタＭ７乃至トランジスタＭ１０のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬ１乃至配線ＢＧＬ４に任意の電位を印加することによって、それぞれトランジスタＭ７乃至トランジスタＭ１０のしきい値電圧を増減することができる。
配線ＶＤＬは、高レベル電位を与える配線であり、配線ＧＮＤＬは、低レベル電位を与える配線である。
データの書き込みは、配線ＷＯＬに高レベル電位を印加し、かつ配線ＢＲＬに高レベル電位を印加することによって行われる。具体的には、トランジスタＭ１０が導通状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、トランジスタＭ１０の第２端子側に該電位を書き込む。
ところで、メモリセル４９０は、トランジスタＭＳ１乃至トランジスタＭＳ４によってインバータループを構成しているので、トランジスタＭ８の第２端子側に、該電位に対応するデータ信号の反転信号が入力される。トランジスタＭ８が導通状態であるため、配線ＢＩＬＢには、配線ＢＩＬに入力されている信号の反転信号が出力される。また、トランジスタＭ９、及びトランジスタＭ１０が導通状態であるため、トランジスタＭ７の第２端子の電位、及びトランジスタＭ８の第２端子の電位は、それぞれ容量素子ＣＤ２の第１端子、及び容量素子ＣＤ１の第１端子に保持される。その後、配線ＷＯＬに低レベル電位を印加し、かつ配線ＢＲＬに低レベル電位を印加し、トランジスタＭ７乃至トランジスタＭ１０を非導通状態にすることによって、容量素子ＣＤ１の第１端子、及び容量素子ＣＤ２の第１端子を保持する。
データの読み出しは、あらかじめ配線ＢＩＬ及び配線ＢＩＬＢを所定の電位にプリチャージして、かつ電気的に浮遊状態にした後に、配線ＷＯＬに高レベル電位を印加し、配線ＢＲＬに高レベル電位を印加することによって、容量素子ＣＤ１の第１端子の電位が、メモリセル４９０のインバータループによってリフレッシュされ、配線ＢＩＬＢに出力される。また、容量素子ＣＤ２の第１端子の電位が、メモリセル４９０のインバータループによってリフレッシュされ、配線ＢＩＬに出力される。配線ＢＩＬ及び配線ＢＩＬＢでは、それぞれプリチャージされた電位から容量素子ＣＤ２の第１端子の電位、及び容量素子ＣＤ１の第１端子の電位に変動するため、配線ＢＩＬ又は配線ＢＩＬＢの電位から、メモリセルに保持された電位を読み出すことができる。
なお、トランジスタＭ７乃至トランジスタＭ１０のチャネル形成領域には、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛のいずれか一を有する酸化物半導体を用いることができる。つまり、トランジスタＭ７乃至トランジスタＭ１０としてｏｓトランジスタを適用することができる。特に、インジウム、ガリウム、亜鉛からなる酸化物半導体であることが好ましい。インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したＯＳトランジスタは、オフ電流が極めて小さいという特性を有しているので、トランジスタＭ７乃至トランジスタＭ１０としてＯＳトランジスタを用いることによって、トランジスタＭ７乃至トランジスタＭ１０のリーク電流を非常に低くすることができる。特に、書き込んだデータをトランジスタＭ７乃至トランジスタＭ１０によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル４８０に対して多値データ、又はアナログデータを保持することができる。
トランジスタＭ７乃至トランジスタＭ１０としてｏｓトランジスタを用いることにより、ｏｓＳＲＡＭを構成することができる。
なお、トランジスタＭＳ１乃至トランジスタＭＳ４のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコンなどとすることができる。Ｓｉトランジスタは、ｏｓトランジスタよりも電界効果移動度が高くなる場合があるため、インバータに含まれるトランジスタとして、Ｓｉトランジスタを適用するのは好適といえる。
本実施の形態で説明した記憶装置は、実施の形態１における記憶回路ＭＭ及び記憶回路ＣＭなどに用いることができる。また、本実施の形態で説明した記憶装置は、図１における主記憶装置１３に用いることもできる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した示したコンピュータに設けることができる演算回路の構成例について説明する。ここでは特に、積和演算を行う機能を有する演算回路について説明する。以下で説明する演算回路は、例えば実施の形態１における演算部ＡＰに用いることができる。
＜演算回路の構成例＞
図１３は、演算回路の構成例を示している。図１３に示す演算回路ＭＡＣは、後述するメモリセルに保持された第１データと、入力された第２データと、の積和演算を行う回路であり、該積和演算の結果に応じた活性化関数の値を出力する回路である。なお、第１データ、及び第２データは、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
図１３に示す演算回路ＭＡＣは、電流源回路ＣＳと、カレントミラー回路ＣＵＲと、回路ＷＤＤと、回路ＷＬＤと、回路ＣＬＤと、オフセット回路ＯＦＳＴと、活性化関数回路ＡＣＴＶと、メモリセルアレイＭＡを有する。
メモリセルアレイＭＡは、メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、を有する。メモリセルＡＭ［１］、及びメモリセルＡＭ［２］は、第１データを保持する役割を有し、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］は、積和演算を行うために必要とする参照データを保持する機能を有する。なお、参照データも、第１データ、及び第２データと同様に、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
なお、図１３のメモリセルアレイＭＡは、メモリセルが行方向に２個、列方向に２個、マトリクス状に配置されているが、メモリセルアレイＭＡは、メモリセルが行方向に３個以上、列方向に３個以上、マトリクス状に配置されている構成としてもよい。また、積和演算でなく乗算を行う場合、メモリセルアレイＭＡは、メモリセルが行方向に１個、列方向に２個以上、マトリクス状に配置されている構成としてもよい。
メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、は、それぞれトランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子ＣＰを有する。
なお、トランジスタＴｒ１１は、ｏｓトランジスタであることが好ましい。加えて、トランジスタＴｒ１１のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、アルミニウム、ガリウム、イットリウム、スズなどが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
トランジスタＴｒ１１として、ｏｓトランジスタを用いることにより、トランジスタＴｒ１１のリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ１１として、ｏｓトランジスタを用いることにより、トランジスタＴｒ１１が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
また、トランジスタＴｒ１２に対しても、ｏｓトランジスタを用いることで、トランジスタＴｒ１１と同時に作製することができるため、演算回路の作製工程を短縮することができる場合がある。また、トランジスタＴｒ１２のチャネル形成領域を、酸化物でなく、非晶質シリコン、多結晶シリコン、低温ポリシリコンなどとしてもよい。
メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、のそれぞれにおいて、トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと接続されている。トランジスタＴｒ１２の第１端子は、配線ＶＲ０と接続されている。容量素子ＣＰの第１端子は、トランジスタＴｒ１２のゲートと接続されている。
つまり、メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、のそれぞれの構成は、上記実施の形態で説明したＮＯＳＲＡＭと同様の構成を適用することができる。
メモリセルＡＭ［１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤと接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬと接続され、容量素子ＣＰの第２端子は、配線ＣＬ［１］と接続されている。なお、図１３では、メモリセルＡＭ［１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、の接続箇所をノードＮＭ［１］としている。加えて、配線ＢＬからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭ［１］とする。
メモリセルＡＭ［２］において、トランジスタＴｒ１１の第２端子は、配線ＷＤと接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［２］と接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬと接続され、容量素子ＣＰの第２端子は、配線ＣＬ［２］と接続されている。なお、図１３では、メモリセルＡＭ［２］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、の接続箇所をノードＮＭ［２］としている。加えて、配線ＢＬからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭ［２］とする。
メモリセルＡＭｒｅｆ［１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬｒｅｆと接続され、容量素子ＣＰの第２端子は、配線ＣＬ［１］と接続されている。なお、図１３では、メモリセルＡＭｒｅｆ［１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、の接続箇所をノードＮＭｒｅｆ［１］としている。加えて、配線ＢＬｒｅｆからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭｒｅｆ［１］とする。
メモリセルＡＭｒｅｆ［２］において、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［２］と接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬｒｅｆと接続され、容量素子ＣＰの第２端子は、配線ＣＬ［２］と接続されている。なお、図１３では、メモリセルＡＭｒｅｆ［２］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、の接続箇所をノードＮＭｒｅｆ［２］としている。加えて、配線ＢＬｒｅｆからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭｒｅｆ［２］とする。
上述したノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］は、それぞれのメモリセルの保持ノードとして機能する。
配線ＶＲ０は、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第１端子‐第２端子間に電流を流すための配線である。そのため、配線ＶＲ０は、所定の電位を与えるための配線として機能する。例えば、配線ＶＲ０が与える電位は、基準電位、又は基準電位よりも低い電位とすることができる。
電流源回路ＣＳは、配線ＢＬと、配線ＢＬｒｅｆと、に接続されている。電流源回路ＣＳは、配線ＢＬ及び配線ＢＬｒｅｆに対して電流を供給する機能を有する。なお、配線ＢＬ、配線ＢＬｒｅｆのそれぞれに対して供給する電流量は、互いに異なっていてもよい。本構成例では、電流源回路ＣＳから配線ＢＬに流れる電流をＩＣとし、電流源回路ＣＳから配線ＢＬｒｅｆに流れる電流をＩＣｒｅｆとしている。
カレントミラー回路ＣＵＲは、配線ＩＬと、配線ＩＬｒｅｆと、を有する。配線ＩＬは、配線ＢＬと接続され、図１３では、配線ＩＬと配線ＢＬの接続箇所をノードＮＰとして図示している。配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続され、図１３では、配線ＩＬと配線ＢＬの接続箇所をノードＮＰｒｅｆとして図示している。カレントミラー回路ＣＵＲは、ノードＮＰｒｅｆの電位に応じた電流を、配線ＢＬｒｅｆのノードＮＰｒｅｆから配線ＩＬｒｅｆに排出し、且つ当該電流と同じ量の電流を配線ＢＬのノードＮＰから配線ＩＬに排出する機能を有する。なお、図１３では、ノードＮＰから配線ＩＬに排出する電流、及びノードＮＰｒｅｆから配線ＩＬｒｅｆに排出する電流をＩＣＭと記している。加えて、配線ＢＬにおいて、カレントミラー回路ＣＵＲからメモリセルアレイＭＡに流れる電流をＩＢと記し、配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＵＲからメモリセルアレイＭＡに流れる電流をＩＢｒｅｆと記す。
回路ＷＤＤは、配線ＷＤと、配線ＷＤｒｅｆと、に接続されている。回路ＷＤＤは、メモリセルアレイＭＡが有するそれぞれのメモリセルに格納するための第１データを送信する機能を有する。
回路ＷＬＤは、配線ＷＬ［１］と、配線ＷＬ［２］と、に接続されている。回路ＷＬＤは、メモリセルアレイＭＡが有するメモリセルに第１データを書き込む際に、第１データの書き込み先となるメモリセルを選択する機能を有する。
回路ＣＬＤは、配線ＣＬ［１］と、配線ＣＬ［２］と、に接続されている。回路ＣＬＤは、メモリセルアレイＭＡが有するそれぞれの容量素子ＣＰの第２端子に対して、第２データに応じた電位を印加する機能を有する。
回路ＯＦＳＴは、配線ＢＬと、配線ＯＬと、に接続されている。回路ＯＦＳＴは、配線ＢＬから回路ＯＦＳＴに流れる電流量、及び／又は配線ＢＬから回路ＯＦＳＴに流れる電流の変化量をサンプリングする機能を有する。加えて、回路ＯＦＳＴは、当該サンプリングに基づいたデータを配線ＯＬに出力する機能を有する。なお、当該データとしては、電流としてもよいし、電圧としてもよい。なお、図１３では、配線ＢＬから回路ＯＦＳＴに流れる電流をＩαと記している。
例えば、回路ＯＦＳＴは、図１４に示す構成とすることができる。図１４において、回路ＯＦＳＴは、電流Ｉαの変化量をサンプリングして、当該変化量に応じた電位を配線ＯＬに出力する回路である。回路ＯＦＳＴは、トランジスタＴｒ２１と、トランジスタＴｒ２２と、トランジスタＴｒ２３と、容量素子Ｃｏｆｓｔと、抵抗素子Ｒ１と、を有する。
容量素子Ｃｏｆｓｔの第１端子は、配線ＢＬと接続され、抵抗素子Ｒ１の第１端子は、配線ＢＬと接続されている。容量素子Ｃｏｆｓｔの第２端子は、トランジスタＴｒ２１の第１端子と接続され、トランジスタＴｒ２１の第１端子は、トランジスタＴｒ２２のゲートと接続されている。トランジスタＴｒ２２の第１端子は、トランジスタＴｒ２３の第１端子と接続され、トランジスタＴｒ２３の第１端子は、配線ＯＬと接続されている。なお、容量素子Ｃｏｆｓｔの第１端子と、抵抗素子Ｒ１の第１端子と、の電気的接続点をノードＮａとし、容量素子Ｃｏｆｓｔの第２端子と、トランジスタＴｒ２１の第１端子と、トランジスタＴｒ２２のゲートと、の電気的接続点をノードＮｂとする。
抵抗素子Ｒ１の第２端子は、配線ＶｒｅｆＬと接続されている。トランジスタＴｒ２１の第２端子は、配線ＶａＬと接続され、トランジスタＴｒ２１のゲートは、配線ＲＳＴと接続されている。トランジスタＴｒ２２の第２端子は、配線ＶＤＤＬと接続されている。トランジスタＴｒ２３の第２端子は、配線ＶＳＳＬと接続され、トランジスタＴｒ２３のゲートは、配線ＶｂＬと接続されている。
配線ＶｒｅｆＬは、電位Ｖｒｅｆを与える配線であり、配線ＶａＬは、電位Ｖａを与える配線であり、配線ＶｂＬは、電位Ｖｂを与える配線である。配線ＶＤＤＬは、電位ＶＤＤを与える配線であり、配線ＶＳＳＬは、電位ＶＳＳを与える配線である。特に、ここでの回路ＯＦＳＴの構成例では、電位ＶＤＤを高レベル電位とし、電位ＶＳＳを低レベル電位としている。配線ＲＳＴは、トランジスタＴｒ２１の導通状態、非導通状態を切り替えるための電位を与える配線である。
図１４に示す回路ＯＦＳＴより、トランジスタＴｒ２２と、トランジスタＴｒ２３と、配線ＶＤＤＬと、配線ＶＳＳＬと、配線ＶｂＬと、によって、ソースフォロワ回路が構成されている。
図１４に示す回路ＯＦＳＴより、抵抗素子Ｒ１と、配線ＶｒｅｆＬと、によって、ノードＮａには、配線ＢＬから流れてくる電流、及び抵抗素子Ｒ１の抵抗に応じた電位が与えられる。
図１４に示す回路ＯＦＳＴの動作例について説明する。配線ＢＬから１回目の電流（以後、第１電流と呼称する。）が流れたとき、抵抗素子Ｒ１と、配線ＶｒｅｆＬと、により、ノードＮａに第１電流と抵抗素子Ｒ１の抵抗とに応じた電位が与えられる。また、このとき、トランジスタＴｒ２１を導通状態として、ノードＮｂに電位Ｖａを与える。その後、トランジスタＴｒ２１を非導通状態とする。
次に、配線ＢＬから２回目の電流（以後、第２電流と呼称する。）が流れたとき、第１電流が流れたときと同様に、抵抗素子Ｒ１と、配線ＶｒｅｆＬと、により、ノードＮａに第２電流と抵抗素子Ｒ１の抵抗とに応じた電位が与えられる。このとき、ノードＮｂはフローティング状態となっているので、ノードＮａの電位が変化したことで、容量結合によって、ノードＮｂの電位も変化する。ノードＮａの電位の変化をΔＶＮａとし、容量結合係数をＫとしたとき、ノードＮｂの電位はＶａ＋Ｋ・ΔＶＮａとなる。トランジスタＴｒ２２のしきい値電圧をＶｔｈとしたとき、配線ＯＬから電位Ｖａ＋Ｋ・ΔＶＮａ−Ｖｔｈが出力される。ここで、電位Ｖａをしきい値電圧Ｖｔｈとすることで、配線ＯＬから電位Ｋ・ΔＶＮａを出力することができる。
ところで、容量結合係数Ｋは、トランジスタＴｒ２２のゲート容量、ノードＮｂ周りの配線材料、寄生抵抗などによって定まる。つまり、配線ＯＬから出力された電位Ｋ・ΔＶＮａをＫで除算することで、ノードＶａの電位の変化量ΔＶＮａを求めることができる。また、電位ΔＶＮａは、第１電流から第２電流への変化量と、抵抗素子Ｒ１と、電位Ｖｒｅｆと、に応じて定まる。そのため、図１４に示す回路ＯＦＳＴから出力された電位の変化量ΔＶＮａと、抵抗素子Ｒ１と、電位Ｖｒｅｆと、によって、配線ＢＬに流れる電流の変化量を求めることができる。
活性化関数回路ＡＣＴＶは、配線ＯＬと、配線ＮＩＬと、に接続されている。活性化関数回路ＡＣＴＶには、配線ＯＬを介して、回路ＯＦＳＴから出力された電位が入力される。活性化関数回路ＡＣＴＶは、当該結果に対して、あらかじめ定義された関数系に従った演算を行う回路である。当該関数系としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ（Ｒｅｃｔｉｆｉｅｄ Ｌｉｎｅａｒ Ｕｎｉｔ）関数、しきい値関数などを用いることができ、これらの関数は、ニューラルネットワークにおける活性化関数として適用される。活性化関数回路ＡＣＴＶによって変換された電位は、配線ＮＩＬに出力される。
具体的な動作例については後述するが、メモリセルＡＭ［１］のノードＮＭ［１］、メモリセルＡＭ［２］のノードＮＭ［２］に第１データに応じた電位を供給し、かつ配線ＣＬ［１］、配線ＣＬ［２］に第２データに応じた電位を印加することで、第１データと第２データの積和演算を行うことができる。
＜演算回路の動作例＞
次に、上述した演算回路ＭＡＣで行うことができる積和演算の動作例について説明する。
図１５に演算回路ＭＡＣの動作例のタイミングチャートを示す。図１５のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ０９における、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ、配線ＷＤｒｅｆ、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＣＬ［１］、及び配線ＣＬ［２］の電位の変動を示し、電流ＩＢ−Ｉα、及び電流ＩＢｒｅｆの大きさの変動を示している。特に、電流ＩＢ−Ｉαは、配線ＢＬから、メモリセルアレイＭＡのメモリセルＡＭ［１］、及びメモリセルＡＭ［２］に流れる電流の総和を示している。
［時刻Ｔ０１から時刻Ｔ０２まで］
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＬ［１］に高レベル電位（図１５ではＨｉｇｈと表記している。）が印加され、配線ＷＬ［２］に低レベル電位（図１５ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤには接地電位（図１５ではＧＮＤと表記している。）よりもＶＰＲ−ＶＷ［１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＣＬ［１］、及び配線ＣＬ［２］にはそれぞれ基準電位（図１５ではＲＥＦＰと表記している。）が印加されている。
なお、電位ＶＷ［１］は、第１データの一に対応する電位である。また、電位ＶＰＲは、参照データに対応する電位である。
このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［１］において、配線ＷＤとノードＮＭ［１］とが電気的に接続されるため、ノードＮＭ［１］の電位は、ＶＰＲ−ＶＷ［１］となる。同様に、メモリセルＡＭｒｅｆ［１］において、配線ＷＤｒｅｆとノードＮＭｒｅｆ［１］とが電気的に接続されるため、ノードＮＭｒｅｆ［１］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，０としたとき、ＩＡＭ［１］，０は次の式で表すことができる。
ｋは、トランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ１２のしきい値電圧である。
配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［１］，０としたとき、同様に、ＩＡＭｒｅｆ［１］，０は次の式で表すことができる。
なお、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、非導通状態となる。このため、ノードＮＭ［２］、及びノードＮＭｒｅｆ［２］への電位の保持は行われない。
［時刻Ｔ０２から時刻Ｔ０３まで］
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＬ［１］に低レベル電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１は非導通状態となる。
また、配線ＷＬ［２］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、時刻Ｔ０２以前から非導通状態となっている。
上述のとおり、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は非導通状態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、それぞれのメモリセルが有する容量素子ＣＰによって、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］のそれぞれの電位が保持される。
特に、演算回路ＭＡＣの回路構成の説明で述べたとおり、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１にｏｓトランジスタを適用することによって、トランジスタＴｒ１１の第１端子‐第２端子間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。
また、時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＤ、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、非導通状態となっているため、配線ＷＤ、及び配線ＷＤｒｅｆからの電位の印加によって、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのノードに保持されている電位が書き換えられることは無い。
［時刻Ｔ０３から時刻Ｔ０４まで］
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＬ［１］に低レベル電位が印加され、配線ＷＬ［２］に高レベル電位が印加されている。加えて、配線ＷＤには接地電位よりもＶＰＲ−ＶＷ［２］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ０２から引き続き、配線ＣＬ［１］、及び配線ＣＬ［２］には、それぞれ基準電位が印加されている。
なお、電位ＶＷ［２］は、第１データの一に対応する電位である。
このとき、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［２］において、配線ＷＤとノードＮＭ［２］とが接続されるため、ノードＮＭ［２］の電位は、ＶＰＲ−ＶＷ［２］となる。同様に、メモリセルＡＭｒｅｆ［２］において、配線ＷＤｒｅｆとノードＮＭｒｅｆ［２］とが接続されるため、ノードＮＭｒｅｆ［２］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，０としたとき、ＩＡＭ［２］，０は次の式で表すことができる。
配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［２］，０としたとき、同様に、ＩＡＭｒｅｆ［２］，０は次の式で表すことができる。
［時刻Ｔ０４から時刻Ｔ０５まで］
時刻Ｔ０４から時刻Ｔ０５までの間において、配線ＷＬ［２］に低レベル電位が印加される。このとき、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は非導通状態となる。
また、配線ＷＬ［１］には、時刻Ｔ０４以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１は、時刻Ｔ０２より先から時刻Ｔ０４まで非導通状態となっている。
時刻Ｔ０４から時刻Ｔ０５までの間では、時刻Ｔ０２から時刻Ｔ０３までの間と同様に、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は非導通状態となっているため、それぞれのメモリセルが有する容量素子ＣＰによって、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］のそれぞれの電位が保持される。
また、時刻Ｔ０４から時刻Ｔ０５までの間では、時刻Ｔ０２から時刻Ｔ０３までの間と同様に、配線ＷＤ、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は非導通状態となっているため、配線ＷＤ、及び配線ＷＤｒｅｆからの電位の印加によって、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのノードに保持されている電位が書き換えられることは無い。
ここで、時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
配線ＢＬｒｅｆには、電流源回路ＣＳからの電流が供給される。加えて、配線ＢＬｒｅｆには、カレントミラー回路ＣＵＲ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］によって電流が排出される。配線ＢＬｒｅｆにおいて、電流源回路ＣＳから供給される電流をＩＣｒｅｆとし、カレントミラー回路ＣＵＲによって排出される電流をＩＣＭ，０としたとき、キルヒホッフの法則により次の式が成り立つ。
配線ＢＬには、電流源回路ＣＳからの電流が供給される。加えて、配線ＢＬには、カレントミラー回路ＣＵＲ、メモリセルＡＭ［１］、メモリセルＡＭ［２］によって電流が排出される。さらに、配線ＢＬから回路ＯＦＳＴにも電流が流れる。配線ＢＬにおいて、電流源回路ＣＳから供給される電流をＩＣとし、配線ＢＬから回路ＯＦＳＴに流れる電流をＩα，０としたとき、キルヒホッフの法則により次の式が成り立つ。
［時刻Ｔ０５から時刻Ｔ０６まで］
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＣＬ［１］に基準電位よりもＶＸ［１］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量素子ＣＰの第２端子に電位ＶＸ［１］が印加されるため、トランジスタＴｒ１２のゲートの電位が変化する。これにより、トランジスタＴｒ１２の第１端子‐第２端子間に流れる電流量が変動する。
なお、電位Ｖｘ［１］は、第２データの一に対応する電位である。
ところで、トランジスタＴｒ１２のゲートの電位の変化量は、配線ＣＬ［１］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子ＣＰの容量、トランジスタＴｒ１２のゲート容量、寄生抵抗などによって算出される。本動作例では、容量結合係数をｈとして説明する。つまり、トランジスタＴｒ１２のゲート電位の変化量をΔＶｔｈとしたとき、ΔＶｔｈは次の式で求めることができる。
メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量素子ＣＰの第２端子に、電位ＶＸ［１］が印加されることによって、トランジスタＴｒ１２のゲート電位は、それぞれｈＶＸ［１］上昇する。換言すれば、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量素子ＣＰの第２端子に、電位ＶＸ［１］が印加されることによって、ノードＮＭ［１］及びノードＮＭｒｅｆ［１］の電位がそれぞれｈＶＸ［１］上昇する。
ここで、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，１としたとき、ＩＡＭ［１］，１は次の式で表すことができる。
つまり、配線ＣＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［１］，１−ＩＡＭ［１］，０（図１５では、ΔＩＡＭ［１］と表記する。）増加する。
同様に、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［１］，１としたとき、ＩＡＭｒｅｆ［１］，１は次の式で表すことができる。
つまり、配線ＣＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭｒｅｆ［１］，１−ＩＡＭｒｅｆ［１］，０（図１５では、ΔＩＡＭｒｅｆ［１］と表記する。）増加する。
ここで、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
配線ＢＬｒｅｆには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣｒｅｆが供給される。一方、配線ＢＬｒｅｆには、カレントミラー回路ＣＵＲ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］によって電流が排出される。配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＵＲによって排出される電流をＩＣＭ，１としたとき、キルヒホッフの法則により次の式が成り立つ。
配線ＢＬには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣが供給される。一方、配線ＢＬには、カレントミラー回路ＣＵＲ、メモリセルＡＭ［１］、メモリセルＡＭ［２］によって電流が排出される。さらに、配線ＢＬから回路ＯＦＳＴにも電流が流れる。配線ＢＬにおいて、配線ＢＬから回路ＯＦＳＴに流れる電流をＩα，１としたとき、キルヒホッフの法則により次の式が成り立つ。
時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，０と、時刻Ｔ０５から時刻Ｔ０６までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，１と、の差をΔＩαとする。以後、ΔＩαを、演算回路ＭＡＣにおける、差分電流と呼称する。差分電流ΔＩαは、式（Ｅ１）乃至式（Ｅ６）、式（Ｅ８）乃至式（Ｅ１１）用いて、次の式のとおりに表すことができる。
［時刻Ｔ０６から時刻Ｔ０７まで］
時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＣＬ［１］には接地電位が印加されている。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量素子ＣＰの第２端子に、接地電位が印加されるため、トランジスタＴｒ１２のゲートの電位（ノードＮＭ［１］及びノードＮＭｒｅｆ［１］のそれぞれの電位）は、それぞれ時刻Ｔ０４から時刻Ｔ０５までの間の電位に戻る。
［時刻Ｔ０７から時刻Ｔ０８まで］
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［１］に基準電位よりもＶＸ［１］高い電位が印加され、配線ＣＬ［２］に基準電位よりもＶＸ［２］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量素子ＣＰの第２端子に電位ＶＸ［１］が印加され、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量素子ＣＰの第２端子に電位ＶＸ［２］が印加される。このため、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２のゲートの電位が変動する。換言すると、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］の電位が変動する。
ノードＮＭ［１］、及びノードＮＭｒｅｆ［１］のそれぞれの電位の変化は、時刻Ｔ０５から時刻Ｔ０６までの間の動作を参酌する。また、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの電位の変化は、ノードＮＭ［１］、及びノードＮＭｒｅｆ［１］と同様に、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量結合係数をｈとして説明する。
容量結合係数をｈとしているため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量素子ＣＰの第２端子に、電位ＶＸ［２］が印加されることによって、トランジスタＴｒ１２のゲートの電位は、それぞれｈＶＸ［２］上昇する。換言すると、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量素子ＣＰの第２端子に、電位ＶＸ［２］が印加されることによって、ノードＮＭ［２］、及びノードＮＭｒｅｆ［２］の電位がそれぞれｈＶＸ［２］上昇する。
ここで、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，１としたとき、ＩＡＭ［２］，１は次の式で表すことができる。
つまり、配線ＣＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［２］，１−ＩＡＭ［２］，０（図１５では、ΔＩＡＭ［２］と表記する。）増加する。
同様に、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［２］，１としたとき、ＩＡＭｒｅｆ［２］，１は次の式で表すことができる。
つまり、配線ＣＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭｒｅｆ［２］，１−ＩＡＭｒｅｆ［２］，０（図１５では、ΔＩＡＭｒｅｆ［２］と表記する。）増加する。
ここで、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
配線ＢＬｒｅｆには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣｒｅｆが供給される。一方、配線ＢＬｒｅｆには、カレントミラー回路ＣＵＲ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］によって電流が排出される。配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＵＲによって排出される電流をＩＣＭ，２としたとき、キルヒホッフの法則により次の式が成り立つ。
配線ＢＬには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣが供給される。一方、配線ＢＬには、カレントミラー回路ＣＵＲ、メモリセルＡＭ［１］、メモリセルＡＭ［２］によって電流が排出される。さらに、配線ＢＬから回路ＯＦＳＴにも電流が流れる。配線ＢＬにおいて、配線ＢＬから回路ＯＦＳＴに流れる電流をＩα，３としたとき、キルヒホッフの法則により次の式が成り立つ。
時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，０と、時刻Ｔ０７から時刻Ｔ０８までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，３と、の差となる差分電流ΔＩαは、式（Ｅ１）乃至式（Ｅ６）、式（Ｅ８）、式（Ｅ９）、式（Ｅ１３）乃至式（Ｅ１６）用いて、次の式のとおりに表すことができる。
式（Ｅ１２）、式（Ｅ１７）に示すとおり、回路ＯＦＳＴに入力される差分電流ΔＩαは、複数の第１データである電位ＶＸと、複数の第２データである電位ＶＷと、の積の和に応じた値となる。つまり、差分電流ΔＩαを回路ＯＦＳＴで計測することによって、第１データと第２データとの積和の値を求めることができる。
［時刻Ｔ０８から時刻Ｔ０９まで］
時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＣＬ［１］、及び配線ＣＬ［２］には接地電位が印加されている。このとき、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量素子ＣＰの第２端子に、接地電位が印加されるため、トランジスタＴｒ１２のゲートの電位（ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］のそれぞれの電位）は、それぞれ時刻Ｔ０６から時刻Ｔ０７までの間のゲートの電位に戻る。
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＣＬ［１］にＶＷ［１］を印加し、時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［１］及び配線ＣＬ［２］にそれぞれＶＷ［１］、ＶＷ［２］を印加したが、配線ＣＬ［１］及び配線ＣＬ［２］に印加する電位は、基準電位ＲＥＦＰよりも低くてもよい。配線ＣＬ［１］、及び／又は配線ＣＬ［２］に、基準電位ＲＥＦＰよりも低い電位を印加した場合、配線ＣＬ［１］、及び／又は配線ＣＬ［２］に接続されているトランジスタＴｒ１２のゲートの電位を低くすることができる。これにより、積和演算において、第１データと、負の値である第２データの一との積を行うことができる。例えば、時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［２］に、ＶＷ［２］でなく−ＶＷ［２］を印加した場合、差分電流ΔＩαは、次の式の通りに表すことができる。
なお、本動作例では、２行２列のマトリクス状に配置されているメモリセルを有するメモリセルアレイＭＡについて扱ったが、１行、且つ２列以上のメモリセルアレイ、又は３行以上、且つ３列以上のメモリセルアレイについても同様に、積和演算を行うことができる。この場合のメモリセルアレイは、複数列のうち１列を、参照データ（電位ＶＰＲ）を保持するメモリセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。また、行数を増やすことによって、積和演算における、足し合わせる項数を増やすことができる。行数を増やした場合の、差分電流ΔＩαは、次の式で表すことができる。
本実施の形態で述べた演算回路は、例えば、階層型のニューラルネットワークに用いることができる。具体的には、階層型のニューラルネットワークにおける第（Ｋ−１）層（Ｋは２以上の整数とする。）が有する全てのニューロンから第Ｋ層が有する複数のニューロンの一に信号が与えられるとき、上述の第１データを重み係数、上述の第２データを第（Ｋ−１）層から出力される信号の強度とすることで、第（Ｋ−１）層から出力される信号の強度と重み係数の積和を計算することができる。更に当該積和の結果を活性化関数回路ＡＣＴＶに入力することで、活性化関数の値を求めることができる。この活性化関数の値が、第Ｋ層が有するニューロンの一に有力される信号とすることができる。
ところで、本実施の形態で述べた演算回路のメモリセルアレイＭＡでは、メモリセルアレイＭＡの行数が前層のニューロンの数となる。換言すると、メモリセルＡＭの行数は、次層の１つのニューロンへ入力される前層のニューロンの出力信号の数に対応する。そして、メモリセルアレイＭＡの列数が、次層のニューロンの数となる。換言すると、メモリセルアレイＭＡの列数は、次層のニューロンから出力される出力信号の数に対応する。つまり、前層、次層のそれぞれのニューロンの個数によって、演算回路のメモリセルアレイＭＡの行数、及び列数が定まるため、構成したいニューラルネットワークに応じて、メモリセルアレイの行数、及び列数を定めて、設計すればよい。
本実施の形態で説明したように、メモリセルＡＭ及びメモリセルＡＭｒｅｆは、積和演算を行う機能と、データを記憶する機能とを備えており、且つ、少ないトランジスタ数で構成されている。そのため、図２におけるレジスタＲＳ及び演算回路ＡＣの両方の機能を、少ないトランジスタ数で実現することができる。そのため、演算回路ＭＡＣをＧＰＵ１２に用いることにより、ＧＰＵ１２の高集積化を図ることができる。
また、本実施の形態で説明した演算回路ＭＡＣのメモリセルは、ＮＯＳＲＡＭのメモリセルと同様の構成を有する。そのため、実施の形態１で説明したコンピュータ１０に、ｏｓメモリとしてＮＯＳＲＡＭを搭載し、演算部ＡＣとして演算回路ＭＡＣを搭載する場合、演算回路ＭＡＣのメモリセルと演算回路ＭＡＣのメモリセルを同一工程で同時に形成することができる。これにより、ＧＰＵ１２の製造工程を簡略化し、コストを削減することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明したＧＰＵ又はコンピュータに用いることが可能な半導体装置、及び当該半導体装置に用いることが可能なｏｓトランジスタの構成例について説明する。
＜半導体装置の構成例＞
図１６に示す半導体装置は、トランジスタ３００と、トランジスタ２００、および容量素子１００を有している。図１７（Ａ）はトランジスタ２００のチャネル長方向の断面図であり、図１７（Ｂ）はトランジスタ２００のチャネル幅方向の断面図であり、図１７（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。
図１６に示す半導体装置において、配線１００１はトランジスタ３００のソースおよびドレインの一方と接続され、配線１００２はトランジスタ３００のソースおよびドレインの他方と接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と接続され、配線１００４はトランジスタ２００のトップゲートと接続され、配線１００６はトランジスタ２００のボトムゲートと接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と接続され、配線１００５は容量素子１００の電極の他方と接続されている。
ここで、実施の形態２に示すｏｓメモリに、本実施の形態に示す半導体装置を用いる場合、トランジスタＭ３はトランジスタ３００に、トランジスタＭ２はトランジスタ２００に、容量素子ＣＢは容量素子１００に対応する。また、配線ＳＬは、配線１００１に、配線ＲＢＬは、配線１００２に、配線ＷＢＬは、配線１００３に、配線ＷＯＬは、配線１００４に、配線ＣＡＬは、配線１００５に、配線ＢＧＬは、配線１００６に対応する。
また、実施の形態３に示す演算回路に、本実施の形態に示す半導体装置を用いる場合、トランジスタＴｒ１２はトランジスタ３００に、トランジスタＴｒ１１はトランジスタ２００に、容量素子ＣＰは容量素子１００に対応する。また、配線ＶＲ０は、配線１００１に、配線ＢＬは、配線１００２に、配線ＷＤは、配線１００３に、配線ＷＬは、配線１００４に、配線ＣＬは、配線１００５に対応する。
また、ｏｓメモリと演算回路の両方に、本実施の形態に示す半導体装置を用いる場合、トランジスタＭ３とトランジスタＴｒ１２、トランジスタＭ２とトランジスタＴｒ１１、容量素子ＣＢと容量素子ＣＰは、それぞれ同一工程で形成することができる。これにより、製造工程を簡略化し、コストを削減することができる。
本発明の一態様の半導体装置は、図１６に示すようにトランジスタ３００、トランジスタ２００、容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、図１７（Ｃ）に示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図１６に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、トランジスタ２００と同様に、トランジスタ３００に酸化物半導体を用いる構成にしてもよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１６において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１６において、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１６において、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、または配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１６において、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、または配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体２１０、および絶縁体２１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、および絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、およびトランジスタ２００を構成する導電体（導電体２０３）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体２１６の上方には、トランジスタ２００が設けられている。
図１７（Ａ）、（Ｂ）に示すように、トランジスタ２００は、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０３と、絶縁体２１６と導電体２０３の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂ上に、互いに離して配置された導電体２４２ａ、および導電体２４２ｂと、導電体２４２ａおよび導電体２４２ｂ上に配置され、導電体２４２ａと導電体２４２ｂの間に重畳して開口が形成された絶縁体２８０と、開口の中に配置された導電体２６０と、酸化物２３０ｂ、導電体２４２ａ、導電体２４２ｂ、および絶縁体２８０と、導電体２６０と、の間に配置された絶縁体２５０と、酸化物２３０ｂ、導電体２４２ａ、導電体２４２ｂ、および絶縁体２８０と、絶縁体２５０と、の間に配置された酸化物２３０ｃと、を有する。また、図１７（Ａ）、（Ｂ）に示すように、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２ａ、および導電体２４２ｂと、絶縁体２８０との間に絶縁体２４４が配置されることが好ましい。また、図１７（Ａ）、（Ｂ）に示すように、導電体２６０は、絶縁体２５０の内側に設けられた導電体２６０ａと、導電体２６０ａの内側に埋め込まれるように設けられた導電体２６０ｂと、を有することが好ましい。また、図１７（Ａ）、（Ｂ）に示すように、絶縁体２８０、導電体２６０、および絶縁体２５０の上に絶縁体２７４が配置されることが好ましい。
なお、以下において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃをまとめて酸化物２３０という場合がある。また、導電体２４２ａおよび導電体２４２ｂをまとめて導電体２４２という場合がある。
なお、トランジスタ２００では、チャネルが形成される領域と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ２００では、導電体２６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体２６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１６、図１７（Ａ）（Ｂ）に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体２６０は、トランジスタのゲート電極として機能し、導電体２４２ａおよび導電体２４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体２６０は、絶縁体２８０の開口、および導電体２４２ａと導電体２４２ｂに挟まれた領域に埋め込まれるように形成される。導電体２６０、導電体２４２ａおよび導電体２４２ｂの配置は、絶縁体２８０の開口に対して、自己整合的に選択される。つまり、トランジスタ２００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体２６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ２００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体２６０が、導電体２４２ａと導電体２４２ｂの間の領域に自己整合的に形成されるので、導電体２６０は、導電体２４２ａまたは導電体２４２ｂと重畳する領域を有さない。これにより、導電体２６０と導電体２４２ａおよび導電体２４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ２００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。また、導電体２０３は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電体２０３に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のＶｔｈを制御することができる。特に、導電体２０３に負の電位を印加することにより、トランジスタ２００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０３に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体２０３は、酸化物２３０、および導電体２６０と、重なるように配置する。これにより、導電体２６０、および導電体２０３に電位を印加した場合、導電体２６０から生じる電界と、導電体２０３から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体２０３は、導電体２１８と同様の構成であり、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体２０３ａが形成され、さらに内側に導電体２０３ｂが形成されている。
絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２５０は、ゲート絶縁体としての機能を有する。
ここで、酸化物２３０と接する絶縁体２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。
絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素は、絶縁体２２０側へ拡散することがなく、好ましい。また、導電体２０３が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ−ｋ材料の絶縁体と絶縁体２２０とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ２００は、チャネル形成領域を含む酸化物２３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
酸化物２３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物２３０は、酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流を得られる。
酸化物２３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
また、図１７（Ａ）に示すように、酸化物２３０の、導電体２４２との界面とその近傍には、低抵抗領域として、領域２４３（領域２４３ａ、および領域２４３ｂ）が形成される場合がある。このとき、領域２４３ａはソース領域またはドレイン領域の一方として機能し、領域２４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域２４３ａと領域２４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物２３０と接するように上記導電体２４２を設けることで、領域２４３の酸素濃度が低減する場合がある。また、領域２４３に導電体２４２に含まれる金属と、酸化物２３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域２４３のキャリア密度が増加し、領域２４３は、低抵抗領域となる。
絶縁体２４４は、導電体２４２を覆うように設けられ、導電体２４２の酸化を抑制する。このとき、絶縁体２４４は、酸化物２３０の側面を覆い、絶縁体２２４と接するように設けられてもよい。
絶縁体２４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、絶縁体２４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、導電体２４２が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない場合、絶縁体２４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの内側（上面および側面）接して配置することが好ましい。絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素分子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３、または３．０×１０２０ａｔｏｍｓ／ｃｍ３である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、絶縁体２５０から、酸化物２３０ｃを通じて、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体２５０が有する過剰酸素を、効率的に酸化物２３０へ供給するために、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への過剰酸素の拡散が抑制される。つまり、酸化物２３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体２６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体２４４に用いることができる材料を用いればよい。
第１のゲート電極として機能する導電体２６０は、図１７（Ａ）、（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体２８０は、絶縁体２４４を介して、導電体２４２上に設けられる。絶縁体２８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体２８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体２８０を、酸化物２３０ｃと接して設けることで、絶縁体２８０中の酸素を、酸化物２３０ｃを通じて、酸化物２３０の領域２３４へと効率良く供給することができる。なお、絶縁体２８０中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体２８０の開口は、導電体２４２ａと導電体２４２ｂの間の領域に重畳して形成される。これにより、導電体２６０は、絶縁体２８０の開口、および導電体２４２ａと導電体２４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体２６０の導電性が下がらないようにする必要がある。そのために導電体２６０の膜厚を大きくすると、導電体２６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体２６０を絶縁体２８０の開口に埋め込むように設けるため、導電体２６０をアスペクト比の高い形状にしても、工程中に導電体２６０を倒壊させることなく、形成することができる。
絶縁体２７４は、絶縁体２８０の上面、導電体２６０の上面、および絶縁体２５０の上面に接して設けられることが好ましい。絶縁体２７４をスパッタリング法で成膜することで、絶縁体２５０および絶縁体２８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物２３０中に酸素を供給することができる。
例えば、絶縁体２７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体２７４の上に、層間膜として機能する絶縁体２８１を設けることが好ましい。絶縁体２８１は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２４４に形成された開口に、導電体２４０ａおよび導電体２４０ｂを配置する。導電体２４０ａおよび導電体２４０ｂは、導電体２６０を挟んで対向して設ける。導電体２４０ａおよび導電体２４０ｂは、後述する導電体２４６および導電体２４８と同様の構成である。
絶縁体２８１上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２４４、絶縁体２８０、絶縁体２７４、絶縁体２８１、絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。
導電体２４６、および導電体２４８は、容量素子１００、トランジスタ２００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ２００の上方には、容量素子１００が設けられている。容量素子１００は、導電体１１０と、導電体１２０、絶縁体１３０とを有する。
また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、トランジスタ２００と接続するプラグ、または配線としての機能を有する。導電体１１０は、容量素子１００の電極としての機能を有する。なお、導電体１１２、および導電体１１０は、同時に形成することができる。
導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図１６では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体１３０を介して、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
＜トランジスタの構成例１＞
図１６及び図１７では、ソース電極またはドレイン電極として機能する導電体２４２（導電体ａ及び導電体２４２ｂ）が、酸化物２３０に接して形成されている構成例について説明したが、ｏｓトランジスタの構成はこれに限られない。例えば、導電体２４２を設けず、酸化物２３０を選択的に低抵抗化することで、酸化物２３０ｂにソース領域またはドレイン領域が設けられた構成を用いることもできる。このようなトランジスタの構成例を、図１８に示す。
図１８（Ａ）はトランジスタ２００のチャネル長方向の断面図であり、図１８（Ｂ）はトランジスタ２００のチャネル幅方向の断面図である。なお、図１８に示すトランジスタ２００Ａは図１７に示すトランジスタ２００の変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ２００と異なる点について説明する。
トランジスタ２００Ａは、トランジスタ２００と同様に、チャネル形成領域を含む酸化物２３０に、酸化物半導体として機能する金属酸化物を用いることができる。
酸化物２３０は、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで、キャリア密度が増大し、低抵抗化する場合がある。酸化物２３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス元素等を用いてもよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
なお、上記元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
特に、ホウ素、及びリンを添加する工程は、アモルファスシリコン、低温ポリシリコン、単結晶シリコンなどの製造ラインの装置によって行うことができる。そのため、当該製造ラインの装置を転用することができ、設備投資を抑制することができる。
図１８に示す、領域２４３（領域２４３ａ、および領域２４３ｂ）は、酸化物２３０ｂに上記の元素が添加された領域である。領域２４３は、例えば、ダミーゲートを用いることで形成することができる。
例えば、酸化物２３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物２３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物２３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域２４３が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
また、ダミーゲートを設けた後に、酸化物２３０ｂを低抵抗化する元素を酸化物２３０ｂに添加することで、酸化物２３０ｂとダミーゲートとが重畳する領域の一部も低抵抗化される場合がある。具体的には、酸化物２３０ｂとダミーゲートとが重畳していない領域に、当該元素が添加されたとき、酸化物２３０ｂの内部において、当該元素の一部が酸化物２３０ｂとダミーゲートとが重畳する領域に入ることがある。これによって、図１８に示すとおり、領域２４３の一部が、酸化物２３０ｃの一部と、絶縁体２５０の一部と、に重畳する領域を設けることができる。
次に、酸化物２３０ｃ、絶縁体２５０、導電体２６０のそれぞれの形成方法について説明する。絶縁体２４５上に絶縁体２８０となる絶縁膜を設けた後、絶縁体２８０にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体２８０の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、絶縁体２４５の一部、及びダミーゲートと接する絶縁体２４４の一部も除去するとよい。従って、絶縁体２８０に設けられた開口部の側面には、絶縁体２４５、および絶縁体２４４が露出し、当該開口部の底面には、酸化物２３０ｂに設けられた領域２４３の一部が露出する。次に、当該開口部に酸化物２３０ｃとなる酸化膜、絶縁体２５０となる絶縁膜、および導電体２６０となる導電膜を順に成膜した後、絶縁体２８０が露出するまでＣＭＰ処理などにより、酸化物２３０ｃ、絶縁体２５０、および導電体２６０のそれぞれの一部を除去することで、図１８に示すトランジスタを形成することができる。
なお、絶縁体２４４、および絶縁体２４５は必須の構成ではない。設計者が所望するトランジスタ特性に応じて、適宜設計すればよい。
図１８に示すトランジスタ２００Ａは、既存の装置を転用することができ、さらに、トランジスタ２００と異なり導電体２４２を設けないため、コストの低減を図ることができる。
＜トランジスタの構成例２＞
図１６及び図１７では、ゲートとしての機能を機能する導電体２６０が、絶縁体２８０の開口の内部に形成されている構成例について説明したが、ｏｓトランジスタの構成はこれに限られない。例えば、当該導電体の上方に、当該絶縁体が設けられた構成を用いることもできる。このようなトランジスタの構成例を、図１９、図２０に示す。
図１９（Ａ）はトランジスタの上面図であり、図１９（Ｂ）はトランジスタの斜視図である。また、図１９（Ａ）におけるＸ１−Ｘ２の断面図を図２０（Ａ）に示し、Ｙ１−Ｙ２の断面図を図２０（Ｂ）に示す。
図１９、図２０に示すトランジスタは、バックゲートとしての機能を有する導電体ＢＧＥと、ゲート絶縁膜としての機能を有する絶縁体ＢＧＩと、酸化物半導体Ｓと、ゲート絶縁膜としての機能を有する絶縁体ＦＧＩと、フロントゲートとしての機能を有する導電体ＦＧＥと、配線としての機能を有する導電体ＷＥと、を有する。また、導電体ＰＥは、導電体ＷＥと、酸化物Ｓ、導電体ＢＧＥ、又は導電体ＦＧＥと、を接続するためのプラグとしての機能を有する。なお、ここでは、酸化物半導体Ｓが、３層の酸化物Ｓ１、Ｓ２、Ｓ３によって構成されている例を示している。
＜トランジスタの電気特性＞
次に、ｏｓトランジスタの電気特性について説明する。以下では一例として、第１のゲート及び第２のゲートを有するトランジスタについて説明する。第１のゲート及び第２のゲートを有するトランジスタは、第１のゲートと第２のゲートに異なる電位を印加することで、閾値電圧を制御することができる。例えば、第２のゲートに負の電位を印加することにより、トランジスタの閾値電圧を０Ｖより大きくし、オフ電流を低減することができる。つまり、第２のゲートに負の電位を印加することにより、第１の電極に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、酸化物半導体は、水素などの不純物が添加されると、キャリア密度が増加する場合がある。例えば、酸化物半導体は、水素が添加されると、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリア密度が増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、水素などの不純物が添加された酸化物半導体は、ｎ型となり、低抵抗化される。
したがって、酸化物半導体を選択的に低抵抗化することができる。つまり、酸化物半導体に、キャリア密度が低く、チャネル形成領域として機能する半導体として機能する領域と、キャリア密度が高く、ソース領域、またはドレイン領域として機能する低抵抗化した領域と、を設けることができる。
ここで、第１のゲートと第２のゲートに異なる電位を印加する場合、酸化物半導体に設ける低抵抗領域、および高抵抗領域の構成が、トランジスタの電気特性に与える影響を評価する。
［トランジスタ構造］
図２１（Ａ）および図２１（Ｃ）は、電気特性の評価に用いたトランジスタの断面図である。なお、図２１（Ａ）および図２１（Ｃ）では、図の明瞭化のために一部の要素を省いて図示している。
図２１（Ａ）および図２１（Ｃ）に示すトランジスタは、第１のゲートとして機能する導電体ＦＧＥと、第１のゲート絶縁膜として機能する絶縁体ＴＧＩと、第１のゲートの側面に設けられたサイドウォールとして機能する絶縁体ＳＷと、酸化物半導体Ｓと、第２のゲートとして機能する導電体ＢＧＥと、第２のゲート絶縁体として機能する絶縁体ＢＧＩと、を有する。絶縁体ＢＧＩは、導電体ＢＧＥと接する第１層、第１層上の第２層、第２層上の第３層、からなる３層構造とする。なお、第３層は酸化物半導体Ｓと接する。
ここで、図２１（Ａ）に記載のトランジスタが有する酸化物半導体Ｓは、ｎ＋領域と、導電体ＦＧＥと重畳するｉ領域を有する。一方、図２１（Ｃ）に記載のトランジスタが有する酸化物半導体Ｓは、ｎ＋領域と、導電体ＦＧＥと重畳するｉ領域と、ｎ＋領域とｉ領域との間のｎ−領域と、を有する。
なお、ｎ＋領域は、ソース領域またはドレイン領域として機能し、キャリア密度が高い、低抵抗化した領域である。また、ｉ領域は、チャネル形成領域として機能し、ｎ＋領域よりもキャリア密度が低い高抵抗領域である。また、ｎ−領域は、ｎ＋領域よりもキャリア密度が低い、かつ、ｉ領域よりもキャリア密度が高い領域である。
また、図示しないが、酸化物半導体Ｓのｎ＋領域は、ソースまたはドレインとして機能するＳ／Ｄ電極と接する構造である。
［電気特性の評価結果］
図２１（Ａ）に示すトランジスタ、および図２１（Ｃ）に示すトランジスタにおいて、Ｉｄ−Ｖｇ特性を計算し、トランジスタの電気特性を評価した。
ここで、トランジスタの電気特性の指標として、トランジスタのしきい値電圧（以下、Ｖｓｈともいう）の変化量（以下、ΔＶｓｈともいう）を用いた。なお、Ｖｓｈとは、Ｉｄ−Ｖｇ特性において、Ｉｄ＝１．０×１０−１２［Ａ］の時のＶｇの値と定義する。
なお、Ｉｄ−Ｖｇ特性とは、トランジスタの第１のゲートとして機能する導電体ＦＧＥに印加する電位（以下、ゲート電位（Ｖｇ）ともいう）を、第１の値から第２の値まで変化させたときの、ソースとドレインとの間の電流（以下、ドレイン電流（Ｉｄ）ともいう）の変動特性である。
ここでは、ソースとドレインとの間の電位（以下、ドレイン電位Ｖｄともいう）を＋０．１Ｖとし、ソースと、第１のゲートとして機能する導電体ＦＧＥとの間の電位を−１Ｖから＋４Ｖまで変化させたときのドレイン電流（Ｉｄ）の変動を評価した。
また、計算は、Ｓｉｌｖａｃｏ社デバイスシミュレータＡＴＬＡＳを用いた。また、下表には、計算に用いたパラメータを示す。なお、Ｅｇはエネルギーギャップ、Ｎｃは伝導帯の実効状態密度、Ｎｖは価電子帯の実効状態密度を示す。
図２１（Ａ）に示すトランジスタは、片側のｎ＋領域を７００ｎｍとし、片側のｎ−領域を０ｎｍと設定した。また、図２１（Ｃ）に示すトランジスタは、片側のｎ＋領域を６５５ｎｍとし、片側のｎ−領域を４５ｎｍと設定した。また、図２１（Ａ）に示すトランジスタ、および図２１（Ｃ）に示すトランジスタにおいて、第２のゲートは、ｉ領域よりも大きい構造とした。なお、本評価においては、第２のゲートとして機能する導電体ＢＧＥの電位（以下、バックゲート電位（Ｖｂｇ）ともいう）を、０．００Ｖ、−３．００Ｖ、または−６．００Ｖと設定した。
図２１（Ｂ）に、図２１（Ａ）に示すトランジスタの計算によって得られたＩｄ−Ｖｇ特性の結果を示す。バックゲート電位を−３．００Ｖとした場合、０．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋１．２Ｖであった。また、バックゲート電位を−６．００Ｖとした場合、０．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋２．３Ｖであった。つまり、バックゲート電位を−６．００Ｖとした場合、−３．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋１．１Ｖであった。従って、第２のゲートとして機能する導電体ＢＧＥの電位を大きくしても、トランジスタの閾値電圧の変動量はほとんど変化しなかった。また、バックゲート電位を大きくしても、立ち上がり特性に変化は見られなかった。
図２１（Ｄ）に、図２１（Ｃ）に示すトランジスタの計算によって得られたＩｄ−Ｖｇ特性の結果を示す。バックゲート電位を−３．００Ｖとした場合、０．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋１．２Ｖであった。また、バックゲート電位を−６．００Ｖとした場合、０．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋３．５Ｖであった。つまり、バックゲート電位を−６．００Ｖとした場合、−３．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋１．１Ｖであった。従って、第２のゲートとして機能する導電体ＢＧＥの電位を大きくするほど、トランジスタの閾値電圧の変動量が大きくなった。一方、バックゲート電位を大きくするほど、立ち上がり特性が悪化した。
上記より、図２１（Ｃ）に示すトランジスタは、第２のゲートとして機能する導電体ＢＧＥの電位を大きくするほど、トランジスタの閾値電圧の変動量が大きくなることがわかった。一方で、図２１（Ａ）に示すトランジスタは、第２のゲートとして機能する導電体ＢＧＥの電位を大きくしても、トランジスタの閾値電圧の変動量の変化は見られなかった。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記の実施の形態で説明したｏｓトランジスタに用いることができる金属酸化物の構成について説明する。
＜金属酸化物の構成＞
明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ｏｓトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、上記実施の形態で説明したＧＰＵ又はコンピュータを適用することができる電子機器等について説明する。
＜電子機器・システム＞
本発明の一態様に係るＧＰＵ又はコンピュータは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はコンピュータを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２２に、電子機器の例を示す。
［携帯電話］
図２２（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、本発明の一態様のコンピュータを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
［情報端末１］
図２２（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様のコンピュータを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図２２（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
図２２（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
電気冷凍冷蔵庫５８００に本発明の一態様のコンピュータを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
図２２（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はコンピュータを適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はコンピュータを適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
図２２（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のＧＰＵ又はコンピュータを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵ又はコンピュータを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
本発明の一態様のＧＰＵ又はコンピュータは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図２２（Ｅ１）は移動体の一例である自動車５７００を示し、図２２（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図２２（Ｅ１）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
本発明の一態様のＧＰＵ又はコンピュータは人工知能の構成要素として適用できるため、例えば、当該コンピュータを自動車５７００の自動運転システムに用いることができる。また、当該コンピュータを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
［放送システム］
本発明の一態様のＧＰＵ又はコンピュータは、放送システムに適用することができる。
図２２（Ｆ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図２２（Ｆ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
図２２（Ｆ）では、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波ＴＶ放送を視聴することができる。なお、放送システムは、図２２（Ｆ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
上述した放送システムは、本発明の一態様のコンピュータを適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
［情報端末２］
図２３に、情報端末７０００の一例を示す。図２３（Ａ）に示すように、情報端末７０００は、筐体７０１０、モニタ部７０１２、キーボード７０１３、ポート７０１５を有する。キーボード７０１３、ポート７０１５は筐体７０１０に設けられている。ポート７０１５としては、例えば、ＵＳＢポート、ＬＡＮポート、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）（登録商標）ポートなどがある。
モニタ部７０１２は、開閉可能に筐体７０１０に取り付けられている。図２３（Ａ）には、モニタ部７０１２が開いている状態が示され、図２３（Ｂ）には、モニタ部７０１２が閉じている状態を示す。例えば、モニタ部７０１２の最大開角度は１３５°程度である。
図２３（Ｂ）に示すように、筐体７０１０には開閉可能なカバー７０１１が設けられている。筐体７０１０内部には、複数のＧＰＵ１２が着脱可能に組み込まれている。筐体７０１０の内部には、ＧＰＵ１２を冷却する装置、または放熱する装置が設けられていてもよい。カバー７０１１を開けて、ＧＰＵ１２を交換することができるので、情報端末７０００の拡張性は高い。情報端末７０００に複数のＧＰＵ１２を組み込むことで、様々なグラフィック処理及び人工知能の演算を高速に行うことが可能になる。
＜並列計算機＞
本発明の一態様のコンピュータを複数用いてクラスターを組むことで、並列計算機を構成することができる。
図２４（Ａ）には、大型の並列計算機５４００が図示されている。並列計算機５４００には、ラック５４１０にラックマウント型の計算機５４２０が複数格納されている。
計算機５４２０は、例えば、図２４（Ｂ）に示す斜視図の構成とすることができる。図２４（Ｂ）において、計算機５４２０は、マザーボード５４３０を有し、マザーボードは、複数のスロット５４３１、複数の接続端子５４３２、複数の接続端子５４３３を有する。スロット５４３１には、ＰＣカード５４２１が挿されている。加えて、ＰＣカード５４２１は、接続端子５４２３、接続端子５４２４、接続端子５４２５を有し、それぞれ、マザーボード５４３０に接続されている。
ＰＣカード５４２１は、実施の形態１で説明した、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードである。例えば、図２４（Ｃ）では、ＰＣカード５４２１が、ボード５４２２を有し、ボード５４２２が、接続端子５４２３、接続端子５４２４、接続端子５４２５と、チップ５４２６と、チップ５４２７と、接続端子５４２８と、を有する構成を示している。なお、図２４（Ｃ）には、チップ５４２６、及びチップ５４２７以外のチップを図示しているが、それらのチップについては、以下に記載するチップ５４２６、及びチップ５４２７の説明を参酌する。
接続端子５４２８は、マザーボード５４３０のスロット５４３１に挿すことができる形状を有しており、接続端子５４２８は、ＰＣカード５４２１とマザーボード５４３０とを接続するためのインターフェースとして機能する。接続端子５４２８の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子５４２３、接続端子５４２４、接続端子５４２５は、例えば、ＰＣカード５４２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５４２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５４２３、接続端子５４２４、接続端子５４２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５４２３、接続端子５４２４、接続端子５４２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
チップ５４２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をＰＣカード５４２１が備えるソケット（図示しない。）に対して差し込むことで、チップ５４２６とＰＣカード５４２１とを電気的に接続することができる。チップ５４２６としては、例えば、上記実施の形態で説明したＧＰＵ１２とすることができる。
チップ５４２７は、複数の端子を有しており、当該端子をＰＣカード５４２１が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、チップ５４２７とＰＣカード５４２１とを電気的に接続することができる。チップ５４２７としては、例えば、記憶装置、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＣＰＵなどが挙げられる。
本発明の一態様のコンピュータを、図２４（Ａ）に示す並列計算機５４００の計算機５４２０に適用することで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
＜サーバ、及びサーバを含むシステム＞
本発明の一態様のコンピュータは、例えば、ネットワーク上で機能するサーバに適用することができる。また、これにより当該サーバを含むシステムを構成することができる。
図２５（Ａ）は、一例として、本発明の一態様のコンピュータを適用したサーバ５１００と、上記で説明した情報端末５５００、及びデスクトップ型情報端末５３００と、の間で通信を行う様子を模式的に示している。なお、図２５（Ａ）では、通信を行う様子として、通信５１１０を図示している。
このような形態を構成することにより、ユーザは、情報端末５５００、デスクトップ型情報端末５３００などからサーバ５１００に対してアクセスすることができる。そして、ユーザは、インターネットを介した通信５１１０によって、サーバ５１００の管理者が提供するサービスを受けることができる。当該サービスとしては、例えば、電子メール、ＳＮＳ（Ｓｏｃｉａｌ Ｎｅｔｗｏｒｋｉｎｇ Ｓｅｒｖｉｃｅ）、オンラインソフトウェア、クラウドストレージ、ナビゲーションシステム、翻訳システム、インターネットゲーム、オンラインショッピング、株・為替・債権などの金融取引、公共施設・商業施設・宿泊施設・病院などの予約、インターネット番組・講演・講義などの動画の視聴などが挙げられる。
特に、本発明の一態様のコンピュータをサーバ５１００に適用することによって、上述したサービスにおいて、人工知能を利用することができる場合がある。例えば、ナビゲーションシステムに人工知能を導入することによって、当該システムは、道路の混雑状況、電車の運行情報などに応じて臨機応変に目的地まで案内することができる場合がある。また、例えば、翻訳システムに人工知能を導入することによって、当該システムは、方言・スラングなど独特の言い回しを適切に翻訳することができる場合がある。また、例えば、病院などの予約のシステムに人工知能を利用することによって、当該システムは、ユーザの症状・怪我の度合いなどから判断して適切な病院・診察所などを紹介することができる場合がある。
また、ユーザが人工知能の開発を行いたい場合、インターネットを介してサーバ５１００にアクセスして、サーバ５１００上で当該開発を行うことができる。これは、ユーザの手元にある情報端末５５００、デスクトップ型情報端末５３００などでは処理能力が足りない場合、情報端末５５００、デスクトップ型情報端末５３００などで開発環境を構築できない場合などに好適である。
図２５（Ａ）では、サーバを含むシステムとして、情報端末とサーバ５１００とによって構成されるシステムの一例を示しているが、別の一例として、情報端末以外の電子機器とサーバ５１００とによって構成されるシステムであってもよい。つまり、電子機器をインターネットに接続したＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）の形態としてもよい。
図２５（Ｂ）は、一例として、図２２で説明した電子機器（電気冷凍冷蔵庫５８００、携帯ゲーム機５２００、自動車５７００、ＴＶ５６００）とサーバ５１００との間で通信を行う様子を模式的に示している。なお、図２５（Ｂ）では、通信を行う様子として、通信５１１０を図示している。
図２２で説明したそれぞれの電子機器に人工知能を適用する場合、図２５（Ｂ）に示すとおり、当該人工知能を動作するために必要な演算をサーバ５１００で実行することができる。例えば、演算に必要な入力データが、通信５１１０によって、それぞれの電子機器の一からサーバ５１００に送信されることで、サーバ５１００が有する人工知能によって当該入力データを基に出力データが算出され、当該出力データは通信５１１０によってサーバ５１００から電子機器の一に送信される。これにより、電子機器の一は、人工知能が出力したデータに基づいた動作を行うことができる。
図２５（Ｂ）に示す電子機器は一例であり、図２５（Ｂ）に図示していない電子機器をサーバ５１００に接続して、上述と同様に、相互に通信を行う構成としてもよい。
本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
１０ コンピュータ
１１ ＣＰＵ
１２ ＧＰＵ
１３ 主記憶装置
２１ アプリケーション
２２ アプリケーション
２３ ミドルウェア
２４ オペレーティングシステム
２５ デバイスドライバ
２６ 制御ソフトウェア
１００ 容量素子
１１０ 導電体
１１２ 導電体
１２０ 導電体
１３０ 絶縁体
１５０ 絶縁体
２００ トランジスタ
２０３ 導電体
２０３ａ 導電体
２０３ｂ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２３０ 酸化物
２３０ａ 酸化物
２３０ｂ 酸化物
２３０ｃ 酸化物
２３４ 領域
２４０ａ 導電体
２４０ｂ 導電体
２４２ 導電体
２４２ａ 導電体
２４２ｂ 導電体
２４３ 領域
２４３ａ 領域
２４３ｂ 領域
２４４ 絶縁体
２４６ 導電体
２４８ 導電体
２５０ 絶縁体
２６０ 導電体
２６０ａ 導電体
２６０ｂ 導電体
２７４ 絶縁体
２８０ 絶縁体
２８１ 絶縁体
２８２ 絶縁体
２８６ 絶縁体
３００ トランジスタ
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３６０ 絶縁体
３６２ 絶縁体
３６４ 絶縁体
３６６ 導電体
３７０ 絶縁体
３７２ 絶縁体
３７４ 絶縁体
３７６ 導電体
３８０ 絶縁体
３８２ 絶縁体
３８４ 絶縁体
３８６ 導電体
４００ メモリセルアレイ
４１０ メモリセル
４２０ メモリセル
４３０ メモリセル
４４０ メモリセル
４５０ メモリセル
４６０ メモリセル
４７０ メモリセル
４８０ メモリセル
４９０ メモリセル
５００ 記憶装置
５１１ 周辺回路
５２１ ローデコーダ
５２２ ワード線ドライバ回路
５３０ ビット線ドライバ回路
５３１ カラムデコーダ
５３２ プリチャージ回路
５３３ センスアンプ
５３４ 回路
５４０ 出力回路
５６０ コントロールロジック回路
１００１ 配線
１００２ 配線
１００３ 配線
１００４ 配線
１００５ 配線
１００６ 配線
５１００ サーバ
５１１０ 通信
５２００ 携帯ゲーム機
５２０１ 筐体
５２０２ 表示部
５２０３ ボタン
５３００ デスクトップ型情報端末
５３０１ 本体
５３０２ ディスプレイ
５３０３ キーボード
５４００ 並列計算機
５４１０ ラック
５４２０ 計算機
５４２１ ＰＣカード
５４２２ ボード
５４２３ 接続端子
５４２４ 接続端子
５４２５ 接続端子
５４２６ チップ
５４２７ チップ
５４２８ 接続端子
５４３０ マザーボード
５４３１ スロット
５４３２ 接続端子
５４３３ 接続端子
５５００ 情報端末
５５１０ 筐体
５５１１ 表示部
５６００ ＴＶ
５６５０ アンテナ
５６７０ 電波塔
５６７５Ａ 電波
５６７５Ｂ 電波
５６８０ 放送局
５７００ 自動車
５７０１ 表示パネル
５７０２ 表示パネル
５７０３ 表示パネル
５７０４ 表示パネル
５８００ 電気冷凍冷蔵庫
５８０１ 筐体
５８０２ 冷蔵室用扉
５８０３ 冷凍室用扉
７０００ 情報端末
７０１０ 筐体
７０１１ カバー
７０１２ モニタ部
７０１３ キーボード
７０１５ ポート

Claims (9)

  1. 記憶回路を有し、
    前記記憶回路は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲート及び前記容量素子と電気的に接続され、
    前記第１のトランジスタは、チャネル形成領域に金属酸化物を含むグラフィックスプロセッシングユニット。
  2. 第１の記憶回路と、複数のブロックと、を有し、
    前記ブロックは、第２の記憶回路と、複数の演算部と、を有し、
    前記第１の記憶回路は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、
    前記第２の記憶回路は、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲート及び前記第１の容量素子と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲート及び前記第２の容量素子と電気的に接続され、
    前記第１のトランジスタ及び前記第３のトランジスタは、チャネル形成領域に金属酸化物を含み、
    前記第２の記憶回路には、前記第１の記憶回路に格納されたデータの一部が格納されるグラフィックスプロセッシングユニット。
  3. 請求項２において、
    前記演算部は、第５のトランジスタと、第６のトランジスタと、第３の容量素子と、を有し、
    前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲート及び前記第３の容量素子と電気的に接続され、
    前記第５のトランジスタは、チャネル形成領域に金属酸化物を含むグラフィックスプロセッシングユニット。
  4. 請求項２又は３において、
    前記第１の記憶回路及び前記第２の記憶回路は、前記演算部の上方に積層されているグラフィックスプロセッシングユニット。
  5. 請求項１に記載のグラフィックスプロセッシングユニットと、中央演算処理装置と、制御ソフトウェアと、を有し、
    前記制御ソフトウェアは、前記中央演算処理装置又は前記グラフィックスプロセッシングユニットに、タスクを振り分ける機能と、前記グラフィックスプロセッシングユニットへの電力の供給を制御する機能と、を有するコンピュータ。
  6. 請求項２乃至４のいずれか一項に記載のグラフィックスプロセッシングユニットと、中央演算処理装置と、制御ソフトウェアと、を有し、
    前記制御ソフトウェアは、前記中央演算処理装置又は前記グラフィックスプロセッシングユニットに、タスクを振り分ける機能と、前記グラフィックスプロセッシングユニットへの電力の供給を制御する機能と、前記ブロックへの電力の供給を制御する機能と、を有するコンピュータ。
  7. 請求項６において、
    前記制御ソフトウェアは、アクセス頻度が所定値以上のデータを、前記複数のブロックの一部に再配置する機能を有するコンピュータ。
  8. 請求項５乃至７のいずれか一項に記載のコンピュータを備えた電子機器。
  9. 請求項５乃至７のいずれか一項に記載のコンピュータを複数用いて構成された備えた並列計算機。
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