WO2019186323A1 - 記憶装置、および電子機器 - Google Patents

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WO2019186323A1
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insulator
conductor
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山崎舜平
加藤清
石津貴彦
大貫達也
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株式会社半導体エネルギー研究所
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    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Definitions

  • One embodiment of the present invention relates to a storage device.
  • the present invention relates to a memory device that can function by utilizing semiconductor characteristics.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • a DRAM Dynamic Random Access Memory
  • a storage device also referred to as a memory
  • An example in which a transistor using an oxide semiconductor (also referred to as an oxide semiconductor transistor or an OS transistor) is applied to a DRAM memory cell has been proposed (for example, Patent Document 1 and Non-Patent Document 1).
  • an oxide semiconductor transistor Since an oxide semiconductor transistor has a very small leakage current (off-state current) in an off state, the oxide semiconductor transistor is applied to a DRAM memory cell, whereby a memory with low refresh frequency and low power consumption is manufactured. be able to.
  • oxide semiconductor DRAM in which an oxide semiconductor transistor is applied to a memory cell
  • DOSRAM registered trademark, Dynamic Oxide Semiconductor Access Memory, Drum
  • oxide semiconductors have recently attracted attention as semiconductors applicable to transistors.
  • oxide semiconductors not only single-component metal oxides such as indium oxide and zinc oxide, but also multi-component metal oxides are known.
  • In—Ga—Zn oxide also referred to as IGZO
  • IGZO In—Ga—Zn oxide
  • Non-patent Documents 2 to 4 Non-patent Documents 2 to 4). reference).
  • Non-Patent Document 2 and Non-Patent Document 3 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure. Further, it is shown in Non-Patent Document 5 and Non-Patent Document 6 that even an oxide semiconductor having lower crystallinity than the CAAC structure and the nc structure has a minute crystal.
  • Non-Patent Document 7 reports that an off-state current of a transistor using an oxide semiconductor is very small, and Non-Patent Document 8 and Non-Patent Document 9 describe an LSI and an LSI that utilize the property of an extremely small off-current. A display has been reported.
  • the OS transistor applies a negative potential to the back gate, whereby the threshold voltage shifts to a plus, and the current Ids (cut-off current) that flows between the source and drain when the gate voltage Vgs to the source is 0V. (Also called). That is, in a DRAM (DOSRAM) in which an OS transistor is applied to a memory cell, the data holding time can be extended.
  • DOSRAM DRAM
  • An object of one embodiment of the present invention is to provide a storage device with a long data retention time and high reliability. Another object of one embodiment of the present invention is to provide a novel memory device. Another object of one embodiment of the present invention is to provide an electronic device including a novel memory device.
  • one embodiment of the present invention is not necessarily required to solve all of the above-described problems, and may be any form that can solve at least one problem. Further, the description of the above problem does not disturb the existence of other problems. Issues other than these will become apparent from the description of the specification, claims, drawings, etc., and other issues may be extracted from the description of the specification, claims, drawings, etc. Is possible.
  • One embodiment of the present invention is a memory device including a driver circuit and a plurality of memory cells.
  • the memory cell includes a transistor and a capacitor, one of a source and a drain of the transistor is electrically connected to one electrode of the capacitor, and the transistor includes a metal oxide in a channel formation region.
  • the transistor has a first gate and a second gate, and the first gate and the second gate have regions overlapping each other with a channel formation region interposed therebetween.
  • the driver circuit has a function of driving the first gate. During the period in which the memory cell holds data, the driver circuit supplies the first gate with a first potential lower than the potential applied to the source and drain of the transistor. The second potential lower than the potential applied to the source and drain of the transistor is applied to the second gate.
  • the second potential is lower than the first potential.
  • One embodiment of the present invention is a memory device including a driver circuit and a plurality of memory cells.
  • the memory cell includes a transistor and a capacitor, one of a source and a drain of the transistor is electrically connected to one electrode of the capacitor, and the transistor includes a metal oxide in a channel formation region.
  • the transistor has a first gate and a second gate, and the first gate and the second gate have regions overlapping each other with a channel formation region interposed therebetween.
  • the driver circuit has a function of driving the first gate and the second gate. During the period in which the memory cell holds data, the driver circuit applies the potential applied to the first gate and the source and drain of the transistor.
  • the driver circuit outputs a second potential lower than the potential applied to the source and drain of the transistor to the second gate in a period in which the lower first potential is output and the memory cell holds data. .
  • the metal oxide includes at least one of In (indium) and Zn (zinc).
  • the metal oxide contains Ga (gallium).
  • one embodiment of the present invention is an electronic device including the storage device described in the above embodiment.
  • a storage device with long data retention time and high reliability can be provided.
  • a novel storage device can be provided.
  • an electronic device including a novel memory device can be provided.
  • FIG. 1A is a diagram illustrating a memory cell array
  • FIG. 1B is a circuit diagram illustrating a configuration example of a memory cell.
  • A) A block diagram showing a configuration example of a word line driver circuit
  • B) a circuit diagram showing a configuration example of a circuit LVB.
  • FIGS. 5A and 5B are diagrams showing examples of input / output of a word line driver circuit.
  • FIGS. FIGS. 3A and 3B are circuit diagrams illustrating a configuration example of a potential generation circuit.
  • FIGS. FIG. 6 illustrates a configuration example of a memory cell array and a bit line driver circuit.
  • FIG. 10 illustrates a circuit configuration example.
  • 3 is a timing chart illustrating an operation example of a storage device.
  • 3 is a timing chart illustrating an operation example of a storage device.
  • 3 is a timing chart illustrating an operation example of a storage device.
  • FIG. 10 is a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIGS. 5A to 5C are cross-sectional views illustrating structural examples of transistors.
  • FIGS. FIG. 4A is a top view illustrating a structure example of a transistor
  • FIG. 4B is a cross-sectional view illustrating a structure example of a transistor.
  • FIG. 4A is a top view illustrating a structure example of a transistor, and FIG.
  • FIG. 4B is a cross-sectional view illustrating a structure example of a transistor.
  • FIG. 5A is a top view illustrating a structure example of a transistor
  • FIGS. FIG. 4A is a top view illustrating a structure example of a transistor
  • FIG. 4B is a cross-sectional view illustrating a structure example of a transistor.
  • FIG. 4A is a top view illustrating a structure example of a transistor
  • FIG. 4B is a cross-sectional view illustrating a structure example of a transistor.
  • FIG. 5A is a top view illustrating a structure example of a transistor
  • FIG. 5B is a perspective view illustrating a structure example of a transistor.
  • FIGS. 3A and 3B are cross-sectional views illustrating structural examples of transistors.
  • FIGS. 3A and 3C are cross-sectional views of a transistor
  • FIGS. 2B and 2D are diagrams illustrating electrical characteristics of the transistor.
  • FIGS. The figure explaining a product image.
  • FIGS. 9A to 9C each illustrate a structure example of an electronic device.
  • FIGS. 4A and 4B illustrate temperature dependency of a V G- ID characteristic of a transistor. (A), (B), (C) The figure explaining the calculation method of operating frequency. The figure which shows the calculation result of an operating frequency.
  • 4A is a perspective view illustrating a transistor structure
  • FIG. 4B is a diagram illustrating dependency of Id-Vg characteristics on a back gate voltage.
  • FIG. 5A is a block diagram of a negative potential generation circuit
  • FIG. 5B is a diagram illustrating operation waveforms of the negative potential generation circuit.
  • FIG. 4A is a circuit diagram of a comparator
  • FIG. 4B is a diagram illustrating operation waveforms of the comparator. Estimated power consumption and occupied area of 1Mb DOSRAM. A chip photo of the prototype DOSRAM.
  • film and “layer” can be interchanged.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer” in some cases.
  • “electrically connected” includes a case of being connected through “something having an electric action”.
  • the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets.
  • “thing having some electric action” includes a switching element such as a transistor, a resistance element, an inductor, a capacitance element, and other elements having various functions, as well as electrodes and wirings.
  • the “voltage” often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential).
  • a reference potential for example, a ground potential
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a channel formation region is provided between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode), and the source and drain are connected to each other through the channel formation region.
  • a current can flow between the two.
  • a channel formation region refers to a region through which a current mainly flows.
  • the functions of the source and drain may be switched when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
  • off-state current refers to drain current when a transistor is off (also referred to as a non-conduction state or a cutoff state).
  • the off state is a state where the gate voltage Vgs relative to the source is lower than the threshold voltage Vth in the n-channel transistor, and the gate voltage Vgs relative to the source in the p-channel transistor is the threshold unless otherwise specified.
  • the off-state current of an n-channel transistor may be the drain current when the gate voltage Vgs relative to the source is lower than the threshold voltage Vth.
  • the drain may be read as the source. That is, the off-state current may refer to a source current when the transistor is in an off state. Moreover, it may be called a leakage current in the same meaning as an off-current. In this specification and the like, off-state current sometimes refers to current that flows between a source and a drain when a transistor is off.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors), and the like.
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case where a metal oxide has at least one of an amplifying function, a rectifying function, and a switching function, the metal oxide can be referred to as a metal oxide semiconductor. That is, a transistor including a metal oxide in a channel formation region can be referred to as an “oxide semiconductor transistor” or an “OS transistor”. Similarly, the “transistor including an oxide semiconductor” described above is a transistor including a metal oxide in a channel formation region.
  • a metal oxide containing nitrogen may be referred to as a metal oxide.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride. Details of the metal oxide will be described later.
  • a memory device is a memory device that can function by utilizing semiconductor characteristics, and is also referred to as a memory.
  • FIG. 1 is a block diagram illustrating a configuration example of a memory 100 according to one embodiment of the present invention.
  • the memory 100 includes a peripheral circuit 111 and a memory cell array 201 (denoted as “Memory Cell Array” in FIG. 1).
  • the peripheral circuit 111 includes a row decoder 121, a word line driver circuit 122, a bit line driver circuit 130, an output circuit 140, a negative potential generation circuit 150, a negative potential generation circuit 151, and a control logic circuit 160. Note that in the drawings described in this specification and the like, main signal flows are indicated by arrows or lines, and a power supply line and the like may be omitted in some cases.
  • the bit line driver circuit 130 includes a column decoder 131, a precharge circuit 132, a sense amplifier 133, and an input / output circuit 134.
  • the precharge circuit 132 has a function of precharging the wiring BL.
  • the sense amplifier 133 has a function of amplifying a data signal read from the wiring BL, and the input / output circuit 134 has a function of writing a data signal to the wiring BL and a data signal read from the wiring BL to the output circuit 140. Has a function to output. Details of the column decoder 131, the precharge circuit 132, the sense amplifier 133, and the like will be described in Embodiment 2.
  • the wiring BL, the wiring WL, and the wiring WLB are wirings connected to a memory cell 211 (indicated as “Memory Cell” in FIG. 1) included in the memory cell array 201, and will be described in detail later.
  • the amplified data signal is output to the outside of the memory 100 as a digital data signal RDATA via the output circuit 140.
  • the memory 100 is supplied with a low power supply potential VSS, a high power supply potential VDD for the peripheral circuit 111, and a high power supply potential VIH for the memory cell array 201 as power supplies from the outside.
  • the high power supply potential VDD is higher than the low power supply potential VSS.
  • the high power supply potential VIH can be higher than the high power supply potential VDD or the same potential as the high power supply potential VDD.
  • the negative potential generation circuit 150 generates a low power supply potential VLL and the negative potential generation circuit 151 generates a low power supply potential VBL from an externally supplied power supply.
  • the low power supply potential VLL and the low power supply potential VBL are lower than the low power supply potential VSS.
  • the memory 100 may be configured without the negative potential generation circuit 150 and the negative potential generation circuit 151, and the low power supply potential VLL and the low power supply potential VBL may be supplied from the outside of the memory 100.
  • control signals CE, WE, RE
  • an address signal ADDR is input to the row decoder 121 and the column decoder 131
  • WDATA is input to the input / output circuit 134.
  • the control logic circuit 160 processes external input signals (CE, WE, RE) to generate control signals for the row decoder 121 and the column decoder 131.
  • CE is a chip enable signal
  • WE is a write enable signal
  • RE is a read enable signal.
  • the signal processed by the control logic circuit 160 is not limited to this, and other control signals may be input as necessary.
  • the above-described circuits, signals, and potentials can be appropriately discarded as necessary. Alternatively, other circuits, other signals, or other potentials may be added.
  • an OS transistor can be applied to a transistor included in the memory cell 211. Since the OS transistor has a very small off-state current, data written in the memory cell 211 can be held for a long time. Therefore, the refresh frequency of the memory cell 211 can be reduced, and the memory 100 can be a memory with low power consumption. Note that details of the OS transistor will be described in Embodiments 3 and 4.
  • the OS transistor is a thin film transistor and can be provided by being stacked on a semiconductor substrate.
  • a Si transistor formed over a single crystal silicon substrate can be used as a transistor included in the peripheral circuit 111.
  • the peripheral circuit 111 to which the Si transistor is applied can operate at high speed.
  • the memory cell 211 to which the OS transistor is applied can be stacked over the peripheral circuit 111.
  • FIG. 2A shows details of the memory cell array 201.
  • the memory cell array 201 has m (n is an integer greater than or equal to 1) m in one column and n (n is an integer greater than or equal to 1) in a row, and a total of m ⁇ n memory cells 211. Is arranged.
  • the address of the memory cell 211 is also shown, and [1,1], [m, 1], [i, j], [1, n], [m, n] (i is The integer of 1 or more and m or less, j is an integer of 1 or more and n or less) is an address of the memory cell 211.
  • each memory cell 211 is connected to the wiring BL, the wiring WL, and the wiring WLB.
  • the memory cell array 201 includes n wirings BL (BL (1) to BL (n)), m wirings WL (WL (1) to WL (m)), and m wirings WLB (WLB (WLB ( 1) to WLB (m)).
  • the memory cell 211 whose address is [i, j] is electrically connected to the word line driver circuit 122 through the wiring WL (i) and the wiring WLB (i).
  • the bit line driver circuit 130 is electrically connected through BL (j).
  • FIG. 2B is a circuit diagram illustrating a configuration example of the memory cell 211.
  • the memory cell 211 includes a transistor M11 and a capacitive element CA. Note that the transistor M11 includes a front gate (sometimes simply referred to as a gate) and a back gate.
  • One of the source and the drain of the transistor M11 is electrically connected to the first terminal of the capacitor CA, and the other of the source and the drain of the transistor M11 is connected to the wiring BL.
  • the gate of the transistor M11 is connected to the wiring WL, and the back gate of the transistor M11 is connected to the wiring WLB.
  • a second terminal of the capacitor element CA is connected to the wiring CAL.
  • the wiring BL functions as a bit line
  • the wiring WL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CA.
  • the wiring WLB functions as a wiring for applying a potential to the back gate of the transistor M11. By applying an arbitrary potential to the wiring WLB, the threshold voltage of the transistor M11 can be increased or decreased.
  • the transistor M11 has a function as a switch for electrically connecting or disconnecting the first terminal of the capacitor CA and the wiring BL. Data writing or reading is performed by applying a high-level potential to the wiring WL so that the first terminal of the capacitor CA and the wiring BL are in a conductive state.
  • the memory cell 211 is a memory that holds data by accumulating charges in the capacitor CA, and the data held in the memory cell 211 is written or read through the wiring BL and the transistor M11. .
  • transistor M11 a transistor having a metal oxide in a channel formation region (OS transistor) can be used.
  • OS transistor a transistor having a metal oxide in a channel formation region
  • indium, element M element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium
  • hafnium, tantalum, tungsten, or magnesium or a metal oxide having any one of zinc
  • a metal oxide composed of indium, gallium, and zinc is preferable.
  • the off-current of the OS transistor is very small, the data written in the memory cell 211 can be held for a long time by using the OS transistor as the transistor M11. Therefore, the refresh frequency of the memory cell 211 can be reduced, and the memory 100 can be a memory with low power consumption.
  • the refresh operation of the memory cell 211 can be made unnecessary.
  • multi-value data or analog data can be held in the memory cell 211 by using an OS transistor as the transistor M11.
  • the above-described DOSRAM can be configured by using an OS transistor as the transistor M11.
  • a memory cell 212 illustrated in FIG. 3A is another configuration example of the memory cell 211.
  • the memory cell 212 includes a transistor M12, a transistor M13, and a capacitor CB.
  • the transistor M12 has a front gate and a back gate.
  • One of the source and the drain of the transistor M12 is electrically connected to the first terminal of the capacitor CB and the gate of the transistor M13, and the other of the source and the drain of the transistor M12 is connected to the wiring WBL.
  • the gate of the transistor M12 is connected to the wiring WL, and the back gate of the transistor M12 is connected to the wiring WLB.
  • a second terminal of the capacitor CB is connected to the wiring CAL.
  • One of a source and a drain of the transistor M13 is connected to the wiring SL, and the other of the source and the drain of the transistor M13 is connected to the wiring RBL.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CB.
  • the wiring WLB functions as a wiring for applying a potential to the back gate of the transistor M12. By applying an arbitrary potential to the wiring WLB, the threshold voltage of the transistor M12 can be increased or decreased.
  • the transistor M12 has a function as a switch for electrically connecting or disconnecting the first terminal of the capacitor CB and the wiring WBL.
  • Data writing is performed by applying a high-level potential to the wiring WL, turning on the transistor M12, and electrically connecting the first terminal of the capacitor CB and the wiring WBL. Specifically, when the transistor M12 is conductive, a potential corresponding to data to be written is applied to the wiring WBL, and the potential is written to the first terminal of the capacitor CB and the gate of the transistor M13. After that, a low-level potential is applied to the wiring WL to turn off the transistor M12, whereby the potential of the first terminal of the capacitor CB and the potential of the gate of the transistor M13 are held.
  • Data reading is performed by applying a predetermined potential to the wiring SL.
  • the current flowing between the source and the drain of the transistor M13 is determined by the potential of the gate of the transistor M13 and the potential of one of the source and the drain of the transistor M13 (wiring SL).
  • the other potential of the drain is determined. Therefore, the potential held in the first terminal of the capacitor CB (or the gate of the transistor M13) can be read by reading the potential of the wiring RBL connected to the other of the source and the drain of the transistor M13. That is, data written in the memory cell 212 can be read from the potential held in the first terminal of the capacitor CB (or the gate of the transistor M13).
  • the transistor M12 a transistor having a metal oxide in a channel formation region (OS transistor) can be used. Since the OS transistor has an extremely small off-state current, data written in the memory cell 212 can be held for a long time by using the OS transistor as the transistor M12.
  • the transistor M13 is not particularly limited. For example, an OS transistor or a Si transistor may be used as the transistor M13.
  • the memory cell 212 is a gain cell type memory cell having two transistors and one capacitor.
  • the gain cell type memory cell can operate as a memory by amplifying the accumulated charge with the nearest transistor even when the capacitance of the capacitor is small.
  • an OS transistor with an extremely low off-state current for the transistor M12 accumulated charge can be held even during a period in which power supply is stopped, and the memory cell 212 has a property as a nonvolatile memory.
  • a memory constituted by a gain cell type memory cell using an OS transistor is referred to as “NOSRAM (Nonvolatile Oxide Semiconductor Random Access Memory)” in this specification and the like. Since NOSRAM rewrites data by charging / discharging capacitive elements, the number of rewrites is not limited in principle.
  • the memory cell 212 may have a configuration in which the wiring WBL and the wiring RBL are combined as one wiring BL.
  • a structural example in which the wiring WBL and the wiring RBL are combined into one wiring BL is illustrated in FIG.
  • the other of the source and the drain of the transistor M12 and the other of the source and the drain of the transistor M13 are connected to the wiring BL. That is, the memory cell 213 has a structure in which the write bit line and the read bit line operate as one wiring BL.
  • the wiring SL is preferably in an electrically floating state (floating).
  • the memory cell 212 may be a gain cell type memory cell having a three-transistor one-capacitance element.
  • FIG. 3C illustrates a configuration example in the case where the memory cell 212 is a gain cell type memory cell having three transistors and one capacitor.
  • the memory cell 214 illustrated in FIG. 3C includes transistors M14 to M16 and a capacitor CC.
  • the transistor M14 has a front gate and a back gate.
  • One of the source and the drain of the transistor M14 is electrically connected to the first terminal of the capacitor CC and the gate of the transistor M15, and the other of the source and the drain of the transistor M14 is connected to the wiring BL.
  • the gate of the transistor M14 is connected to the wiring WL, and the back gate of the transistor M14 is connected to the wiring WLB.
  • the second terminal of the capacitor CC is electrically connected to the wiring CAL and one of the source and the drain of the transistor M15, and the other of the source and the drain of the transistor M15 is electrically connected to one of the source and the drain of the transistor M16. It is connected to the.
  • the other of the source and the drain of the transistor M16 is connected to the wiring BL, and the gate of the transistor M16 is connected to the wiring RWL.
  • the wiring BL functions as a bit line
  • the wiring WL functions as a write word line
  • the wiring RWL functions as a read word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor element CC (for example, applying a low-level potential as the predetermined potential).
  • the wiring WLB functions as a wiring for applying a potential to the back gate of the transistor M14. By applying an arbitrary potential to the wiring WLB, the threshold voltage of the transistor M14 can be increased or decreased.
  • the transistor M14 functions as a switch for connecting or disconnecting the first terminal of the capacitor CC and the wiring BL, and the transistor M16 connects the other of the source or the drain of the transistor M15 and the wiring BL.
  • the switch functions as a non-conductive switch.
  • Data writing is performed by applying a high-level potential to the wiring WL, turning on the transistor M14, and electrically connecting the first terminal of the capacitor CC and the wiring BL. Specifically, when the transistor M14 is in a conductive state, a potential corresponding to data to be written is applied to the wiring BL, and the potential is written to the first terminal of the capacitor CC and the gate of the transistor M15. After that, by applying a low-level potential to the wiring WL and turning off the transistor M14, the potential of the first terminal of the capacitor CC and the potential of the gate of the transistor M15 are held.
  • Reading data is performed by applying a predetermined potential (precharge) to the wiring BL, then bringing the wiring BL into an electrically floating state (floating), and applying a high-level potential to the wiring RWL.
  • a predetermined potential precharge
  • the transistor M16 is turned on, and the other of the source and the drain of the transistor M15 and the wiring BL are electrically connected to each other.
  • a voltage corresponding to the potential difference between the wiring BL and the wiring CAL is applied between the source and the drain of the transistor M15, and the current flowing between the source and the drain of the transistor M15 is the potential of the gate of the transistor M15.
  • the voltage applied between the source and drain is performed by applying a predetermined potential (precharge) to the wiring BL, then bringing the wiring BL into an electrically floating state (floating), and applying a high-level potential to the wiring RWL.
  • the potential of the wiring BL changes depending on the current flowing between the source and the drain of the transistor M15
  • the potential of the wiring BL is read to be applied to the first terminal of the capacitor CC (or the gate of the transistor M15).
  • the held potential can be read out. That is, data written in the memory cell 214 can be read from the potential held in the first terminal of the capacitor CC (or the gate of the transistor M15).
  • the transistor M14 a transistor having a metal oxide in a channel formation region (OS transistor) can be used. Since the OS transistor has an extremely small off-state current, the data written in the memory cell 214 can be held for a long time by using the OS transistor as the transistor M14. Further, the transistor M15 and the transistor M16 are not particularly limited. For example, OS transistors may be used as the transistors M15 and M16, or Si transistors may be used.
  • FIGS. 3A to 3C Note that another configuration example of the memory cell 211 is described with reference to FIGS. 3A to 3C, but the configuration example of the memory cell 211 is not limited thereto, and the configuration of the circuit is changed as appropriate. be able to.
  • FIG. 4A is a block diagram illustrating a configuration example of the word line driver circuit 122.
  • the word line driver circuit 122 has a function of driving the wiring WL that functions as a word line.
  • the word line driver circuit 122 receives a signal WI and a signal WIB from the row decoder 121 for driving the wiring WL and the wiring WLB.
  • the signal WI and the signal WIB are digital signals represented by a high level or a low level, and the signal WIB is an inverted signal obtained by inverting the logic of the signal WI.
  • WI (1) to WI (m) and WIB (1) to WIB (m) are represented.
  • the potential corresponding to the high level of the signal WI and the signal WIB is the high power supply potential VDD, and the signal WI and the signal WIB The potential corresponding to the low level is the low power supply potential VSS.
  • the high power supply potential VIH is used as the potential corresponding to the high level of the wiring WL
  • the low power supply potential VLL is used as the potential corresponding to the low level of the wiring WL.
  • the low power supply potential VBL is supplied to the wiring WLB.
  • the word line driver circuit 122 has a function of adjusting the high level or low level of the input signal, or the high level and low level (also referred to as level adjustment), and the wiring WL (see FIG. ) Has a function of adding the ability to drive (also referred to as a buffer) WL (1) to WL (m).
  • the word line driver circuit 122 includes m circuits LVB, which are represented as LVB (1) to LVB (m) in FIG.
  • the low power supply potential VBL is input to the word line driver circuit 122, and the low power supply potential VBL is output to the wiring WLB (in FIG. 4A, represented as WLB (1) to WLB (m)).
  • FIG. 4B is a circuit diagram illustrating a configuration example of the circuit LVB.
  • the circuit LVB includes n-channel transistors 13 to 21 and p-channel transistors 33 to 41.
  • the circuit LVB includes an input terminal WI_IN, an input terminal WIB_IN, a wiring VIH_IN, a wiring VSS_IN, a wiring VLL_IN, and an output terminal WL_OUT.
  • the signal WI is input to the input terminal WI_IN
  • the signal WIB is input to the input terminal WIB_IN
  • the high power supply potential VIH is input to the wiring VIH_IN
  • the low power supply potential VSS is input to the wiring VSS_IN.
  • the low power supply potential VLL is input to the wiring VLL_IN. Then, the circuit LVB outputs a signal for driving the wiring WL from the output terminal WL_OUT.
  • one of the source and the drain of the transistor 13 is electrically connected to the wiring VSS_IN
  • the other of the source and the drain of the transistor 13 is one of the source and the drain of the transistor 34
  • the gate of the transistor 35 is electrically connected to the input terminal WI_IN and the gate of the transistor 34.
  • the other of the source and the drain of the transistor 34 is electrically connected to one of the source and the drain of the transistor 33, and the other of the source and the drain of the transistor 33 is electrically connected to the wiring VIH_IN.
  • One of a source and a drain of the transistor 14 is electrically connected to the wiring VSS_IN, and the other of the source and the drain of the transistor 14 is electrically connected to one of the source and the drain of the transistor 36 and the gate of the transistor 33.
  • the gate of the transistor 14 is electrically connected to the input terminal WIB_IN and the gate of the transistor 36.
  • the other of the source and the drain of the transistor 36 is electrically connected to one of the source and the drain of the transistor 35, and the other of the source and the drain of the transistor 35 is electrically connected to the wiring VIH_IN.
  • connection portion between the other of the source or the drain of the transistor 36 and one of the source or the drain of the transistor 35 is referred to as a node N11, and other elements and the like electrically connected to the node N11 will be described later. .
  • the transistor 13, the transistor 14, and the transistors 33 to 36 have a level adjustment function of converting the potential corresponding to the high level of the input signal WI and the signal WIB from the high power supply potential VDD to the high power supply potential VIH. .
  • one of the source and the drain of the transistor 15 is electrically connected to the wiring VSS_IN
  • the other of the source and the drain of the transistor 15 is one of the source and the drain of the transistor 37, the gate of the transistor 16, and
  • the gate of the transistor 38 is electrically connected
  • the gate of the transistor 15 is electrically connected to the node N11 and the gate of the transistor 37.
  • the other of the source and the drain of the transistor 37 is electrically connected to the wiring VIH_IN.
  • a connection portion between the other of the source and the drain of the transistor 15 and one of the source and the drain of the transistor 37, the gate of the transistor 16, and the gate of the transistor 38 is referred to as a node N12 and electrically connected to the node N12. Other elements to be connected will be described later.
  • One of the source and the drain of the transistor 16 is electrically connected to the wiring VSS_IN, the other of the source and the drain of the transistor 16 is electrically connected to one of the source and the drain of the transistor 38, and the source or the drain of the transistor 38 Is electrically connected to the wiring VIH_IN.
  • a connection portion between the other of the source and the drain of the transistor 16 and one of the source and the drain of the transistor 38 is referred to as a node N13, and other elements and the like electrically connected to the node N13 will be described later. .
  • the transistor 15 and the transistor 37 have a function of generating an inverted signal of the signal at the node N11.
  • one of the source and the drain of the transistor 18 is electrically connected to the wiring VLL_IN
  • the other of the source and the drain of the transistor 18 is electrically connected to one of the source and the drain of the transistor 17
  • the other of the source and the drain of the transistor 17 is electrically connected to one of the source and the drain of the transistor 39 and the gate of the transistor 20, and the other of the source and the drain of the transistor 39 is electrically connected to the wiring VIH_IN.
  • the gate of the transistor 17 is electrically connected to the node N12 and the gate of the transistor 39.
  • One of the source and the drain of the transistor 20 is electrically connected to the wiring VLL_IN
  • the other of the source and the drain of the transistor 20 is electrically connected to one of the source and the drain of the transistor 19
  • the source or the drain of the transistor 19 Is electrically connected to one of the source and the drain of the transistor 40 and the gate of the transistor 18, and the other of the source and the drain of the transistor 40 is electrically connected to the wiring VIH_IN.
  • the gate of the transistor 19 is electrically connected to the node N13 and the gate of the transistor 40.
  • a connection portion between the other of the source and the drain of the transistor 20 and one of the source and the drain of the transistor 19 is referred to as a node N14, and other elements and the like that are electrically connected to the node N14 will be described later. .
  • the transistors 17 to 20, the transistor 39, and the transistor 40 have a function of level adjustment for converting the potential corresponding to the low level of the signals at the nodes N12 and N13 from the low power supply potential VSS to the low power supply potential VLL.
  • one of the source and the drain of the transistor 21 is electrically connected to the wiring VLL_IN, and the other of the source and the drain of the transistor 21 is electrically connected to one of the source and the drain of the transistor 41 and the output terminal WL_OUT.
  • the gate of the transistor 21 is electrically connected to the node N14 and the gate of the transistor 41.
  • the other of the source and the drain of the transistor 41 is electrically connected to the wiring VIH_IN.
  • the transistor 21 and the transistor 41 have a buffer function of outputting the signal of the node N14 from the output terminal WL_OUT.
  • FIG. 5A illustrates an example of input / output of the word line driver circuit 122.
  • the vertical axis in FIG. 5A indicates a potential, and shows the case where the potential is from the highest to the high power supply potential VIH, the high power supply potential VDD, the low power supply potential VSS, the low power supply potential VLL, and the low power supply potential VBL. Yes.
  • T1 and T2 indicate times, and the wiring WL (i) is driven at substantially the same time as the signals WI (i) and WIB (i). Actually, a delay time occurs until the input signal WI (i) and the signal WIB (i) and the wiring WL (i) are driven. May have.
  • FIG. 5A shows a waveform in an ideal case.
  • the signal WI (i) and the signal WIB (i) are digital signals representing a high level or a low level at the high power supply potential VDD or the low power supply potential VSS.
  • the signal WI (i) is at a high level when data is written to or read from the memory cell 211 electrically connected to the wiring WL (i) and the wiring WLB (i) (the signal WIB is Since it is an inverted signal of the signal WI, it becomes low level).
  • the word line driver circuit 122 outputs the low power supply potential VLL to the wiring WL (i) when the signal WI (i) is at a low level, and the high level to the wiring WL (i) when the signal WI (i) is at a high level.
  • the power supply potential VIH is output.
  • the word line driver circuit 122 outputs the low power supply potential VBL to the wiring WLB (i).
  • the word line driver circuit 122 may drive the wiring WLB in addition to the wiring WL.
  • the word line driver circuit 122 drives the wiring WLB, for example, by adding a circuit LVB to the word line driver circuit 122.
  • FIG. 5B is a diagram illustrating an example of input / output of the word line driver circuit 122, as in FIG. As shown in FIG. 5B, for example, when the signal WI (i) is at a low level, the word line driver circuit 122 outputs the low power supply potential VBL to the wiring WLB (i), and the signal WI (i) In the case of the high level, a potential between the high power supply potential VDD and the low power supply potential VSS can be output to the wiring WLB (i).
  • the word line driver circuit 122 changes the high level or low level of the signal WI (i) and the signal WIB (i) or the high level and low level to change the wiring WL (i) or the wiring WL (i ) And the wiring WLB (i).
  • the circuit 54 and the circuit 55 are step-down charge pumps, and the low power supply potential VSS is input to the input terminal IN, and the low power supply potential VLL or the low power supply potential VBL is output from the output terminal OUT.
  • the number of stages of the basic circuit of the charge pump circuit is four, but the present invention is not limited to this, and the charge pump circuit may be configured with an arbitrary number of stages.
  • a circuit 54 illustrated in FIG. 6A includes transistors M21 to M24 and capacitors C21 to C24. Note that the transistors M21 to M24 are n-channel transistors.
  • the transistors M21 to M24 are connected in series between the input terminal IN and the output terminal OUT.
  • each gate is electrically connected to one of a source and a drain, and the transistors M21 to M24 function as diodes.
  • Capacitance elements C21 to C24 are electrically connected to the gates of the transistors M21 to M24, respectively.
  • the clock signal CLK is input to one electrode of the odd-numbered capacitive elements C21 and C23, and the clock signal CLKB is input to one electrode of the even-numbered capacitive elements C22 and C24.
  • the clock signal CLKB is an inverted clock signal obtained by inverting the phase of the clock signal CLK.
  • the circuit 54 has a function of stepping down the low power supply potential VSS input to the input terminal IN and generating the low power supply potential VLL or the low power supply potential VBL.
  • the circuit 54 can generate the low power supply potential VLL or the low power supply potential VBL obtained by stepping down the low power supply potential VSS only by supplying the clock signal CLK and the clock signal CLKB.
  • the circuit 55 shown in FIG. 6B includes transistors M31 to M34 which are p-channel transistors. For other components, the description of the circuit 54 is cited.
  • an OS transistor having a back gate can be used as the transistor M11, the transistor M12, and the transistor M14.
  • the OS transistor can increase or decrease the threshold voltage by applying a potential to the back gate. Specifically, the threshold voltage is shifted to minus by increasing the potential applied to the back gate of the OS transistor, and the threshold voltage is increased by decreasing the potential applied to the back gate. shift.
  • the current Ids (cutoff) flowing between the source and the drain when the gate voltage Vgs to the source is 0V. (Also referred to as current) can be reduced. By reducing the cut-off current, the retention time of data written in the memory cell 211 can be extended.
  • the potential applied to the front gate when the transistor is non-conductive (off state) is set to a potential lower than the low power supply potential VSS (in this specification, the low power supply potential VLL), so that the source and drain can be connected to each other.
  • the current flowing through can be reduced. That is, by applying the low power supply potential VLL to the front gate when the transistor is non-conductive, the current flowing between the source and drain of the transistor is reduced even if the potential difference between the low power supply potential VBL and the low power supply potential VSS is reduced. can do.
  • the electric field strength applied to the insulating film (also referred to as a gate insulating film or a gate insulating layer) between the back gate and the channel formation region of the transistor is reduced.
  • the reliability of the transistor can be improved. That is, electric field stress applied to the transistor can be reduced, so that the reliability of the transistor can be increased.
  • the memory 100 can be a storage device with a long data retention time and high reliability.
  • FIG. 7 shows an example of a memory cell array 201 different from that shown in FIG.
  • FIG. 7 shows a memory cell array of a folded bit line method (folded bit line method). Note that the memory cell 221 can also be used in an open bit line type (open bit line type) memory cell array. In FIG. 7, the wiring WLB is omitted.
  • the memory cell array 201 shown in FIG. 7 has m ⁇ n memory cells 221 in a row and n in a row, and the memory cells 221 are arranged in a matrix.
  • the address of the memory cell 221 is also shown.
  • [i, j] indicates the memory cell 221 in i row and j column.
  • the memory cell array 201 illustrated in FIG. 7 includes m wirings WL that are electrically connected to the word line driver circuit 122.
  • the wiring WL (1) is electrically connected to the memory cell 221 in the first row.
  • the wiring WL (i) is electrically connected to the memory cell 221 in the i-th row.
  • the memory cell array 201 shown in FIG. 7 has two wirings BIL (a wiring BILa and a wiring BILb) in one column.
  • BILa a wiring BILa
  • BILb a wiring BILb
  • the wiring BILa in the first column is indicated as wiring BILa (1)
  • the wiring BILb in the j column is indicated as wiring BILb (j).
  • the memory cell 221 arranged in the odd row is electrically connected to one of the wiring BILa or the wiring BILb, and the memory cell 221 arranged in the even row is electrically connected to the other of the wiring BILa or the wiring BILb. .
  • the wiring BILa and the wiring BILb are electrically connected to the precharge circuit 132, the sense amplifier 133, and the input / output circuit 134 that are provided for each column.
  • the input / output circuit 134 is electrically connected to the wiring SALa and the wiring SALB for each column.
  • the precharge circuit 132 in the first column is indicated as a precharge circuit 132 (1)
  • the precharge circuit 132 in the jth column is indicated as a precharge circuit 132 (j).
  • the sense amplifier 133 and the input / output circuit 134 are also indicated in the same manner.
  • the bit line driver circuit 130 includes a column decoder 131 (see FIG. 1).
  • FIG. 8 shows a circuit configuration example of the memory cell 221 in the J column, the precharge circuit 132, the sense amplifier 133, and the input / output circuit 134.
  • the precharge circuit 132 (j) includes n-channel transistors Tr21 to Tr23. Note that the transistors Tr21 to Tr23 may be p-channel transistors. One of a source and a drain of the transistor Tr21 is connected to the wiring BILa (j), and the other of the source and the drain is connected to the wiring PRE. One of a source and a drain of the transistor Tr22 is connected to the wiring BILb (j), and the other of the source and the drain is connected to the wiring PRE. One of a source and a drain of the transistor Tr23 is connected to the wiring BILa (j), and the other of the source and the drain is connected to the wiring BILb (j).
  • the gate of the transistor Tr21, the gate of the transistor Tr22, and the gate of the transistor Tr23 are connected to the wiring PL.
  • the precharge circuit PRC has a function of initializing the potentials of the wiring BILa (j) and the wiring BILb (j).
  • the sense amplifier 133 (j) includes p-channel transistors Tr31 and Tr32, and n-channel transistors Tr33 and Tr34.
  • One of a source and a drain of the transistor Tr31 is connected to the wiring SP, and the other of the source and the drain is connected to the gate of the transistor Tr32, the gate of the transistor Tr34, and the wiring BILa (j).
  • One of a source and a drain of the transistor Tr33 is connected to the gate of the transistor Tr32, the gate of the transistor Tr34, and the wiring BLa (j), and the other of the source and the drain is connected to the wiring SN.
  • One of a source and a drain of the transistor Tr32 is connected to the wiring SP, and the other of the source and the drain is connected to the gate of the transistor Tr31, the gate of the transistor Tr33, and the wiring BLb (j).
  • One of a source and a drain of the transistor Tr34 is connected to the gate of the transistor Tr31, the gate of the transistor Tr33, and the wiring BLb (j), and the other of the source and the drain is connected to the wiring SN.
  • the sense amplifier 133 (j) has a function of amplifying the potentials of the wirings BLa (j) and BILb (j). Note that the sense amplifier 133 (j) functions as a latch-type sense amplifier.
  • the input / output circuit 134 (j) includes an n-channel transistor Tr41 and a transistor Tr42.
  • the transistor Tr41 and the transistor Tr42 may be a p-channel type.
  • One of a source and a drain of the transistor Tr41 is connected to the wiring BILa (j), and the other of the source and the drain is connected to the wiring SALa (j).
  • One of a source and a drain of the transistor Tr42 is connected to the wiring BILb (j), and the other of the source and the drain is connected to the wiring SALb (j).
  • the gate of the transistor Tr41 and the gate of the transistor Tr42 are connected to the wiring CSEL.
  • the input / output circuit 134 (j) is in a conductive state between the wiring BILa (j) and the wiring SALa (j) and in a conductive state between the wiring BILb (j) and the wiring SALB (j). It has a function to control. In other words, the input / output circuit 134 (j) can select whether or not to output a potential to the wiring SALa (j) and the wiring SALb (j).
  • the wiring SP, the wiring SN, the wiring CSEL, the wiring PRE, and the wiring PL have a function of transmitting signals for controlling operations of the precharge circuit 132, the sense amplifier 133, and the input / output circuit 134.
  • the wiring SP, the wiring SN, the wiring CSEL, the wiring PRE, and the wiring PL are connected to the control logic circuit 160 illustrated in FIG.
  • the control logic circuit 160 has a function of supplying a control signal to the wiring SP, the wiring SN, the wiring CSEL, the wiring PRE, and the wiring PL.
  • ⁇ Operation example> An operation mode of the memory 100 is described using the memory cell 221 [i, j], the precharge circuit 132 (j), the sense amplifier 133 (j), and the input / output circuit 134 (j) illustrated in FIG. Further, it is assumed that ⁇ 3 V is supplied to the wiring BGL (i).
  • the precharge circuit 132 (j) is operated to initialize the potentials of the wiring BILa (j) and the wiring BILb (j). Specifically, the potential of the wiring PL is set to a high level (VH_PL), and the transistors Tr21 to Tr23 are turned on. Accordingly, the potential Vpre of the wiring PRE is supplied to the wiring BILa (j) and the wiring BILb (j). Note that the potential Vpre can be set to, for example, (VH_SP + VL_SN) / 2. VH_SP is a high level potential supplied to the wiring SP, and VL_SN is a low level potential supplied to the wiring SN.
  • the potential of the wiring CSEL is at a low level (VL_CSEL), and the transistor Tr41 and the transistor Tr42 are off in the input / output circuit 134 (j).
  • the potential of the wiring WL (i) is at a low level (VL_WL), and the transistor M11 included in the memory cell 221 [i, j] is in an off state.
  • the potential of the wiring WL [i + 1] is low (VL_WL), and the transistor M11 included in the memory cell 221 [i + 1, j] is in an off state.
  • the potentials of the wiring SP and the wiring SN are the potential Vpre, and the sense amplifier 133 (j) is in a stopped state.
  • VL_WL is preferably a potential lower than VL_SN.
  • VL_WL is preferably a potential lower than a potential obtained by subtracting Vth of the transistor M11 from VL_SN.
  • VL_WL may be set to a negative potential (also referred to as “negative potential” or “negative bias”).
  • the transistor M11 By supplying a negative bias to the wiring WL (i), the transistor M11 can be turned off more reliably. In particular, a storage device having a long data retention time even under high-temperature operation can be provided.
  • the transistor M11 can be turned off by supplying a negative bias to the wiring BGL (i).
  • the same effect can be realized with a smaller bias than when a negative bias is supplied to only one of the wirings.
  • the electric field stress applied to the transistor M11 can be reduced, the reliability of the transistor M11 can be improved.
  • the power consumption of the transistor M11 can be reduced. That is, the reliability of the memory 100 can be increased and the power consumption can be reduced.
  • the potential of the wiring PL is set to a low level (VL_PL), and the transistors Tr21 to Tr23 are turned off.
  • the wiring WL (i) is selected. Specifically, by setting the potential of the wiring WL (i) to a high level (VH_WL), the transistor M11 included in the memory cell 221 [i, j] is turned on. Accordingly, in the memory cell 221 [i, j], the wiring BILa (j) and the capacitor CA are brought into conduction through the transistor M11, and the wiring BILa (j) according to the amount of charge held in the capacitor CA. The potential of fluctuates.
  • VH_WL is preferably higher than VH_SP. Specifically, VH_WL is preferably higher than VH_SP plus Vth of the transistor M11.
  • FIG. 9 illustrates a case where data “1” is stored in the memory cell 221 [i, j] and the amount of charge accumulated in the capacitor element CA is large. Specifically, when the amount of charge accumulated in the capacitor CA is large, the charge is discharged from the capacitor CA to the wiring BILa (j), so that the potential of the wiring BILa (j) is increased by ⁇ V1 from the potential Vpre. To rise. On the other hand, when data “0” is stored in the memory cell 221 [i, j] and the amount of charge accumulated in the capacitor CA is small, the charge flows from the wiring BILa (j) to the capacitor CA. As a result, the potential of the wiring BILa (j) drops by ⁇ V2 (not shown).
  • the potential of the wiring CSEL is at a low level (VL_CSEL), and in the input / output circuit 134 (j), the transistors Tr41 and Tr42 are off. Further, the potentials of the wiring SP and the wiring SN are the potential Vpre, and the sense amplifier 133 (j) maintains the stopped state.
  • the sense amplifier 133 (j) is in an operating state.
  • the sense amplifier 133 (j) has a function of amplifying a potential difference ( ⁇ V1 in FIG. 9) between the wiring BILa (j) and the wiring BILb (j).
  • the sense amplifier 133 (j) is in an operating state, the potential of the wiring BILa (j) approaches the potential (VH_SP) of the wiring SP from Vpre + ⁇ V1. Further, the potential of the wiring BILb (j) approaches the potential of the wiring SN (VL_SN) from Vpre.
  • the potential of the wiring BILa (j) when the potential of the wiring BILa (j) is Vpre ⁇ V2, the potential of the wiring BILa (j) is Vpre ⁇ V2 because the sense amplifier 133 (j) is in an operating state. To the potential of the wiring SN (VL_SN). Further, the potential of the wiring BILb (j) approaches the potential (VH_SP) of the wiring SP from the potential Vpre.
  • the potential of the wiring PL is at a low level (VL_PL), and the transistors Tr21 to Tr23 are off in the precharge circuit 132 (j).
  • the potential of the wiring CSEL is at a low level (VL_CSEL), and the transistor Tr41 and the transistor Tr42 are off in the input / output circuit 134 (j).
  • the potential of the wiring WL (i) is at a high level (VH_WL), and the transistor M11 included in the memory cell 221 [i, j] is on. Therefore, in the memory cell 221 [i, j], a charge amount corresponding to the potential (VH_SP) of the wiring BILa (j) is accumulated in the capacitor CA.
  • the input / output circuit 134 (j) is turned on by controlling the potential of the wiring CSEL. Specifically, the transistor Tr41 and the transistor Tr42 are turned on by setting the potential of the wiring CSEL to a high level (VH_CSEL). Accordingly, the potential of the wiring BILa (j) is supplied to the wiring SALa (j), and the potential of the wiring BILb (j) is supplied to the wiring SALB (j).
  • the potential of the wiring PL is at a low level (VL_PL), and the transistors Tr21 to Tr23 are off in the precharge circuit 132 (j).
  • the potential of the wiring WL (i) is at a high level (VH_WL), and the transistor M11 included in the memory cell 221 [i, j] is on.
  • the potential of the wiring SP is at a high level (VH_SP)
  • the potential of the wiring SN is at a low level (VL_SN)
  • the sense amplifier 133 (j) is in an operating state. Therefore, in the memory cell 221 [i, j], electric charge corresponding to the potential (VH_SP) of the wiring BILa (j) is accumulated in the capacitor CA.
  • the input / output circuit 134 (j) is turned off by controlling the potential of the wiring CSEL. Specifically, the transistor Tr41 and the transistor Tr42 are turned off by setting the potential of the wiring CSEL to a low level (VL_CSEL).
  • VL_WL is supplied to the wiring WL (i) so that the wiring WL (i) is not selected. Specifically, the potential of the wiring WL (i) is set to a low level (VL_WL). Then, the transistor included in the memory cell 221 [i, j] is turned off. Accordingly, a charge amount corresponding to the potential (VH_SP) of the wiring BLa is held in the capacitor CA included in the memory cell 221 [i, j]. Thus, data is held in the memory cell 221 [i, j] even after the data is read.
  • VL_WL supplied to the wiring WL (i) By setting VL_WL supplied to the wiring WL (i) to a negative potential, the transistor M11 can be turned off more reliably. In particular, a storage device having a long data retention time even under high-temperature operation can be provided.
  • the sense amplifier 133 (j) has a function of temporarily holding data read from the memory cell 221 [i, j].
  • data can be read from the memory cell 221 [i, j].
  • the read data is supplied to the output circuit 140 (see FIG. 1) through the wiring SALa (j) and / or the wiring SALb (j). Note that data can be read from the memory cell 221 [i + 1, j] similarly to the memory cell 221 [i, j].
  • the transistors Tr21 to Tr23 included in the precharge circuit 132 (j) are turned on, and the potentials of the wirings BILa (j) and BILb (j) are initialized.
  • the potential of the wiring PL is set to a high level (VH_PL), and the transistors Tr21 to Tr23 are turned on.
  • the potential Vpre of the wiring PRE is supplied to the wiring BILa (j) and the wiring BILb (j).
  • the potential Vpre can be set to, for example, (VH_SP + VL_SN) / 2.
  • the potential of the wiring PL is set to a low level (VL_PL), and the transistors Tr21 to Tr23 are turned off.
  • the wiring WL (i) connected to the memory cell 221 [i, j] to which data is written is selected. Specifically, the potential of the wiring WL (i) is set to a high level (VH_WL), and the transistor M11 included in the memory cell 221 [i, j] is turned on. Accordingly, in the memory cell 221 [i, j], the wiring BILa (j) and the capacitor CA are brought into conduction through the transistor M11.
  • a negative bias may be supplied to the wiring BGL (i); however, as the potential of the wiring WL (i) becomes VH_WL, the wiring BGL (i) The potential may be increased.
  • the potential of the wiring BGL (i) is set to the L potential (for example, 0 V).
  • the threshold voltage Vth of the transistor M11 is reduced, and the operation speed can be increased. Therefore, the time required for the write operation can be shortened. Therefore, the operation speed of the memory 100 can be increased.
  • the same writing speed can be realized with a smaller potential increase than when only one potential is increased.
  • electric field stress applied to the transistor M11 can be reduced, so that the reliability of the transistor M11 can be increased.
  • the power consumption of the transistor M11 can be reduced. That is, the reliability of the memory 100 can be increased and the power consumption can be reduced.
  • Period T23 In the period T23, the potential of the wiring SP is set to a high level (VH_SP), the potential of the wiring SN is set to a low level (VL_SN), and the sense amplifier 133 (j) is set in an operating state.
  • the input / output circuit 134 (j) is turned on by controlling the potential of the wiring CSEL. Accordingly, the wiring BILa (j) and the wiring SALa (j) are brought into conduction, and the wiring BILb (j) and the wiring SALAb (j) are brought into conduction.
  • the data signal WDATA is supplied to the input / output circuit 134 (j) via the wiring SALa (j) and the wiring SALb (j).
  • a writing potential corresponding to the data signal WDATA is supplied to the wiring SALa (j) and the wiring SALb (j)
  • data is written to the wiring BILa (j) and the wiring BILb (j) through the input / output circuit 134 (j).
  • a potential is applied. For example, when data “0” is stored in the memory cell 221 [i, j], a low level (VL_SN) is supplied to the wiring SALa (j) and a high level (VH_SP) is supplied to the wiring SALb (j).
  • VL_WL is supplied to the wiring WL (i), so that the wiring WL (i) is not selected. Thereby, the charge written in the memory cell 221 [i, j] is held.
  • the potential of the wiring BGL (i) is also increased in accordance with the increase in potential of the wiring WL (i)
  • the potential of the wiring BGL (i) is decreased as the potential of the wiring WL (i) becomes VL_WL. For example, ⁇ 3 V is supplied to the wiring BGL (i).
  • the transistor Tr41 and the transistor Tr42 are turned off by setting the potential of the wiring CSEL to a low level (VL_CSEL).
  • the sense amplifier 133 (j) operates even when the transistors Tr41 and Tr42 are turned off in the input / output circuit 134 (j). In the state, the potentials of the wiring BILa (j) and the wiring BILb (j) are held by the sense amplifier 133 (j). Therefore, the timing for changing the transistors Tr41 and Tr42 from the on state to the off state may be before or after the wiring WL (i) is selected.
  • data can be written to the memory cell 221 [i, j]. Note that data can be written to the memory cell 221 [i + 1, j] similarly to the memory cell 221 [i, j].
  • VL_WL supplied to the wiring WL (i) By setting VL_WL supplied to the wiring WL (i) to a negative potential, the transistor M11 can be turned off more reliably. In particular, a storage device having a long data retention time even under high-temperature operation can be provided.
  • ⁇ Refresh mode> In order to maintain the data written in the memory cell 221 [i, j].
  • a refresh operation (rewrite operation) is performed at regular intervals.
  • An operation example of the sense amplifier 133 (j) during the refresh operation will be described with reference to a timing chart shown in FIG.
  • the refresh operation can also be performed on the same principle as described above.
  • Period T31 In the period T31, the transistors Tr21 to Tr23 included in the precharge circuit 132 (j) are turned on, and the potentials of the wirings BILa (j) and BILb (j) are initialized. Specifically, the potential of the wiring PL is set to a high level (VH_PL), and the transistors Tr21 to Tr23 are turned on. Accordingly, the potential Vpre of the wiring PRE is supplied to the wiring BILa (j) and the wiring BILb (j).
  • the potential of the wiring PL is set to a low level (VL_PL), and the transistors Tr21 to Tr23 are turned off.
  • the wiring WL (i) connected to the memory cell 221 [i, j] to which data is written is selected.
  • the potential of the wiring WL (i) is set to a high level (VH_WL), and the transistor M11 included in the memory cell 221 [i, j] is turned on. Accordingly, in the memory cell 221 [i, j], the wiring BILa (j) and the capacitor CA are brought into conduction through the transistor M11.
  • a negative bias may be supplied to the wiring BGL (i); however, the wiring BGL (i) has a potential of VH_WL as the potential of the wiring WL (i) becomes VH_WL. The potential may be increased.
  • the potential of the wiring BGL (i) is set to the L potential (for example, 0 V) in the period T32.
  • the operation speed of the transistor M11 can be increased by increasing the potential of the wiring BGL (i) in accordance with the potential increase of the wiring WL (i). Therefore, the time required for refresh can be shortened. Therefore, the operation speed of the memory 100 can be increased.
  • the same writing speed can be realized with a smaller potential increase than when only one potential is increased.
  • electric field stress applied to the transistor M11 can be reduced, so that the reliability of the transistor M11 can be increased. Further, the power consumption of the transistor M11 can be reduced.
  • the potential of the wiring SP is set to a high level (VH_SP)
  • the potential of the wiring SN is set to a low level (VL_SN)
  • the sense amplifier 133 (j) is set in an operating state.
  • the potential of the wiring BILa (j) approaches the potential (VH_SP) of the wiring SP from Vpre + ⁇ V1.
  • the potential of the wiring BILb (j) approaches the potential of the wiring SN (VL_SN) from Vpre. Note that in this specification and the like, the time required for the period T33 is referred to as “writing time”.
  • VL_WL is supplied to the wiring WL (i), so that the wiring WL (i) is not selected. Specifically, the potential of the wiring WL (i) is set to a low level (VL_WL), whereby the transistor included in the memory cell 221 [i, j] is turned off. Accordingly, a charge amount corresponding to the potential (VH_SP) of the wiring BLa is held in the capacitor CA included in the memory cell 221 [i, j].
  • the transistor M11 can be more reliably turned off.
  • a storage device having a long data retention time even under high-temperature operation can be provided.
  • the potential of the wiring BGL (i) is lowered as the potential of the wiring WL (i) becomes VL_WL. For example, ⁇ 3 V is supplied to the wiring BGL (i).
  • the refresh mode since data is not read or written, the input / output circuit 134 (j) may remain off. Therefore, the refresh mode can be performed in a shorter period than the read mode and the write mode. Note that the refresh mode of the memory cell 221 [i + 1, j] can be performed in the same manner as the memory cell 221 [i, j].
  • a semiconductor device illustrated in FIG. 12 includes a transistor 300, a transistor 500, and a capacitor 600.
  • 13A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 13B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 13C is a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in a channel formation region. Since the transistor 500 has a low off-state current, stored data can be held for a long time by using the transistor 500 for a semiconductor device. That is, since the frequency of the refresh operation is low or the refresh operation is not required, the power consumption of the semiconductor device can be reduced.
  • OS transistor OS transistor
  • the semiconductor device described in this embodiment includes a transistor 300, a transistor 500, and a capacitor 600 as illustrated in FIG.
  • the transistor 500 is provided above the transistor 300
  • the capacitor 600 is provided above the transistor 300 and the transistor 500.
  • the transistor 300 includes a conductor 316, an insulator 315, a semiconductor region 313 including a part of the substrate 311, a low resistance region 314a which functions as a source region or a drain region, and a low resistance region 314b. Have.
  • the upper surface of the semiconductor region 313 and the side surface in the channel width direction are covered with a conductor 316 with an insulator 315 interposed therebetween.
  • a conductor 316 with an insulator 315 interposed therebetween.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the region in which the channel of the semiconductor region 313 is formed, the region in the vicinity thereof, the low resistance region 314a that serves as the source region or the drain region, the low resistance region 314b, and the like preferably include a semiconductor such as a silicon-based semiconductor. It preferably contains crystalline silicon. Alternatively, a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. A structure using silicon in which effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • HEMT High Electron Mobility Transistor
  • the low-resistance region 314a and the low-resistance region 314b provide an n-type conductivity element such as arsenic or phosphorus, or a p-type conductivity property such as boron, in addition to the semiconductor material used for the semiconductor region 313. Containing elements.
  • the conductor 316 functioning as a gate electrode includes a semiconductor material such as silicon, a metal material, an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • Vth of the transistor can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Furthermore, in order to achieve both conductivity and embedding properties, it is preferable to use a metal material such as tungsten or aluminum laminated on the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
  • the transistor 300 illustrated in FIGS. 12A and 12B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the transistor 300 may be formed using an oxide semiconductor.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are stacked in this order so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. That's fine.
  • the insulator 322 may have a function as a planarization film that planarizes a step generated by the transistor 300 or the like provided thereunder.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • the insulator 324 is preferably formed using a film having a barrier property such that hydrogen and impurities do not diffuse from the substrate 311 or the transistor 300 into a region where the transistor 500 is provided.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, characteristics of the semiconductor element may be deteriorated. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 500 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • the amount of desorption of hydrogen can be analyzed using, for example, a temperature programmed desorption gas analysis method (TDS).
  • TDS temperature programmed desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is calculated by converting the amount of desorption converted to hydrogen atoms per area of the insulator 324 in the range of the surface temperature of the film from 50 ° C. to 500 ° C. in TDS analysis. 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 326 is preferably equal to or less than 0.7 times, more preferably equal to or less than 0.6 times that of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with the capacitor 600 or the conductor 328 connected to the transistor 500, the conductor 330, and the like.
  • the conductor 328 and the conductor 330 function as plugs or wirings.
  • a conductor having a function as a plug or a wiring may be given the same reference numeral by collecting a plurality of structures.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or a stacked layer.
  • a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten.
  • a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked.
  • the insulator 350, the insulator 352, and the insulator 354 are each provided with a conductor 356.
  • the conductor 356 functions as a plug connected to the transistor 300 or a wiring. Note that the conductor 356 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 350 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 350 having a barrier property against hydrogen.
  • tantalum nitride may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the transistor 300 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are sequentially stacked.
  • a conductor 366 is formed in the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 functions as a plug or a wiring. Note that the conductor 366 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 360.
  • the conductor 366 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are sequentially stacked.
  • a conductor 376 is formed in the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 functions as a plug or a wiring. Note that the conductor 376 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 370 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 376 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are sequentially stacked.
  • a conductor 386 is formed over the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 functions as a plug or a wiring. Note that the conductor 386 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 380.
  • the conductor 386 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 380 having a barrier property against hydrogen.
  • the wiring layer including the conductor 356, the wiring layer including the conductor 366, the wiring layer including the conductor 376, and the wiring layer including the conductor 386 have been described.
  • the semiconductor device according to this embodiment It is not limited to this.
  • the number of wiring layers similar to the wiring layer including the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer including the conductor 356 may be five or more.
  • An insulator 510, an insulator 512, an insulator 514, and an insulator 516 are sequentially stacked over the insulator 384.
  • a substance having a barrier property against oxygen or hydrogen is preferably used for at least one of the insulator 510, the insulator 512, the insulator 514, and the insulator 516.
  • the insulator 510 and the insulator 514 are formed using a film having a barrier property such that hydrogen or an impurity does not diffuse from a region where the substrate 311 or the transistor 300 is provided to a region where the transistor 500 is provided. Is preferred. Therefore, a material similar to that of the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, characteristics of the semiconductor element may be deteriorated. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 500 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the insulator 512 and the insulator 516 can be formed using the same material as the insulator 320.
  • a material having a relatively low dielectric constant as an interlayer film parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 are embedded with a conductor 518, a conductor included in the transistor 500 (conductor 503), and the like.
  • the conductor 518 functions as a plug or a wiring connected to the capacitor 600 or the transistor 300.
  • the conductor 518 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 510 and the conductor 518 in a region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 is provided over the insulator 512 and the conductor 503 which are embedded in the insulator 516, and over the insulator 516 and the conductor 503.
  • an insulator 544 is preferably provided between the oxide 530a, the oxide 530b, the conductor 542a, the conductor 542b, and the insulator 580.
  • a conductor 560 includes a conductor 560a provided inside the insulator 550 and a conductor provided so as to be embedded inside the conductor 560a.
  • an insulator 574 is preferably provided over the insulator 580, the conductor 560, and the insulator 550.
  • the oxide 530a, the oxide 530b, and the oxide 530c may be collectively referred to as an oxide 530.
  • the conductor 542a and the conductor 542b may be collectively referred to as a conductor 542.
  • the transistor 500 a structure in which three layers of the oxide 530a, the oxide 530b, and the oxide 530c are stacked in the vicinity of the region where the channel is formed is described; however, the present invention is not limited thereto. It is not a thing. For example, a single layer of the oxide 530b, a two-layer structure of the oxide 530b and the oxide 530a, a two-layer structure of the oxide 530b and the oxide 530c, or a stacked structure of four or more layers may be provided.
  • the conductor 560 is illustrated as a two-layer structure; however, the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a stacked structure including three or more layers.
  • the transistor 500 illustrated in FIGS. 12, 13A, and 13B is an example, and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the arrangement of the conductor 560, the conductor 542a, and the conductor 542b is selected in a self-aligned manner with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be disposed in a self-aligned manner between the source electrode and the drain electrode. Therefore, the conductor 560 can be formed without providing a margin for alignment, so that the area occupied by the transistor 500 can be reduced. Thereby, miniaturization and high integration of the semiconductor device can be achieved.
  • the conductor 560 is formed in a self-aligned manner in a region between the conductors 542a and 542b, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Accordingly, parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Thus, the switching speed of the transistor 500 can be improved and high frequency characteristics can be obtained.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode.
  • the conductor 503 may function as a second gate (also referred to as a bottom gate or a back gate) electrode.
  • Vth of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without being linked.
  • Vth of the transistor 500 can be made higher than 0 V and off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when a negative potential is not applied.
  • the conductor 503 is disposed so as to overlap with the oxide 530 and the conductor 560. Thus, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel formation region formed in the oxide 530. Can do.
  • a transistor structure in which a channel formation region is electrically surrounded by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the surround channel (S-channel) structure is such that the side surface and the periphery of the conductor 542a functioning as a source electrode and a drain electrode and the oxide 530 in contact with the conductor 542b are the same as the channel formation region. It has the characteristics of being a mold. Further, the side surface and the periphery of the oxide 530 in contact with the conductor 542a and the conductor 542b are in contact with the insulator 580, and thus can be i-type like the channel formation region. Note that in this specification and the like, the type I can be treated as the same as high purity intrinsic, which will be described later.
  • the S-channel structure disclosed in this specification and the like is different from the Fin type structure and the planar type structure.
  • a transistor with improved resistance to a short channel effect in other words, a transistor that does not easily generate the short channel effect can be obtained.
  • the conductor 503 has the same structure as that of the conductor 518, and a conductor 503a is formed in contact with the inner walls of the openings of the insulator 514 and the insulator 516, and a conductor 503b is further formed inside.
  • the insulator 521, the insulator 522, the insulator 524, and the insulator 550 have a function as a gate insulating film.
  • the insulator 524 in contact with the oxide 530 is preferably an insulator containing more oxygen than oxygen that satisfies the stoichiometric composition. That is, it is preferable that an excess oxygen region be formed in the insulator 524.
  • an insulator containing excess oxygen in contact with the oxide 530 oxygen vacancies in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • the oxide that desorbs oxygen by heating means that the amount of desorbed oxygen in terms of oxygen atom is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film is 0.0 ⁇ 10 19 atoms / cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms / cm 3 or more, or 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C.
  • the insulator 522 preferably has a function of suppressing diffusion of oxygen (for example, oxygen atoms and oxygen molecules) (the oxygen hardly transmits).
  • the insulator 522 have a function of suppressing diffusion of oxygen and impurities, so that the oxygen included in the oxide 530 does not diffuse to the insulator 521 side. Further, the conductor 503 can be prevented from reacting with the oxygen included in the insulator 524 and the oxide 530.
  • the insulator 522 is so-called high such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST). It is preferable to use an insulator including a -k material in a single layer or a stacked layer. As transistor miniaturization and higher integration progress, problems such as leakage current may occur due to a thinner gate insulating film. By using a high-k material for the insulator functioning as a gate insulating film, the gate potential during transistor operation can be reduced while maintaining the physical film thickness.
  • an insulator including one or both oxides of aluminum and hafnium which is an insulating material having a function of suppressing diffusion of impurities and oxygen (the oxygen hardly transmits) may be used.
  • the insulator containing one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses release of oxygen from the oxide 530 and entry of impurities such as hydrogen from the periphery of the transistor 500 to the oxide 530. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 521 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulator 521 having a stacked structure with high thermal stability and high relative dielectric constant can be obtained.
  • the insulator 521, the insulator 522, and the insulator 524 may have a stacked structure of two or more layers.
  • the present invention is not limited to a laminated structure made of the same material, and may be a laminated structure made of different materials.
  • the oxide 530 includes an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium) It is preferable to use a metal oxide such as one or a plurality selected from hafnium, tantalum, tungsten, or magnesium. Further, as the oxide 530, an In—Ga oxide or an In—Zn oxide may be used.
  • the metal oxide that functions as a channel formation region in the oxide 530 preferably has a band gap of 2 eV or more, preferably 2.5 eV or more. In this manner, off-state current of a transistor can be reduced by using a metal oxide having a large band gap.
  • the oxide 530 includes the oxide 530a below the oxide 530b, diffusion of impurities from the structure formed below the oxide 530a to the oxide 530b can be suppressed. In addition, by including the oxide 530c over the oxide 530b, diffusion of impurities from the structure formed above the oxide 530c to the oxide 530b can be suppressed.
  • the oxide 530 preferably has a stacked structure of oxides having different atomic ratios of metal atoms.
  • the atomic ratio of the element M in the constituent element is larger than the atomic ratio of the element M in the constituent element in the metal oxide used for the oxide 530b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 530a.
  • a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the energy at the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is preferably smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band in the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously joined.
  • the density of defect states in the mixed layer formed at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c is preferably low.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) in addition to oxygen, so that a mixed layer with a low density of defect states is formed.
  • the oxide 530b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 530a and the oxide 530c.
  • the main path of the carrier is the oxide 530b.
  • the oxide 530a and the oxide 530c have the above structure, the density of defect states at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be reduced. Therefore, the influence on carrier conduction due to interface scattering is reduced, and the transistor 500 can obtain a high on-state current.
  • a conductor 542 (conductor 542a and conductor 542b) functioning as a source electrode and a drain electrode is provided over the oxide 530b.
  • the conductor 542 aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, It is preferable to use a metal element selected from lanthanum, an alloy containing the above metal element as a component, or an alloy combining the above metal elements.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, or the like is used. It is preferable. Also, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are difficult to oxidize. A conductive material or a material that maintains conductivity even when oxygen is absorbed is preferable.
  • a region 543 (a region 543a and a region 543b) may be formed as a low resistance region at and near the interface between the oxide 530 and the conductor 542. is there.
  • the region 543a functions as one of a source region and a drain region
  • the region 543b functions as the other of the source region and the drain region.
  • a channel formation region is formed in a region between the region 543a and the region 543b.
  • the oxygen concentration in the region 543 may be reduced.
  • a metal compound layer including the metal contained in the conductor 542 and the component of the oxide 530 may be formed in the region 543 in some cases. In such a case, the carrier density in the region 543 increases, and the region 543 becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductor 542 and suppresses oxidation of the conductor 542. At this time, the insulator 544 may be provided so as to cover a side surface of the oxide 530 and to be in contact with the insulator 524.
  • a metal oxide containing one or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, and the like is used. it can.
  • the insulator 544 it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulator containing one or both of aluminum and hafnium.
  • hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in a heat treatment in a later step.
  • the insulator 544 is not an essential component in the case where the conductor 542 is a material having oxidation resistance or the conductivity is not significantly lowered even when oxygen is absorbed. What is necessary is just to design suitably according to the transistor characteristic to request
  • the insulator 550 functions as a gate insulating film.
  • the insulator 550 is preferably provided in contact with the inside (upper surface and side surfaces) of the oxide 530c.
  • the insulator 550 is preferably formed using an insulator from which oxygen is released by heating.
  • the amount of desorbed oxygen converted to oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19 atoms /
  • the oxide film has a thickness of cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms / cm 3 or more, or 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or more and 700 ° C. or less.
  • silicon oxide having excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and voids Silicon oxide or the like can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • An insulator from which oxygen is released by heating is provided as the insulator 550 so as to be in contact with the top surface of the oxide 530c, so that oxygen can be effectively supplied from the insulator 550 to the channel formation region of the oxide 530b through the oxide 530c. Can be supplied. Further, similarly to the insulator 524, the concentration of impurities such as water or hydrogen in the insulator 550 is preferably reduced. The thickness of the insulator 550 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
  • a metal oxide may be provided between the insulator 550 and the conductor 560 in order to efficiently supply excess oxygen included in the insulator 550 to the oxide 530.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, a decrease in the amount of excess oxygen supplied to the oxide 530 can be suppressed. Further, oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the conductor 560 functioning as the first gate electrode is illustrated as a two-layer structure in FIGS. 13A and 13B, but may have a single-layer structure or a stacked structure including three or more layers. .
  • the conductor 560a has a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitric oxide molecule (N 2 O, NO, NO 2, and the like) and a copper atom. It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules). When the conductor 560a has a function of suppressing the diffusion of oxygen, the conductivity of the conductor 560b can be suppressed from being oxidized by oxygen contained in the insulator 550 and thus reduced. For example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used as the conductive material having a function of suppressing oxygen diffusion.
  • the conductor 560b is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 560b also functions as a wiring, and thus a conductor having high conductivity is preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b may have a stacked structure, for example, a stacked structure of titanium, titanium nitride, and the above conductive material.
  • the insulator 580 is provided over the conductor 542 with the insulator 544 interposed therebetween.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having holes are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 from which oxygen is released by heating in contact with the oxide 530c, oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530c. Note that the concentration of impurities such as water or hydrogen in the insulator 580 is preferably reduced.
  • the opening of the insulator 580 is formed so as to overlap with a region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the conductor 560 can have a shape with a high aspect ratio.
  • the conductor 560 since the conductor 560 is provided so as to be embedded in the opening of the insulator 580, the conductor 560 can be formed without collapsing during the process even when the conductor 560 has a high aspect ratio. Can do.
  • the insulator 574 is preferably provided in contact with the upper surface of the insulator 580, the upper surface of the conductor 560, and the upper surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580. Accordingly, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used as the insulator 574. Can do.
  • aluminum oxide has a high barrier property and can suppress diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm to 3.0 nm. Therefore, aluminum oxide formed by a sputtering method can serve as an oxygen supply source and function as a barrier film for impurities such as hydrogen.
  • an insulator 581 functioning as an interlayer film is preferably provided over the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductor 540a and the conductor 540b are disposed in openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductors 540a and 540b are provided to face each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same structure as a conductor 546 and a conductor 548 described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 is preferably formed using a substance having a barrier property against oxygen or hydrogen. Therefore, the insulator 582 can be formed using a material similar to that of the insulator 514.
  • the insulator 582 is preferably formed using a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the insulator 586 can be formed using a material similar to that of the insulator 320.
  • a material having a relatively low dielectric constant as an interlayer film parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 586.
  • the insulator 521, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include a conductor 546, a conductor 548, and the like. Is embedded.
  • the conductor 546 and the conductor 548 function as plugs or wirings connected to the capacitor 600, the transistor 500, or the transistor 300.
  • the conductor 546 and the conductor 548 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the capacitor 600 includes a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided over the conductor 546 and the conductor 548.
  • the conductor 612 functions as a plug connected to the transistor 500 or a wiring.
  • the conductor 610 functions as an electrode of the capacitor 600. Note that the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing any of the above elements as a component (Tantalum nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film) or the like can be used.
  • indium tin oxide indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide added It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 have a single-layer structure; however, the structure is not limited thereto, and a stacked structure of two or more layers may be used.
  • a conductor having a high barrier property and a conductor having a high barrier property may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • a conductor 620 is provided so as to overlap with the conductor 610 with the insulator 630 interposed therebetween.
  • the conductor 620 can be formed using a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. In the case of forming simultaneously with other structures such as a conductor, Cu (copper), Al (aluminum), or the like, which is a low resistance metal material, may be used.
  • An insulator 650 is provided over the conductor 620 and the insulator 630.
  • the insulator 650 can be provided using a material similar to that of the insulator 320.
  • the insulator 650 may function as a planarization film that covers the concave and convex shapes below the insulator 650.
  • a transistor including an oxide semiconductor in a semiconductor device using a transistor including an oxide semiconductor, variation in electrical characteristics can be suppressed and reliability can be improved.
  • a transistor including an oxide semiconductor with high on-state current can be provided.
  • a transistor including an oxide semiconductor with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • miniaturization or high integration can be achieved in a semiconductor device including a transistor including an oxide semiconductor.
  • transistor 500 of the semiconductor device described in this embodiment is not limited to the above structure.
  • structural examples that can be used for the transistor 500 will be described.
  • FIG. 14A is a top view of the transistor 510A.
  • FIG. 14B is a cross-sectional view taken along dashed-dotted line L1-L2 in FIG.
  • FIG. 14C is a cross-sectional view taken along dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 14A, some elements are omitted for clarity.
  • the transistor 510A the insulator 511 functioning as an interlayer film, the insulator 512, the insulator 514, the insulator 516, the insulator 580, the insulator 582, and the insulator A body 584 is shown.
  • a conductor 546 (a conductor 546a and a conductor 546b) that is electrically connected to the transistor 510A and functions as a contact plug, and a conductor 503 that functions as a wiring are illustrated.
  • the transistor 510A includes a conductor 560 (a conductor 560a and a conductor 560b) functioning as a first gate electrode, a conductor 505 (a conductor 505a and a conductor 505b) functioning as a second gate electrode, An insulator 550 functioning as a first gate insulating film, an insulator 521, an insulator 522, and an insulator 524 functioning as a second gate insulating film, and an oxide 530 having a region where a channel is formed (oxide) 530a, an oxide 530b, and an oxide 530c), a conductor 542a functioning as one of a source and a drain, a conductor 542b functioning as the other of a source and a drain, and an insulator 574.
  • a conductor 560 a conductor 560a and a conductor 560b
  • An insulator 550 functioning as a first gate insulating film
  • the oxide 530c, the insulator 550, and the conductor 560 are provided with the insulator 574 in the opening provided in the insulator 580. Arranged through. The oxide 530c, the insulator 550, and the conductor 560 are disposed between the conductor 542a and the conductor 542b.
  • the insulator 511 and the insulator 512 function as an interlayer film.
  • An insulator such as TiO 3 (BST) can be used in a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 511 preferably functions as a barrier film that suppresses impurities such as water or hydrogen from entering the transistor 510A from the substrate side. Therefore, the insulator 511 is preferably formed using an insulating material having a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, and a copper atom (the impurity is difficult to transmit). Alternatively, it is preferable to use an insulating material having a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (the oxygen is difficult to transmit). For example, aluminum oxide, silicon nitride, or the like may be used as the insulator 511. With this structure, diffusion of impurities such as hydrogen and water from the substrate side to the transistor 510A side than the insulator 511 can be suppressed.
  • an insulating material having a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water
  • the insulator 512 preferably has a lower dielectric constant than the insulator 511.
  • parasitic capacitance generated between the wirings can be reduced.
  • the conductor 503 is formed so as to be embedded in the insulator 512.
  • the height of the upper surface of the conductor 503 and the height of the upper surface of the insulator 512 can be approximately the same.
  • the conductor 503 has a single-layer structure, the present invention is not limited to this.
  • the conductor 503 may have a multilayer structure having two or more layers.
  • the conductor 503 is preferably formed using a highly conductive material whose main component is tungsten, copper, or aluminum.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode.
  • the conductor 505 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 510A can be controlled by changing the potential applied to the conductor 505 independently without being linked to the potential applied to the conductor 560.
  • the threshold voltage of the transistor 510A can be higher than 0 V and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 505, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when a negative potential is not applied.
  • the conductor 505 and the conductor 560 are provided so as to overlap with each other, an electric field generated from the conductor 560 and an electric field generated from the conductor 505 when a potential is applied to the conductor 560 and the conductor 505. And the channel formation region formed in the oxide 530 can be covered.
  • the channel formation region can be electrically surrounded by the electric field of the conductor 560 functioning as the first gate electrode and the electric field of the conductor 505 functioning as the second gate electrode.
  • a transistor structure that electrically surrounds a channel formation region by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the insulator 514 and the insulator 516 function as an interlayer film like the insulator 511 or the insulator 512.
  • the insulator 514 preferably functions as a barrier film which prevents impurities such as water or hydrogen from entering the transistor 510A from the substrate side. With this structure, diffusion of impurities such as hydrogen and water from the substrate side to the transistor 510A side than the insulator 514 can be suppressed.
  • the insulator 516 preferably has a lower dielectric constant than the insulator 514. By using a material having a low dielectric constant as the interlayer film, parasitic capacitance generated between the wirings can be reduced.
  • a conductor 505a is formed in contact with the inner walls of the openings of the insulator 514 and the insulator 516, and a conductor 505b is further formed inside.
  • the heights of the upper surfaces of the conductors 505a and 505b and the height of the upper surface of the insulator 516 can be approximately the same.
  • the transistor 510A shows a structure in which the conductor 505a and the conductor 505b are stacked, the present invention is not limited to this.
  • the conductor 505 may be provided as a single layer or a stacked structure including three or more layers.
  • the conductor 505a is preferably made of a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the impurities are difficult to transmit).
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms
  • the function of suppressing diffusion of impurities or oxygen is a function of suppressing diffusion of any one or all of the impurities and oxygen.
  • the conductor 505a has a function of suppressing the diffusion of oxygen, it is possible to suppress the conductivity of the conductor 505b from being reduced due to oxidation.
  • the conductor 505 also functions as a wiring
  • the conductor 505b be made of a highly conductive conductive material mainly containing tungsten, copper, or aluminum.
  • the conductor 503 is not necessarily provided.
  • the conductor 505b is illustrated as a single layer, it may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the insulator 521, the insulator 522, and the insulator 524 function as a second gate insulating film.
  • the insulator 522 preferably has a barrier property. Since the insulator 522 has a barrier property, the insulator 522 functions as a layer that suppresses entry of impurities such as hydrogen from the peripheral portion of the transistor 510A to the transistor 510A.
  • the insulator 522 includes aluminum oxide, hafnium oxide, aluminum and an oxide containing hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (
  • An insulator including a so-called high-k material such as Ba, Sr) TiO 3 (BST) is preferably used in a single layer or a stacked layer.
  • a high-k material such as Ba, Sr) TiO 3 (BST) is preferably used in a single layer or a stacked layer.
  • the insulator 521 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • an insulator 521 having a stacked structure that is thermally stable and has a high relative dielectric constant can be obtained.
  • 14B and 14C illustrate a three-layer structure as the second gate insulating film, a single-layer structure, a two-layer structure, or a four-layer structure or more may be used.
  • the present invention is not limited to a laminated structure made of the same material, and may be a laminated structure made of different materials.
  • the oxide 530 having a region functioning as a channel formation region includes an oxide 530a, an oxide 530b over the oxide 530a, and an oxide 530c over the oxide 530b.
  • an oxide 530a below the oxide 530b, diffusion of impurities from the structure formed below the oxide 530a to the oxide 530b can be suppressed.
  • the oxide 530c over the oxide 530b, diffusion of impurities from the structure formed above the oxide 530c to the oxide 530b can be suppressed.
  • the oxide 530 an oxide semiconductor which is a kind of the metal oxide described above can be used.
  • the oxide 530 c is preferably provided in the opening provided in the insulator 580 through the insulator 574.
  • the insulator 574 has barrier properties, diffusion of impurities from the insulator 580 into the oxide 530 can be suppressed.
  • One of the conductors 542 functions as a source electrode, and the other functions as a drain electrode.
  • a metal such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing the metal as a main component can be used.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen and has high oxidation resistance.
  • a stacked structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film are preferably stacked.
  • a titanium film and an aluminum film may be stacked.
  • a two-layer structure in which an aluminum film is stacked on a tungsten film a two-layer structure in which a copper film is stacked on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is stacked on a titanium film, and a tungsten film
  • a two-layer structure in which copper films are stacked may be used.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • a barrier layer may be provided over the conductor 542.
  • the barrier layer is preferably formed using a substance having a barrier property against oxygen or hydrogen. With this structure, the conductor 542 can be prevented from being oxidized when the insulator 574 is formed.
  • a metal oxide for example, a metal oxide can be used.
  • an insulating film having a barrier property against oxygen and hydrogen such as aluminum oxide, hafnium oxide, and gallium oxide, is preferably used.
  • silicon nitride formed by a CVD method may be used.
  • the material selection range of the conductor 542 can be widened.
  • the conductor 542 can be formed using a material that has low oxidation resistance but high conductivity, such as tungsten or aluminum.
  • a conductor that can be easily formed or processed can be used.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably provided in the opening provided in the insulator 580 with the oxide 530c and the insulator 574 interposed therebetween.
  • the insulator 550 may have a stacked layer structure like the second gate insulating film.
  • the insulator that functions as a gate insulating film has a stacked structure of a high-k material and a thermally stable material, so that the gate potential during transistor operation can be reduced while maintaining the physical film thickness. It becomes.
  • the conductor 560 functioning as the first gate electrode includes a conductor 560a and a conductor 560b over the conductor 560a.
  • the conductor 560a is preferably formed using a conductive material having a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, and a copper atom, like the conductor 505a.
  • a conductive material having a function of suppressing diffusion of oxygen for example, at least one of oxygen atoms and oxygen molecules).
  • the conductor 560a has a function of suppressing the diffusion of oxygen, the material selectivity of the conductor 560b can be improved. That is, by including the conductor 560a, oxidation of the conductor 560b can be suppressed and reduction in conductivity can be prevented.
  • the conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used.
  • the conductor 560a an oxide semiconductor that can be used as the oxide 530 can be used. In that case, by forming the conductor 560b by a sputtering method, the electrical resistance value of the conductor 560a can be reduced to obtain a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductive material 560b is preferably formed using a conductive material mainly containing tungsten, copper, or aluminum.
  • a conductor having high conductivity is preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • An insulator 574 is provided between the insulator 580 and the transistor 510A.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen is preferably used.
  • aluminum oxide or hafnium oxide is preferably used.
  • a metal oxide such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, or tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • impurities such as water and hydrogen included in the insulator 580 can be prevented from diffusing into the oxide 530b through the oxide 530c and the insulator 550. Further, the conductor 560 can be prevented from being oxidized by excess oxygen which the insulator 580 has.
  • the insulator 580, the insulator 582, and the insulator 584 function as an interlayer film.
  • the insulator 582 preferably functions as a barrier insulating film which suppresses entry of impurities such as water or hydrogen into the transistor 510A from the outside.
  • the insulator 580 and the insulator 584 preferably have a dielectric constant lower than that of the insulator 582, similarly to the insulator 516.
  • parasitic capacitance generated between the wirings can be reduced.
  • the transistor 510A may be electrically connected to another structure through a plug or a wiring such as the insulator 580, the insulator 582, and the conductor 546 embedded in the insulator 584.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material can be used as a single layer or a stacked layer, similarly to the conductor 505.
  • a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity.
  • a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • the conductor 546 for example, by using a stacked structure of tantalum nitride which is a conductor having a barrier property against hydrogen and oxygen and tungsten having high conductivity, conductivity as a wiring is increased. While being held, diffusion of impurities from outside can be suppressed.
  • a semiconductor device including a transistor including an oxide semiconductor with high on-state current can be provided.
  • a semiconductor device including a transistor including an oxide semiconductor with low off-state current can be provided.
  • FIG. 15A is a top view of the transistor 510B.
  • FIG. 15B is a cross-sectional view taken along dashed-dotted line L1-L2 in FIG.
  • FIG. 15C is a cross-sectional view taken along dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 15A, some elements are omitted for clarity.
  • Transistor 510B is a modification of transistor 510A. Therefore, in order to prevent repetition of description, points different from the transistor 510A are mainly described.
  • the transistor 510B includes a region where the conductor 542 (the conductor 542a and the conductor 542b) overlaps with the oxide 530c, the insulator 550, and the conductor 560. With such a structure, a transistor with high on-state current can be provided. In addition, a transistor with high controllability can be provided.
  • the conductor 560 functioning as the first gate electrode includes a conductor 560a and a conductor 560b over the conductor 560a.
  • the conductor 560a is preferably formed using a conductive material having a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, and a copper atom, like the conductor 505a.
  • a conductive material having a function of suppressing diffusion of oxygen for example, at least one of oxygen atoms and oxygen molecules).
  • the conductor 560a has a function of suppressing the diffusion of oxygen, the material selectivity of the conductor 560b can be improved. That is, by including the conductor 560a, oxidation of the conductor 560b can be suppressed and reduction in conductivity can be prevented.
  • the insulator 574 is preferably provided so as to cover the top surface and side surfaces of the conductor 560, the side surfaces of the insulator 550, and the side surfaces of the oxide 530c.
  • the insulator 574 is preferably formed using an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • aluminum oxide or hafnium oxide is preferably used.
  • a metal oxide such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, or tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • oxidation of the conductor 560 can be suppressed. Further, with the insulator 574, diffusion of water and impurities such as hydrogen included in the insulator 580 into the transistor 510B can be suppressed.
  • an insulator 576 having a barrier property may be provided between the conductor 546 and the insulator 580.
  • the insulator 576 it is possible to suppress the oxygen of the insulator 580 from reacting with the conductor 546 and oxidizing the conductor 546.
  • a low power consumption semiconductor device can be provided by using a metal material that absorbs oxygen and has high conductivity for the conductor 546.
  • a material having high conductivity while having low oxidation resistance such as tungsten or aluminum can be used.
  • a conductor that can be easily formed or processed can be used.
  • FIG. 16A is a top view of the transistor 510C.
  • FIG. 16B is a cross-sectional view taken along dashed-dotted line L1-L2 in FIG.
  • FIG. 16C is a cross-sectional view taken along dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 16A, some elements are omitted for clarity.
  • Transistor 510C is a modification of transistor 510A. Therefore, in order to prevent repetition of description, points different from the transistor 510A are mainly described.
  • the conductor 547a is provided between the conductor 542a and the oxide 530b
  • the conductor 547b is provided between the conductor 542b and the oxide 530b.
  • the conductor 542a extends beyond the upper surface of the conductor 547a (conductor 547b) and the side surface on the conductor 560 side, and has a region in contact with the upper surface of the oxide 530b.
  • the conductor 547 a conductor that can be used for the conductor 542 may be used.
  • the thickness of the conductor 547 is preferably greater than that of the conductor 542 at least.
  • the transistor 510C illustrated in FIGS. 16A, 16B, and 16C has the above structure, whereby the conductor 542 can be made closer to the conductor 560 than the transistor 510A.
  • the conductor 560 can overlap the end portion of the conductor 542a and the end portion of the conductor 542b.
  • the substantial channel length of the transistor 510C can be shortened, and the on-state current and frequency characteristics can be improved.
  • the conductor 547a (conductor 547b) is preferably provided so as to overlap with the conductor 542a (conductor 542b).
  • the conductor 547a (conductor 547b) functions as a stopper, and the oxide 530b is over-etched. Can be prevented.
  • the transistor 510C illustrated in FIGS. 16A, 16B, and 16C may have a structure in which the insulator 545 is provided in contact with the insulator 544.
  • the insulator 544 preferably functions as a barrier insulating film which suppresses entry of impurities such as water or hydrogen and excess oxygen into the transistor 510C from the insulator 580 side.
  • an insulator that can be used for the insulator 544 can be used.
  • a nitride insulator such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride, or silicon nitride oxide may be used.
  • a transistor 510C illustrated in FIGS. 16A, 16B, and 16C is different from the transistor 510A illustrated in FIGS. 14A, 14B, and 14C in that a conductor 505 is provided in a single-layer structure. May be.
  • an insulating film to be the insulator 516 is formed over the patterned conductor 505, and the upper portion of the insulating film is removed using a CMP method or the like until the upper surface of the conductor 505 is exposed. Good.
  • the average surface roughness (Ra) of the upper surface of the conductor 505 may be 1 nm or less, preferably 0.5 nm or less, more preferably 0.3 nm or less. Accordingly, the flatness of the insulating layer formed over the conductor 505 can be improved, and the crystallinity of the oxide 530b and the oxide 530c can be improved.
  • FIG. 17A is a top view of the transistor 510D.
  • FIG. 17B is a cross-sectional view taken along dashed-dotted line L1-L2 in FIG.
  • FIG. 17C is a cross-sectional view taken along dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 17A, some elements are omitted for clarity.
  • Transistor 510D is a modification of the above transistor. Therefore, in order to prevent the description from being repeated, differences from the above transistor will be mainly described.
  • the conductor 505 having a function as a second gate is also provided as a wiring without providing the conductor 503.
  • the insulator 550 is provided over the oxide 530c, and the metal oxide 552 is provided over the insulator 550.
  • the conductor 560 is provided over the metal oxide 552 and the insulator 570 is provided over the conductor 560.
  • the insulator 571 is provided over the insulator 570.
  • the metal oxide 552 preferably has a function of suppressing oxygen diffusion.
  • the metal oxide 552 that suppresses diffusion of oxygen between the insulator 550 and the conductor 560 diffusion of oxygen into the conductor 560 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 530 can be suppressed. Further, oxidation of the conductor 560 due to oxygen can be suppressed.
  • the metal oxide 552 may function as a part of the first gate.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the metal oxide 552.
  • the conductor 560 by forming the conductor 560 by a sputtering method, the electric resistance value of the metal oxide 552 can be reduced to form a conductive layer. This can be called an OC (Oxide Conductor) electrode.
  • the metal oxide 552 may function as a part of the gate insulating film. Therefore, in the case where silicon oxide, silicon oxynitride, or the like is used for the insulator 550, the metal oxide 552 is preferably a metal oxide that is a high-k material with a high relative dielectric constant. By setting it as the said laminated structure, it can be set as the laminated structure stable with respect to a heat
  • EOT equivalent oxide thickness
  • the metal oxide 552 is illustrated as a single layer; however, a stacked structure including two or more layers may be used. For example, a metal oxide that functions as part of the gate electrode and a metal oxide that functions as part of the gate insulating film may be stacked.
  • the on-state current of the transistor 510D can be improved without weakening the influence of the electric field from the conductor 560.
  • the distance between the conductor 560 and the oxide 530 is maintained by the physical thickness of the insulator 550 and the metal oxide 552, so that the conductor 560 Leakage current with the oxide 530 can be suppressed. Therefore, by providing a stacked structure of the insulator 550 and the metal oxide 552, the physical distance between the conductor 560 and the oxide 530 and the electric field strength applied from the conductor 560 to the oxide 530 can be reduced. It can be easily adjusted as appropriate.
  • an oxide semiconductor that can be used for the oxide 530 can be used as the metal oxide 552 by reducing the resistance.
  • a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, and the like can be used.
  • hafnium oxide an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulating layer containing one or both of aluminum and hafnium.
  • hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in a heat treatment in a later step.
  • the metal oxide 552 is not an essential component. What is necessary is just to design suitably according to the transistor characteristic to request
  • an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen may be used.
  • impurities such as water or hydrogen and oxygen
  • aluminum oxide or hafnium oxide is preferably used.
  • impurities such as water or hydrogen from above the insulator 570 can be prevented from entering the oxide 530 through the conductor 560 and the insulator 550.
  • the insulator 571 functions as a hard mask.
  • the side surface of the conductor 560 is substantially perpendicular to the substrate surface, specifically, the angle formed between the side surface of the conductor 560 and the substrate surface is 75 degrees.
  • the angle can be 100 degrees or less, preferably 80 degrees or more and 95 degrees or less.
  • the insulator 571 may also function as a barrier layer by using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. In that case, the insulator 570 is not necessarily provided.
  • insulator 571 By using the insulator 571 as a hard mask, a part of the insulator 570, the conductor 560, the metal oxide 552, the insulator 550, and the oxide 530c is selectively removed, so that these side surfaces are substantially matched. In addition, a part of the surface of the oxide 530b can be exposed.
  • the transistor 510D includes a region 531a and a region 531b in part of the exposed surface of the oxide 530b.
  • One of the region 531a and the region 531b functions as a source region, and the other functions as a drain region.
  • the formation of the region 531a and the region 531b is performed by introducing an impurity element such as phosphorus or boron into the exposed oxide 530b surface by using, for example, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or a plasma treatment. This can be achieved.
  • an impurity element such as phosphorus or boron
  • an ion implantation method an ion doping method
  • a plasma immersion ion implantation method or a plasma treatment.
  • the “impurity element” in this embodiment and the like refers to an element other than the main component elements.
  • a metal film is formed after part of the surface of the oxide 530b is exposed, and then heat treatment is performed, whereby elements contained in the metal film are diffused into the oxide 530b, so that the regions 531a and 531b are formed.
  • the region 531a and the region 531b may be referred to as “impurity region” or “low resistance region”.
  • the region 531a and the region 531b can be formed in a self-alignment manner.
  • the region 531a and / or the region 531b and the conductor 560 do not overlap with each other, and parasitic capacitance can be reduced.
  • no offset region is formed between the channel formation region and the source / drain region (the region 531a or the region 531b).
  • an offset region may be provided between the channel formation region and the source / drain region in order to further reduce the off-state current.
  • the offset region is a region having a high electrical resistivity and is a region where the impurity element is not introduced.
  • the offset region can be formed by introducing the impurity element described above after the insulator 575 is formed.
  • the insulator 575 functions as a mask similarly to the insulator 571 and the like. Therefore, the impurity element is not introduced into the region overlapping with the insulator 575 of the oxide 530b, and the electrical resistivity of the region can be kept high.
  • the transistor 510D includes an insulator 575 on a side surface of the insulator 570, the conductor 560, the metal oxide 552, the insulator 550, and the oxide 530c.
  • the insulator 575 is preferably an insulator having a low relative dielectric constant.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having voids, or resin Preferably there is.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon oxide having a hole for the insulator 575 because an excess oxygen region can be easily formed in the insulator 575 in a later step.
  • Silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulator 575 preferably has a function of diffusing oxygen.
  • the transistor 510D includes the insulator 574 over the insulator 575 and the oxide 530.
  • the insulator 574 is preferably formed by a sputtering method. By using a sputtering method, an insulator with few impurities such as water or hydrogen can be formed. For example, aluminum oxide may be used as the insulator 574.
  • an oxide film formed by a sputtering method may extract hydrogen from a deposition target structure. Therefore, the insulator 574 absorbs hydrogen and water from the oxide 530 and the insulator 575, whereby the hydrogen concentration in the oxide 530 and the insulator 575 can be reduced.
  • FIG. 18A is a top view of the transistor 510E.
  • FIG. 18B is a cross-sectional view taken along dashed-dotted line L1-L2 in FIG.
  • FIG. 18C is a cross-sectional view taken along dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 18A, some elements are omitted for clarity.
  • Transistor 510E is a modification of the above transistor. Therefore, in order to prevent the description from being repeated, differences from the above transistor will be mainly described.
  • a region 531a and a region 531b are provided in part of the exposed surface of the oxide 530b without providing the conductor 542.
  • One of the region 531a and the region 531b functions as a source region, and the other functions as a drain region.
  • An insulator 573 is provided between the oxide 530b and the insulator 574.
  • a region 531 (a region 531a and a region 531b) illustrated in FIG. 18B is a region where an element described later is added to the oxide 530b.
  • the region 531 can be formed by using, for example, a dummy gate.
  • a dummy gate may be provided over the oxide 530b, and the dummy gate may be used as a mask to add an element that reduces the resistance of the oxide 530b.
  • the element is added to a region where the oxide 530 does not overlap with the dummy gate, so that the region 531 is formed.
  • an ion implantation method in which an ionized source gas is added by mass separation an ion doping method in which an ionized source gas is added without mass separation, a plasma immersion ion implantation method, or the like can be used.
  • the oxide 530 typically, boron or phosphorus can be given. Further, hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, a rare gas element, or the like may be used. Typical examples of the rare gas element include helium, neon, argon, krypton, and xenon. What is necessary is just to measure the density
  • SIMS Secondary Ion Mass Spectrometry
  • boron and phosphorus are preferable because an amorphous silicon or low-temperature polysilicon production line apparatus can be used. Existing equipment can be diverted, and capital investment can be suppressed.
  • an insulating film to be the insulator 573 and an insulating film to be the insulator 574 may be formed over the oxide 530b and the dummy gate.
  • a CMP (Chemical Mechanical Polishing) process is performed on the insulating film to be the insulator 580.
  • a part of the insulating film is removed to expose the dummy gate.
  • part of the insulator 573 in contact with the dummy gate may be removed. Therefore, the insulator 574 and the insulator 573 are exposed on the side surface of the opening provided in the insulator 580, and a part of the region 531 provided in the oxide 530b is exposed on the bottom surface of the opening. To do.
  • an oxide film to be the oxide 530c, an insulating film to be the insulator 550, and a conductive film to be the conductor 560 are sequentially formed in the opening, CMP treatment or the like is performed until the insulator 580 is exposed.
  • the transistor illustrated in FIGS. 18A to 18C is formed by removing part of the oxide film to be the oxide 530c, the insulating film to be the insulator 550, and the conductive film to be the conductor 560. be able to.
  • the insulator 573 and the insulator 574 are not essential components. What is necessary is just to design suitably according to the transistor characteristic to request
  • an existing device can be diverted and the conductor 542 is not provided, so that cost can be reduced.
  • FIGS. 12 and 13A and 13B illustrate a structural example in which the conductor 560 functioning as a gate is formed inside the opening of the insulator 580.
  • a structure in which the insulator is provided above can also be used. Examples of the structure of such a transistor are illustrated in FIGS. 19A and 19B, FIGS. 20A and 20B.
  • FIG. 19A is a top view of the transistor
  • FIG. 19B is a perspective view of the transistor.
  • a cross-sectional view taken along X1-X2 in FIG. 19A is shown in FIG. 20A
  • a cross-sectional view taken along Y1-Y2 is shown in FIG.
  • 19A, 19B, 20A, and 20B each include a conductor BGE that functions as a back gate, an insulator BGI that functions as a gate insulating film, and an oxide film.
  • the conductor PE has a function as a plug for connecting the conductor WE to the oxide S, the conductor BGE, or the conductor TGE.
  • the oxide semiconductor S includes three layers of oxides S1, S2, and S3 is shown.
  • a transistor having a first gate and a second gate will be described below.
  • the threshold voltage of a transistor having a first gate and a second gate can be controlled by applying different potentials to the first gate and the second gate. For example, by applying a negative potential to the second gate, the threshold voltage of the transistor can be made higher than 0 V and the off-state current can be reduced. That is, by applying a negative potential to the second gate, the drain current when the potential applied to the first electrode is 0 V can be reduced.
  • the carrier density may increase.
  • the oxide semiconductor may react with oxygen bonded to a metal atom to be water, thereby forming an oxygen vacancy.
  • the carrier density increases.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. That is, an oxide semiconductor to which an impurity such as hydrogen is added becomes n-type and has low resistance.
  • an oxide semiconductor is provided with a region that functions as a semiconductor that has a low carrier density and functions as a channel formation region, and a low-resistance region that has a high carrier density and functions as a source region or a drain region. it can.
  • FIG. 21A and FIG. 21C are cross-sectional views of transistors used for evaluation of electrical characteristics. Note that in FIGS. 21A and 21C, some elements are omitted for clarity of illustration.
  • the transistor illustrated in FIGS. 21A and 21C is provided on the side surface of the first gate, the conductor TGE functioning as the first gate, the insulator TGI functioning as the first gate insulating film. And an insulator SW that functions as a sidewall, an oxide semiconductor S, a conductor BGE that functions as a second gate, and an insulator BGI that functions as a second gate insulating film.
  • the insulator BGI has a three-layer structure including a first layer in contact with the conductor BGE, a second layer on the first layer, and a third layer on the second layer. Note that the third layer is in contact with the oxide semiconductor S.
  • the oxide semiconductor S included in the transistor illustrated in FIG. 21A includes an n + region and an i region overlapping with the conductor TGE.
  • the oxide semiconductor S included in the transistor illustrated in FIG. 21C includes an n + region, an i region overlapping with the conductor TGE, and an n ⁇ region between the n + region and the i region.
  • the n + region functions as a source region or a drain region, has a high carrier density, and has a low resistance.
  • the i region functions as a channel formation region and is a high resistance region having a carrier density lower than that of the n + region.
  • the n ⁇ region is a region having a carrier density lower than that of the n + region and higher than that of the i region.
  • the n + region of the oxide semiconductor S has a structure in contact with the S / D electrode that functions as a source or a drain.
  • Vsh a change amount (hereinafter also referred to as ⁇ Vsh) of the threshold voltage (hereinafter also referred to as Vsh) of the transistor was used as an index of the electrical characteristics of the transistor.
  • Id-Vg characteristic is obtained by changing the potential applied to the conductor TGE functioning as the first gate of the transistor (hereinafter also referred to as gate potential (Vg)) from the first value to the second value.
  • Vg gate potential
  • Id drain current
  • drain potential Vd the potential between the source and the drain
  • Id drain current
  • the table below shows the parameters used in the calculation. Eg is the energy gap, Nc is the effective state density of the conduction band, and Nv is the effective state density of the valence band.
  • the n + region on one side was set to 700 nm, and the n ⁇ region on one side was set to 0 nm.
  • the n + region on one side was set to 655 nm, and the n ⁇ region on one side was set to 45 nm.
  • the second gate has a structure larger than the i region.
  • the potential of the conductor BGE functioning as the second gate (hereinafter also referred to as a back gate potential (Vbg)) was set to 0.00V, ⁇ 3.00V, or ⁇ 6.00V. .
  • FIG. 21B shows the results of Id-Vg characteristics obtained by the calculation of the transistor shown in FIG.
  • the back gate potential was ⁇ 3.00 V
  • the amount of change in threshold voltage ( ⁇ Vsh) of the transistor was +1.2 V compared to 0.00V.
  • the back gate potential was ⁇ 6.00 V
  • the amount of change ( ⁇ Vsh) in the threshold voltage of the transistor was +2.3 V compared to 0.00V. That is, when the back gate potential is ⁇ 6.00 V, the amount of change in threshold voltage ( ⁇ Vsh) of the transistor is +1.1 V compared to ⁇ 3.00 V. Therefore, even when the potential of the conductor BGE functioning as the second gate is increased, the amount of change in the threshold voltage of the transistor hardly changed. Even when the back gate potential was increased, no change was observed in the rising characteristics.
  • FIG. 21D shows the result of Id-Vg characteristics obtained by the calculation of the transistor shown in FIG.
  • the back gate potential was ⁇ 3.00 V
  • the amount of change in threshold voltage ( ⁇ Vsh) of the transistor was +1.2 V compared to 0.00V.
  • the back gate potential was ⁇ 6.00 V
  • the amount of change in threshold voltage ( ⁇ Vsh) of the transistor was +3.5 V compared to 0.00V. That is, when the back gate potential is ⁇ 6.00 V, the amount of change in threshold voltage ( ⁇ Vsh) of the transistor is +2.3 V compared to ⁇ 3.00 V. Therefore, as the potential of the conductor BGE functioning as the second gate is increased, the amount of fluctuation in the threshold voltage of the transistor is increased.
  • the rising characteristics deteriorated as the back gate potential was increased.
  • CAAC c-axis aligned crystal
  • CAC Cloud-aligned Composite
  • CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is a carrier. This function prevents electrons from flowing.
  • a function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the conductive function and the insulating function to act complementarily. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor).
  • OS amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • a thin film with high crystallinity is preferably used as the oxide semiconductor used for the semiconductor of the transistor.
  • the stability or reliability of the transistor can be improved.
  • the thin film include a single crystal oxide semiconductor thin film and a polycrystalline oxide semiconductor thin film.
  • a high temperature or laser heating step is required in order to form a single crystal oxide semiconductor thin film or a polycrystalline oxide semiconductor thin film on a substrate. Therefore, the cost of the manufacturing process increases and the throughput also decreases.
  • Non-Patent Document 2 Non-Patent Document 3
  • CAAC-IGZO In—Ga—Zn oxide having a CAAC structure
  • CAAC-IGZO In—Ga—Zn oxide having a CAAC structure
  • nc-IGZO In 2013, an In—Ga—Zn oxide having an nc structure (referred to as nc-IGZO) was discovered (see Non-Patent Document 4). Here, it is reported that nc-IGZO has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm or more and 3 nm or less), and regularity is not observed in crystal orientation between different regions. Yes.
  • Non-Patent Document 5 and Non-Patent Document 6 show the transition of the average crystal size due to electron beam irradiation on the thin films of the above-mentioned CAAC-IGZO, nc-IGZO, and IGZO having low crystallinity.
  • a CAAC-IGZO thin film or an nc-IGZO thin film is preferably used as a semiconductor of the transistor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and has a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
  • a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. This is probably because of this.
  • the CAAC-OS includes a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked.
  • In layer a layer containing indium and oxygen
  • M, Zn elements M, zinc, and oxygen
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
  • CAAC-OS is an oxide semiconductor with high crystallinity.
  • CAAC-OS cannot confirm a clear crystal grain boundary, it can be said that a decrease in electron mobility due to the crystal grain boundary hardly occurs.
  • the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the physical properties of the oxide semiconductor including a CAAC-OS are stable. Therefore, an oxide semiconductor including a CAAC-OS is resistant to heat and has high reliability.
  • the CAAC-OS is stable even at a high temperature (so-called thermal budget) in the manufacturing process. Therefore, when a CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be increased.
  • Nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and have different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • the oxide semiconductor for a transistor, a transistor with high field-effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • a transistor including the above oxide semiconductor has extremely small leakage current in a non-conducting state. Specifically, an off-current per 1 ⁇ m channel width of the transistor is on the order of yA / ⁇ m (10 ⁇ 24 A / ⁇ m). This is shown in Non-Patent Document 7. For example, a low power consumption CPU and the like using a characteristic in which a transistor including an oxide semiconductor has low leakage current are disclosed (see Non-Patent Document 8).
  • Non-Patent Document 9 an application of a transistor using an oxide semiconductor to a display device using a characteristic that the leakage current of the transistor is low has been reported (see Non-Patent Document 9).
  • the displayed image is switched several tens of times per second.
  • the number of switching of images per second is called a refresh rate.
  • the refresh rate may be referred to as a drive frequency.
  • Such high-speed screen switching that is difficult for human eyes to perceive is considered as a cause of eye fatigue.
  • power consumption of the display device can be reduced by driving at a reduced refresh rate.
  • Such a driving method is called idling stop (IDS) driving.
  • IDS idling stop
  • an oxide semiconductor with low carrier density is preferably used.
  • the impurity concentration in the oxide semiconductor film may be decreased and the defect level density may be decreased.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the oxide semiconductor has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a low defect level density and thus may have a low trap level density.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap state density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated in some cases. Therefore, a transistor including an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • nitrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably 5 ⁇ 10 18. atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and even more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
  • an oxygen vacancy may be formed in some cases.
  • electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • Stable electrical characteristics can be provided by using an oxide semiconductor in which impurities are sufficiently reduced for a channel formation region of a transistor.
  • the discovery of the CAAC structure and the nc structure contributes to the improvement of the electrical characteristics and reliability of the transistor using the oxide semiconductor having the CAAC structure or the nc structure, and the cost reduction and the throughput of the manufacturing process.
  • research on application of the transistor to a display device and an LSI utilizing the characteristic that the leakage current of the transistor is low is underway.
  • FIG. 22 shows a product image that can be used for the storage device according to one embodiment of the present invention.
  • An area 701 illustrated in FIG. 22 represents a high temperature characteristic (High T operation)
  • an area 702 represents a high frequency characteristic (High f operation)
  • an area 703 represents a low off characteristic (Ioff)
  • an area 704 represents an area 701.
  • an area 702 and an area 703 overlap each other.
  • the region 701 can be roughly filled by applying a carbide or nitride such as silicon carbide or gallium nitride as a channel formation region of the transistor.
  • the region 702 can be roughly filled by applying silicide such as single crystal silicon or crystalline silicon as a channel formation region of the transistor.
  • the region 703 can be roughly filled by using an oxide semiconductor or a metal oxide as a channel formation region of the transistor.
  • the storage device according to one embodiment of the present invention can be suitably used for products in the range shown in the area 704, for example.
  • the transistor included in the memory device includes a crystalline OS in a channel formation region.
  • the channel formation region includes the crystalline OS
  • a memory device and an electronic device that satisfy high temperature characteristics, high frequency characteristics, and low off characteristics can be provided.
  • examples of products in the range shown in the region 704 include electronic devices having a low-power consumption and high-performance CPU, and in-vehicle electronic devices that require high reliability in a high-temperature environment. More specifically, examples of electronic devices in which a memory device according to one embodiment of the present invention is mounted in FIGS. 23A, 23B, 23C, 23D, 11E, and 2E. Show.
  • the memory device according to one embodiment of the present invention can be mounted on various electronic devices.
  • the memory device according to one embodiment of the present invention can be used as a memory built in an electronic device.
  • Examples of electronic devices include relatively large game machines such as television devices, desktop or notebook personal computers, monitors for computers, digital signage (digital signage), and pachinko machines.
  • electronic devices including a screen, a digital camera, a digital video camera, a digital photo frame, a mobile phone, a portable game machine, a portable information terminal, a sound reproducing device, and the like can be given.
  • the electronic device of one embodiment of the present invention may have an antenna. By receiving a signal with an antenna, video, information, and the like can be displayed on the display unit.
  • the antenna may be used for non-contact power transmission.
  • An electronic device of one embodiment of the present invention includes a sensor (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, It may have a function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared).
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function for displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function for displaying a calendar, date or time, a function for executing various software (programs), and wireless communication A function, a function of reading a program or data recorded on a recording medium, and the like can be provided.
  • FIGS. 23A, 23B, 23C, 23D, 11E, and 2E show examples of electronic devices.
  • FIG. 23A shows a mobile phone (smart phone) which is a kind of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511. As an input interface, a touch panel is provided in the display portion 5511 and a button is provided in the housing 5510.
  • FIG. 23B illustrates a desktop information terminal 5300.
  • the desktop information terminal 5300 includes an information terminal main body 5301, a display 5302, and a keyboard 5303.
  • a smartphone and a desktop information terminal are illustrated as examples of electronic devices in FIGS. 23A and 23B, respectively, but an information terminal other than the smartphone and the desktop information terminal may be applied. it can.
  • Examples of information terminals other than smartphones and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, and workstations.
  • FIG. 23C illustrates an electric refrigerator-freezer 5800 which is an example of an electrical appliance.
  • An electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator compartment door 5802, a refrigerator compartment door 5803, and the like.
  • an electric refrigerator-freezer has been described as an electrical appliance.
  • Other electrical appliances include, for example, a vacuum cleaner, a microwave oven, a microwave oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Examples include appliances, washing machines, dryers, and audiovisual equipment.
  • FIG. 23D illustrates a portable game machine 5200 which is an example of a game machine.
  • the portable game machine includes a housing 5201, a display portion 5202, a button 5203, and the like.
  • FIG. 23D illustrates a portable game machine as an example of a game machine, but a game machine to which the memory device according to one embodiment of the present invention can be applied is not limited thereto.
  • Examples of the game machine to which the storage device according to one embodiment of the present invention can be applied include a home-use game machine, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), and a sports facility. Pitching machine for batting practice.
  • FIG. 23 (E1) shows an automobile 5700 which is an example of a moving object
  • FIG. 23 (E2) is a view showing the periphery of the windshield in the interior of the automobile.
  • FIG. 23E2 illustrates a display panel 5704 attached to a pillar in addition to the display panel 5701, the display panel 5702, and the display panel 5703 attached to the dashboard.
  • Display panels 5701 to 5703 can provide various information by displaying speedometers, tachometers, travel distances, fuel gauges, gear states, air conditioner settings, and the like.
  • the display items, layout, and the like displayed on the display panel can be changed as appropriate according to the user's preference, and the design can be improved.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the field of view (dead angle) blocked by the pillar can be complemented. That is, by displaying an image from an imaging device provided outside the automobile 5700, the blind spot can be compensated for and safety can be improved. Also, by displaying a video that complements the invisible part, it is possible to confirm the safety more naturally and without a sense of incongruity.
  • the display panel 5704 can also be used as a lighting device.
  • the automobile is described as an example of the moving body, but the moving body is not limited to the automobile.
  • examples of the moving body include a train, a monorail, a ship, a flying body (helicopter, unmanned aircraft (drone), airplane, rocket), and the like. Can be applied.
  • the storage device has a long data retention time even in a high temperature environment, and can perform high-speed operation even in a low temperature environment.
  • a highly reliable electronic device that can operate reliably in a high temperature environment or a low environment is provided. it can.
  • the power consumption of the electronic device can be reduced.
  • the operating frequency was estimated for the memory cell 211 shown in the first embodiment.
  • the memory cell 211 since an OS transistor is used as the transistor M11 included in the memory cell 211, the memory cell 211 forms a DOSRAM.
  • the “data retention time” of DOSRAM is the time required for the amount of voltage fluctuation applied to the capacitive element included in DOSRAM to reach the fluctuation allowable voltage.
  • the “variable allowable voltage” is 0.2 V
  • the “data retention time” is the time required for the voltage applied to the capacitive element (retention capacitance 3.5 fF) to drop 0.2 V from the state after data writing. It was.
  • the data retention in the DOSRAM is 1 hour, it means that the time required for the potential applied to the capacitor element of the DOSRAM to drop by 0.2 V after data writing is 1 hour.
  • the data retention time of DOSRAM depends on the magnitude of the cutoff current of the transistor included in DOSRAM.
  • Icut drain current
  • the data retention time of the DOSRAM is the amount of charge lost from the capacitive element during the data retention (the retention capacity (3.5 fF) of the capacitive element and the voltage drop across the capacitive element). (0.7 fC corresponding to the product of (0.2 V)) can be calculated by dividing by Icut.
  • a target DOSRAM holding time is set, and by dividing the above-mentioned charge amount 0.7 fC by the holding time, an Icut value (hereinafter referred to as Icut0) required for a transistor included in the DOSRAM may be estimated. it can.
  • the Icut required for the transistor was about 200 zA (200 ⁇ 10 ⁇ 21 A).
  • the back gate voltage so that Icut0 shown in FIG. 24 becomes 200 zA, a DOSRAM having high data retention characteristics and a high operating frequency in a wide temperature range can be obtained.
  • the relationship between the back gate voltage of DOSRAM and the operating frequency was evaluated.
  • a transistor (hereinafter referred to as sample 1) having the same structure as the transistor 500 shown in FIGS. 13A and 13B is manufactured, and parameters necessary for the estimation are obtained from the electrical characteristics. Extracted.
  • the transistor 500 is assumed as the transistor M11 in FIG. 2B, and the operating frequency of the DOSRAM is estimated.
  • the sample 1 includes an insulator 524 disposed on a substrate (not shown), an oxide 530a disposed on the insulator 524, and an oxide.
  • An oxide 530b disposed on the object 530a, an oxide 530c disposed on the oxide 530b, an insulator 550 disposed on the oxide 530c, and an insulator 550 disposed on the insulator 550;
  • a conductor 560 (a conductor 560a and a conductor 560b).
  • silicon oxynitride having a thickness of 35 nm was used as the insulator 524.
  • the film formation power was 500 W
  • the substrate temperature was 200 ° C.
  • the distance between the target and the substrate was 60 mm.
  • silicon oxynitride having a thickness of 8 nm was used.
  • titanium nitride having a thickness of 10 nm was used.
  • tungsten was used as the conductor 560b.
  • Sample 1 having the above-described configuration is a transistor having a channel length of 0.37 ⁇ m and a channel width of 0.24 ⁇ m. Note that the sample 1 has the same structure as the transistor 500, in addition to the insulator 514, the insulator 516, the conductor 503, the insulator 522, the conductor 542, the insulator 554, the conductor 540, and the insulator. 580, an insulator 574, an insulator 581, and the like.
  • I D -V G Measurement of the transistor 500 was performed by sweeping the drain potential V D of the transistor to +1.08 V, the source potential V S to 0 V, and the gate potential V G from ⁇ 1.0 V to +3.3 V.
  • Back gate voltage V BG was performed at -7.1V.
  • the measurement temperature was 6 levels of -37 degreeC, 27 degreeC, 83 degreeC, 121 degreeC, 144 degreeC, and 192 degreeC.
  • five inch square substrate to be measured transistors formed was carried out I D -V G measurements transistor in a state immobilized on thermo chucks set to each temperature. Three elements were measured for each back gate voltage V BG and measurement temperature.
  • the transistor 500 uses a metal oxide in a channel formation region.
  • a transistor using a metal oxide for a channel formation region has a very small leakage current in a non-conduction state as compared with a transistor using Si for a channel formation region. Therefore, in a transistor using a metal oxide in a channel formation region, it may be difficult to detect Icut by actual measurement.
  • the DOSRAM operating frequency is the reciprocal of the DOSRAM data write cycle time.
  • the data write cycle time of the DOSRAM is a parameter set by the charge time of the capacitor element included in the DOSRAM.
  • the time corresponding to 40% of the DOSRAM data write cycle time is set as the charge time of the capacitor element included in the DOSRAM.
  • DOSRAM operating frequency depends on the charging time of the capacitive element included in DOSRAM. Therefore, when estimating the DOSRAM operating frequency, first, it is necessary to know in advance the charge duration of the capacitive element of the DOSRAM. In this example, a state in which a potential of 0.52 V or more was applied to the capacitor element (retention capacitor 3.5 fF) included in the DOSRAM was defined as a “charged state” of the capacitor element. Therefore, in this embodiment, the time from the start of the DOSRAM data write operation to the time when the potential applied to the capacitor element reaches 0.52 V corresponds to the charge time of the capacitor element included in the DOSRAM.
  • Charging time of the capacitor having the DOSRAM is at DOSRAM time of data writing, depending on the size of the I D of the transistors included in the DOSRAM.
  • FIG. 25A assumes a case where data is written to the capacitor CA in FIG. 2B through the transistor M11 (a capacitor corresponding to the capacitor CA in FIG. 2B is illustrated in FIG. 25).
  • D represents the drain
  • G represents the gate
  • S represents the source.
  • the source potential (voltage applied to the capacitor Cs) of the transistor Tr1 is V S.
  • the transistor ID measurement was performed by sweeping the gate potential Vg of the transistor to +2.97 V, the drain potential Vd to +1.08 V, and the source potential V S from 0 V to +1.2 V.
  • Back gate voltage V BG was performed at -7.1V.
  • the measurement temperature was 6 levels of -37 degreeC, 27 degreeC, 83 degreeC, 121 degreeC, 144 degreeC, and 192 degreeC.
  • Equation (2) By modifying Equation (2) can represent the charging time t W of the capacitor included in the DOSRAM by the following formula (3) (see FIG. 25 (C)).
  • Equation (3) 3.5fF the Cs of the Vcs + 0.52 V, by substituting the I D obtained in I D -V S measurements described above, the charging time t W of the capacitor having the DOSRAM was calculated.
  • equation (4) A is a coefficient.
  • the time required for writing is assumed to be 40% of the operating time for one operation. Therefore, in this embodiment, the operating frequency f is calculated with the coefficient A being 0.4.
  • FIG. 26 shows the operating frequency of the DOSRAM when the power supply voltage is 3.3 V and the back gate voltage is ⁇ 7.1 V in the sample 1.
  • the horizontal axis represents the reciprocal temperature [K ⁇ 1 ] (in FIG. 26, expressed as “1000 / Temperature [1 / K]”), and the vertical axis represents the operating frequency [MHz].
  • the operating frequency at 192 ° C. was calculated to be 1053 MHz.
  • DOSRAM the operating frequency of DOSRAM increases as the temperature increases by using a metal oxide in the channel formation region of the transistor included in DOSRAM.
  • FIG. 27A is a perspective view showing a device structure of a CAAC-IGZO FET included in a memory cell.
  • the transistor has a structure similar to that of the transistor 500 described in the above embodiment. Therefore, the transistor includes a top gate electrode (TGE), a gate insulating layer (TGI) on the top gate electrode side, a back gate electrode (BGE), a gate insulating layer (BGI) on the back gate electrode side, and the like.
  • the transistor is an S-channel structure transistor.
  • FIG. 27B shows the actual measurement result of the Id-Vg characteristic when the back gate voltage Vbg of the CAAC-IGZO FET is changed every 2V from 0V to ⁇ 18V.
  • FIG. 28A shows the dependency of the field effect mobility ⁇ FE on the back gate voltage Vbg.
  • FIG. 28B shows the dependency of the threshold voltage Vth on the back gate voltage Vbg.
  • threshold control is performed by channel doping in Si FET, whereas back gate in CAAC-IGZO FET. It can be seen that the threshold voltage Vth can be controlled in a wide range by the voltage Vbg. On the other hand, when the back gate voltage Vbg becomes too large in the negative direction, the field effect mobility is reduced. As can be seen from FIG. 28A, when Vbg is less than ⁇ 8 V, the field effect mobility ⁇ FE is greatly decreased.
  • FIG. 29 shows a block diagram of a prototype 64 kb DOSRAM.
  • the prototype 64 kb DOSRAM includes a memory cell array 801 and a peripheral circuit 802.
  • a peripheral circuit 802 such as a word line driver circuit 803 and a bit line driver circuit is driven at 1.2V.
  • the word line driver circuit 803 includes a level shifter 804 and a buffer 805.
  • the low potential side power supply of these two circuits uses a negative potential (VSSL) generated by a top gate negative potential generation circuit 811 described later.
  • a word line WL is connected to the output of the buffer.
  • the back gate of the CAAC-IGZO FET included in the memory cell 806 constituting the memory cell array 801 is connected to the output of a back gate negative potential generation circuit 821 described later, and a negative potential (Vbg) supplied by the generation circuit is applied. Is done.
  • the fresh frequency of the memory cell is mainly determined by the leakage current of the cell transistor.
  • 200zA / FET or less at 85 ° C. and the drain current Id at the time of non-selection (z prefix of 10- 21) it is necessary to very low and the back gate voltage
  • Vbg needs to be set to ⁇ 7 V or less.
  • the third is a driving condition C in which the high potential side voltage VDDH is 1.8 V, the low potential side voltage VSSL is ⁇ 1.5 V, and the back gate voltage Vbg is 0 V.
  • VDDH high potential side voltage
  • VSSL low potential side voltage
  • Vbg back gate voltage
  • FIG. 30A shows the Id-Vg characteristics of the CAAC-IGZO FET driven under the driving condition A, the driving condition B, and the driving condition C.
  • FIG. 30B and FIG. 30C are diagrams illustrating operating voltages of the driving condition A, the driving condition B, and the driving condition C.
  • the thickness of the gate insulating layer (BGI) on the back gate electrode side is approximately five times thicker in terms of EOT than the thickness of the gate insulating layer (TGI) on the top gate electrode side. For this reason, in the driving condition A, the back gate voltage Vbg needs to be ⁇ 7 V in order to realize an extremely small drain current of 1 zA.
  • the back gate voltage Vbg is ⁇ 3 V under the driving condition B, the fluctuation amount of the threshold voltage Vth is smaller than that of the driving condition A.
  • the CAAC-IGZO FET The drain current can be sufficiently reduced.
  • the back gate voltage Vbg can be set to 0V.
  • the absolute value of the back gate voltage Vbg can be reduced by supplying a negative potential as the low potential side voltage VSSL to the top gate electrode.
  • the reliability of the storage device can be improved.
  • FIG. 31 shows the evaluation results of VDDH, VSSL, Vbg, and data retention status of DOSRAM manufactured using a process combining 65 nm CAAC-IGZO FET and 60 nm Si CMOS.
  • FIG. 37 shows a chip photograph of the prototype DOSRAM. The evaluation was performed for a combination of a plurality of types of VDDH, VSSL, and Vbg with an electric potential difference between VDDH and VSSL of 3.3 V at an environmental temperature of 25 ° C.
  • the information is written to the entire 64 kb DOSRAM memory cell array, held for 1 second, and then the information is read (indicated as “write ⁇ 1s hold ⁇ read” in FIG. 31). (Pass or Fail) was judged as to whether or not it was correctly held. Note that the writing time (charging time to the memory cell capacity) was 200 ns, and the reading time was 150 ns.
  • the influence of the difference in operating voltage was estimated assuming a 1 Mb DOSRAM with a cell area of 3.696 um 2 (the minimum array was 128 ⁇ 128). Since the driving condition A has a large absolute value of Vbg of ⁇ 7 V and a high breakdown voltage transistor is required, the driving condition B and the driving condition C are compared here.
  • FIG. 33A shows a block diagram of a negative potential generation circuit (negative potential generation circuit 811 and / or negative potential generation circuit 821).
  • the negative potential generation circuit 811 includes a ring oscillator 812, a charge pump 813, and a comparator 814.
  • the negative potential generation circuit 811 has a function of supplying VSSL.
  • the negative potential generation circuit 821 includes a ring oscillator 822, a charge pump 823, and a comparator 824.
  • the negative potential generation circuit 821 has a function of supplying Vbg.
  • FIG. 33B shows operation waveforms of the negative potential generation circuit (the negative potential generation circuit 811 and / or the negative potential generation circuit 821).
  • FIG. 34A shows the operation verification conditions of the ring oscillator.
  • FIG. 34B shows the operation verification conditions of the charge pump.
  • the ring oscillator 812 is controlled in intermittent operation by the output signal EN of the comparator 814.
  • the output ROOUT of the ring oscillator 812 is supplied to the charge pump 813.
  • the ring oscillator 822 is intermittently controlled by the output signal EN of the comparator 824.
  • the output ROOUT of the ring oscillator 822 is supplied to the charge pump 823.
  • the ring oscillator (ring oscillator 812 and / or ring oscillator 822) and the charge pump operate (also referred to as “Active state”). If it is low, the operation is stopped (also referred to as “sleep state” or “sleep state”).
  • the load current during operation (indicated as “load current” in FIG. 34B) averages 8 uA (in FIG. 34B, “8 uA (Ave.)). ”). Since the back gate electrode has a floating structure, the load potential is small in the negative potential generation circuit 821 under the driving condition A (indicated as “less tan 1pA” in FIG. 34B).
  • the number of stages of inverters constituting the negative potential generation circuit 811 and the negative potential generation circuit 821 (indicated as “# of INV.s” in FIG. 34A) is five, and the number of stages of the charge pump (see FIG. In 34 (B), “# of stages” is 6 stages, and the minimum output voltage (in FIG. 34 (B), “minimum output vol.”) Is approximately -5V. (In FIG. 34B, “approx. ⁇ 5V” is indicated).
  • FIG. 35A shows a circuit diagram of a comparator (comparator 814 and / or comparator 824).
  • FIG. 35B shows an operation waveform of the comparator.
  • a CAAC-IGZO FET is used for the differential pair for comparison, and a configuration in which a negative potential VIN (VSSL or Vbg) to be compared is applied to the back gate and Vref is applied to the top gate is employed.
  • VIN VSSL or Vbg
  • Vref negative potential to be compared
  • FIG. 36 (A) to (C) show 1 Mb (storage capacity, shown as “Density” in FIG. 36 (C)) by simulation, and estimation results of power consumption and occupied area of DOSRAM.
  • the number of memory cells per 1Mb DOSRAM word line is 128.
  • FIG. 36 (A) shows an estimation result of power consumption during operation of 1 Mb DOSRAM (also referred to as “operation power” or “Active Power”) and power consumption during standby (also referred to as “standby power” or “Standby Power”). Indicates.
  • the standby power is reduced by about 50% compared to the driving condition B of 2.5V, and becomes 120.2 nW.
  • FIG. 36B shows an estimation result of power consumption and operation time of the negative potential generation circuit 811 under the driving condition B.
  • the operation time for generating a negative potential also referred to as “Active Time”
  • the sleep time also referred to as “Sleep Time”
  • 1 Mb DOSRAM all the circuits other than a memory unit including a memory cell array (also referred to as “Memory”) and a negative potential generation circuit (also referred to as “Neg. Bias”) can be turned off (1 nW or less).
  • a memory cell array also referred to as “Memory”
  • a negative potential generation circuit also referred to as “Neg. Bias”
  • Total the storage portion and the negative potential generation circuit are collectively referred to as “Total”. Therefore, the power consumption of the 1 Mb DOSRAM is almost 100% of the power consumption during sleep of the negative potential generation circuit (also referred to as “sleep power” or “Sleep Power”).
  • the operating power 132 ⁇ W (see FIG. 36A) of the negative potential generating circuit under the driving condition C is as small as 2.68% of the power consumption of 4.83 mW when the 1 Mb DOSRAM operates at 100 MHz.
  • FIG. 36C illustrates an estimation result of the occupied area (also referred to as “Area A”) of the memory portion including the memory cell array and the occupied area of the negative potential generation circuit (also referred to as “Area B”).
  • the occupied area of 1 Mb DOSRAM was estimated on the assumption that 128 memory cells were connected to one word line WL.
  • the occupation area of the negative potential generation circuit is 0.209% in a ratio to the occupation area of 1 Mb DOSRAM (indicated as “ratio A / (A + B)” in FIG. 36). small.
  • 1.8V power DOSRAM is a low-power embedded memory suitable for IoT and AI edge computing.

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Abstract

要約書 データの保持時間が長く、信頼性の高い、記憶装置を提供する。 記憶装置は、 ドライバ回路と複数のメモリセルとを有し、 メモリセルはトランジスタと容量素子とを 有し、 トランジスタはチャネル形成領域に金属酸化物を有する。 トランジスタは第１ゲートおよび第 ２ゲートを有し、 メモリセルがデータを保持している期間において、 トランジスタの第１ゲートおよ び第２ゲートに負電位を印加する。

Description

記憶装置、および電子機器
　本発明の一形態は、記憶装置に関する。特に、半導体特性を利用することで機能しうる記憶装置に関する。
　なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、各種電子機器に内蔵される記憶装置（メモリともいう）として広く用いられている。また、ＤＲＡＭのメモリセルに、酸化物半導体を用いたトランジスタ（酸化物半導体トランジスタ、ＯＳトランジスタともいう）を適用した例が提案されている（例えば、特許文献１、非特許文献１）。
　酸化物半導体トランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいため、酸化物半導体トランジスタをＤＲＡＭのメモリセルに適用することで、リフレッシュ頻度が少なく、消費電力の少ないメモリを作製することができる。
　本明細書等では、酸化物半導体トランジスタがメモリセルに適用されたＤＲＡＭを、「酸化物半導体ＤＲＡＭ」、または、「ＤＯＳＲＡＭ（登録商標、Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、ドスラム）」と呼ぶ。
　一方、酸化物半導体は、トランジスタに適用可能な半導体として、近年注目されている。酸化物半導体として、例えば、酸化インジウム、酸化亜鉛など、一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯともいう）に関する研究が盛んに行われている。
　ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献２乃至非特許文献４参照）。
　非特許文献２および非特許文献３では、ＣＡＡＣ構造を有する酸化物半導体を用いて、トランジスタを作製する技術が開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献５および非特許文献６に示されている。
　非特許文献７では、酸化物半導体を用いたトランジスタの、オフ電流が非常に小さいことが報告され、非特許文献８および非特許文献９では、オフ電流が非常に小さい性質を利用した、ＬＳＩおよびディスプレイが報告されている。
特開２０１２−２５６８２０号公報
Ｔ．Ｏｎｕｋｉ　ｅｔ　ａｌ．，"ＤＲＡＭ　ｗｉｔｈ　Ｓｔｏｒａｇｅ　Ｃａｐａｃｉｔａｎｃｅ　ｏｆ　３．９ｆＦ　ｕｓｉｎｇ　ＣＡＡＣ−ＯＳ　Ｔｒａｎｓｉｓｔｏｒ　ｗｉｔｈ　Ｌ　ｏｆ　６０ｎｍ　ａｎｄ　ｈａｖｉｎｇ　Ｍｏｒｅ　Ｔｈａｎ　１−ｈ　Ｒｅｔｅｎｔｉｏｎ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ"，Ｅｘｔ．Ａｂｓｔｒ．ＳＳＤＭ，２０１４，ｐｐ．４３０−４３１． Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ　ｅｔ　ａｌ．，"Ｔｈｅ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＡＭ−ＦＰＤ’１３　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＥＣＳ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ　３，ｉｓｓｕｅ　９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ　Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ　６４，ｉｓｓｕｅ　１０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
　ＯＳトランジスタは、バックゲートに負電位を印加することで、しきい値電圧がプラスにシフトし、ソースに対するゲートの電圧Ｖｇｓが０Ｖの時のソースとドレインとの間に流れる電流Ｉｄｓ（カットオフ電流ともいう）を低減することができる。すなわち、ＯＳトランジスタがメモリセルに適用されたＤＲＡＭ（ＤＯＳＲＡＭ）において、データの保持時間を長くすることができる。
　しかし、トランジスタのバックゲートに印加する電位が、トランジスタの電気特性に影響を及ぼすには、比較的大きな電位を要することがあった。また、トランジスタのバックゲートに印加する電位を大きくすることで、トランジスタの信頼性を低くしてしまうことがあった。
　本発明の一形態は、データの保持時間が長く、信頼性の高い、記憶装置を提供することを課題の一つとする。または、本発明の一形態は、新規な記憶装置を提供することを課題の一つとする。または、本発明の一形態は、新規な記憶装置を有する電子機器を提供することを課題の一つとする。
　なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一形態は、ドライバ回路と、複数のメモリセルとを有する記憶装置である。メモリセルは、トランジスタと容量素子とを有し、トランジスタのソースまたはドレインの一方は、容量素子の一方の電極と電気的に接続され、トランジスタは、チャネル形成領域に金属酸化物を有する。トランジスタは、第１ゲートおよび第２ゲートを有し、第１ゲートおよび第２ゲートは、チャネル形成領域を間に介して互いに重なる領域を有する。ドライバ回路は、第１ゲートを駆動する機能を有し、メモリセルがデータを保持している期間において、ドライバ回路は、第１ゲートに、トランジスタのソースおよびドレインに印加される電位より低い第１の電位を出力し、第２ゲートには、トランジスタのソースおよびドレインに印加される電位より低い第２の電位が印加される。
　また、上記形態において、第２の電位は、第１の電位より、低い電位である。
　また、本発明の一形態は、ドライバ回路と、複数のメモリセルとを有する記憶装置である。メモリセルは、トランジスタと容量素子とを有し、トランジスタのソースまたはドレインの一方は、容量素子の一方の電極と電気的に接続され、トランジスタは、チャネル形成領域に金属酸化物を有する。トランジスタは、第１ゲートおよび第２ゲートを有し、第１ゲートおよび第２ゲートは、チャネル形成領域を間に介して互いに重なる領域を有する。ドライバ回路は、第１ゲートおよび第２ゲートを駆動する機能を有し、メモリセルがデータを保持している期間において、ドライバ回路は、第１ゲートに、トランジスタのソースおよびドレインに印加される電位より低い第１の電位を出力し、メモリセルがデータを保持している期間において、ドライバ回路は、第２ゲートに、トランジスタのソースおよびドレインに印加される電位より低い第２の電位を出力する。
　また、上記形態において、金属酸化物は、少なくともＩｎ（インジウム）またはＺｎ（亜鉛）の一方または双方を含む。
　また、上記形態において、金属酸化物は、Ｇａ（ガリウム）を含む。
　また、本発明の一形態は、上記形態に記載の記憶装置を有する電子機器である。
　本発明の一形態により、データの保持時間が長く、信頼性の高い、記憶装置を提供することができる。または、本発明の一形態により、新規な記憶装置を提供することができる。または、本発明の一形態により、新規な記憶装置を有する電子機器を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
メモリの構成例を示すブロック図。 （Ａ）メモリセルアレイを説明する図、（Ｂ）メモリセルの構成例を示す回路図。 （Ａ）、（Ｂ）、（Ｃ）メモリセルの構成例を示す回路図。 （Ａ）ワード線ドライバ回路の構成例を示すブロック図、（Ｂ）回路ＬＶＢの構成例を示す回路図。 （Ａ）、（Ｂ）ワード線ドライバ回路の入出力例を示す図。 （Ａ）、（Ｂ）電位生成回路の構成例を示す回路図。 メモリセルアレイとビット線ドライバ回路の構成例を説明する図。 回路構成例を説明する図。 記憶装置の動作例を説明するタイミングチャート。 記憶装置の動作例を説明するタイミングチャート。 記憶装置の動作例を説明するタイミングチャート。 半導体装置の構成例を示す断面図。 （Ａ）、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）トランジスタの構造例を示す斜視図。 （Ａ）、（Ｂ）トランジスタの構造例を示す断面図。 （Ａ）、（Ｃ）トランジスタの断面図、（Ｂ）、（Ｄ）トランジスタの電気特性を示す図。 製品イメージを説明する図。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ１）、（Ｅ２）電子機器の構成例を示す図。 トランジスタのＶＧ−ＩＤ特性の温度依存性を説明する図。 （Ａ）、（Ｂ）、（Ｃ）動作周波数の算出方法を説明する図。 動作周波数の算出結果を示す図。 （Ａ）トランジスタ構造を示す斜視図、（Ｂ）Ｉｄ−Ｖｇ特性のバックゲート電圧依存性を示す図。 （Ａ）電界効果移動度μＦＥのバックゲート電圧Ｖｂｇ依存性を示す図、（Ｂ）しきい値電圧Ｖｔｈのバックゲート電圧Ｖｂｇ依存性を示す図。 ６４ｋｂ　ＤＯＳＲＡＭのブロック図。 （Ａ）ＣＡＡＣ−ＩＧＺＯ　ＦＥＴのＩｄ−Ｖｇ特性を示す図、（Ｂ）、（Ｃ）動作電圧を示す図。 ＤＯＳＲＡＭのデータ保持状況の評価結果を示す図。 （Ａ）、（Ｂ）８５℃の環境温度下における保持時間と歩留まりの評価結果。 （Ａ）負電位生成回路のブロック図、（Ｂ）負電位生成回路の動作波形を示す図。 （Ａ）リングオシレータの動作条件を示す図、（Ｂ）チャージポンプの動作条件を示す図。 （Ａ）コンパレータの回路図、（Ｂ）コンパレータの動作波形を示す図。 １Ｍｂ　ＤＯＳＲＡＭの消費電力と占有面積の見積もり結果。 試作したＤＯＳＲＡＭのチップ写真。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
　また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
　また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
　また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
　また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。
　また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
　上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。また、オフ電流と同じ意味で、リーク電流という場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
　また、本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）などに分類される。
　例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。すなわち、チャネル形成領域に金属酸化物を有するトランジスタを、「酸化物半導体トランジスタ」、「ＯＳトランジスタ」と呼ぶことができる。同様に、上述した、「酸化物半導体を用いたトランジスタ」も、チャネル形成領域に金属酸化物を有するトランジスタである。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と呼称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
（実施の形態１）
　本実施の形態では、本発明の一形態に係わる記憶装置の構成例について説明する。本発明の一形態に係わる記憶装置は、半導体特性を利用することで機能しうる記憶装置であり、メモリとも呼ばれている。
＜メモリの構成例＞
　図１は、本発明の一形態に係わるメモリ１００の構成例を示すブロック図である。メモリ１００は、周辺回路１１１、およびメモリセルアレイ２０１（図１には、「Ｍｅｍｏｒｙ　Ｃｅｌｌ　Ａｒｒａｙ」と表記）を有する。周辺回路１１１は、ローデコーダ１２１、ワード線ドライバ回路１２２、ビット線ドライバ回路１３０、出力回路１４０、負電位生成回路１５０、負電位生成回路１５１、コントロールロジック回路１６０を有する。なお、本明細書等で説明する図面において、主な信号の流れを矢印または線で示しており、電源線等は省略する場合がある。
　ビット線ドライバ回路１３０は、カラムデコーダ１３１、プリチャージ回路１３２、センスアンプ１３３、および入出力回路１３４を有する。プリチャージ回路１３２は、配線ＢＬをプリチャージする機能を有する。センスアンプ１３３は、配線ＢＬから読み出されたデータ信号を増幅する機能を有し、入出力回路１３４は、配線ＢＬにデータ信号を書き込む機能、および配線ＢＬから読み出したデータ信号を出力回路１４０へ出力する機能を有する。なお、カラムデコーダ１３１、プリチャージ回路１３２、センスアンプ１３３等の詳細については、実施の形態２で説明する。
　配線ＢＬ、配線ＷＬ、および配線ＷＬＢは、メモリセルアレイ２０１が有するメモリセル２１１（図１には、「Ｍｅｍｏｒｙ　Ｃｅｌｌ」と表記）に接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４０を介して、デジタルのデータ信号ＲＤＡＴＡとしてメモリ１００の外部に出力される。
　メモリ１００には、外部から電源として、低電源電位ＶＳＳ、周辺回路１１１用の高電源電位ＶＤＤ、メモリセルアレイ２０１用の高電源電位ＶＩＨ、が供給される。ここで、高電源電位ＶＤＤは、低電源電位ＶＳＳよりも高い電位である。また、例えば、高電源電位ＶＩＨは、高電源電位ＶＤＤより高い電位、もしくは高電源電位ＶＤＤと同電位とすることができる。
　また、外部から供給された電源から、負電位生成回路１５０は低電源電位ＶＬＬを生成し、負電位生成回路１５１は低電源電位ＶＢＬを生成する。低電源電位ＶＬＬおよび低電源電位ＶＢＬは、低電源電位ＶＳＳより低い電位である。なお、メモリ１００を、負電位生成回路１５０および負電位生成回路１５１を有さない構成とし、低電源電位ＶＬＬおよび低電源電位ＶＢＬを、メモリ１００の外部から供給してもよい。
　メモリ１００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ１２１およびカラムデコーダ１３１に入力され、ＷＤＡＴＡは入出力回路１３４に入力される。
　コントロールロジック回路１６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ１２１、カラムデコーダ１３１の制御信号を生成する。ＣＥはチップイネーブル信号であり、ＷＥは書き込みイネーブル信号であり、ＲＥは読み出しイネーブル信号である。コントロールロジック回路１６０が処理する信号は、これに限定されるものではなく、必要に応じて他の制御信号を入力してもよい。
　なお、メモリ１００において、上述の各回路、各信号および各電位は、必要に応じて適宜取捨することができる。あるいは、他の回路、他の信号または他の電位を追加してもよい。
　ここで、メモリセル２１１を構成するトランジスタに、ＯＳトランジスタを適用することができる。ＯＳトランジスタはオフ電流が非常に小さいため、メモリセル２１１に書き込んだデータを長時間保持することができる。そのため、メモリセル２１１のリフレッシュ頻度を少なくすることができ、メモリ１００を消費電力の少ないメモリとすることができる。なお、ＯＳトランジスタの詳細については、実施の形態３および実施の形態４で説明する。
　また、ＯＳトランジスタは、薄膜トランジスタであり、半導体基板上に積層して設けることができる。例えば、周辺回路１１１を構成するトランジスタに、単結晶シリコン基板に形成されたＳｉトランジスタを適用することができる。Ｓｉトランジスタを適用した周辺回路１１１は、高速な動作が可能である。そして、ＯＳトランジスタを適用したメモリセル２１１は、周辺回路１１１の上方に積層して設けることができる。
　図２（Ａ）に、メモリセルアレイ２０１の詳細を記載する。メモリセルアレイ２０１は、一列にｍ（ｍは１以上の整数）個、一行にｎ（ｎは１以上の整数）個、計ｍ×ｎ個のメモリセル２１１を有し、メモリセル２１１は行列状に配置されている。図２（Ａ）では、メモリセル２１１のアドレスも表記しており、［１，１］、［ｍ，１］、［ｉ，ｊ］、［１，ｎ］、［ｍ，ｎ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、メモリセル２１１のアドレスである。
　また、個々のメモリセル２１１は、配線ＢＬ、配線ＷＬ、および配線ＷＬＢと接続されている。メモリセルアレイ２０１は、ｎ本の配線ＢＬ（ＢＬ（１）乃至ＢＬ（ｎ））と、ｍ本の配線ＷＬ（ＷＬ（１）乃至ＷＬ（ｍ））、および、ｍ本の配線ＷＬＢ（ＷＬＢ（１）乃至ＷＬＢ（ｍ））を有する。図２（Ａ）に示すように、アドレスが［ｉ，ｊ］のメモリセル２１１は、配線ＷＬ（ｉ）および配線ＷＬＢ（ｉ）を介してワード線ドライバ回路１２２と電気的に接続され、配線ＢＬ（ｊ）を介してビット線ドライバ回路１３０と電気的に接続される。
＜メモリセルの構成例＞
　図２（Ｂ）は、メモリセル２１１の構成例を示す回路図である。
　メモリセル２１１は、トランジスタＭ１１と、容量素子ＣＡとを有する。なお、トランジスタＭ１１は、フロントゲート（単にゲートと呼ぶ場合がある）、およびバックゲートを有する。
　トランジスタＭ１１のソースまたはドレインの一方は、容量素子ＣＡの第１端子と電気的に接続され、トランジスタＭ１１のソースまたはドレインの他方は、配線ＢＬと接続されている。トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＷＬＢと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＬは、ビット線として機能し、配線ＷＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。また、配線ＷＬＢは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。配線ＷＬＢに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。
　トランジスタＭ１１は、容量素子ＣＡの第１端子と配線ＢＬとを、導通または非導通とするスイッチとしての機能を有する。データの書き込みまたは読み出しは、配線ＷＬにハイレベルの電位を印加し、容量素子ＣＡの第１端子と配線ＢＬとを、導通状態とすることによって行われる。つまり、メモリセル２１１は、容量素子ＣＡに電荷を蓄積することでデータを保持するメモリであり、メモリセル２１１に保持されるデータは、配線ＢＬおよびトランジスタＭ１１を介して、書き込みまたは読み出しが行われる。
　なお、トランジスタＭ１１には、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を用いることができる。例えば、トランジスタＭ１１のチャネル形成領域に、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）、亜鉛のいずれか一つを有する金属酸化物を用いることができる。特に、インジウム、ガリウム、亜鉛からなる金属酸化物であることが好ましい。
　ＯＳトランジスタはオフ電流が非常に小さいため、トランジスタＭ１１にＯＳトランジスタを用いることで、メモリセル２１１に書き込んだデータを長時間保持することができる。そのため、メモリセル２１１のリフレッシュ頻度を少なくすることができ、メモリ１００を消費電力の少ないメモリとすることができる。
　または、トランジスタＭ１１にＯＳトランジスタを用いることで、メモリセル２１１のリフレッシュ動作を不要にすることができる。または、トランジスタＭ１１にＯＳトランジスタを用いることで、メモリセル２１１に多値データまたはアナログデータを保持することができる。
　トランジスタＭ１１にＯＳトランジスタを用いることで、上述のＤＯＳＲＡＭを構成することができる。
＜メモリセルの構成例２＞
　なお、メモリセル２１１は、上記の構成に限られるものではない。図３（Ａ）に示すメモリセル２１２は、メモリセル２１１の別の構成例である。
　メモリセル２１２は、トランジスタＭ１２と、トランジスタＭ１３と、容量素子ＣＢとを有する。トランジスタＭ１２は、フロントゲートおよびバックゲートを有する。
　トランジスタＭ１２のソースまたはドレインの一方は、容量素子ＣＢの第１端子、および、トランジスタＭ１３のゲートと電気的に接続され、トランジスタＭ１２のソースまたはドレインの他方は、配線ＷＢＬと接続されている。トランジスタＭ１２のゲートは、配線ＷＬと接続され、トランジスタＭ１２のバックゲートは、配線ＷＬＢと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ１３のソースまたはドレインの一方は、配線ＳＬと接続され、トランジスタＭ１３のソースまたはドレインの他方は、配線ＲＢＬと接続されている。
　配線ＷＢＬは書き込みビット線として機能し、配線ＲＢＬは読み出しビット線として機能し、配線ＷＬはワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。また、配線ＷＬＢは、トランジスタＭ１２のバックゲートに電位を印加するための配線として機能する。配線ＷＬＢに任意の電位を印加することによって、トランジスタＭ１２のしきい値電圧を増減することができる。
　トランジスタＭ１２は、容量素子ＣＢの第１端子と配線ＷＢＬとを、導通または非導通とするスイッチとしての機能を有する。
　データの書き込みは、配線ＷＬにハイレベルの電位を印加し、トランジスタＭ１２を導通状態とし、容量素子ＣＢの第１端子と配線ＷＢＬとを、電気的に接続することによって行われる。具体的には、トランジスタＭ１２が導通状態のとき、配線ＷＢＬに、書き込むデータに対応する電位を印加し、容量素子ＣＢの第１端子、およびトランジスタＭ１３のゲートに該電位を書き込む。その後、配線ＷＬにローレベルの電位を印加し、トランジスタＭ１２を非導通状態にすることによって、容量素子ＣＢの第１端子の電位、およびトランジスタＭ１３のゲートの電位を保持する。
　データの読み出しは、配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ１３のソースとドレインとの間に流れる電流は、トランジスタＭ１３のゲートの電位、およびトランジスタＭ１３のソースまたはドレインの一方（配線ＳＬ）の電位によって決まり、また、前記電流によって、トランジスタＭ１３のソースまたはドレインの他方の電位が決まる。そのため、トランジスタＭ１３のソースまたはドレインの他方と接続されている配線ＲＢＬの電位を読み出すことによって、容量素子ＣＢの第１端子（またはトランジスタＭ１３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＢの第１端子（またはトランジスタＭ１３のゲート）に保持されている電位から、メモリセル２１２に書き込まれているデータを読み出すことができる。
　なお、トランジスタＭ１２には、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を用いることができる。ＯＳトランジスタはオフ電流が非常に小さいため、トランジスタＭ１２にＯＳトランジスタを用いることで、メモリセル２１２に書き込んだデータを長時間保持することができる。また、トランジスタＭ１３は、特に限定されない。例えば、トランジスタＭ１３にＯＳトランジスタを用いてもよいし、Ｓｉトランジスタを用いてもよい。
　メモリセル２１２は、２トランジスタ１容量素子のゲインセル型のメモリセルである。ゲインセル型のメモリセルは、容量素子の容量が小さい場合でも、蓄積した電荷を直近のトランジスタで増幅することで、メモリとしての動作を行うことができる。また、トランジスタＭ１２に、オフ電流が非常に小さいＯＳトランジスタを用いることで、電力の供給が停止された期間においても蓄積した電荷を保持することができ、メモリセル２１２は、不揮発メモリとしての性質を有する。ＯＳトランジスタを用いた、ゲインセル型のメモリセルによって構成されるメモリを、本明細書等では、「ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）」と呼ぶ。なお、ＮＯＳＲＡＭは、容量素子の充放電によってデータの書き換えを行うため、原理的には書き換え回数に制約はない。
　また、メモリセル２１２は、配線ＷＢＬと配線ＲＢＬを、一本の配線ＢＬとしてまとめた構成であってもよい。配線ＷＢＬと配線ＲＢＬを、一本の配線ＢＬとしてまとめた構成例を、図３（Ｂ）に示す。
　図３（Ｂ）に示すメモリセル２１３は、トランジスタＭ１２のソースまたはドレインの他方、および、トランジスタＭ１３のソースまたはドレインの他方が、配線ＢＬと接続されている。つまり、メモリセル２１３は、書き込みビット線と、読み出しビット線が、１本の配線ＢＬとして動作する構成となっている。この場合、データを書き込む際は、配線ＳＬを電気的に浮遊状態（フローティング）とすることが好ましい。
＜メモリセルの構成例３＞
　また、メモリセル２１２を、３トランジスタ１容量素子のゲインセル型のメモリセルとしてもよい。メモリセル２１２を、３トランジスタ１容量素子のゲインセル型のメモリセルとした場合の構成例を、図３（Ｃ）に示す。
　図３（Ｃ）に示すメモリセル２１４は、トランジスタＭ１４乃至トランジスタＭ１６と、容量素子ＣＣとを有する。トランジスタＭ１４は、フロントゲートおよびバックゲートを有する。
　トランジスタＭ１４のソースまたはドレインの一方は、容量素子ＣＣの第１端子、および、トランジスタＭ１５のゲートと電気的に接続され、トランジスタＭ１４のソースまたはドレインの他方は、配線ＢＬと接続されている。トランジスタＭ１４のゲートは、配線ＷＬと接続され、トランジスタＭ１４のバックゲートは、配線ＷＬＢと接続されている。容量素子ＣＣの第２端子は、配線ＣＡＬ、および、トランジスタＭ１５のソースまたはドレインの一方と電気的に接続され、トランジスタＭ１５のソースまたはドレインの他方は、トランジスタＭ１６のソースまたはドレインの一方と電気的に接続されている。トランジスタＭ１６のソースまたはドレインの他方は、配線ＢＬと接続され、トランジスタＭ１６のゲートは、配線ＲＷＬと接続されている。
　配線ＢＬはビット線として機能し、配線ＷＬは書き込みワード線として機能し、配線ＲＷＬは読み出しワード線として機能する。配線ＣＡＬは、容量素子ＣＣの第２端子に所定の電位を印加するための配線として機能する（例えば、所定の電位としてローレベルの電位を印加する）。また、配線ＷＬＢは、トランジスタＭ１４のバックゲートに電位を印加するための配線として機能する。配線ＷＬＢに任意の電位を印加することによって、トランジスタＭ１４のしきい値電圧を増減することができる。
　トランジスタＭ１４は、容量素子ＣＣの第１端子と配線ＢＬとを、導通または非導通とするスイッチとしての機能を有し、トランジスタＭ１６は、トランジスタＭ１５のソースまたはドレインの他方と配線ＢＬとを、導通または非導通とするスイッチとしての機能を有する。
　データの書き込みは、配線ＷＬにハイレベルの電位を印加し、トランジスタＭ１４を導通状態とし、容量素子ＣＣの第１端子と配線ＢＬとを、電気的に接続することによって行われる。具体的には、トランジスタＭ１４が導通状態のとき、配線ＢＬに、書き込むデータに対応する電位を印加し、容量素子ＣＣの第１端子、およびトランジスタＭ１５のゲートに該電位を書き込む。その後、配線ＷＬにローレベルの電位を印加し、トランジスタＭ１４を非導通状態にすることによって、容量素子ＣＣの第１端子の電位、およびトランジスタＭ１５のゲートの電位を保持する。
　データの読み出しは、配線ＢＬに所定の電位を印加（プリチャージ）し、その後配線ＢＬを電気的に浮遊状態（フローティング）とし、かつ配線ＲＷＬにハイレベルの電位を印加することによって行われる。配線ＲＷＬにハイレベルの電位を印加することで、トランジスタＭ１６は導通状態となり、トランジスタＭ１５のソースまたはドレインの他方と配線ＢＬとは、電気的に接続状態となる。このとき、トランジスタＭ１５のソースとドレインの間には、配線ＢＬと配線ＣＡＬとの電位差に応じた電圧が印加され、トランジスタＭ１５のソースとドレインとの間に流れる電流は、トランジスタＭ１５のゲートの電位、および前記ソースとドレインの間に印加される電圧によって決まる。
　ここで、配線ＢＬの電位は、トランジスタＭ１５のソースとドレインとの間に流れる電流によって変化するため、配線ＢＬの電位を読み出すことによって、容量素子ＣＣの第１端子（またはトランジスタＭ１５のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＣの第１端子（またはトランジスタＭ１５のゲート）に保持されている電位から、メモリセル２１４に書き込まれているデータを読み出すことができる。
　トランジスタＭ１４には、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を用いることができる。ＯＳトランジスタはオフ電流が非常に小さいため、トランジスタＭ１４にＯＳトランジスタを用いることで、メモリセル２１４に書き込んだデータを長時間保持することができる。また、トランジスタＭ１５およびトランジスタＭ１６は、特に限定されない。例えば、トランジスタＭ１５およびトランジスタＭ１６にＯＳトランジスタを用いてもよいし、Ｓｉトランジスタを用いてもよい。
　なお、図３（Ａ）乃至図３（Ｃ）を用いて、メモリセル２１１の別の構成例を説明したが、メモリセル２１１の構成例はこれらに限定されず、回路の構成を適宜変更することができる。
＜ワード線ドライバ回路の構成例＞
　図４（Ａ）は、ワード線ドライバ回路１２２の構成例を示すブロック図である。
　ワード線ドライバ回路１２２は、ワード線として機能する配線ＷＬを駆動する機能を有する。ワード線ドライバ回路１２２は、ローデコーダ１２１より、配線ＷＬおよび配線ＷＬＢを駆動するための、信号ＷＩおよび信号ＷＩＢが入力される。ここで、信号ＷＩおよび信号ＷＩＢは、ハイレベルまたはローレベルで表されるデジタル信号であり、信号ＷＩＢは、信号ＷＩの論理を反転した反転信号である。
　なお、配線ＷＬおよび配線ＷＬＢは、それぞれｍ本あるため、信号ＷＩおよび信号ＷＩＢの数も、それぞれｍである。図４（Ａ）では、ＷＩ（１）乃至ＷＩ（ｍ）、および、ＷＩＢ（１）乃至ＷＩＢ（ｍ）、と表す。
　そして、ローデコーダ１２１には、低電源電位ＶＳＳと高電源電位ＶＤＤが供給されているため、信号ＷＩおよび信号ＷＩＢのハイレベルに対応する電位は高電源電位ＶＤＤであり、信号ＷＩおよび信号ＷＩＢのローレベルに対応する電位は低電源電位ＶＳＳである。
　一方、メモリセルアレイ２０１においては、配線ＷＬのハイレベルに対応する電位として高電源電位ＶＩＨが使用され、配線ＷＬのローレベルに対応する電位として低電源電位ＶＬＬが使用される。また、配線ＷＬＢには、低電源電位ＶＢＬが供給される。
　そのため、ワード線ドライバ回路１２２は、入力された信号のハイレベルまたはローレベル、もしくはハイレベルおよびローレベルを調整する（レベル調整ともいう）機能と、入力された信号に配線ＷＬ（図４（Ａ）ではＷＬ（１）乃至ＷＬ（ｍ）と表す）を駆動する能力を付加する（バッファともいう）機能とを有する。ワード線ドライバ回路１２２は、回路ＬＶＢをｍ個有し、図４（Ａ）では、ＬＶＢ（１）乃至ＬＶＢ（ｍ）と表す。
　また、ワード線ドライバ回路１２２には低電源電位ＶＢＬが入力され、低電源電位ＶＢＬは、配線ＷＬＢ（図４（Ａ）ではＷＬＢ（１）乃至ＷＬＢ（ｍ）と表す）に出力される。
＜回路ＬＶＢの構成例＞
　図４（Ｂ）は、回路ＬＶＢの構成例を示す回路図である。
　回路ＬＶＢは、ｎチャネル型のトランジスタ１３乃至トランジスタ２１、および、ｐチャネル型のトランジスタ３３乃至トランジスタ４１を有する。また、回路ＬＶＢは、入力端子ＷＩ＿ＩＮ、入力端子ＷＩＢ＿ＩＮ、配線ＶＩＨ＿ＩＮ、配線ＶＳＳ＿ＩＮ、配線ＶＬＬ＿ＩＮ、および、出力端子ＷＬ＿ＯＵＴ、を有する。
　回路ＬＶＢの、入力端子ＷＩ＿ＩＮには信号ＷＩが入力され、入力端子ＷＩＢ＿ＩＮには信号ＷＩＢが入力され、配線ＶＩＨ＿ＩＮには高電源電位ＶＩＨが入力され、配線ＶＳＳ＿ＩＮには低電源電位ＶＳＳが入力され、配線ＶＬＬ＿ＩＮには低電源電位ＶＬＬが入力される。そして、回路ＬＶＢは、出力端子ＷＬ＿ＯＵＴから配線ＷＬを駆動する信号を出力する。
　そして、回路ＬＶＢにおいて、トランジスタ１３のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ１３のソースまたはドレインの他方は、トランジスタ３４のソースまたはドレインの一方、およびトランジスタ３５のゲートと電気的に接続され、トランジスタ１３のゲートは、入力端子ＷＩ＿ＩＮ、およびトランジスタ３４のゲートと電気的に接続されている。トランジスタ３４のソースまたはドレインの他方は、トランジスタ３３のソースまたはドレインの一方と電気的に接続され、トランジスタ３３のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続されている。
　トランジスタ１４のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ１４のソースまたはドレインの他方は、トランジスタ３６のソースまたはドレインの一方、およびトランジスタ３３のゲートと電気的に接続され、トランジスタ１４のゲートは、入力端子ＷＩＢ＿ＩＮ、およびトランジスタ３６のゲートと電気的に接続されている。トランジスタ３６のソースまたはドレインの他方は、トランジスタ３５のソースまたはドレインの一方と電気的に接続され、トランジスタ３５のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続されている。ここで、トランジスタ３６のソースまたはドレインの他方と、トランジスタ３５のソースまたはドレインの一方との接続部を、ノードＮ１１と呼称し、ノードＮ１１と電気的に接続される他の素子等については後述する。
　トランジスタ１３、トランジスタ１４、および、トランジスタ３３乃至トランジスタ３６は、入力された信号ＷＩおよび信号ＷＩＢのハイレベルに対応する電位を、高電源電位ＶＤＤから高電源電位ＶＩＨに変換するレベル調整の機能を有する。
　また、回路ＬＶＢにおいて、トランジスタ１５のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ１５のソースまたはドレインの他方は、トランジスタ３７のソースまたはドレインの一方、トランジスタ１６のゲート、およびトランジスタ３８のゲートと電気的に接続され、トランジスタ１５のゲートは、ノードＮ１１、およびトランジスタ３７のゲートと電気的に接続されている。トランジスタ３７のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続されている。ここで、トランジスタ１５のソースまたはドレインの他方と、トランジスタ３７のソースまたはドレインの一方、トランジスタ１６のゲート、およびトランジスタ３８のゲートとの接続部を、ノードＮ１２と呼称し、ノードＮ１２と電気的に接続される他の素子等については後述する。
　トランジスタ１６のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ１６のソースまたはドレインの他方は、トランジスタ３８のソースまたはドレインの一方と電気的に接続され、トランジスタ３８のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続されている。ここで、トランジスタ１６のソースまたはドレインの他方と、トランジスタ３８のソースまたはドレインの一方との接続部を、ノードＮ１３と呼称し、ノードＮ１３と電気的に接続される他の素子等については後述する。
　トランジスタ１５、およびトランジスタ３７は、ノードＮ１１の信号の反転信号を生成する機能を有する。
　また、回路ＬＶＢにおいて、トランジスタ１８のソースまたはドレインの一方は、配線ＶＬＬ＿ＩＮと電気的に接続され、トランジスタ１８のソースまたはドレインの他方は、トランジスタ１７のソースまたはドレインの一方と電気的に接続され、トランジスタ１７のソースまたはドレインの他方は、トランジスタ３９のソースまたはドレインの一方、およびトランジスタ２０のゲートと電気的に接続され、トランジスタ３９のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続されている。トランジスタ１７のゲートは、ノードＮ１２、およびトランジスタ３９のゲートと電気的に接続されている。
　トランジスタ２０のソースまたはドレインの一方は、配線ＶＬＬ＿ＩＮと電気的に接続され、トランジスタ２０のソースまたはドレインの他方は、トランジスタ１９のソースまたはドレインの一方と電気的に接続され、トランジスタ１９のソースまたはドレインの他方は、トランジスタ４０のソースまたはドレインの一方、およびトランジスタ１８のゲートと電気的に接続され、トランジスタ４０のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続されている。トランジスタ１９のゲートは、ノードＮ１３、およびトランジスタ４０のゲートと電気的に接続されている。ここで、トランジスタ２０のソースまたはドレインの他方と、トランジスタ１９のソースまたはドレインの一方との接続部を、ノードＮ１４と呼称し、ノードＮ１４と電気的に接続される他の素子等については後述する。
　トランジスタ１７乃至トランジスタ２０、トランジスタ３９、およびトランジスタ４０は、ノードＮ１２およびノードＮ１３の信号のローレベルに対応する電位を、低電源電位ＶＳＳから低電源電位ＶＬＬに変換するレベル調整の機能を有する。
　また、回路ＬＶＢにおいて、トランジスタ２１のソースまたはドレインの一方は、配線ＶＬＬ＿ＩＮと電気的に接続され、トランジスタ２１のソースまたはドレインの他方は、トランジスタ４１のソースまたはドレインの一方、および出力端子ＷＬ＿ＯＵＴと電気的に接続され、トランジスタ２１のゲートは、ノードＮ１４、およびトランジスタ４１のゲートと電気的に接続されている。トランジスタ４１のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続されている。
　トランジスタ２１、およびトランジスタ４１は、ノードＮ１４の信号を、出力端子ＷＬ＿ＯＵＴから出力するバッファの機能を有する。
＜ワード線ドライバ回路の入出力例＞
　図５（Ａ）は、ワード線ドライバ回路１２２の入出力の一例を示す図である。
　図５（Ａ）を用いて、ワード線ドライバ回路１２２に入力される信号ＷＩおよび信号ＷＩＢと、ワード線ドライバ回路１２２が駆動する配線ＷＬ、および配線ＷＬＢの、電位の関係について説明する。信号ＷＩ、信号ＷＩＢ、配線ＷＬ、および配線ＷＬＢは、それぞれｍあるため、そのうちの一つ（ＷＩ（ｉ）、ＷＩＢ（ｉ）、配線ＷＬ（ｉ）、およびＷＬＢ（ｉ））を例にして説明する（ｉは１以上ｍ以下の整数）。
　図５（Ａ）の縦軸は電位を示し、電位は高い方から、高電源電位ＶＩＨ、高電源電位ＶＤＤ、低電源電位ＶＳＳ、低電源電位ＶＬＬ、低電源電位ＶＢＬ、である場合を示している。
　図５（Ａ）において、Ｔ１、Ｔ２は時刻を示し、信号ＷＩ（ｉ）および信号ＷＩＢ（ｉ）とほぼ同じ時刻に、配線ＷＬ（ｉ）が駆動される様子を示している。なお、実際には、入力される信号ＷＩ（ｉ）および信号ＷＩＢ（ｉ）と、配線ＷＬ（ｉ）が駆動されるまでには遅延時間が発生し、また、信号になまりや、ノイズ等を有する場合がある。図５（Ａ）は、理想的な場合の波形を示している。
　図５（Ａ）に示すように、信号ＷＩ（ｉ）および信号ＷＩＢ（ｉ）は、高電源電位ＶＤＤまたは低電源電位ＶＳＳでハイレベルまたはローレベルを表すデジタル信号である。信号ＷＩ（ｉ）は、配線ＷＬ（ｉ）および配線ＷＬＢ（ｉ）と電気的に接続されたメモリセル２１１に対して、データの書き込みまたは読み出しを行う場合、ハイレベルとなる（信号ＷＩＢは、信号ＷＩの反転信号であるためローレベルとなる）。
　ワード線ドライバ回路１２２は、信号ＷＩ（ｉ）がローレベルの場合、配線ＷＬ（ｉ）に低電源電位ＶＬＬを出力し、信号ＷＩ（ｉ）がハイレベルの場合、配線ＷＬ（ｉ）に高電源電位ＶＩＨを出力する。また、ワード線ドライバ回路１２２は、配線ＷＬＢ（ｉ）に低電源電位ＶＢＬを出力する。
　もしくは、ワード線ドライバ回路１２２は、配線ＷＬに加えて、配線ＷＬＢを駆動してもよい。ワード線ドライバ回路１２２が配線ＷＬＢを駆動する場合、例えば、ワード線ドライバ回路１２２に回路ＬＶＢを追加することによって行われる。
　図５（Ｂ）は、図５（Ａ）と同様、ワード線ドライバ回路１２２の入出力の一例を示す図である。図５（Ｂ）に示すように、例えば、ワード線ドライバ回路１２２は、信号ＷＩ（ｉ）がローレベルの場合、配線ＷＬＢ（ｉ）に低電源電位ＶＢＬを出力し、信号ＷＩ（ｉ）がハイレベルの場合、配線ＷＬＢ（ｉ）に高電源電位ＶＤＤと低電源電位ＶＳＳの間の電位を出力することができる。
　このように、ワード線ドライバ回路１２２は、信号ＷＩ（ｉ）および信号ＷＩＢ（ｉ）のハイレベルまたはローレベル、もしくはハイレベルおよびローレベルを変えて、配線ＷＬ（ｉ）、もしくは配線ＷＬ（ｉ）および配線ＷＬＢ（ｉ）を駆動する。
＜負電位生成回路＞
　次に、負電位生成回路１５０および負電位生成回路１５１に適用可能な、回路５４および回路５５の構成例を、図６（Ａ）および図６（Ｂ）に示す。
　回路５４および回路５５は、降圧型のチャージポンプであり、入力端子ＩＮに低電源電位ＶＳＳが入力され、出力端子ＯＵＴから低電源電位ＶＬＬまたは低電源電位ＶＢＬが出力される。ここでは、一例として、チャージポンプ回路の基本回路の段数は４段としているが、これに限定されず任意の段数でチャージポンプ回路を構成してもよい。
　図６（Ａ）に示す回路５４は、トランジスタＭ２１乃至トランジスタＭ２４、および、容量素子Ｃ２１乃至容量素子Ｃ２４を有する。なお、トランジスタＭ２１乃至トランジスタＭ２４は、ｎチャネル型のトランジスタである。
　トランジスタＭ２１乃至トランジスタＭ２４は、入力端子ＩＮと出力端子ＯＵＴとの間に、直列に接続されている。トランジスタＭ２１乃至トランジスタＭ２４において、それぞれのゲートと、ソースまたはドレインの一方が電気的に接続されており、トランジスタＭ２１乃至トランジスタＭ２４は、ダイオードとして機能する。また、トランジスタＭ２１乃至トランジスタＭ２４のゲートには、それぞれ、容量素子Ｃ２１乃至容量素子Ｃ２４が電気的に接続されている。
　奇数段の容量素子Ｃ２１、Ｃ２３の一方の電極には、クロック信号ＣＬＫが入力され、偶数段の容量素子Ｃ２２、Ｃ２４の一方の電極には、クロック信号ＣＬＫＢが入力されている。クロック信号ＣＬＫＢは、クロック信号ＣＬＫの位相を反転した反転クロック信号である。
　回路５４は、入力端子ＩＮに入力された低電源電位ＶＳＳを降圧し、低電源電位ＶＬＬまたは低電源電位ＶＢＬを生成する機能を有する。回路５４は、クロック信号ＣＬＫおよびクロック信号ＣＬＫＢの供給のみで、低電源電位ＶＳＳを降圧した低電源電位ＶＬＬまたは低電源電位ＶＢＬを生成することができる。
　図６（Ｂ）に示す回路５５は、ｐチャネル型のトランジスタであるトランジスタＭ３１乃至トランジスタＭ３４で構成されている。その他の構成要素については、回路５４の説明を援用する。
＜トランジスタＭ１１＞
　上述したように、トランジスタＭ１１、トランジスタＭ１２、およびトランジスタＭ１４に、バックゲートを有するＯＳトランジスタを用いることができる。ＯＳトランジスタは、バックゲートに電位を印加することで、しきい値電圧を増減することができる。具体的には、ＯＳトランジスタの、バックゲートに印加する電位を高くすることで、しきい値電圧はマイナスにシフトし、バックゲートに印加する電位を低くすることで、しきい値電圧はプラスにシフトする。
　すなわち、バックゲートに印加する電位（本明細書等においては低電源電位ＶＢＬ）を低くすることで、ソースに対するゲートの電圧Ｖｇｓが０Ｖの時のソースとドレインとの間に流れる電流Ｉｄｓ（カットオフ電流ともいう）を低減することができる。カットオフ電流を低減することで、メモリセル２１１に書き込んだデータの保持時間を長くすることができる。
　また、トランジスタが非導通時（オフ状態）にフロントゲートに印加する電位を、低電源電位ＶＳＳより低い電位（本明細書等においては低電源電位ＶＬＬ）とすることで、ソースとドレインとの間に流れる電流を低減することができる。つまり、トランジスタが非導通時にフロントゲートに低電源電位ＶＬＬを印加することで、低電源電位ＶＢＬと低電源電位ＶＳＳの電位差を小さくしても、トランジスタのソースとドレインとの間に流れる電流を低減することができる。
　低電源電位ＶＢＬと低電源電位ＶＳＳの電位差を小さくすることで、トランジスタのバックゲートとチャネル形成領域との間にある絶縁膜（ゲート絶縁膜、ゲート絶縁層ともいう）に印加される電界強度を小さくすることができ、トランジスタの信頼性を向上させることができる。すなわち、トランジスタに加わる電界ストレスを低減することができるため、トランジスタの信頼性を高めることができる。メモリ１００を、データの保持時間が長く、信頼性の高い、記憶装置とすることができる。
　なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、メモリ１００に含まれるメモリセルアレイ２０１の構成例と、その動作例について説明する。
　図７に、図２（Ａ）と異なるメモリセルアレイ２０１の一例を示す。図７は、折り返しビット線方式（フォールデッドビット線方式）のメモリセルアレイである。なお、メモリセル２２１は、開放型ビット線方式（オープンビット線方式）のメモリセルアレイに用いることもできる。また、図７では、配線ＷＬＢを省略している。
　図７に示すメモリセルアレイ２０１は、一列にｍ個、一行にｎ個、計ｍ×ｎ個のメモリセル２２１を有し、メモリセル２２１は行列状に配置されている。図７では、メモリセル２２１のアドレスも併せて示している。例えば、［ｉ，ｊ］はｉ行ｊ列目のメモリセル２２１を示している。
　また、図７に示すメモリセルアレイ２０１は、ワード線ドライバ回路１２２と電気的に接続するｍ本の配線ＷＬを有する。配線ＷＬ（１）は１行目のメモリセル２２１と電気的に接続される。同様に、配線ＷＬ（ｉ）はｉ行目のメモリセル２２１と電気的に接続される。
　また、図７に示すメモリセルアレイ２０１は、１列に２つの配線ＢＩＬ（配線ＢＩＬａおよび配線ＢＩＬｂ）を有する。図７などでは１列目の配線ＢＩＬａを配線ＢＩＬａ（１）と示し、ｊ列目の配線ＢＩＬｂを配線ＢＩＬｂ（ｊ）と示している。
　奇数行に配置されたメモリセル２２１は、配線ＢＩＬａまたは配線ＢＩＬｂの一方と電気的に接続され、偶数行に配置されたメモリセル２２１は、配線ＢＩＬａまたは配線ＢＩＬｂの他方と電気的に接続される。
　また、配線ＢＩＬａおよび配線ＢＩＬｂは、列毎に設けられた、プリチャージ回路１３２、センスアンプ１３３、および入出力回路１３４と電気的に接続される。また、入出力回路１３４は、列毎に配線ＳＡＬａおよび配線ＳＡＬｂと電気的に接続される。図７などでは１列目のプリチャージ回路１３２をプリチャージ回路１３２（１）と示し、ｊ列目のプリチャージ回路１３２をプリチャージ回路１３２（ｊ）と示している。センスアンプ１３３および入出力回路１３４も同様に表記している。なお、ビット線ドライバ回路１３０は、カラムデコーダ１３１（図１参照）を有する。
＜回路構成例＞
　図８に、Ｊ列目のメモリセル２２１、プリチャージ回路１３２、センスアンプ１３３、および入出力回路１３４の回路構成例を示す。
＜プリチャージ回路１３２＞
　プリチャージ回路１３２（ｊ）は、ｎチャネル型のトランジスタＴｒ２１乃至トランジスタＴｒ２３を有する。なお、トランジスタＴｒ２１乃至トランジスタＴｒ２３は、ｐチャネル型であってもよい。トランジスタＴｒ２１のソース又はドレインの一方は配線ＢＩＬａ（ｊ）と接続され、ソース又はドレインの他方は配線ＰＲＥと接続されている。トランジスタＴｒ２２のソース又はドレインの一方は配線ＢＩＬｂ（ｊ）と接続され、ソース又はドレインの他方は配線ＰＲＥと接続されている。トランジスタＴｒ２３のソース又はドレインの一方は配線ＢＩＬａ（ｊ）と接続され、ソース又はドレインの他方は配線ＢＩＬｂ（ｊ）と接続されている。トランジスタＴｒ２１のゲート、トランジスタＴｒ２２のゲート、及びトランジスタＴｒ２３のゲートは、配線ＰＬと接続されている。プリチャージ回路ＰＲＣは、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）の電位を初期化する機能を有する。
＜センスアンプ１３３＞
　センスアンプ１３３（ｊ）は、ｐチャネル型のトランジスタＴｒ３１及びトランジスタＴｒ３２と、ｎチャネル型のトランジスタＴｒ３３及びトランジスタＴｒ３４を有する。トランジスタＴｒ３１のソース又はドレインの一方は配線ＳＰと接続され、ソース又はドレインの他方はトランジスタＴｒ３２のゲート、トランジスタＴｒ３４のゲート、及び配線ＢＩＬａ（ｊ）と接続されている。トランジスタＴｒ３３のソース又はドレインの一方はトランジスタＴｒ３２のゲート、トランジスタＴｒ３４のゲート、及び配線ＢＬａ（ｊ）と接続され、ソース又はドレインの他方は配線ＳＮと接続されている。トランジスタＴｒ３２のソース又はドレインの一方は配線ＳＰと接続され、ソース又はドレインの他方はトランジスタＴｒ３１のゲート、トランジスタＴｒ３３のゲート、及び配線ＢＬｂ（ｊ）と接続されている。トランジスタＴｒ３４のソース又はドレインの一方はトランジスタＴｒ３１のゲート、トランジスタＴｒ３３のゲート、及び配線ＢＬｂ（ｊ）と接続され、ソース又はドレインの他方は配線ＳＮと接続されている。センスアンプ１３３（ｊ）は、配線ＢＬａ（ｊ）、ＢＩＬｂ（ｊ）の電位を増幅する機能を有する。なお、センスアンプ１３３（ｊ）は、ラッチ型のセンスアンプとして機能する。
＜入出力回路１３４＞
　入出力回路１３４（ｊ）は、ｎチャネル型のトランジスタＴｒ４１及びトランジスタＴｒ４２を有する。なお、トランジスタＴｒ４１及びトランジスタＴｒ４２は、ｐチャネル型であってもよい。トランジスタＴｒ４１のソース又はドレインの一方は配線ＢＩＬａ（ｊ）と接続され、ソース又はドレインの他方は配線ＳＡＬａ（ｊ）と接続されている。トランジスタＴｒ４２のソース又はドレインの一方は配線ＢＩＬｂ（ｊ）と接続され、ソース又はドレインの他方は配線ＳＡＬｂ（ｊ）と接続されている。トランジスタＴｒ４１のゲート及びトランジスタＴｒ４２のゲートは、配線ＣＳＥＬと接続されている。
　入出力回路１３４（ｊ）は、配線ＣＳＥＬに供給される電位に基づいて、配線ＢＩＬａ（ｊ）と配線ＳＡＬａ（ｊ）の導通状態、及び配線ＢＩＬｂ（ｊ）と配線ＳＡＬｂ（ｊ）の導通状態を制御する機能を有する。すなわち、入出力回路１３４（ｊ）によって、配線ＳＡＬａ（ｊ）、配線ＳＡＬｂ（ｊ）に電位を出力するか否かを選択することができる。
　配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬは、プリチャージ回路１３２、センスアンプ１３３、および入出力回路１３４の動作を制御するための信号を伝える機能を有する。配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬは、図１に示すコントロールロジック回路１６０と接続されている。コントロールロジック回路１６０は、配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬに制御信号を供給する機能を有する。
＜動作例＞
　図８に示すメモリセル２２１［ｉ，ｊ］、プリチャージ回路１３２（ｊ）、センスアンプ１３３（ｊ）、および入出力回路１３４（ｊ）を用いて、メモリ１００の動作モードについて説明する。また、配線ＢＧＬ（ｉ）に−３Ｖが供給されているものとする。
＜読み出しモード＞
　まず、メモリセル２２１［ｉ，ｊ］からデータを読み出す際のセンスアンプ１３３（ｊ）の動作例について、図９に示したタイミングチャートを用いて説明する。
［期間Ｔ１１］
　期間Ｔ１１において、プリチャージ回路１３２（ｊ）を動作させ、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）の電位を初期化する。具体的には、配線ＰＬの電位をハイレベル（ＶＨ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にする。これにより、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）に、配線ＰＲＥの電位Ｖｐｒｅが供給される。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。ＶＨ＿ＳＰは、配線ＳＰに供給されるハイレベル電位であり、ＶＬ＿ＳＮは、配線ＳＮに供給されるローレベル電位である。
　なお、期間Ｔ１１において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、入出力回路１３４（ｊ）においてトランジスタＴｒ４１、トランジスタＴｒ４２はオフ状態である。また、配線ＷＬ（ｉ）の電位はローレベル（ＶＬ＿ＷＬ）であり、メモリセル２２１［ｉ，ｊ］が有するトランジスタＭ１１はオフ状態である。同様に、図８には図示していないが、配線ＷＬ［ｉ＋１］の電位はローレベル（ＶＬ＿ＷＬ）であり、メモリセル２２１［ｉ＋１，ｊ］が有するトランジスタＭ１１はオフ状態である。また、配線ＳＰ及び配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプ１３３（ｊ）は停止状態となっている。
　なお、ＶＬ＿ＷＬは、ＶＬ＿ＳＮよりも低い電位であることが好ましい。また、ＶＬ＿ＷＬは、ＶＬ＿ＳＮからトランジスタＭ１１のＶｔｈを減じた電位よりも低い電位であることが好ましい。言い換えると、ＶＬ＿ＳＮを基準電位（０Ｖ）とした場合、ＶＬ＿ＷＬを負電位（「マイナス電位」、または「負バイアス」ともいう）にすればよい。
　配線ＷＬ（ｉ）に負バイアスを供給することにより、トランジスタＭ１１をより確実にオフ状態とすることができる。特に、高温動作下においてもデータの保持時間が長い記憶装置を提供することができる。
　また、配線ＢＧＬ（ｉ）に負バイアスを供給することによってもトランジスタＭ１１をオフ状態とすることができる。特に、配線ＷＬ（ｉ）および配線ＢＧＬ（ｉ）の双方に負バイアスを供給することによって、一方のみに負バイアスを供給する場合よりも小さいバイアスで同等の効果が実現できる。また、トランジスタＭ１１に加わる電界ストレスを低減することができるため、トランジスタＭ１１の信頼性を高めることができる。さらに、トランジスタＭ１１の消費電力を低減することができる。すなわち、メモリ１００の信頼性を高め、消費電力を低減することができる。
［期間Ｔ１２］
　期間Ｔ１２において、配線ＰＬの電位をローレベル（ＶＬ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオフ状態にする。また、配線ＷＬ（ｉ）を選択する。具体的には、配線ＷＬ（ｉ）の電位をハイレベル（ＶＨ＿ＷＬ）とすることにより、メモリセル２２１［ｉ，ｊ］が有するトランジスタＭ１１をオン状態にする。これにより、メモリセル２２１［ｉ，ｊ］において配線ＢＩＬａ（ｊ）と容量素子ＣＡがトランジスタＭ１１を介して導通状態となり、容量素子ＣＡに保持されている電荷の量に応じて配線ＢＩＬａ（ｊ）の電位が変動する。
　ここで、ＶＨ＿ＷＬは、ＶＨ＿ＳＰよりも高い電位であることが好ましい。具体的には、ＶＨ＿ＷＬは、ＶＨ＿ＳＰにトランジスタＭ１１のＶｔｈを加えた電位よりも高い電位であることが好ましい。
　図９では、メモリセル２２１［ｉ，ｊ］にデータ“１”が格納され、容量素子ＣＡに蓄積されている電荷の量が多い場合を例示している。具体的に、容量素子ＣＡに蓄積されている電荷の量が多い場合、容量素子ＣＡから配線ＢＩＬａ（ｊ）へ電荷が放出されることにより、電位ＶｐｒｅからΔＶ１だけ配線ＢＩＬａ（ｊ）の電位が上昇する。一方、メモリセル２２１［ｉ，ｊ］にデータ“０”が格納され、容量素子ＣＡに蓄積されている電荷の量が少ない場合は、配線ＢＩＬａ（ｊ）から容量素子ＣＡへ電荷が流入することにより、配線ＢＩＬａ（ｊ）の電位はΔＶ２だけ下降する（図示せず）。
　なお、期間Ｔ１２において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、入出力回路１３４（ｊ）においてトランジスタＴｒ４１、トランジスタＴｒ４２はオフ状態である。また、配線ＳＰ及び配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプ１３３（ｊ）は停止状態を維持する。
［期間Ｔ１３］
　期間Ｔ１３において、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）まで変化させ、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）まで変化させる。すると、センスアンプ１３３（ｊ）が動作状態になる。センスアンプ１３３（ｊ）は、配線ＢＩＬａ（ｊ）と配線ＢＩＬｂ（ｊ）の電位差（図９においてはΔＶ１）を増幅させる機能を有する。センスアンプ１３３（ｊ）が動作状態になることにより、配線ＢＩＬａ（ｊ）の電位は、Ｖｐｒｅ＋ΔＶ１から配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。また、配線ＢＩＬｂ（ｊ）の電位は、Ｖｐｒｅから配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。
　なお、期間Ｔ１３の初期において、配線ＢＩＬａ（ｊ）の電位がＶｐｒｅ−ΔＶ２である場合は、センスアンプ１３３（ｊ）が動作状態になることにより、配線ＢＩＬａ（ｊ）の電位は、Ｖｐｒｅ−ΔＶ２から配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。また、配線ＢＩＬｂ（ｊ）の電位は、電位Ｖｐｒｅから配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。
　また、期間Ｔ１３において配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャージ回路１３２（ｊ）においてトランジスタＴｒ２１乃至トランジスタＴｒ２３はオフ状態である。また、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、入出力回路１３４（ｊ）においてトランジスタＴｒ４１、トランジスタＴｒ４２はオフ状態である。また、配線ＷＬ（ｉ）の電位はハイレベル（ＶＨ＿ＷＬ）であり、メモリセル２２１［ｉ，ｊ］が有するトランジスタＭ１１はオン状態である。よって、メモリセル２２１［ｉ，ｊ］では、配線ＢＩＬａ（ｊ）の電位（ＶＨ＿ＳＰ）に応じた電荷量が、容量素子ＣＡに蓄積される。
［期間Ｔ１４］
　期間Ｔ１４において、配線ＣＳＥＬの電位を制御することにより、入出力回路１３４（ｊ）をオン状態にする。具体的には、配線ＣＳＥＬの電位をハイレベル（ＶＨ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ４１とトランジスタＴｒ４２をオン状態にする。これにより、配線ＢＩＬａ（ｊ）の電位が配線ＳＡＬａ（ｊ）に供給され、配線ＢＩＬｂ（ｊ）の電位が配線ＳＡＬｂ（ｊ）に供給される。
　なお、期間Ｔ１４において、配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャージ回路１３２（ｊ）においてトランジスタＴｒ２１乃至トランジスタＴｒ２３はオフ状態である。また、配線ＷＬ（ｉ）電位はハイレベル（ＶＨ＿ＷＬ）であり、メモリセル２２１［ｉ，ｊ］が有するトランジスタＭ１１はオン状態である。また、配線ＳＰの電位はハイレベル（ＶＨ＿ＳＰ）であり、配線ＳＮの電位はローレベル（ＶＬ＿ＳＮ）であり、センスアンプ１３３（ｊ）は動作状態である。よって、メモリセル２２１［ｉ，ｊ］では、配線ＢＩＬａ（ｊ）の電位（ＶＨ＿ＳＰ）に応じた電荷が、容量素子ＣＡに蓄積されている。
［期間Ｔ１５］
　期間Ｔ１５において、配線ＣＳＥＬの電位を制御することにより、入出力回路１３４（ｊ）をオフ状態にする。具体的には、配線ＣＳＥＬの電位をローレベル（ＶＬ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ４１、トランジスタＴｒ４２をオフ状態にする。
　また、期間Ｔ１５において、配線ＷＬ（ｉ）にＶＬ＿ＷＬを供給して配線ＷＬ（ｉ）を非選択の状態とする。具体的には、配線ＷＬ（ｉ）の電位をローレベル（ＶＬ＿ＷＬ）とする。すると、メモリセル２２１［ｉ，ｊ］が有するトランジスタがオフ状態になる。これにより、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷量が、メモリセル２２１［ｉ，ｊ］が有する容量素子ＣＡに保持される。よって、データの読み出しが行われた後も、データがメモリセル２２１［ｉ，ｊ］に保持される。
　配線ＷＬ（ｉ）に供給するＶＬ＿ＷＬを負電位とすることで、トランジスタＭ１１をより確実にオフ状態とすることができる。特に、高温動作下においてもデータの保持時間が長い記憶装置を提供することができる。
　なお、期間Ｔ１５において入出力回路１３４（ｊ）をオフ状態にしても、センスアンプ１３３（ｊ）が動作状態であれば、配線ＢＩＬａ（ｊ）と配線ＢＩＬｂ（ｊ）の電位はセンスアンプ１３３（ｊ）により保持される。そのため、センスアンプ１３３（ｊ）はメモリセル２２１［ｉ，ｊ］から読み出したデータを一時的に保持する機能を有する。
　上記の動作により、メモリセル２２１［ｉ，ｊ］からデータを読み出すことができる。読み出されたデータは、配線ＳＡＬａ（ｊ）および／または配線ＳＡＬｂ（ｊ）を介して出力回路１４０（図１参照）に供給される。なお、メモリセル２２１［ｉ＋１，ｊ］からのデータの読み出しも、メモリセル２２１［ｉ，ｊ］と同様に行うことができる。
＜書き込みモード＞
　次に、メモリセル２２１［ｉ，ｊ］にデータを書き込む際のセンスアンプ１３３（ｊ）の動作例について、図１０に示したタイミングチャートを用いて説明する。メモリセル２２１［ｉ＋１，ｊ］へのデータの書き込みは、上記と同様の原理で行うことができる。
［期間Ｔ２１］
　期間Ｔ２１において、プリチャージ回路１３２（ｊ）が有するトランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にして、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）の電位を初期化する。具体的には、配線ＰＬの電位をハイレベル（ＶＨ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にする。これにより、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）に、配線ＰＲＥの電位Ｖｐｒｅが供給される。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。
［期間Ｔ２２］
　期間Ｔ２２において、その後、配線ＰＬの電位をローレベル（ＶＬ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオフ状態にする。また、データの書き込みを行うメモリセル２２１［ｉ，ｊ］と接続された配線ＷＬ（ｉ）を選択する。具体的には、配線ＷＬ（ｉ）の電位をハイレベル（ＶＨ＿ＷＬ）とし、メモリセル２２１［ｉ，ｊ］が有するトランジスタＭ１１をオン状態にする。これにより、メモリセル２２１［ｉ，ｊ］において配線ＢＩＬａ（ｊ）と容量素子ＣＡがトランジスタＭ１１を介して導通状態になる。
　なお、書き込みモードで動作している間、配線ＢＧＬ（ｉ）に負バイアスを供給したままとしてもよいが、配線ＷＬ（ｉ）の電位がＶＨ＿ＷＬになるのに合わせて、配線ＢＧＬ（ｉ）の電位を上昇させてもよい。図１０では期間Ｔ２２において、配線ＢＧＬ（ｉ）の電位をＬ電位（例えば、０Ｖ）にしている。
　配線ＷＬ（ｉ）の電位上昇に合わせて配線ＢＧＬ（ｉ）の電位を上昇させることで、トランジスタＭ１１のしきい値電圧Ｖｔｈが小さくなり、動作速度を高めることができる。よって、書き込み動作に必要な時間を短縮することができる。よって、メモリ１００の動作速度を高めることができる。
　また、配線ＷＬ（ｉ）および配線ＢＧＬ（ｉ）の双方の電位を上昇させることで、一方のみの電位を上昇させる場合よりも少ない電位上昇で同等の書き込み速度が実現できる。よって、トランジスタＭ１１に加わる電界ストレスを低減することができるため、トランジスタＭ１１の信頼性を高めることができる。さらに、トランジスタＭ１１の消費電力を低減することができる。すなわち、メモリ１００の信頼性を高め、消費電力を低減することができる。
　この時、既にメモリセル２２１［ｉ，ｊ］にデータ“１”が格納されている場合、容量素子ＣＡから配線ＢＩＬａ（ｊ）へ電荷が放出されることにより、電位ＶｐｒｅからΔＶ１だけ配線ＢＩＬａ（ｊ）の電位が上昇する。
［期間Ｔ２３］
　期間Ｔ２３において、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）とし、センスアンプ１３３（ｊ）を動作状態にする。
［期間Ｔ２４］
　期間Ｔ２４において、配線ＣＳＥＬの電位を制御することにより、入出力回路１３４（ｊ）をオン状態にする。これにより、配線ＢＩＬａ（ｊ）と配線ＳＡＬａ（ｊ）とが導通状態となり、配線ＢＩＬｂ（ｊ）と配線ＳＡＬｂ（ｊ）とが導通状態となる。
　データ信号ＷＤＡＴＡは、配線ＳＡＬａ（ｊ）および配線ＳＡＬｂ（ｊ）を介して入出力回路１３４（ｊ）に供給される。配線ＳＡＬａ（ｊ）および配線ＳＡＬｂ（ｊ）に、データ信号ＷＤＡＴＡに相当する書き込み電位を供給することにより、入出力回路１３４（ｊ）を介して配線ＢＩＬａ（ｊ）および配線ＢＩＬｂ（ｊ）に書き込み電位が与えられる。例えば、メモリセル２２１［ｉ，ｊ］にデータ“０”を格納する場合、配線ＳＡＬａ（ｊ）にローレベル（ＶＬ＿ＳＮ）を供給し、配線ＳＡＬｂ（ｊ）にハイレベル（ＶＨ＿ＳＰ）を供給する。
　すると、センスアンプ１３３（ｊ）が有するトランジスタＴｒ３１乃至トランジスタＴｒ３４のオンオフ状態が反転し、配線ＢＩＬａ（ｊ）に配線ＳＮの電位（ＶＬ＿ＳＮ）が供給され、配線ＢＩＬｂ（ｊ）に配線ＳＰの電位（ＶＬ＿ＳＰ）が供給される。よって、データ“０”を示す電位（ＶＬ＿ＳＮ）に応じた電荷量が容量素子ＣＡに蓄積される。このような動作により、メモリセル２２１［ｉ，ｊ］にデータを書き込むことができる。
［期間Ｔ２５］
　期間Ｔ２５において、配線ＷＬ（ｉ）にＶＬ＿ＷＬを供給し、配線ＷＬ（ｉ）を非選択の状態とする。これにより、メモリセル２２１［ｉ，ｊ］に書き込まれた電荷が保持される。配線ＷＬ（ｉ）の電位上昇に合わせて配線ＢＧＬ（ｉ）の電位も上昇させた場合、配線ＷＬ（ｉ）の電位がＶＬ＿ＷＬになるのに合わせて、配線ＢＧＬ（ｉ）の電位を下げる。例えば、配線ＢＧＬ（ｉ）に−３Ｖを供給する。
　また、配線ＣＳＥＬの電位をローレベル（ＶＬ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ４１、トランジスタＴｒ４２をオフ状態にする。
　なお、配線ＢＩＬａ（ｊ）に配線ＳＡＬａ（ｊ）の電位が供給された後は、入出力回路１３４（ｊ）においてトランジスタＴｒ４１、トランジスタＴｒ４２をオフ状態にしても、センスアンプ１３３（ｊ）が動作状態であれば、配線ＢＩＬａ（ｊ）と配線ＢＩＬｂ（ｊ）の電位はセンスアンプ１３３（ｊ）により保持される。よって、トランジスタＴｒ４１、トランジスタＴｒ４２をオン状態からオフ状態に変更するタイミングは、配線ＷＬ（ｉ）を選択する前であっても後であってもよい。
　上記の動作により、メモリセル２２１［ｉ，ｊ］にデータを書き込むことができる。なお、メモリセル２２１［ｉ＋１，ｊ］へのデータの書き込みも、メモリセル２２１［ｉ，ｊ］と同様に行うことができる。
　配線ＷＬ（ｉ）に供給するＶＬ＿ＷＬを負電位とすることで、トランジスタＭ１１をより確実にオフ状態とすることができる。特に、高温動作下においてもデータの保持時間が長い記憶装置を提供することができる。
＜リフレッシュモード＞
　メモリセル２２１［ｉ，ｊ］に書き込まれたデータを維持するため。一定期間毎にリフレッシュ動作（再書き込み動作）を行なう。リフレッシュ動作時のセンスアンプ１３３（ｊ）の動作例について、図１１に示したタイミングチャートを用いて説明する。なお、リフレッシュ動作も上記と同様の原理で行うことができる。
［期間Ｔ３１］
　期間Ｔ３１において、プリチャージ回路１３２（ｊ）が有するトランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にして、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）の電位を初期化する。具体的には、配線ＰＬの電位をハイレベル（ＶＨ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にする。これにより、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）に、配線ＰＲＥの電位Ｖｐｒｅが供給される。
［期間Ｔ３２］
　期間Ｔ３２において、配線ＰＬの電位をローレベル（ＶＬ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオフ状態にする。また、データの書き込みを行うメモリセル２２１［ｉ，ｊ］と接続された配線ＷＬ（ｉ）を選択する。具体的には、配線ＷＬ（ｉ）の電位をハイレベル（ＶＨ＿ＷＬ）とし、メモリセル２２１［ｉ，ｊ］が有するトランジスタＭ１１をオン状態にする。これにより、メモリセル２２１［ｉ，ｊ］において配線ＢＩＬａ（ｊ）と容量素子ＣＡがトランジスタＭ１１を介して導通状態になる。
　なお、リフレッシュモードで動作している間、配線ＢＧＬ（ｉ）に負バイアスを供給したままとしてもよいが、配線ＷＬ（ｉ）の電位がＶＨ＿ＷＬになるのに合わせて、配線ＢＧＬ（ｉ）の電位を上昇させてもよい。図１１では期間Ｔ３２において、配線ＢＧＬ（ｉ）の電位をＬ電位（例えば、０Ｖ）にしている。
　配線ＷＬ（ｉ）の電位上昇に合わせて配線ＢＧＬ（ｉ）の電位を上昇させることで、トランジスタＭ１１の動作速度を高めることができる。よって、リフレッシュに必要な時間を短縮することができる。よって、メモリ１００の動作速度を高めることができる。
　また、配線ＷＬ（ｉ）および配線ＢＧＬ（ｉ）の双方の電位を上昇させることで、一方のみの電位を上昇させる場合よりも少ない電位上昇で同等の書き込み速度が実現できる。よって、トランジスタＭ１１に加わる電界ストレスを低減することができるため、トランジスタＭ１１の信頼性を高めることができる。さらに、トランジスタＭ１１の消費電力を低減することができる。
　この時、既にメモリセル２２１［ｉ，ｊ］にデータ“１”が格納されている場合、容量素子ＣＡから配線ＢＩＬａ（ｊ）へ電荷が放出されることにより、電位ＶｐｒｅからΔＶ１だけ配線ＢＩＬａ（ｊ）の電位が上昇する。
［期間Ｔ３３］
　期間Ｔ３３において、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）とし、センスアンプ１３３（ｊ）を動作状態にする。センスアンプ１３３（ｊ）が動作状態になることにより、配線ＢＩＬａ（ｊ）の電位は、Ｖｐｒｅ＋ΔＶ１から配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。また、配線ＢＩＬｂ（ｊ）の電位は、Ｖｐｒｅから配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。なお、本明細書などにおいて、期間Ｔ３３に要する時間を「書き込み時間」という。
［期間Ｔ３４］
　期間Ｔ３４において、配線ＷＬ（ｉ）にＶＬ＿ＷＬを供給し、配線ＷＬ（ｉ）を非選択の状態とする。具体的には、配線ＷＬ（ｉ）の電位をローレベル（ＶＬ＿ＷＬ）とすることにより、メモリセル２２１［ｉ，ｊ］が有するトランジスタをオフ状態にする。これにより、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷量がメモリセル２２１［ｉ，ｊ］が有する容量素子ＣＡに保持される。
　また、ＶＬ＿ＷＬを負電位とすることで、トランジスタＭ１１をより確実にオフ状態にすることができる。特に、高温動作下においてもデータの保持時間が長い記憶装置を提供することができる。
　また、配線ＷＬ（ｉ）の電位がＶＬ＿ＷＬになるのに合わせて、配線ＢＧＬ（ｉ）の電位を下げる。例えば、配線ＢＧＬ（ｉ）に−３Ｖを供給する。
　リフレッシュモードでは、データの読み出しまたは書き込みを行なわないため、入出力回路１３４（ｊ）はオフ状態のままでよい。よって、リフレッシュモードは、読み出しモードおよび書き込みモードよりも短期間で行なうことができる。なお、メモリセル２２１［ｉ＋１，ｊ］のリフレッシュモードも、メモリセル２２１［ｉ，ｊ］と同様に行うことができる。
　なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した周辺回路１１１に適用可能なＳｉトランジスタ、およびメモリセル２１１に適用可能なＯＳトランジスタの構成例について説明する。なお、本実施の形態では、前記ＳｉトランジスタおよびＯＳトランジスタを合わせて、半導体装置と呼ぶ。
＜半導体装置の構成例＞
　図１２に示す半導体装置は、トランジスタ３００と、トランジスタ５００、および容量素子６００を有している。図１３（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図１３（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図１３（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。
　トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
　本実施の形態で説明する半導体装置は、図１２に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、およびトランジスタ５００の上方に設けられている。
　トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　トランジスタ３００は、図１３（Ｃ）に示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することでトランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層して用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図１２に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、トランジスタ５００と同様に、トランジスタ３００に酸化物半導体を用いる構成にしてもよい。
　トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１２において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６の少なくともいずれか一つには、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図１３（Ａ）、（Ｂ）に示すように、トランジスタ５００は、絶縁体５１２および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６と導電体５０３の上に配置された絶縁体５２１と、絶縁体５２１の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に、互いに離して配置された導電体５４２ａ、および導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の中に配置された導電体５６０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、導電体５６０と、の間に配置された絶縁体５５０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、絶縁体５５０と、の間に配置された酸化物５３０ｃと、を有する。
　また、図１３（Ａ）、（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図１３（Ａ）、（Ｂ）に示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１３（Ａ）、（Ｂ）に示すように、絶縁体５８０、導電体５６０、および絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
　なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃをまとめて酸化物５３０という場合がある。また、導電体５４２ａおよび導電体５４２ｂをまとめて導電体５４２という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１２、図１３（Ａ）（Ｂ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートまたはバックゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のＶｔｈを制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等において、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造は、ソース電極およびドレイン電極として機能する導電体５４２ａおよび導電体５４２ｂに接する酸化物５３０の側面及び周辺が、チャネル形成領域と同じくＩ型であるといった特徴を有する。また、導電体５４２ａおよび導電体５４２ｂに接する酸化物５３０の側面及び周辺は、絶縁体５８０と接しているため、チャネル形成領域と同様にＩ型となりうる。なお、本明細書等において、Ｉ型とは後述する、高純度真性と同様として扱うことができる。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。
　絶縁体５２１、絶縁体５２２、絶縁体５２４、および絶縁体５５０は、ゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２１側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２１を得ることができる。
　なお、絶縁体５２１、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
　また、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２（導電体５４２ａ、および導電体５４２ｂ）が設けられる。導電体５４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、図１３（Ａ）に示すように、酸化物５３０の、導電体５４２との界面とその近傍には、低抵抗領域として、領域５４３（領域５４３ａ、および領域５４３ｂ）が形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２を設けることで、領域５４３の酸素濃度が低減する場合がある。また、領域５４３に導電体５４２に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３のキャリア密度が増加し、領域５４３は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２を覆うように設けられ、導電体５４２の酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５５０は、ゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面および側面）に接して配置することが好ましい。絶縁体５５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分析（ＴＤＳ分析）にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン等を用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　第１のゲート電極として機能する導電体５６０は、図１３（Ａ）、（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
　また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａおよび導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６および導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２１、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
　導電体５４６、および導電体５４８は、容量素子６００、トランジスタ５００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
　また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
　導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図１２では、導電体６１２、および導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
　導電体６２０、および絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
＜トランジスタの構造例＞
　なお、本実施の形態に示す半導体装置のトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。
＜トランジスタの構造例１＞
　図１４（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ａの構造例を説明する。図１４（Ａ）はトランジスタ５１０Ａの上面図である。図１４（Ｂ）は、図１４（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１４（Ｃ）は、図１４（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　図１４（Ａ）、（Ｂ）および（Ｃ）では、トランジスタ５１０Ａと、層間膜として機能する絶縁体５１１、絶縁体５１２、絶縁体５１４、絶縁体５１６、絶縁体５８０、絶縁体５８２、および絶縁体５８４を示している。また、トランジスタ５１０Ａと電気的に接続し、コンタクトプラグとして機能する導電体５４６（導電体５４６ａ、および導電体５４６ｂ）と、配線として機能する導電体５０３と、を示している。
　トランジスタ５１０Ａは、第１のゲート電極として機能する導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、第２のゲート電極として機能する導電体５０５（導電体５０５ａ、および導電体５０５ｂ）と、第１のゲート絶縁膜として機能する絶縁体５５０と、第２のゲート絶縁膜として機能する絶縁体５２１、絶縁体５２２、および絶縁体５２４と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電体５４２ａと、ソースまたはドレインの他方として機能する導電体５４２ｂと、絶縁体５７４とを有する。
　また、図１４（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ａでは、酸化物５３０ｃ、絶縁体５５０、および導電体５６０が、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して配置される。また、酸化物５３０ｃ、絶縁体５５０、および導電体５６０は、導電体５４２ａ、および導電体５４２ｂとの間に配置される。
　絶縁体５１１、および絶縁体５１２は、層間膜として機能する。
　層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　例えば、絶縁体５１１は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。また、例えば、絶縁体５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁体５１１よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。
　例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　導電体５０３は、絶縁体５１２に埋め込まれるように形成される。ここで、導電体５０３の上面の高さと、絶縁体５１２の上面の高さは同程度にできる。なお導電体５０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３を２層以上の多層膜構造としてもよい。なお、導電体５０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
　トランジスタ５１０Ａにおいて、導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０５は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０５に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５１０Ａのしきい値電圧を制御することができる。特に、導電体５０５に負の電位を印加することにより、トランジスタ５１０Ａのしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０５に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、例えば、導電体５０５と、導電体５６０とを重畳して設けることで、導電体５６０、および導電体５０５に電位を印加した場合、導電体５６０から生じる電界と、導電体５０５から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
　つまり、第１のゲート電極としての機能を有する導電体５６０の電界と、第２のゲート電極としての機能を有する導電体５０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　絶縁体５１４、および絶縁体５１６は、絶縁体５１１または絶縁体５１２と同様に、層間膜として機能する。例えば、絶縁体５１４は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　第２のゲートとして機能する導電体５０５は、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０５ａが形成され、さらに内側に導電体５０５ｂが形成されている。ここで、導電体５０５ａおよび導電体５０５ｂの上面の高さと、絶縁体５１６の上面の高さは同程度にできる。なお、トランジスタ５１０Ａでは、導電体５０５ａおよび導電体５０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
　ここで、導電体５０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
　例えば、導電体５０５ａが酸素の拡散を抑制する機能を持つことにより、導電体５０５ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０５が配線の機能を兼ねる場合、導電体５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０３は、必ずしも設けなくともよい。なお、導電体５０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　絶縁体５２１、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を有することで、トランジスタ５１０Ａの周辺部からトランジスタ５１０Ａへの水素等の不純物の混入を抑制する層として機能する。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　例えば、絶縁体５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコンまたは酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２１を得ることができる。
　なお、図１４（Ｂ）、（Ｃ）には、第２のゲート絶縁膜として、３層の積層構造を示したが、単層または２層、または４層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上述した金属酸化物の一種である酸化物半導体を用いることができる。
　なお、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して設けられることが好ましい。絶縁体５７４がバリア性を有する場合、絶縁体５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
　導電体５４２は、一方がソース電極として機能し、他方がドレイン電極として機能する。
　導電体５４２ａと、導電体５４２ｂには、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
　また、図１４（Ｂ）では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
　また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
　また、導電体５４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５７４を成膜する際に、導電体５４２が酸化することを抑制することができる。
　バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
　バリア層を有することで、導電体５４２の材料選択の幅を広げることができる。例えば、導電体５４２に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
　絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０に設けられた開口部内に、酸化物５３０ｃ、および絶縁体５７４を介して設けられることが好ましい。
　トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
　酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　絶縁体５８０と、トランジスタ５１０Ａとの間に絶縁体５７４を配置する。絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
　絶縁体５８０、絶縁体５８２、および絶縁体５８４は、層間膜として機能する。
　絶縁体５８２は、絶縁体５１４と同様に、水または水素などの不純物が、外部からトランジスタ５１０Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
　また、絶縁体５８０、および絶縁体５８４は、絶縁体５１６と同様に、絶縁体５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、トランジスタ５１０Ａは、絶縁体５８０、絶縁体５８２、および絶縁体５８４に埋め込まれた導電体５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
　また、導電体５４６の材料としては、導電体５０５と同様に、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　例えば、導電体５４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
　上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを用いた半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを用いた半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜トランジスタの構造例２＞
　図１５（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｂの構造例を説明する。図１５（Ａ）はトランジスタ５１０Ｂの上面図である。図１５（Ｂ）は、図１５（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１５（Ｃ）は、図１５（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタ５１０Ｂはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
　トランジスタ５１０Ｂは、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と、酸化物５３０ｃ、絶縁体５５０、および導電体５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
　第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
　また、導電体５６０の上面および側面、絶縁体５５０の側面、および酸化物５３０ｃの側面を覆うように、絶縁体５７４を設けることが好ましい。なお、絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　絶縁体５７４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物がトランジスタ５１０Ｂへ拡散することを抑制することができる。
　また、導電体５４６と、絶縁体５８０との間に、バリア性を有する絶縁体５７６（絶縁体５７６ａ、および絶縁体５７６ｂ）を配置してもよい。絶縁体５７６を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
　また、バリア性を有する絶縁体５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体５４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
＜トランジスタの構造例３＞
　図１６（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｃの構造例を説明する。図１６（Ａ）はトランジスタ５１０Ｃの上面図である。図１６（Ｂ）は、図１６（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１６（Ｃ）は、図１６（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタ５１０Ｃはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
　図１６（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ｃは、導電体５４２ａと酸化物５３０ｂの間に導電体５４７ａが配置され、導電体５４２ｂと酸化物５３０ｂの間に導電体５４７ｂが配置されている。ここで、導電体５４２ａ（導電体５４２ｂ）は、導電体５４７ａ（導電体５４７ｂ）の上面および導電体５６０側の側面を越えて延在し、酸化物５３０ｂの上面に接する領域を有する。ここで、導電体５４７は、導電体５４２に用いることができる導電体を用いればよい。さらに、導電体５４７の膜厚は、少なくとも導電体５４２より厚いことが好ましい。
　図１６（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ｃは、上記のような構成を有することにより、トランジスタ５１０Ａよりも、導電体５４２を導電体５６０に近づけることができる。または、導電体５４２ａの端部および導電体５４２ｂの端部と、導電体５６０を重ねることができる。これにより、トランジスタ５１０Ｃの実質的なチャネル長を短くし、オン電流および周波数特性の向上を図ることができる。
　また、導電体５４７ａ（導電体５４７ｂ）は、導電体５４２ａ（導電体５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電体５４６ａ（導電体５４６ｂ）を埋め込む開口を形成するエッチングにおいて、導電体５４７ａ（導電体５４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
　また、図１６（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ｃは、絶縁体５４４の上に接して絶縁体５４５を配置する構成にしてもよい。絶縁体５４４としては、水または水素などの不純物や、過剰な酸素が、絶縁体５８０側からトランジスタ５１０Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体５４５としては、絶縁体５４４に用いることができる絶縁体を用いることができる。また、絶縁体５４４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコンまたは窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
　また、図１６（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ｃは、図１４（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ａと異なり、導電体５０５を単層構造で設けてもよい。この場合、パターン形成された導電体５０５の上に絶縁体５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電体５０５の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここで、導電体５０５の上面の平坦性を良好にすることが好ましい。例えば、導電体５０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電体５０５の上に形成される、絶縁層の平坦性を良好にし、酸化物５３０ｂおよび酸化物５３０ｃの結晶性の向上を図ることができる。
＜トランジスタの構造例４＞
　図１７（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｄの構造例を説明する。図１７（Ａ）はトランジスタ５１０Ｄの上面図である。図１７（Ｂ）は、図１７（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１７（Ｃ）は、図１７（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタ５１０Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
　図１７（Ａ）乃至図１７（Ｃ）では、導電体５０３を設けずに、第２のゲートとしての機能を有する導電体５０５を配線としても機能させている。また、酸化物５３０ｃ上に絶縁体５５０を有し、絶縁体５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電体５６０を有し、導電体５６０上に絶縁体５７０を有する。また、絶縁体５７０上に絶縁体５７１を有する。
　金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体５５０と、導電体５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電体５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電体５６０の酸化を抑制することができる。
　なお、金属酸化物５５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電体５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、金属酸化物５５２は、ゲート絶縁膜の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁膜として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　トランジスタ５１０Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁膜の一部として機能する金属酸化物とを積層して設けてもよい。
　金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電体５６０からの電界の影響を弱めることなく、トランジスタ５１０Ｄのオン電流の向上を図ることができる。または、ゲート絶縁膜として機能する場合は、絶縁体５５０と、金属酸化物５５２との物理的な厚みにより、導電体５６０と、酸化物５３０との間の距離を保つことで、導電体５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁体５５０、および金属酸化物５５２との積層構造を設けることで、導電体５６０と酸化物５３０との間の物理的な距離、および導電体５６０から酸化物５３０へかかる電界強度を、容易に適宜調整することができる。
　具体的には、金属酸化物５５２として、酸化物５３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物５５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体５７０よりも上方からの酸素で導電体５６０が酸化するのを抑制することができる。また、絶縁体５７０よりも上方からの水または水素などの不純物が、導電体５６０および絶縁体５５０を介して、酸化物５３０に混入することを抑制することができる。
　絶縁体５７１はハードマスクとして機能する。絶縁体５７１を設けることで、導電体５６０の加工の際、導電体５６０の側面が基板表面に対して概略垂直、具体的には、導電体５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
　なお、絶縁体５７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁体５７０は設けなくともよい。
　絶縁体５７１をハードマスクとして用いて、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
　また、トランジスタ５１０Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
　領域５３１ａおよび領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて、露出した酸化物５３０ｂ表面にリンまたはボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
　また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａおよび領域５３１ｂを形成することもできる。
　酸化物５３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域５３１ａおよび領域５３１ｂを「不純物領域」または「低抵抗領域」という場合がある。
　絶縁体５７１および／または導電体５６０をマスクとして用いることで、領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域５３１ａおよび／または領域５３１ｂと、導電体５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａまたは領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
　なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁体５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁体５７５も絶縁体５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁体５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
　トランジスタ５１０Ｄは、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの側面に絶縁体５７５を有する。絶縁体５７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁体５７５に用いると、後の工程で絶縁体５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁体５７５は、酸素を拡散する機能を有することが好ましい。
　また、トランジスタ５１０Ｄは、絶縁体５７５、酸化物５３０上に絶縁体５７４を有する。絶縁体５７４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁体５７４として、酸化アルミニウムを用いるとよい。
　なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁体５７４が酸化物５３０および絶縁体５７５から水素および水を吸収することで、酸化物５３０および絶縁体５７５の水素濃度を低減することができる。
＜トランジスタの構造例５＞
　図１８（Ａ）乃至図１８（Ｃ）を用いてトランジスタ５１０Ｅの構造例を説明する。図１８（Ａ）はトランジスタ５１０Ｅの上面図である。図１８（Ｂ）は、図１８（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１８（Ｃ）は、図１８（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタ５１０Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
　図１８（Ａ）乃至図１８（Ｃ）では、導電体５４２を設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁体５７４の間に、絶縁体５７３を有する。
　図１８（Ｂ）に示す、領域５３１（領域５３１ａ、および領域５３１ｂ）は、酸化物５３０ｂに後述する元素が添加された領域である。領域５３１は、例えば、ダミーゲートを用いることで形成することができる。
　具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物５３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
　なお、酸化物５３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス元素等を用いてもよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
　特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
　続いて、酸化物５３０ｂ、およびダミーゲート上に、絶縁体５７３となる絶縁膜、および絶縁体５７４となる絶縁膜を成膜してもよい。絶縁体５７３となる絶縁膜、および絶縁体５７４となる絶縁膜を積層して設けることで、領域５３１と、酸化物５３０ｃおよび絶縁体５５０とが重畳する領域を設けることができる。
　具体的には、絶縁体５７４となる絶縁膜上に絶縁体５８０となる絶縁膜を設けた後、絶縁体５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁体５７３の一部も除去するとよい。従って、絶縁体５８０に設けられた開口部の側面には、絶縁体５７４、および絶縁体５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１の一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜を順に成膜した後、絶縁体５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜の一部を除去することで、図１８（Ａ）乃至図１８（Ｃ）に示すトランジスタを形成することができる。
　なお、絶縁体５７３、および絶縁体５７４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　図１８（Ａ）乃至図１８（Ｃ）に示すトランジスタは、既存の装置を転用することができ、さらに、導電体５４２を設けないため、コストの低減を図ることができる。
＜トランジスタの構造例６＞
　また、図１２及び図１３（Ａ）、（Ｂ）では、ゲートとして機能する導電体５６０が、絶縁体５８０の開口の内部に形成されている構造例について説明したが、例えば、当該導電体の上方に、当該絶縁体が設けられた構造を用いることもできる。このようなトランジスタの構造例を、図１９（Ａ）、（Ｂ）、図２０（Ａ）、（Ｂ）に示す。
　図１９（Ａ）はトランジスタの上面図であり、図１９（Ｂ）はトランジスタの斜視図である。また、図１９（Ａ）におけるＸ１−Ｘ２の断面図を図２０（Ａ）に示し、Ｙ１−Ｙ２の断面図を図２０（Ｂ）に示す。
　図１９（Ａ）、（Ｂ）、図２０（Ａ）、（Ｂ）に示すトランジスタは、バックゲートとしての機能を有する導電体ＢＧＥと、ゲート絶縁膜としての機能を有する絶縁体ＢＧＩと、酸化物半導体Ｓと、ゲート絶縁膜としての機能を有する絶縁体ＴＧＩと、フロントゲートとしての機能を有する導電体ＴＧＥと、配線としての機能を有する導電体ＷＥと、を有する。また、導電体ＰＥは、導電体ＷＥと、酸化物Ｓ、導電体ＢＧＥ、又は導電体ＴＧＥと、を接続するためのプラグとしての機能を有する。なお、ここでは、酸化物半導体Ｓが、３層の酸化物Ｓ１、Ｓ２、Ｓ３によって構成されている例を示している。
＜トランジスタの電気特性＞
　次に、ＯＳトランジスタの電気特性について説明する。以下では一例として、第１のゲート及び第２のゲートを有するトランジスタについて説明する。第１のゲート及び第２のゲートを有するトランジスタは、第１のゲートと第２のゲートに異なる電位を印加することで、しきい値電圧を制御することができる。例えば、第２のゲートに負の電位を印加することにより、トランジスタのしきい値電圧を０Ｖより大きくし、オフ電流を低減することができる。つまり、第２のゲートに負の電位を印加することにより、第１の電極に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、酸化物半導体は、水素などの不純物が添加されると、キャリア密度が増加する場合がある。例えば、酸化物半導体は、水素が添加されると、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリア密度が増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、水素などの不純物が添加された酸化物半導体は、ｎ型となり、低抵抗化される。
　したがって、酸化物半導体を選択的に低抵抗化することができる。つまり、酸化物半導体に、キャリア密度が低く、チャネル形成領域として機能する半導体として機能する領域と、キャリア密度が高く、ソース領域、またはドレイン領域として機能する低抵抗化した領域と、を設けることができる。
　ここで、第１のゲートと第２のゲートに異なる電位を印加する場合、酸化物半導体に設ける低抵抗領域、および高抵抗領域の構成が、トランジスタの電気特性に与える影響を評価する。
［トランジスタ構造］
　図２１（Ａ）および図２１（Ｃ）は、電気特性の評価に用いたトランジスタの断面図である。なお、図２１（Ａ）および図２１（Ｃ）では、図の明瞭化のために一部の要素を省いて図示している。
　図２１（Ａ）および図２１（Ｃ）に示すトランジスタは、第１のゲートとして機能する導電体ＴＧＥと、第１のゲート絶縁膜として機能する絶縁体ＴＧＩと、第１のゲートの側面に設けられたサイドウォールとして機能する絶縁体ＳＷと、酸化物半導体Ｓと、第２のゲートとして機能する導電体ＢＧＥと、第２のゲート絶縁膜として機能する絶縁体ＢＧＩと、を有する。絶縁体ＢＧＩは、導電体ＢＧＥと接する第１層、第１層上の第２層、第２層上の第３層、からなる３層構造とする。なお、第３層は酸化物半導体Ｓと接する。
　ここで、図２１（Ａ）に記載のトランジスタが有する酸化物半導体Ｓは、ｎ＋領域と、導電体ＴＧＥと重畳するｉ領域を有する。一方、図２１（Ｃ）に記載のトランジスタが有する酸化物半導体Ｓは、ｎ＋領域と、導電体ＴＧＥと重畳するｉ領域と、ｎ＋領域とｉ領域との間のｎ−領域と、を有する。
　なお、ｎ＋領域は、ソース領域またはドレイン領域として機能し、キャリア密度が高い、低抵抗化した領域である。また、ｉ領域は、チャネル形成領域として機能し、ｎ＋領域よりもキャリア密度が低い高抵抗領域である。また、ｎ−領域は、ｎ＋領域よりもキャリア密度が低い、かつ、ｉ領域よりもキャリア密度が高い領域である。
　また、図示しないが、酸化物半導体Ｓのｎ＋領域は、ソースまたはドレインとして機能するＳ／Ｄ電極と接する構造である。
［電気特性の評価結果］
　図２１（Ａ）に示すトランジスタ、および図２１（Ｃ）に示すトランジスタにおいて、Ｉｄ−Ｖｇ特性を計算し、トランジスタの電気特性を評価した。
　ここで、トランジスタの電気特性の指標として、トランジスタのしきい値電圧（以下、Ｖｓｈともいう）の変化量（以下、ΔＶｓｈともいう）を用いた。なお、Ｖｓｈとは、Ｉｄ−Ｖｇ特性において、Ｉｄ＝１．０×１０−１２［Ａ］の時のＶｇの値と定義する。
　なお、Ｉｄ−Ｖｇ特性とは、トランジスタの第１のゲートとして機能する導電体ＴＧＥに印加する電位（以下、ゲート電位（Ｖｇ）ともいう）を、第１の値から第２の値まで変化させたときの、ソースとドレインとの間の電流（以下、ドレイン電流（Ｉｄ）ともいう）の変動特性である。
　ここでは、ソースとドレインとの間の電位（以下、ドレイン電位Ｖｄともいう）を＋０．１Ｖとし、ソースと、第１のゲートとして機能する導電体ＴＧＥとの間の電位を−１Ｖから＋４Ｖまで変化させたときのドレイン電流（Ｉｄ）の変動を評価した。
　また、計算は、Ｓｉｌｖａｃｏ社デバイスシミュレータＡＴＬＡＳを用いた。また、下表には、計算に用いたパラメータを示す。なお、Ｅｇはエネルギーギャップ、Ｎｃは伝導帯の実効状態密度、Ｎｖは価電子帯の実効状態密度を示す。
Figure JPOXMLDOC01-appb-T000001
　図２１（Ａ）に示すトランジスタは、片側のｎ＋領域を７００ｎｍとし、片側のｎ−領域を０ｎｍと設定した。また、図２１（Ｃ）に示すトランジスタは、片側のｎ＋領域を６５５ｎｍとし、片側のｎ−領域を４５ｎｍと設定した。また、図２１（Ａ）に示すトランジスタ、および図２１（Ｃ）に示すトランジスタにおいて、第２のゲートは、ｉ領域よりも大きい構造とした。なお、本評価においては、第２のゲートとして機能する導電体ＢＧＥの電位（以下、バックゲート電位（Ｖｂｇ）ともいう）を、０．００Ｖ、−３．００Ｖ、または−６．００Ｖと設定した。
　図２１（Ｂ）に、図２１（Ａ）に示すトランジスタの計算によって得られたＩｄ−Ｖｇ特性の結果を示す。バックゲート電位を−３．００Ｖとした場合、０．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋１．２Ｖであった。また、バックゲート電位を−６．００Ｖとした場合、０．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋２．３Ｖであった。つまり、バックゲート電位を−６．００Ｖとした場合、−３．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋１．１Ｖであった。従って、第２のゲートとして機能する導電体ＢＧＥの電位を大きくしても、トランジスタのしきい値電圧の変動量はほとんど変化しなかった。また、バックゲート電位を大きくしても、立ち上がり特性に変化は見られなかった。
　図２１（Ｄ）に、図２１（Ｃ）に示すトランジスタの計算によって得られたＩｄ−Ｖｇ特性の結果を示す。バックゲート電位を−３．００Ｖとした場合、０．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋１．２Ｖであった。また、バックゲート電位を−６．００Ｖとした場合、０．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋３．５Ｖであった。つまり、バックゲート電位を−６．００Ｖとした場合、−３．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋２．３Ｖであった。従って、第２のゲートとして機能する導電体ＢＧＥの電位を大きくするほど、トランジスタのしきい値電圧の変動量が大きくなった。一方、バックゲート電位を大きくするほど、立ち上がり特性が悪化した。
　上記より、図２１（Ｃ）に示すトランジスタは、第２のゲートとして機能する導電体ＢＧＥの電位を大きくするほど、トランジスタのしきい値電圧の変動量が大きくなることがわかった。一方で、図２１（Ａ）に示すトランジスタは、第２のゲートとして機能する導電体ＢＧＥの電位を大きくしても、トランジスタのしきい値電圧の変動量の変化は見られなかった。
　なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
　本実施の形態では、上記実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物の構成について説明する。
＜金属酸化物の構成＞
　本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　トランジスタの半導体に用いる酸化物半導体として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の薄膜が挙げられる。しかしながら、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
　２００９年に、ＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ＣＡＡＣ−ＩＧＺＯと呼ぶ）が発見されたことが、非特許文献２および非特許文献３で報告されている。ここでは、ＣＡＡＣ−ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ−ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
　また、２０１３年には、ｎｃ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ｎｃ−ＩＧＺＯと呼ぶ）が発見された（非特許文献４参照）。ここでは、ｎｃ−ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
　非特許文献５および非特許文献６では、上記のＣＡＡＣ−ＩＧＺＯ、ｎｃ−ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ　ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ−ＩＧＺＯの薄膜およびｎｃ−ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ−ＩＧＺＯの薄膜またはｎｃ−ＩＧＺＯの薄膜を用いることが好ましい。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一形態の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、上記酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０−２４Ａ／μｍ）オーダであることが非特許文献７に示されている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（非特許文献８参照）。
　また、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献９参照）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
　また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
　また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する酸化物半導体を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
　なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した記憶装置を用いることができる製品イメージ、および電子機器の一例について説明する。
＜製品イメージ＞
　まず、本発明の一形態に係わる記憶装置に用いることができる製品イメージを図２２に示す。図２２に示す領域７０１は高い温度特性（Ｈｉｇｈ　Ｔ　ｏｐｅｒａｔｅ）を表し、領域７０２は高い周波数特性（Ｈｉｇｈ　ｆ　ｏｐｅｒａｔｅ）を表し、領域７０３は低いオフ特性（Ｉｏｆｆ）を表し、領域７０４は、領域７０１、領域７０２、及び領域７０３が重なった領域を表す。
　なお、領域７０１を満たそうとする場合、トランジスタのチャネル形成領域として、炭化シリコン、または窒化ガリウムなどの炭化物または窒化物を適用することで、概略満たすことができる。また、領域７０２を満たそうとする場合、トランジスタのチャネル形成領域として、単結晶シリコン、または結晶性シリコンなどの珪化物を適用することで、概略満たすことができる。また、領域７０３を満たそうとする場合、トランジスタのチャネル形成領域として、酸化物半導体、または金属酸化物を用いることで、概略満たすことができる。
　本発明の一形態に係わる記憶装置は、例えば、領域７０４に示す範囲の製品に好適に用いることができる。
　従来までの製品においては、領域７０１、領域７０２、及び領域７０３を全て満たすことが困難であった。しかしながら、本発明の一形態に係わる記憶装置が有するトランジスタは、チャネル形成領域に結晶性ＯＳを有する。チャネル形成領域に結晶性ＯＳを有する場合、高い温度特性と、高い周波数特性と、低いオフ特性とを満たす記憶装置、および電子機器を提供することができる。
　なお、領域７０４に示す範囲の製品としては、例えば、低消費電力且つ高性能なＣＰＵなどを有する電子機器、高温環境下での高い信頼性が求められる車載用の電子機器などが挙げられる。より具体的には、図２３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ１）および（Ｅ２）に、本発明の一形態に係わる記憶装置を搭載した電子機器の一例を示す。
＜電子機器＞
　本発明の一形態に係わる記憶装置は、様々な電子機器に搭載することができる。特に、本発明の一形態に係わる記憶装置は、電子機器に内蔵されるメモリとして用いることができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
　本発明の一形態の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ１）および（Ｅ２）に、電子機器の例を示す。
　図２３（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　図２３（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３とを有する。
　なお、上述では、電子機器としてスマートフォン、及びデスクトップ型情報端末を例として、それぞれ図２３（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ型情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
　図２３（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　図２３（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　図２３（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一形態に係わる記憶装置を適用できるゲーム機はこれに限定されない。本発明の一形態に係わる記憶装置を適用できるゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
　図２３（Ｅ１）は移動体の一例である自動車５７００を示し、図２３（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図２３（Ｅ２）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一形態に係わる記憶装置を適用することができる。
　本発明の一形態に係わる記憶装置は、温度の高い環境においてもデータの保持時間が長く、温度の低い環境においても高速動作を行うことができる。上記の各種電子機器に、本発明の一形態に係わる記憶装置を用いることにより、温度の高い環境においても低い環境においても確実に動作することができる、信頼性の高い電子機器を提供することができる。また、電子機器の低消費電力化を図ることができる。
　なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
　本実施例では、実施の形態１に示したメモリセル２１１について動作周波数を見積もった。なお、本実施例では、メモリセル２１１が有するトランジスタＭ１１にＯＳトランジスタを用いるため、メモリセル２１１はＤＯＳＲＡＭを構成している。
　ＤＯＳＲＡＭに求められる仕様の一つである「変動許容電圧」とは、ＤＯＳＲＡＭの容量素子にかかる電圧がデータ書き込み後から変動する量の許容値である。また、ＤＯＳＲＡＭの「データ保持時間」とは、ＤＯＳＲＡＭが有する容量素子にかかる電圧の変動量が変動許容電圧に達するまでに要する時間である。本実施例では、「変動許容電圧」を０．２Ｖとし、「データ保持時間」を容量素子（保持容量３．５ｆＦ）にかかる電圧がデータ書き込み後の状態から０．２Ｖ低下するまでに要する時間とした。例えば、本実施例でＤＯＳＲＡＭのデータ保持が１時間という場合、ＤＯＳＲＡＭが有する容量素子にかかる電位が、データ書き込み後から０．２Ｖ低下するまでの時間が１時間であることを意味する。
　ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのカットオフ電流の大きさに依存する。ここで、トランジスタのカットオフ電流とは、トランジスタのゲート電圧ＶＧ＝０Ｖにおけるドレイン電流ＩＤ（以下、Ｉｃｕｔと記す）と言い換えることができる。例えば、ＤＯＳＲＡＭのデータ保持特性が、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさのみに依存する場合、ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさに反比例する。
　ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔが既知である場合、ＤＯＳＲＡＭのデータ保持時間は、データ保持中に容量素子から失われる電荷量（容量素子の保持容量（３．５ｆＦ）と容量素子にかかる電圧の低下分（０．２Ｖ）との積に相当する０．７ｆＣ）をＩｃｕｔで割ることによって算出することができる。また、目標とするＤＯＳＲＡＭの保持時間を設定し、前述した電荷量０．７ｆＣを当該保持時間で割ることで、ＤＯＳＲＡＭが有するトランジスタに求められるＩｃｕｔの値（以下、Ｉｃｕｔ０と記す）を見積ることもできる。保持時間の目標を１時間とする場合、トランジスタに求められるＩｃｕｔは約２００ｚＡ（２００×１０−２１Ａ）となった。図２４に示すＩｃｕｔ０が２００ｚＡとなるようにバックゲート電圧を調整することで、高いデータ保持特性を有し、かつ、広い温度範囲で高い動作周波数を有するＤＯＳＲＡＭとすることができる。本実施例では、ＤＯＳＲＡＭのバックゲート電圧と動作周波数の関係について評価した。
　ＤＯＳＲＡＭの動作周波数の見積もりにあたり、図１３（Ａ）、（Ｂ）に示す、トランジスタ５００と同様の構成を有するトランジスタ（以下、試料１と呼ぶ）を作製し、その電気特性から見積もりに必要なパラメータを抽出した。本実施例では、図２（Ｂ）のトランジスタＭ１１として、トランジスタ５００を想定し、ＤＯＳＲＡＭの動作周波数を見積もった。
　まず、試料１の構成について説明する。図１３（Ａ）、（Ｂ）に示すように、試料１は、基板（図示せず）の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂの上に配置された酸化物５３０ｃと、酸化物５３０ｃの上に配置された絶縁体５５０と、絶縁体５５０の上に配置された導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、を有する。
　絶縁体５２４として、膜厚３５ｎｍの酸化窒化シリコンを用いた。
　酸化物５３０ａとして、ＤＣスパッタリング法を用いて成膜した、膜厚が５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を用いた。なお、酸化物５３０ａの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用い、成膜ガスとして酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲットと基板との間隔を６０ｍｍとした。
　酸化物５３０ｂとして、ＤＣスパッタリング法を用いて成膜した、膜厚が２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を用いた。なお、酸化物５３０ｂの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用い、成膜ガスとして、アルゴンガス３０ｓｃｃｍ、酸素ガス１５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲットと基板との間隔を６０ｍｍとした。
　酸化物５３０ｃとして、ＤＣスパッタリング法を用いて成膜した、膜厚が５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を用いた。なお、酸化物５３０ｃの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用い、成膜ガスとして、酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を１３０℃とし、ターゲットと基板との間隔を６０ｍｍとした。
　絶縁体５５０として、膜厚８ｎｍの酸化窒化シリコンを用いた。また、導電体５６０ａとして、膜厚１０ｎｍの窒化チタンを用いた。また、導電体５６０ｂとして、タングステンを用いた。
　以上のような構成を有する試料１は、チャネル長０．３７μｍ、チャネル幅０．２４μｍのトランジスタである。なお、試料１は、トランジスタ５００と同様に、上記構成に加えて、さらに、絶縁体５１４、絶縁体５１６、導電体５０３、絶縁体５２２、導電体５４２、絶縁体５５４、導電体５４０、絶縁体５８０、絶縁体５７４、絶縁体５８１等を有する。
　次に、試料１において、トランジスタ５００のＩＤ−ＶＧ測定を行った。ＩＤ−ＶＧ測定は、トランジスタのドレイン電位ＶＤを＋１．０８Ｖに、ソース電位ＶＳを０Ｖに、ゲート電位ＶＧを−１．０Ｖから＋３．３Ｖまで掃引することで行った。バックゲート電圧ＶＢＧは−７．１Ｖで行った。測定温度は、−３７℃、２７℃、８３℃、１２１℃、１４４℃、１９２℃の６水準で行った。具体的には、測定対象となるトランジスタが形成された５インチ角基板を上記各温度に設定したサーモチャック上に固定した状態でトランジスタのＩＤ−ＶＧ測定を実施した。また、それぞれのバックゲート電圧ＶＢＧおよび測定温度に対し、３素子の測定を行った。
　得られたＩＤ−ＶＧカーブから、トランジスタのシフト電圧（Ｖｓｈ）およびサブスレッショルドスイング値（Ｓｖａｌｕｅ）を算出した。また、Ｓｖａｌｕｅとは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　トランジスタ５００は、先の実施の形態で示したように、チャネル形成領域に金属酸化物を用いている。チャネル形成領域に金属酸化物を用いたトランジスタは、例えば、チャネル形成領域にＳｉを用いたトランジスタと比べて、非導通状態におけるリーク電流が極めて小さい。そのため、チャネル形成領域に金属酸化物を用いたトランジスタは、実測によりＩｃｕｔを検出することが困難な場合がある。トランジスタ５００においてもＩｃｕｔの実測は困難であったため、前述のＩＤ−ＶＧカーブから得られたＶｓｈおよびＳｖａｌｕｅから、式（１）を用いた外挿によってＩｃｕｔを見積もった。なお、式（１）に示すように、トランジスタのオフ電流がＶＧ＝０Ｖに達するまで、Ｓｖａｌｕｅに従って、ＩＤが単調減少すると仮定した。
Figure JPOXMLDOC01-appb-M000002
　次に、トランジスタ５００のＩＤ−ＶＳ測定を行った。
　ここで、ＤＯＳＲＡＭ動作周波数の見積り方法について説明する。ＤＯＳＲＡＭ動作周波数とは、ＤＯＳＲＡＭのデータ書き込みサイクル時間の逆数とする。ＤＯＳＲＡＭのデータ書き込みサイクル時間は、ＤＯＳＲＡＭが有する容量素子の充電時間などによって設定されるパラメータである。本実施例では、ＤＯＳＲＡＭのデータ書き込みサイクル時間（ＤＯＳＲＡＭ動作周波数の逆数）の４０％に相当する時間を、ＤＯＳＲＡＭが有する容量素子の充電時間とする設定とした。
　ＤＯＳＲＡＭ動作周波数は、ＤＯＳＲＡＭが有する容量素子の充電時間に依存する。したがって、ＤＯＳＲＡＭ動作周波数を見積るに際して、まずＤＯＳＲＡＭが有する容量素子の充電持間を事前に知る必要がある。本実施例では、ＤＯＳＲＡＭが有する容量素子（保持容量３．５ｆＦ）に０．５２Ｖ以上の電位がかかった状態を、当該容量素子が「充電された状態」と定義した。したがって、本実施例では、ＤＯＳＲＡＭのデータ書き込み動作を開始してから、当該容量素子にかかる電位が０．５２Ｖに達するまでの時間が、ＤＯＳＲＡＭが有する容量素子の充電時間に相当する。
　ＤＯＳＲＡＭが有する容量素子の充電時間は、ＤＯＳＲＡＭデータ書き込み時における、ＤＯＳＲＡＭが有するトランジスタのＩＤの大きさに依存する。そこで本実施例では、ＤＯＳＲＡＭデータ書き込み時にＤＯＳＲＡＭが有するトランジスタにかかることが想定される電位（図２５（Ａ）参照）を、本発明の一態様に係るトランジスタ（Ｌ／Ｗ＝０．３７／０．２４μｍ）に実際に印加することでＤＯＳＲＡＭデータ書き込み動作を再現し、このときのトランジスタのＩＤを測定した。図２５（Ａ）は、図２（Ｂ）の容量素子ＣＡにトランジスタＭ１１を介してデータを書き込む場合を想定している（図２（Ｂ）の容量素子ＣＡに相当する容量素子を、図２５（Ａ）ではＣｓと表記）。Ｄはドレインを表し、Ｇはゲートを表し、Ｓはソースを表している。トランジスタＴｒ１のソースの電位（容量素子Ｃｓに印加される電圧）をＶＳとする。トランジスタＴｒ１をオンにすることで、電流ＩＤが流れ、容量素子Ｃｓが充電される。具体的には、トランジスタのゲート電位Ｖｇを＋２．９７Ｖに、ドレイン電位Ｖｄを＋１．０８Ｖに、ソース電位ＶＳを０Ｖから＋１．２Ｖまで掃引することでトランジスタのＩＤ測定を行った。バックゲート電圧ＶＢＧは−７．１Ｖで行った。測定温度は、−３７℃、２７℃、８３℃、１２１℃、１４４℃、１９２℃の６水準で行った。
　なお、ＤＯＳＲＡＭは、チャネル長（Ｌ）が６０ｎｍ、チャネル幅（Ｗ）が６０ｎｍのトランジスタと、保持容量３．５ｆＦの容量素子と、を有する構成を想定した。そこで、トランジスタ５００（Ｌ／Ｗ＝０．３７μｍ／０．２４μｍ）から得られたＩＤの値を、ＤＯＳＲＡＭが有すると想定したトランジスタ（Ｌ／Ｗ＝６０／６０ｎｍ）のサイズで補正した。
　ＤＯＳＲＡＭの充電が開始されてＶＳが書き込み判定電圧ＶＣＳに達した時に充電完了とする。この時の時間を充電時間ｔＷとする（図２５（Ｂ）参照）。ＤＯＳＲＡＭが有する保持容量Ｃｓ［Ｆ］の容量素子に充電される電荷をＱ［Ｃ］、充電時間をｔＷ［ｓｅｃ］、充電によって容量素子にかかる電位をＶｃｓ（＝Ｖｓ）［Ｖ］、ＤＯＳＲＡＭが有するトランジスタのドレイン電流をＩＤ［Ａ］とした場合、各パラメータの間には以下の式（２）の関係が成り立つ。
Figure JPOXMLDOC01-appb-M000003
　式（２）を変形することで、ＤＯＳＲＡＭが有する容量素子の充電時間ｔＷを以下の式（３）で表すことができる（図２５（Ｃ）参照）。
Figure JPOXMLDOC01-appb-M000004
　本実施例では、式（３）のＣｓに３．５ｆＦ、Ｖｃｓに＋０．５２Ｖ、前述のＩＤ−ＶＳ測定で得られたＩＤを代入し、ＤＯＳＲＡＭが有する容量素子の充電時間ｔＷを算出した。
　ＤＯＳＲＡＭの動作周波数ｆと充電時間ｔＷの関係を式（４）で表すことができる。
Figure JPOXMLDOC01-appb-M000005
　式（４）においてＡは係数である。ＤＯＳＲＡＭにおいて、１回の動作時間のうち、書き込みに要する時間は４割と想定されることから、本実施例では係数Ａを０．４として動作周波数ｆを算出した。
　試料１において、電源電圧を３．３Ｖ、バックゲート電圧を−７．１Ｖとした場合のＤＯＳＲＡＭの動作周波数を図２６に示す。図２６において、横軸は温度の逆数［Ｋ−１］（図２６では、「１０００／Ｔｅｍｐｅｒａｔｕｒｅ［１／Ｋ］」と表記）を示し、縦軸は動作周波数［ＭＨｚ］を示す。図２６に示すように、高温になるほど動作周波数が高くなることを確認できた。また、図２６に示すように、１９２℃における動作周波数が、１０５３ＭＨｚと算出された。
　以上より、ＤＯＳＲＡＭが有するトランジスタのチャネル形成領域に金属酸化物を用いることで、温度が高くなるほど、ＤＯＳＲＡＭの動作周波数が高くなることが分かった。
　本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
　近年、ＡＩ（Ｄｅｅｐ　Ｌｅａｒｎｉｎｇ）の著しい発展やプロセッサの処理能力向上により、演算メモリの大容量化と低消費電力化が求められている。これまで、ＤＯＳＲＡＭでは、セルトランジスタの十分なオフ状態とオン状態を得るために、従来３．３Ｖ電源が用いられていた。
　６５ｎｍ　ＣＡＡＣ−ＩＧＺＯ　ＦＥＴ（半導体層にＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物を含むトランジスタ）と６０ｎｍ　Ｓｉ　ＣＭＯＳを組み合わせたプロセスを用いて試作した記憶容量６４ｋｂのＤＯＳＲＡＭの実測データを用いて、ワード線電位、バックゲート電位の最適化による電源電圧低減の検討を行なった。
　図２７（Ａ）は、メモリセルに含まれるＣＡＡＣ−ＩＧＺＯ　ＦＥＴのデバイス構造を示す斜視図である。当該トランジスタは、上記実施の形態に示したトランジスタ５００と同様の構成を有する。よって、当該トランジスタは、トップゲート電極（ＴＧＥ）、トップゲート電極側のゲート絶縁層（ＴＧＩ）、バックゲート電極（ＢＧＥ）、バックゲート電極側のゲート絶縁層（ＢＧＩ）などを有する。当該トランジスタはＳ−ｃｈａｎｎｅｌ構造のトランジスタである。
　図２７（Ｂ）に、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴのバックゲート電圧Ｖｂｇを０Ｖから−１８Ｖまで２Ｖ毎に変化させた時のＩｄ−Ｖｇ特性の実測結果を示す。また、図２８（Ａ）に、電界効果移動度μＦＥのバックゲート電圧Ｖｂｇ依存性を示す。図２８（Ｂ）に、しきい値電圧Ｖｔｈのバックゲート電圧Ｖｂｇ依存性を示す。
　図２７（Ａ）、図２７（Ｂ）、図２８（Ａ）、および図２８（Ｂ）より、Ｓｉ　ＦＥＴではチャネルドープでしきい値制御を行うのに対して、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴではバックゲート電圧Ｖｂｇによって、しきい値電圧Ｖｔｈを広いレンジで制御できることがわかる。一方で、バックゲート電圧Ｖｂｇがマイナス方向に大きくなり過ぎると電界効果移動度の低下が見られる。図２８（Ａ）を見ると、Ｖｂｇが−８Ｖ未満になると電界効果移動度μＦＥの低下が大きくなっていることがわかる。
　図２９に、試作した６４ｋｂ　ＤＯＳＲＡＭのブロック図を示す。試作した６４ｋｂ　ＤＯＳＲＡＭは、メモリセルアレイ８０１と周辺回路８０２を含む。ワード線ドライバ回路８０３およびビット線ドライバ回路などの周辺回路８０２は、１．２Ｖで駆動する。また、ワード線ドライバ回路８０３は、レベルシフタ８０４およびバッファ８０５を含む。これら２つの回路の低電位側電源は、後述するトップゲート用負電位生成回路８１１で生成する負電位（ＶＳＳＬ）が利用される。ワード線ＷＬは該バッファの出力に接続される。メモリセルアレイ８０１を構成するメモリセル８０６に含まれるＣＡＡＣ−ＩＧＺＯ　ＦＥＴのバックゲートは、後述するバックゲート用負電位生成回路８２１の出力に接続され、その生成回路が供給する負電位（Ｖｂｇ）が印加される。
　メモリセルのフレッシュ頻度は主にセルトランジスタのリーク電流で決まる。リフレッシュを１時間に１回とするには、非選択時のドレイン電流Ｉｄを８５℃で２００ｚＡ／ＦＥＴ以下（ｚは１０−２１の接頭辞）と非常に低くする必要があるが、バックゲート電圧Ｖｂｇを調節してＶｇが０Ｖの時のドレイン電流Ｉｄを２００ｚＡ以下にする場合、Ｖｂｇを−７Ｖ以下にする必要がある。
　電源電圧を低減すべく、ワード線電位（トップゲート電位）およびバックゲート電位の複合的な最適化を検討した。ワード線電位およびバックゲート電位の最適化検討に用いた動作条件のうち、３種類の動作条件について説明する。１つ目はトップゲート電圧Ｖｔｇ（ワード線ＷＬに供給する電圧に相当する）に供給する電圧のうち、高電位側電圧ＶＤＤＨを３．３Ｖ、低電位側電圧ＶＳＳＬを０Ｖとし、バックゲート電圧Ｖｂｇを−７Ｖとする駆動条件Ａである。２つ目は高電位側電圧ＶＤＤＨを２．５Ｖ、低電位側電圧ＶＳＳＬを−０．８Ｖとし、バックゲート電圧Ｖｂｇを−３Ｖとする駆動条件Ｂである。３つ目は高電位側電圧ＶＤＤＨを１．８Ｖ、低電位側電圧ＶＳＳＬを−１．５Ｖとし、バックゲート電圧Ｖｂｇを０Ｖとする駆動条件Ｃである。なお、１００ＭＨｚ程度の動作周波数を得るには、少なくとも数μＡのオン電流が必要となる。そのため、今回の検討ではワード線の電位差（ＶＤＤＨ−ＶＳＳＬ）を３．３Ｖに固定した。
　図３０（Ａ）に、駆動条件Ａ、駆動条件Ｂ、および駆動条件Ｃで駆動したＣＡＡＣ−ＩＧＺＯ　ＦＥＴのＩｄ−Ｖｇ特性を示す。図３０（Ｂ）および図３０（Ｃ）は、駆動条件Ａ、駆動条件Ｂ、および駆動条件Ｃの動作電圧を示す図である。
　メモリセルに書き込まれたデータを保持する場合は、ドレイン電流Ｉｄを十分に少なくする必要がある。また、メモリセルにデータを書き込む場合は、書き込み速度を高めるため、ドレイン電流Ｉｄを多くする必要がある。バックゲート電極側のゲート絶縁層（ＢＧＩ）の厚さは、トップゲート電極側のゲート絶縁層（ＴＧＩ）の厚さと比べてＥＯＴ換算でおよそ５倍厚い。このため、駆動条件Ａでは、１ｚＡいう極めて少ないドレイン電流を実現するために、バックゲート電圧Ｖｂｇを−７Ｖとする必要がある。
　一方で、駆動条件Ｂでは、バックゲート電極のみならず、トップゲート電極にも負電圧を印加する。駆動条件Ｂではバックゲート電圧Ｖｂｇが−３Ｖであるため、しきい値電圧Ｖｔｈの変動量は駆動条件Ａよりも少ないが、トップゲート電極にＶＳＳＬとして負電位を供給することで、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴのドレイン電流を十分に少なくすることができる。さらに、駆動条件Ｃではバックゲート電圧Ｖｂｇを０Ｖにすることができる。
　トップゲート電極に低電位側電圧ＶＳＳＬとして負電位を供給することで、バックゲート電圧Ｖｂｇの絶対値を小さくすることができる。よって、記憶装置の信頼性を高めることができる。
　図３１に、６５ｎｍ　ＣＡＡＣ−ＩＧＺＯ　ＦＥＴと６０ｎｍ　Ｓｉ　ＣＭＯＳを組み合わせたプロセスを用いて試作したＤＯＳＲＡＭの、ＶＤＤＨ、ＶＳＳＬ、およびＶｂｇと、データ保持状況の評価結果を示す。図３７に試作したＤＯＳＲＡＭのチップ写真を示す。
評価は、２５℃の環境温度下で、ＶＤＤＨとＶＳＳＬの電位差を３．３Ｖとして、複数種類のＶＤＤＨ、ＶＳＳＬ、およびＶｂｇの組み合わせについて行った。
　具体的には、６４ｋｂ　ＤＯＳＲＡＭメモリセルアレイ全体に対して情報を書き込み、１秒間保持した後に情報の読み出し（図３１には、「ｗｒｉｔｅ→１ｓ　ｈｏｌｄ→ｒｅａｄ」と表記）を行なって、書き込まれた情報が正しく保持できているかの良否（Ｐａｓｓ　ｏｒ　Ｆａｉｌ）の判定を行なった。なお、書き込み時間（メモリセル容量への充電時間）を２００ｎｓ、読み出し時間を１５０ｎｓとした。
　評価に先立って、ＶＤＤＨ＝１．７Ｖ、ＶＳＳＬ＝−１．２Ｖ、およびＶｂｇ＝０Ｖの条件におけるエラービットを初期不良として取り除いている（図３１には、「Ｉｎｉｔｉａｌ　ＦＡＩＬｓ　ａｒｅ　ｒｅｍｏｖｅｄ　ａｓｓｕｍｉｎｇ　○　ｒｅｇｉｏｎ　ｈａｓ　ｎｏ　ｅｒｒｏｒ　ｂｉｔｓ．」と表記）。この条件はエラービットが発生しづらい条件である。よって、当該エラーはＤＯＳＲＡＭの製造プロセスに起因するエラーと考えられる。
　図３２（Ａ）、（Ｂ）に、８５℃の環境温度下における保持時間（図３２には、「ｄａｔａ　ｒｅｔｅｎｔｉｏｎ　ａｔ　８５℃」、「ｗｒｉｔｅ→ｈｏｌｄ→ｒｅａｄ」と表記）と歩留まりの評価結果を示す。評価はＶＤＤＨ＝１．８Ｖ、ＶＳＳＬ＝−１．５Ｖ、およびＶｂｇ＝０Ｖとして行なった。各保持時間の歩留まりは、保持時間１秒の時の歩留まりを１００％として算出している。図３１より保持時間が１時間の場合においても、高い歩留まりが実現できていることがわかる。
　図３１および図３２（Ａ）、（Ｂ）より、Ｖｂｇを調整することで、駆動条件Ｂ（Ｖｂｇ＝−３Ｖ）および駆動条件Ｃ（Ｖｂｇ＝０Ｖ）を含むいずれの条件でも正常動作と８５℃１時間の保持特性が得られている。また、動作・保持性能の観点で電源電圧を３．３Ｖから１．８Ｖへの低減が可能であることが実証された。その際、Ｖｂｇを−７Ｖから０Ｖにすることができる。よって、セルトランジスタやＶｂｇ生成回路の負荷が軽減され、信頼性に有利となる。
　上記動作電圧の違いの影響を、セル面積３．６９６ｕｍ２の１Ｍｂ　ＤＯＳＲＡＭ（最小アレイは１２８×１２８とした）を想定して見積もった。駆動条件ＡはＶｂｇが−７Ｖと電圧の絶対値が大きく、高耐圧トランジスタが必要であるため、ここでは駆動条件Ｂと駆動条件Ｃについて比較を行う。
　図３３（Ａ）に、負電位生成回路（負電位生成回路８１１および／または負電位生成回路８２１）のブロック図を示す。負電位生成回路８１１は、リングオシレータ８１２、チャージポンプ８１３、およびコンパレータ８１４によって構成される。負電位生成回路８１１は、ＶＳＳＬを供給する機能を有する。負電位生成回路８２１は、リングオシレータ８２２、チャージポンプ８２３およびコンパレータ８２４によって構成される。負電位生成回路８２１は、Ｖｂｇを供給する機能を有する。
　図３３（Ｂ）に、負電位生成回路（負電位生成回路８１１および／または負電位生成回路８２１）の動作波形を示す。また、図３４（Ａ）にリングオシレータの動作検証条件を示す。また、図３４（Ｂ）にチャージポンプの動作検証条件を示す。負電位生成回路８１１において、リングオシレータ８１２は、コンパレータ８１４の出力信号ＥＮによって間欠動作が制御される。リングオシレータ８１２の出力ＲＯＯＵＴはチャージポンプ８１３に供給される。同様に、負電位生成回路８２１において、リングオシレータ８２２は、コンパレータ８２４の出力信号ＥＮによって間欠動作が制御される。リングオシレータ８２２の出力ＲＯＯＵＴはチャージポンプ８２３に供給される。
つまり、チャージポンプ（チャージポンプ８１３および／またはチャージポンプ８２３）の出力が所定電位より高いとリングオシレータ（リングオシレータ８１２および／またはリングオシレータ８２２）およびチャージポンプは動作し（「Ａｃｔｉｖｅ状態」ともいう）、低いと動作を止める（「休眠状態」または「Ｓｌｅｅｐ状態」ともいう）。
　ＶＳＳＬを生成する負電位生成回路８１１では、動作時の負荷電流（図３４（Ｂ）には、「ｌｏａｄ　ｃｕｒｒｅｎｔ」と表記）は平均８ｕＡ（図３４（Ｂ）には、「８ｕＡ（Ａｖｅ．）」と表記）である。バックゲート電極がフローティング構造であるため、駆動条件Ａにおける負電位生成回路８２１では、負荷電流が少ない（図３４（Ｂ）には、「ｌｅｓｓ　ｔｈａｎ　１ｐＡ」と表記）。負電位生成回路８１１および負電位生成回路８２１を構成するインバータの段数（図３４（Ａ）には、「＃　ｏｆ　ＩＮＶ．ｓ」と表記）はどちらも５段であり、チャージポンプの段数（図３４（Ｂ）には、「＃　ｏｆ　ｓｔａｇｅｓ」と表記）はどちらも６段であり、最低出力電圧（図３４（Ｂ）には、「ｍｉｎｉｍｕｍ　ｏｕｔｐｕｔ　ｖｏｌ．」と表記）はどちらもおおよそ−５Ｖ（図３４（Ｂ）には、「ａｐｐｒｏｘ．　−５Ｖ」と表記）である。
　図３５（Ａ）にコンパレータ（コンパレータ８１４および／またはコンパレータ８２４）の回路図を示す。図３５（Ｂ）にコンパレータの動作波形を示す。図３５（Ａ）では比較用の差動対にＣＡＡＣ−ＩＧＺＯ　ＦＥＴを用い、比較する負電位ＶＩＮ（ＶＳＳＬまたはＶｂｇ）をバックゲートに、Ｖｒｅｆをトップゲートに印加する構成を採用した。Ｓｉ　ＦＥＴを用いる場合は抵抗ストリングによる分圧などで負電位を正電位に変換してから比較する必要があるが、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴを用いてバックゲートに負電位を供給することで、正電位に変換するための余分な回路や消費電流を増やすことなく、負電位比較を行うことができる。Ｖｒｅｆ＝１．１８Ｖで、ＶＩＮ＝−１．５Ｖを判定することができる。
　図３６（Ａ）乃至（Ｃ）にシミュレーションによる１Ｍｂ（記憶容量、図３６（Ｃ）には「Ｄｅｎｓｉｔｙ」と表記）　ＤＯＳＲＡＭの消費電力と占有面積の見積もり結果を示す。１Ｍｂ　ＤＯＳＲＡＭのワード線あたりのメモリセル数（図３６（Ｃ）には「Ｍｅｍｏｒｙ　Ｃｅｌｌｓ　ｐｅｒ　ＷＬ」と表記）は１２８である。図３６（Ａ）に、１Ｍｂ　ＤＯＳＲＡＭの動作時の消費電力（「動作電力」または「Ａｃｔｉｖｅ　Ｐｏｗｅｒ」ともいう）と待機時の消費電力（「待機電力」または「Ｓｔａｎｄｂｙ　Ｐｏｗｅｒ」ともいう）の見積もり結果を示す。１．８Ｖ電源の駆動条件Ｃを採用することで、２．５Ｖの駆動条件Ｂと比較して、待機電力は約５０％削減され、１２０．２ｎＷとなる。
図３６（Ｂ）に、駆動条件Ｂにおける負電位生成回路８１１の消費電力と動作時間の見積もり結果を示す。図３６（Ｂ）より、負電位を生成するための動作時間（「Ａｃｔｉｖｅ　Ｔｉｍｅ」ともいう）は、２．４８μ秒であり、休眠時間（「Ｓｌｅｅｐ　Ｔｉｍｅ」ともいう）は２８．４秒である。つまり、負電位（ＶＳＳＬ＝−１．５Ｖ）の生成動作は、２８．４秒に一度であり、待機電力への影響は実質的に無視できる（図３６（Ｂ）、平均電力（「Ａｖｅｒａｇｅ　Ｐｏｗｅｒ」ともいう）参照）。
１Ｍｂ　ＤＯＳＲＡＭにおいて、メモリセルアレイを含む記憶部（「Ｍｅｍｏｒｙ」ともいう）などと、負電位生成回路（「Ｎｅｇ．　Ｂｉａｓ」ともいう）以外の回路は全て電源をオフ（１ｎＷ以下）とすることができる（また、図３６（Ａ）では、記憶部と負電位生成回路とを合わせて「Ｔｏｔａｌ」と表記する）。よって、１Ｍｂ　ＤＯＳＲＡＭの消費電力は、負電位生成回路の休眠時の消費電力（「休眠電力」または「Ｓｌｅｅｐ　Ｐｏｗｅｒ」ともいう）がほぼ１００％を占める。
なお、負電位生成回路８１１では、駆動条件Ｂ（ＶＳＳＬ＝−０．８Ｖ）よりも駆動条件Ｃ（ＶＳＳＬ＝−１．５Ｖ）の消費電力が大きくなる。しかしながら、駆動条件Ｃにおける負電位生成回路の動作電力１３２μＷ（図３６（Ａ）参照。）は、１Ｍｂ　ＤＯＳＲＡＭの１００ＭＨｚ動作時の消費電力４．８３ｍＷの２．６８％と小さい。
図３６（Ｃ）に、メモリセルアレイを含む記憶部の占有面積（「Ａｒｅａ　Ａ」ともいう）と負電位生成回路の占有面積（「Ａｒｅａ　Ｂ」ともいう）の見積もり結果を示す。１Ｍｂ　ＤＯＳＲＡＭの占有面積は、１本のワード線ＷＬに１２８個のメモリセルが接続する場合を想定して見積もった。図３６（Ｃ）に示すように、負電位生成回路の占有面積は１Ｍｂ　ＤＯＳＲＡＭの占有面積との比（図３６には、「ｒａｔｉｏ　Ａ／（Ａ＋Ｂ）」と表記）で、０．２０９％と小さい。
　１．８Ｖ電源ＤＯＳＲＡＭは、ＩｏＴやＡＩエッジコンピューティングに適した低電力埋め込みメモリである。
　Ｃ２１：容量素子　、　Ｃ２２：容量素子　、　Ｃ２４：容量素子　、　Ｍ１１：トランジスタ　、　Ｍ１２：トランジスタ　、　Ｍ１３：トランジスタ　、　Ｍ１４：トランジスタ　、　Ｍ１５：トランジスタ　、　Ｍ１６：トランジスタ　、　Ｍ２１：トランジスタ　、　Ｍ２４：トランジスタ　、　Ｍ３１：トランジスタ　、　Ｍ３４：トランジスタ　、　Ｎ１１：ノード　、　Ｎ１２：ノード　、　Ｎ１３：ノード　、　Ｎ１４：ノード　、　Ｓ１：酸化物　、　Ｔｒ２１：トランジスタ　、　Ｔｒ２２：トランジスタ　、　Ｔｒ２３：トランジスタ　、　Ｔｒ３１：トランジスタ　、　Ｔｒ３２：トランジスタ　、　Ｔｒ３３：トランジスタ　、　Ｔｒ３４：トランジスタ　、　Ｔｒ４１：トランジスタ　、　Ｔｒ４２：トランジスタ　、　１３：トランジスタ　、　１４：トランジスタ　、　１５：トランジスタ　、　１６：トランジスタ　、　１７：トランジスタ　、　１８：トランジスタ　、　１９：トランジスタ　、　２０：トランジスタ　、　２１：トランジスタ　、　３３：トランジスタ　、　３４：トランジスタ　、　３５：トランジスタ　、　３６：トランジスタ　、　３７：トランジスタ　、　３８：トランジスタ　、　３９：トランジスタ　、　４０：トランジスタ　、　４１：トランジスタ　、　５４：回路　、　５５：回路

Claims (7)

  1. 　ドライバ回路と、
    　複数のメモリセルと、を有する記憶装置であって、
    　前記メモリセルは、トランジスタと、容量素子とを有し、
    　前記トランジスタのソースまたはドレインの一方は、前記容量素子の一方の電極と電気的に接続され、
    　前記トランジスタは、チャネル形成領域に金属酸化物を有し、
    　前記トランジスタは、第１ゲートおよび第２ゲートを有し、
    　前記第１ゲートおよび第２ゲートは、チャネル形成領域を間に介して互いに重なる領域を有し、
    　前記ドライバ回路は、前記第１ゲートを駆動する機能を有し、
    　前記メモリセルがデータを保持している期間において、前記ドライバ回路は、前記第１ゲートに、前記トランジスタのソースおよびドレインに印加される電位より低い第１の電位を出力し、
    　前記第２ゲートには、前記トランジスタのソースおよびドレインに印加される電位より低い第２の電位が印加される、記憶装置。
  2. 　請求項１において、
    　前記第２の電位は、前記第１の電位より、低い電位である、記憶装置。
  3. 　ドライバ回路と、
    　複数のメモリセルと、を有する記憶装置であって、
    　前記メモリセルは、トランジスタと、容量素子とを有し、
    　前記トランジスタのソースまたはドレインの一方は、前記容量素子の一方の電極と電気的に接続され、
    　前記トランジスタは、チャネル形成領域に金属酸化物を有し、
    　前記トランジスタは、第１ゲートおよび第２ゲートを有し、
    　前記第１ゲートおよび第２ゲートは、チャネル形成領域を間に介して互いに重なる領域を有し、
    　前記ドライバ回路は、前記第１ゲートおよび前記第２ゲートを駆動する機能を有し、
    　前記メモリセルがデータを保持している期間において、前記ドライバ回路は、前記第１ゲートに、前記トランジスタのソースおよびドレインに印加される電位より低い第１の電位を出力し、
    　前記メモリセルがデータを保持している期間において、前記ドライバ回路は、前記第２ゲートに、前記トランジスタのソースおよびドレインに印加される電位より低い第２の電位を出力する、記憶装置。
  4. 　請求項１乃至請求項３のいずれか一項において、
    　前記金属酸化物は、少なくともＩｎ（インジウム）またはＺｎ（亜鉛）の一方または双方を含む、記憶装置。
  5. 　請求項１乃至請求項４のいずれか一項において、
    　前記金属酸化物は、Ｇａ（ガリウム）を含む、記憶装置。
  6. 　請求項１乃至請求項５のいずれか一項に記載の記憶装置を有する電子機器。
  7. 　半導体装置の駆動方法であって、
    　前記半導体装置は、ドライバ回路と、メモリセルとを有し、
    　前記メモリセルは、トランジスタと、容量素子とを有し、
    　前記トランジスタのソースまたはドレインの一方は、前記容量素子の一方の電極と電気的に接続され、
    　前記トランジスタは、チャネル形成領域を間に介して、互いに重なる第１ゲートおよび第２ゲートを有し、
    　前記駆動方法は、
    　前記第１ゲートに、第１の電位が印加され、前記トランジスタのソースおよびドレインの他方に、第２の電位が印加される第１のステップと、
    　前記第１ゲートに、第３の電位が印加される第２のステップと、を有し、
    　前記第３の電位は、前記トランジスタのソースおよびドレインの電位より低く、
    　前記第１および第２のステップを通して、前記第２ゲートには、前記トランジスタのソースおよびドレインの電位より低い第４の電位が印加される、駆動方法。
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