CN108028202B - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置具备：薄膜晶体管，其具有氧化物半导体层；以及配线连接部(201)，配线连接部(201)具备：下部导电部(3t)，其与栅极电极由同一导电膜形成；绝缘层(15)，其具有将下部导电部(3t)的至少一部分露出的接触孔(CH2)；以及上部导电部(19t)，其至少一部分配置在接触孔(CH2)内，绝缘层(15)包含栅极绝缘层(4)、保护层(9)以及层间绝缘层(13)，在接触孔的侧壁，栅极绝缘层(4)具有上段部(41)和位于上段部(41)的基板侧的下段部(42)，当从基板的法线方向观看时，下段部(42)的侧面位于比上段部(41)的侧面靠外侧，上部导电部(19t)在接触孔内与下部导电部(3t)以及栅极绝缘层(4)的下段部(42)的侧面和上表面接触。

Description

半导体装置及其制造方法
技术领域
本发明涉及使用氧化物半导体形成的半导体装置及其制造方法。
背景技术
液晶显示装置等使用的有源矩阵基板按每个像素具备薄膜晶体管(Thin FilmTransistor：以下称为“TFT”)等开关元件。作为这样的开关元件，以往广泛使用将非晶硅膜作为活性层的TFT(以下，称为“非晶硅TFT”)、将多晶硅膜作为活性层的TFT(以下，称为“多晶硅TFT”)。
有源矩阵基板一般具有包含多个像素的显示区域和显示区域以外的区域(周边区域)。在显示区域的各像素中设置有沿着像素的列方向延伸的源极配线、沿着像素的行方向延伸的栅极配线、像素电极以及TFT。在周边区域设置有用于将栅极配线或源极配线与外部配线连接的多个端子部。例如，栅极配线从显示区域延伸到周边区域，经由端子部(栅极端子)与栅极驱动器连接。另一方面，源极配线与例如与栅极配线由同一膜形成的栅极连接配线电连接。将该连接部称为“源极/栅极连接部”。栅极连接配线在周边区域中经由端子部(源极端子)连接到源极驱动器。栅极配线、源极配线、栅极连接配线等配线例如是金属配线。在本说明书中，将对栅极端子部、源极端子部、源极/栅极连接部等配线彼此进行连接的结构总称为“配线连接部”。
近年来，已提出代替非晶硅、多晶硅而使用氧化物半导体作为TFT的活性层的材料。将这样的TFT称为“氧化物半导体TFT”。氧化物半导体具有比非晶硅高的迁移率。因此，氧化物半导体TFT能以比非晶硅TFT高的速度进行动作。另外，氧化物半导体膜是由比多晶硅膜简便的工艺形成，因此也能应用于需要大面积的装置。
已提出例如具有底栅结构并且以覆盖氧化物半导体层的沟道区域的方式设置有保护层(蚀刻阻挡层)的结构作为氧化物半导体TFT。将这样的结构称为“沟道保护型(或蚀刻阻挡型)”。在蚀刻阻挡型TFT的制造工艺中，在氧化物半导体层上形成保护层后，形成源极/漏极电极。因此，在进行用于形成源极/漏极电极的蚀刻(源极/漏极分离)时，保护层作为蚀刻阻挡物发挥功能，因此能降低沟道区域由于蚀刻而受到的损害。
在具备蚀刻阻挡型的氧化物半导体TFT的有源矩阵基板中，会增加形成保护层的工序。正在研究用于抑制光掩模的个数而制造这样的有源矩阵基板的各种工艺(例如专利文献1)。
现有技术文献
专利文献
专利文献1：国际公开第2011-070981号
发明内容
发明要解决的问题
在现有的有源矩阵基板中，在配线连接部中，栅极配线、源极配线、栅极连接配线等金属配线有时会产生腐蚀。后面详细描述。
本发明的实施方式是鉴于上述情况而完成的，其目的在于提供一种新的配线连接结构，在具备氧化物半导体TFT的半导体装置中，能抑制配线的腐蚀。
用于解决问题的方案
本发明的一实施方式的半导体装置具备：基板；薄膜晶体管，其支撑于上述基板；层间绝缘层，其覆盖上述薄膜晶体管；以及配线连接部，在上述半导体装置中，上述薄膜晶体管具有：栅极电极，其形成在上述基板之上；栅极绝缘层，其覆盖上述栅极电极；氧化物半导体层，其形成在上述栅极绝缘层上；保护层，其覆盖上述氧化物半导体层的至少沟道区域；以及源极电极和漏极电极，其形成为分别与上述氧化物半导体层接触，上述配线连接部具备：下部导电部，其与上述栅极电极由同一导电膜形成；绝缘层，其形成在上述下部导电部上，并且具有将上述下部导电部的至少一部分露出的接触孔；以及上部导电部，其至少一部分配置在上述接触孔内，上述绝缘层包含上述栅极绝缘层、上述保护层以及上述层间绝缘层，在上述接触孔的侧壁，上述栅极绝缘层具有上段部和位于上述上段部的上述基板侧的下段部，当从上述基板的法线方向观看时，上述下段部的侧面位于比上述上段部的侧面靠外侧，上述上部导电部在上述接触孔内与上述下部导电部以及上述栅极绝缘层的上述下段部的侧面和上表面接触。
在某实施方式中，上述配线连接部还具有氧化物半导体连接部，上述氧化物半导体连接部位于上述保护层和上述栅极绝缘层之间，并且与上述氧化物半导体层由同一半导体膜形成，当从上述基板的法线方向观看时，在上述接触孔的上述侧壁，上述氧化物半导体连接部的侧面位于上述保护层的侧面与上述栅极绝缘层的上述下段部的侧面之间，上述上部导电部在上述接触孔内还与上述栅极绝缘层的上述上段部的侧面以及上述氧化物半导体连接部的侧面和上表面接触。
在某实施方式中，在上述接触孔的上述侧壁，上述栅极绝缘层的上述上段部的侧面与上述保护层的侧面是对齐的。
在某实施方式中，在上述接触孔的上述侧壁，上述栅极绝缘层的上述上段部的侧面与上述氧化物半导体连接部的侧面是对齐的。
在某实施方式中，上述上部导电部从上述接触孔的底面经过上述侧壁延伸到上述层间绝缘层上。
在某实施方式中，上述上部导电部在上述栅极绝缘层的上述下段部的上表面上具有端部。
在某实施方式中，上述上部导电部在上述氧化物半导体连接部的上表面上具有端部。
在某实施方式中，上述配线连接部还具有源极连接部，上述源极连接部位于上述保护层和上述层间绝缘层之间，并且与上述源极电极由同一导电膜形成，当从上述基板的法线方向观看时，在上述接触孔的上述侧壁，上述源极连接部的侧面位于比上述栅极绝缘层的上述下段部的侧面靠内侧，上述上部导电部在上述接触孔内还与上述栅极绝缘层的上述上段部的侧面、上述保护层的侧面以及上述源极连接部的侧面和上表面接触。
在某实施方式中，上述源极连接部的侧面与上述保护层的侧面以及上述栅极绝缘层的上述上段部的侧面是对齐的。
在某实施方式中，具有：标记部，其与上述栅极电极由同一导电膜形成；岛状的绝缘膜，其覆盖上述标记部；氧化物半导体盖部，其与上述氧化物半导体层由同一半导体膜形成，并且配置为隔着上述绝缘膜与上述标记部至少部分地重叠；以及上部导电体盖部，其覆盖上述氧化物半导体盖部，在上述绝缘膜的周缘，上述绝缘膜具有另一上段部和位于上述另一上段部的上述基板侧的另一下段部，当从上述基板的法线方向观看时，上述另一下段部的侧面位于比上述另一上段部的侧面靠外侧，上述另一上段部的侧面与上述氧化物半导体盖部的侧面是对齐的，上述上部导电体盖部配置为与上述另一下段部的侧面和上表面、上述另一上段部的侧面以及上述氧化物半导体盖部的侧面和上表面接触。
在某实施方式中，当从上述基板的法线方向观看时，在上述接触孔的上述侧壁，上述栅极绝缘层的上述上段部的侧面与上述下段部的侧面的距离D为1μm以上且10μm以下。
在某实施方式中，当从上述基板的法线方向观看时，在上述接触孔的上述侧壁，上述保护层的侧面与上述氧化物半导体连接部的侧面的距离d1大于上述上段部的侧面与上述下段部的侧面的距离D。
在某实施方式中，上述氧化物半导体层包含In-Ga-Zn-O系半导体。
在某实施方式中，上述氧化物半导体层包含结晶质部分。
本发明的一实施方式的半导体装置的制造方法是具备薄膜晶体管和配线连接部的半导体装置的制造方法，包含：工序(A)，在基板上形成栅极用导电膜，将其图案化，由此在形成薄膜晶体管的TFT形成区域形成上述薄膜晶体管的栅极电极，在形成配线连接部的配线连接部形成区域形成上述配线连接部的下部导电部；工序(B)，形成覆盖上述栅极电极和上述下部导电部的栅极绝缘层；工序(C)，在上述栅极绝缘层上形成氧化物半导体膜，将其图案化，由此形成上述薄膜晶体管的氧化物半导体层；工序(D)，在上述氧化物半导体层和上述栅极绝缘层上，形成覆盖上述氧化物半导体层的至少沟道区域的保护层，其中，上述保护层还延伸设置到上述配线连接部形成区域，当从上述基板的法线方向观看时，上述保护层具有与上述下部导电部的一部分重叠的开口部；工序(E)，以覆盖上述氧化物半导体层的方式形成源极用导电膜，将其图案化，由此形成上述薄膜晶体管的源极电极和漏极电极，从而得到上述薄膜晶体管；工序(F)，以覆盖上述薄膜晶体管的方式形成层间绝缘层，其中，上述层间绝缘层还延伸设置到上述配线连接部形成区域；工序(G)，进行上述层间绝缘层、上述保护层以及上述栅极绝缘层的蚀刻，由此在上述配线连接部形成区域形成将上述下部导电部的一部分露出的接触孔，其中，上述蚀刻是在将上述保护层的端部、以及上述栅极绝缘层中的位于上述保护层的上述端部的下方的部分的上部除去且使上述栅极绝缘层中的位于上述保护层的上述端部的下方的部分的下部残留的条件下进行的，由此，在上述接触孔的侧壁，上述栅极绝缘层具有上段部和位于上述上段部的上述基板侧的下段部，当从上述基板的法线方向观看时，上述下段部具有位于比上述上段部靠外侧的台阶结构；以及工序(H)，在上述接触孔内，形成与上述下部导电部的上述一部分以及上述栅极绝缘层的上述下段部的侧面和上表面接触的上部导电部，由此得到上述配线连接部。
在某实施方式中，上述工序(C)包含通过上述氧化物半导体膜的图案化在上述配线连接部形成区域形成岛状的氧化物半导体连接部的工序，在上述工序(D)中，上述保护层形成为覆盖上述氧化物半导体连接部的侧面和上表面，在上述工序(E)中，上述源极用导电膜的图案化是在上述氧化物半导体连接部作为蚀刻阻挡物发挥功能的条件下进行的，当从上述基板的法线方向观看时，在上述接触孔的上述侧壁，上述氧化物半导体连接部的侧面位于上述保护层的侧面与上述栅极绝缘层的上述下段部的侧面之间。
在某实施方式中，在上述工序(F)中，上述层间绝缘层包含第1绝缘层和第2绝缘层，上述第1绝缘层是无机绝缘层，上述第2绝缘层形成在上述第1绝缘层之上，是有机绝缘层，上述工序(G)包含：将上述第2绝缘层图案化的工序；以及将被图案化后的上述第2绝缘层作为掩模对上述第1绝缘层、上述保护层以及上述栅极绝缘层一并进行蚀刻的工序。
发明效果
根据本发明的一实施方式，可提供一种新的配线连接结构，在具备氧化物半导体TFT的半导体装置中，能抑制配线的腐蚀。
附图说明
图1是例示第1实施方式的半导体装置1000的一部分的示意性的俯视图。
图2是第1实施方式的半导体装置的TFT101和辅助电容105的截面图。
图3的(a)和(b)分别是例示第1实施方式的半导体装置的端子部201的俯视图和截面图。
图4是例示第1实施方式的半导体装置的源极/栅极连接部203的截面图。
图5的(a)和(b)分别是示出第1实施方式的半导体装置的标记部205的一例的截面图和俯视图。
图6的(a)～(d)分别是用于说明半导体装置1000的制造方法的示意性的工序截面图。
图7的(a)～(c)分别是用于说明半导体装置1000的制造方法的示意性的工序截面图。
图8是例示端子部形成区域34的光掩模的图案的图。
图9是例示端子部接触孔CH2的侧壁的台阶结构的截面图。
图10的(a)和(b)分别是第2实施方式的半导体装置的端子部201A的俯视图和截面图。
图11的(a)～(c)分别是用于说明第2实施方式的半导体装置的制造方法的示意性的工序截面图。
图12的(a)和(b)分别是第3实施方式的半导体装置的端子部201B的俯视图和截面图。
图13的(a)和(b)分别是第3实施方式的半导体装置的另一端子部201C的俯视图和截面图。
图14的(a)和(b)分别是第3实施方式的半导体装置的再一端子部201D的俯视图和截面图。
图15是用于说明第1实施方式的半导体装置的栅极绝缘层的台阶结构的放大截面图。
图16是示出第4实施方式的有源矩阵基板700的平面结构的一例的示意性的俯视图。
图17是有源矩阵基板700的结晶质硅TFT710A和氧化物半导体TFT710B的截面图。
具体实施方式
例如专利文献1中公开了具备蚀刻阻挡型的氧化物半导体TFT的有源矩阵基板的配线连接部的结构。在专利文献1的配线连接部(栅极端子部)中，栅极配线是经由与源极配线由同一膜(源极用导电膜)形成的中间层连接到与像素电极由同一膜形成的上部配线的。
然而，根据有源矩阵基板的制造工艺，有时栅极配线和上部配线的连接不能利用源极用导电膜。在该情况下，上部配线例如配置为在接触孔内与栅极配线直接接触。
本申请的发明人研究的结果是，在使上部配线和栅极配线在接触孔内直接接触的配线连接结构中，当接触孔变深时，上部配线的覆盖率变低，其结果是，可能引起栅极配线(金属)的腐蚀。特别是，在端子部形成区域形成有比较厚的平坦化膜的情况下，接触孔变深，因此上述问题更为显著。
对此，本申请的发明人发现，通过利用氧化物半导体TFT的保护层(蚀刻阻挡层)，不用增加所使用的光掩模的个数，就能形成能抑制配线的腐蚀的配线连接结构，而想到了本发明。
(第1实施方式)
以下，参照附图说明本发明的半导体装置的第1实施方式。本实施方式的半导体装置具备氧化物半导体TFT和配线连接部。此外，本实施方式的半导体装置广泛包含有源矩阵基板、各种显示装置、电子设备等。
图1是例示本实施方式的半导体装置1000的一部分的示意性的俯视图。
本实施方式的半导体装置1000具有：显示区域100，其包含多个像素区域Pix；以及非显示区域200，其形成在显示区域以外的区域。
在各像素区域Pix设置有：源极配线S，其沿着像素的列方向延伸；栅极配线G，其沿着像素的行方向延伸；氧化物半导体TFT(以下，简称为“TFT”。)101；以及像素电极19。还可以设置有电容配线Cs和辅助电容105。栅极配线G和电容配线Cs由同一导电膜(栅极用导电膜)形成。TFT101配置在源极配线S和栅极配线G的交叉点的附近。另外，辅助电容105形成在电容配线Cs上。
TFT101具有作为活性层的氧化物半导体层5。氧化物半导体层5分别连接到与源极配线S一体地形成的源极电极7s和漏极电极7d。漏极电极7d与像素电极19连接。在该例子中，漏极电极7d延伸设置到电容配线Cs上，作为辅助电容105的上部电极7c发挥功能。另外，用于连接漏极电极7d和像素电极19的接触孔CH1配置为从基板的法线方向观看时与电容配线Cs重叠。
在非显示区域200设置有源极/栅极连接部203和端子部201等配线连接部。
在源极/栅极连接部203中，源极配线S与由栅极用导电膜形成的配线(称为“栅极连接配线”。)3sg电连接。在此，经由与像素电极由同一透明导电膜形成的透明连接部19sg将源极配线S和栅极连接配线3sg电连接。透明连接部19sg在形成于绝缘层的接触孔CH2内与源极配线S以及栅极连接配线3sg接触。
在端子部201中，栅极配线G或栅极连接配线3sg电连接到与像素电极由同一透明导电膜形成的上部配线。上部配线在形成于绝缘层的接触孔内与栅极配线G或栅极连接配线3sg接触。
这样，配线连接部具备：栅极配线G、栅极连接配线3sg等导电部(以下，总称为“下部导电部”。)，其设置于比绝缘层靠下层；绝缘层，其具有将下部导电部的至少一部分露出的接触孔；以及透明连接部19sg、上部配线等导电部(以下，总称为“上部导电部”。)。如后所述，在接触孔的侧壁具有指定的台阶结构。上部导电部配置为在接触孔内与下部导电部接触。
接着，参照图2～图4更具体地说明氧化物半导体TFT101、辅助电容105、源极/栅极连接部203以及端子部201的结构。
＜TFT101和辅助电容105＞
图2是半导体装置1000的TFT101和辅助电容105的截面图，分别示出沿着图1的I-I’线和II-II’线的截面。
氧化物半导体TFT(以下，简称为“TFT”。)101是蚀刻阻挡型的TFT。TFT101具备：栅极电极3，其支撑在基板1上；栅极绝缘层4，其覆盖栅极电极3；氧化物半导体层5，其配置为隔着栅极绝缘层4与栅极电极3重叠；保护层9，其覆盖氧化物半导体层5的沟道区域5c；以及源极电极7s和漏极电极7d。栅极电极3可以与栅极配线G一体地形成，源极电极7s可以与源极配线S一体地形成。氧化物半导体层5具有沟道区域5c以及位于沟道区域的两侧的源极接触区域和漏极接触区域。源极电极7s形成为经由设置于保护层9的源极开口部与源极接触区域接触。同样地，漏极电极7d形成为经由设置于保护层9的漏极开口部与漏极接触区域接触。源极电极7s和漏极电极7d可以由同一导电膜(源极用导电膜)形成。
辅助电容105具备：电容配线Cs，其设置在基板1之上；以及上部电极7c，其配置为隔着栅极绝缘层4与电容配线Cs重叠。电容配线Cs由栅极用导电膜形成，上部电极7c由源极用导电膜形成。在此，漏极电极7d延伸到电容配线Cs上，作为上部电极7c发挥功能。
TFT101和辅助电容105由形成在源极电极7s和漏极电极7d上的层间绝缘层13覆盖。层间绝缘层13可以具有层叠结构。例如，从TFT101侧起可以包含第1绝缘层(钝化膜)11和比第1绝缘层厚的第2绝缘层12。第1绝缘层11可以是例如SiO2层等无机绝缘层，第2绝缘层12可以是有机绝缘层。第2绝缘层12也可以是平坦化膜。
在层间绝缘层13形成有到达漏极电极7d的接触孔(称为“像素接触孔”。)CH1。在层间绝缘层13上和像素接触孔CH1内，以在像素接触孔CH1内与漏极电极7d直接接触的方式设置有像素电极19。像素接触孔CH1也可以配置在电容配线Cs上。
＜端子部201＞
图3的(a)和(b)是例示端子部201的俯视图和截面图。
端子部201具有：下部连接部3t，其由栅极用导电膜形成；绝缘层15，其形成在下部连接部3t上；以及上部连接部19t，其与像素电极由同一透明导电膜形成。下部连接部3t可以是栅极配线G的一部分，也可以是通过源极/栅极连接部203与源极配线S电连接的栅极连接配线3sg。绝缘层15包含延伸设置到形成端子部的区域(端子部形成区域)的栅极绝缘层4、保护层9以及层间绝缘层13。在绝缘层15形成有将下部连接部3t的至少一部分露出的接触孔(以下，称为“端子部接触孔”)CH2。上部连接部19t在端子部接触孔CH2内与下部连接部3t接触。
在本实施方式中，在端子部接触孔CH2的侧壁，栅极绝缘层4具有台阶。图15是用于说明栅极绝缘层4的台阶的放大截面图。如图15所示，栅极绝缘层4具有上段部41和位于比上段部41靠基板侧的下段部42。下段部42的侧面42s位于比上段部41的侧面41s靠外侧。此外，在此所说的“外侧”是指当从基板的法线方向观看时，从层间绝缘层13的侧面13s延伸的距离较大的一侧。即，下段部42的侧面42s和层间绝缘层13的侧面13s的距离d2大于上段部41的侧面41s和层间绝缘层13的侧面13s的距离d1。因此，当从基板的法线方向观看端子部接触孔CH2时，下段部42的上表面42u从上段部41突出。另外，下段部42的侧面42s和上段部41的侧面41s在厚度方向上是没有对齐的。下段部42的侧面42s和上表面42u以及上段部41的侧面41s构成端子部接触孔CH2的侧壁的一部分。如后所述，通过进行利用了保护层9的蚀刻，不用增加掩模个数，就能形成这样的结构(以下，称为“台阶结构”。)。
在本实施方式中，在栅极绝缘层4与保护层9之间配置有岛状的氧化物半导体连接部5t。氧化物半导体连接部5t与TFT101的氧化物半导体层5由同一半导体膜形成。保护层9具有将下部连接部3t、栅极绝缘层4的下段部42以及氧化物半导体连接部5t的端部露出的开口。
在端子部接触孔CH2的侧壁，氧化物半导体连接部5t的侧面(端面)5ts在从基板的法线方向观看时可以位于栅极绝缘层4的下段部42的侧面42s与保护层9的侧面9s之间。氧化物半导体连接部5t的侧面5ts可以与栅极绝缘层4的上段部41的侧面41s对齐。保护层9的侧面9s可以与层间绝缘层13的侧面13s对齐。在这样的构成中，当从基板的法线方向观看端子部接触孔CH2时，氧化物半导体连接部5t的端部从保护层9和层间绝缘层13突出，栅极绝缘层4的下段部42从氧化物半导体连接部5t的端部突出。因此，在端子部接触孔CH2的侧壁，不仅形成栅极绝缘层4的台阶，而且还由氧化物半导体连接部5t和保护层9及层间绝缘层13形成台阶(2段结构)。端子部接触孔CH2的侧壁成为将栅极绝缘层4的下段部42作为第1段、将栅极绝缘层4的上段部41和氧化物半导体连接部5t的端部作为第2段的阶梯状。
此外，在本说明书中，在接触孔内，不同的2个以上的层的“侧面对齐”不仅包含这些层的在接触孔内露出的侧面在垂直方向上齐平的情况，而且还包含连续地构成锥形形状等倾斜面的情况。这样的构成例如可通过使用同一掩模来蚀刻这些层或者将其中一层作为掩模进行另一层的蚀刻等而得到。
上部连接部19t从端子部接触孔CH2的底面经过侧壁延伸到层间绝缘层13的上表面。在此，在端子部接触孔CH2内，上部连接部19t配置为覆盖下部连接部3t、栅极绝缘层4的下段部42的侧面42s和上表面42u、上段部41的侧面41s、氧化物半导体连接部5t的侧面5ts和上表面5tu、保护层9的侧面9s、层间绝缘层13的侧面13s。此外，只要上部连接部19t配置为至少覆盖下部连接部3t、下段部42的侧面42s以及下段部42的上表面42u的至少一部分即可。
在本实施方式的端子部201中，端子部接触孔CH2的侧壁具有因上述台阶结构而产生的锥形形状。因此，能提高上部连接部19t的覆盖率，因此能抑制下部连接部3t的腐蚀。特别是，在图示的例子中，不仅形成栅极绝缘层4的台阶，而且还由氧化物半导体连接部5t和保护层9形成台阶(2段结构)，能更有效地改善覆盖率。
而且，下部连接部3t不仅由栅极绝缘层4覆盖，还由氧化物半导体连接部5t和保护层9覆盖，因此能更有效地抑制由水分引起的下部连接部3t的腐蚀。
此外，本实施方式的半导体装置只要具备至少1个具有上述结构的配线连接部即可。
＜源极/栅极连接部203＞
图4是源极/栅极连接部203的截面图，示出沿着图1的III-III’线的截面。
源极/栅极连接部203具有：栅极连接配线3sg，其由栅极用导电膜形成；绝缘层15，其形成在栅极连接配线3sg上；源极连接配线7sg，其由源极用导电膜形成；以及透明连接部19sg，其与像素电极由同一透明导电膜形成。源极连接配线7sg是源极配线S的一部分。栅极连接配线3sg与栅极配线G电分离。绝缘层15包含栅极绝缘层4、保护层9以及层间绝缘层13。在绝缘层15形成有将栅极连接配线3sg的至少一部分和源极连接配线7sg的至少一部分露出的接触孔(以下，称为“S-G接触孔”)CH3。即，S-G接触孔CH3包含：栅极侧接触孔，其形成于栅极绝缘层4、保护层9以及层间绝缘层13，到达栅极连接配线3sg；以及源极侧接触孔，其形成于层间绝缘层13，到达源极连接配线7sg。透明连接部19sg在S-G接触孔CH3内与栅极连接配线3sg和源极连接配线7sg这两者接触。由此，栅极连接配线3sg和源极连接配线7sg经由透明连接部19sg连接。
在本实施方式中，在S-G接触孔CH3的侧壁(栅极侧接触孔的侧壁)，栅极绝缘层4具有与前面参照图3描述的结构同样的台阶结构。即，栅极绝缘层4具有上段部41和位于上段部41的基板侧的下段部42。下段部42的侧面42s位于比上段部41的侧面41s靠外侧。下段部42的侧面42s和上表面42u以及上段部41的侧面41s构成S-G接触孔CH3的侧壁的一部分。保护层9具有将栅极连接配线3sg的一部分和栅极绝缘层4的下段部42露出的开口。当从基板的法线方向观看时，源极连接配线7sg的侧面位于比栅极绝缘层4的下段部42的侧面靠内侧。在该例子中，保护层9的侧面9s以及栅极绝缘层4的上段部41的侧面41s与源极连接配线7sg的端面对齐。
透明连接部19sg配置为在S-G接触孔CH3内覆盖栅极连接配线3sg、栅极绝缘层4的下段部42的侧面42s和上表面42u、上段部41的侧面41s、保护层9的侧面9s、源极连接配线7sg的侧面和上表面、层间绝缘层13的侧面。此外，只要透明连接部19sg配置为至少覆盖栅极连接配线3sg、栅极绝缘层4的台阶结构以及源极连接配线7sg即可。
在源极/栅极连接部203中，与端子部201同样，S-G接触孔CH3的侧壁也具有上述台阶结构，因此能提高透明连接部19sg的覆盖率，能抑制栅极连接配线3sg的腐蚀。
＜标记部205＞
在非显示区域200可以形成有指定的标记。标记例如是TFT基板和相对基板的对准用的标记，用于测量TFT基板和相对基板的偏差量的标记以及用于测量分割玻璃基板时的分割线的偏差量的标记等。上述标记能与栅极配线G用相同的材料形成。
为了非显示区域200的窄小化，在将上述标记与密封构件重叠配置的情况下，将标记上的层间绝缘层除去。然而，当标记未被层间绝缘层覆盖，而仅被例如栅极绝缘层等覆盖时，如果在栅极绝缘膜等产生了针孔、裂缝，则存在标记被蚀刻剂蚀刻，标记缺损或消失的问题。因此，有时以覆盖标记的方式设置标记盖。在本说明书中，将包含标记和标记盖的部分称为“标记部”。
图5的(a)和(b)是示出本实施方式的半导体装置的标记部205的一例的截面图和俯视图。
标记部205具有：岛状的标记3m，其是使用栅极用导电膜形成的；栅极绝缘层4，其覆盖标记3m；以及标记盖21，其形成在栅极绝缘层4上。标记3m的平面形状可以为例如矩形、十字形状等。标记盖21包含岛状的氧化物半导体盖5m和形成在氧化物半导体盖5m上的岛状的透明导电体盖19m。氧化物半导体盖5m与氧化物半导体层5由相同的半导体膜形成。透明导电体盖19m与像素电极19是使用相同的透明导电膜形成的。
在本实施方式中，栅极绝缘层4以覆盖标记3m的方式被图案化为岛状。栅极绝缘层4的侧面(端面)具有上述台阶结构。即，具有上段部41和位于上段部41的基板侧的下段部42，下段部42的侧面42s配置在比上段部41的侧面41s靠外侧。氧化物半导体盖5m配置在栅极绝缘层4的上表面。氧化物半导体盖5m的侧面可以与上段部41的侧面对齐。透明导电体盖19m形成为覆盖栅极绝缘层4的下段部42的侧面42s和上表面、上段部41的侧面、氧化物半导体盖5m的侧面和上表面。
根据这样的结构，能形成具有优异的覆盖率的标记盖21，能防止标记3m的损失、标记3m的腐蚀等。
＜半导体装置1000的制造方法＞
接着，说明半导体装置1000的制造方法。在此，例示使用6个光掩模的工艺。
图6的(a)～(d)、图7的(a)～(c)分别是用于说明半导体装置1000的制造方法的示意性的截面图。各图示出形成TFT的TFT形成区域31、形成辅助电容的电容形成区域32、形成源极/栅极连接部的源极/栅极连接部形成区域33、形成端子部的端子部形成区域34以及形成对准标记的标记形成区域35。另外，图8中例示端子部形成区域34的光掩模的图案。此外，在本说明书中，有时将源极/栅极连接部形成区域33和端子部形成区域34总称为“配线连接部形成区域”。
首先，如图3的(a)所示，在基板1上形成包含栅极配线G的栅极配线层。具体地说，在TFT形成区域31形成栅极电极3，在电容形成区域32形成电容配线Cs，在源极/栅极连接部形成区域33形成栅极连接配线3sg，在端子部形成区域34形成下部连接部3t，在标记形成区域35形成标记3m。在栅极用导电膜的图案化中，使用图8所示的第1光掩模61。下部连接部3t具有例如比栅极配线G大的宽度。
基板1能使用例如玻璃基板、硅基板、具有耐热性的塑料基板(树脂基板)等。
栅极配线层是通过溅射法等在基板1上形成栅极用导电膜(厚度：例如50nm以上且500nm以下)并将其图案化而得到的。栅极用导电膜能适当使用包含铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属或其合金或其金属氮化物的膜。另外，也可以使用将这多个膜层叠而成的层叠膜。在此，栅极用导电膜使用按顺序具有例如Ti膜和Cu膜的层叠膜。
接着，如图6的(b)所示，以覆盖栅极配线层的方式形成栅极绝缘层4。栅极绝缘层4能通过CVD法等形成。栅极绝缘层4能适当使用氧化硅(SiOx)层、氮化硅(SiNx)层、氧化氮化硅(SiOxNy；x＞y)层、氮化氧化硅(SiNxOy；x＞y)层等。栅极绝缘层4可以具有层叠结构。例如可以是，在基板侧(下层)，为了防止来自基板1的杂质等的扩散而形成氮化硅层、氮化氧化硅层等，在其之上的层(上层)，为了确保绝缘性而形成氧化硅层、氧化氮化硅层等。此外，当栅极绝缘层4的最上层(即与氧化物半导体层接触的层)使用包含氧的层(例如SiO2等氧化物层)时，在氧化物半导体层产生了氧缺损的情况下，能利用氧化物层所包含的氧来恢复氧缺损，因此能有效地降低氧化物半导体层的氧缺损。栅极绝缘层4的厚度设定为比后述的保护层9的厚度大。由此，能更可靠地形成台阶结构。栅极绝缘层4的厚度可以是保护层9的厚度的例如2倍以上，优选3倍以上。栅极绝缘层4的厚度可以为例如200nm以上且500nm以下。在此，栅极绝缘层4是在基板1上按顺序层叠厚度为200nm以上且500nm以下的SiNx层和厚度为25nm以上且100nm以下的SiO2层而成的。
接着，在栅极绝缘层4上形成氧化物半导体膜，将氧化物半导体膜(厚度：例如30nm以上且200nm以下)图案化，由此在TFT形成区域31形成氧化物半导体层5，在端子部形成区域34形成氧化物半导体连接部5t，在标记形成区域35形成氧化物半导体盖5m。氧化物半导体膜可以具有层叠结构。
在氧化物半导体膜的图案化中，使用图8所示的第2光掩模62。由此，在端子部形成区域34中，以隔着栅极绝缘层4覆盖下部连接部3t的一部分的方式形成岛状的氧化物半导体连接部5t。氧化物半导体连接部5t的宽度大于下部连接部3t的宽度。另外，在TFT形成区域31中，以至少一部分隔着栅极绝缘层4与栅极电极3重叠的方式形成氧化物半导体层5。在标记形成区域35中，以隔着栅极绝缘层4覆盖标记3m的方式形成氧化物半导体盖5m。
接着，如图6的(c)所示，形成作为TFT的蚀刻阻挡层(沟道保护层)的保护层9(厚度：例如30nm以上且200nm以下)。保护层9能适当使用氧化硅(SiOx)层、氮化硅(SiNx)层、氧化氮化硅(SiOxNy；x＞y)层、氮化氧化硅(SiNxOy；x＞y)层等。在此，通过CVD法形成厚度为例如100nm的氧化硅膜(SiO2膜)作为保护层9。
接着，进行保护层9的图案化。由此，在TFT形成区域31中，形成将氧化物半导体层5的源极接触区域露出的源极开口部9ps和将漏极接触区域露出的漏极开口部9pd。在电容形成区域32中，形成位于电容配线Cs的一部分上的开口部9q，在源极/栅极连接部形成区域33中，形成位于栅极连接配线3sg的一部分上的开口部9r。在端子部形成区域34中，使用图8所示的第3光掩模63，在作为下部连接部3t的接触区域的部分上形成开口部9u。如图所示，在端子部形成区域34中，保护层9覆盖氧化物半导体连接部5t的接触区域侧的侧面(即开口部9u侧的端面)51s。即，当从基板1的法线方向观看时，保护层9的侧面(开口部9u的侧面)位于比氧化物半导体连接部5t的侧面51s靠接触区域侧。在标记形成区域35中，保护层9被图案化为具有覆盖氧化物半导体盖5m的端面和上表面的岛状的图案。
之后，如图6的(d)所示，在基板1上形成源极用导电膜(厚度：例如50nm以上且500nm以下)。接着，使用第4光掩模(未图示)将源极用导电膜图案化，由此形成包含源极配线的源极配线层。具体地说，在TFT形成区域31中，形成在源极开口部9ps内与氧化物半导体层5接触的源极电极7s和在漏极开口部9pd内与氧化物半导体层5接触的漏极电极7d，得到TFT101。另外，在电容形成区域32中，形成在开口部9q内与栅极绝缘层4接触的上部电极7c。上部电极7c与漏极电极7d一体地形成。而且，在源极/栅极连接部形成区域33中，在保护层9上形成源极连接配线7sg。源极连接配线7sg的开口部9r侧的端部7A位于保护层9的上表面。因此，如图所示，保护层9中的开口部9r的周缘部(端部)9A从源极连接配线7sg露出。在端子部形成区域34和标记形成区域35中，将源极用导电膜除去。
源极用导电膜能适当使用包含铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属或其合金或其金属氮化物的膜。另外，也可以使用将这多个膜层叠而成的层叠膜。在此，例如使用从基板11侧起按顺序层叠有Ti膜(厚度：10～100nm)、Cu膜(厚度：50～400nm)的层叠膜(Cu/Ti)。
接着，如图7的(a)所示，以覆盖氧化物半导体TFT101的方式形成层间绝缘层(厚度：例如1μm以上且3μm以下)13。在该例子中，例如通过CVD法形成包含第1绝缘层11和第2绝缘层12的层叠膜作为层间绝缘层13。第1绝缘层11可以是无机绝缘层(厚度：例如0.1μm以上且1μm以下)，第2绝缘层12可以是有机绝缘层(厚度：例如1μm以上且4μm以下)。
第1绝缘层11能使用氧化硅(SiOx)膜、氮化硅(SiNx)膜、氧化氮化硅(SiOxNy；x＞y)膜、氮化氧化硅(SiNxOy；x＞y)膜等无机绝缘膜(钝化膜)。第1绝缘层11可以是层叠膜。在此，例如通过CVD法按顺序形成厚度为例如100nm以上且400nm以下的SiOx层和厚度为20nm以上且400nm以下的SiNx层作为第1绝缘层11。可以形成包含感光性树脂材料等有机绝缘材料的有机绝缘膜作为第2绝缘层12。在此，第2绝缘层12使用厚度为例如2000nm的正型感光性树脂膜。
之后，进行第2绝缘层12的图案化。由此，在电容形成区域32中，在第2绝缘层12形成开口部12q。开口部12q配置为与上部电极7c的至少一部分重叠。另外，在源极/栅极连接部形成区域33形成开口部12r。开口部12r配置为与源极连接配线7sg的上表面的至少一部分(包含端部7A)、保护层9的端部(周缘部)9A以及位于开口部9r之下的栅极连接配线3sg的一部分重叠。在端子部形成区域34，使用图8所示的第5光掩模65设置开口部12u。开口部12u配置为与下部连接部3t的至少一部分、保护层9的端部9B以及氧化物半导体连接部5t的端部5B重叠。从标记形成区域35将第2绝缘层12除去。
接着，如图7的(b)所示，使用第2绝缘层12作为蚀刻掩模，对第1绝缘层11、保护层9以及栅极绝缘层4一并进行蚀刻。在此，根据绝缘层的材料等选择蚀刻条件，使得将源极用导电膜和氧化物半导体膜作为蚀刻阻挡物进行无机绝缘层(第1绝缘层11、保护层9以及栅极绝缘层4)的蚀刻，并且在栅极绝缘层4形成后述的台阶结构。在此所说的蚀刻条件是指在使用干式蚀刻的情况下，包含蚀刻气体的种类、基板温度、腔室内的真空度等。另外，在使用湿式蚀刻的情况下，包含蚀刻液的种类、蚀刻时间等。在本实施方式中，使用CF4/O2作为蚀刻气体，在腔室内进行干式蚀刻。
通过上述蚀刻，在电容形成区域32中，将第1绝缘层11除去，使上部电极7c(漏极电极7d)露出。
在源极/栅极连接部形成区域33中，形成将源极连接配线7sg和栅极连接配线3sg露出的S-G接触孔CH3。此时，源极连接配线7sg作为蚀刻阻挡物发挥功能，仅将保护层9中的从源极连接配线7sg露出的部分(端部9A)除去。另外，在此，在将保护层9的端部9A、以及栅极绝缘层4中的位于端部9A的下方的部分的上部除去、且使栅极绝缘层4中的位于端部9A的下方的部分的下部不被除去而残留的条件下进行蚀刻。由此，在栅极绝缘层4形成台阶结构。源极连接配线7sg的端面71s、保护层9的端面以及栅极绝缘层4的上段部41的侧面在厚度方向上对齐。从基板的法线方向观看，栅极绝缘层4中的未被蚀刻而残留的下部(下段部)42形成在与被蚀刻前的保护层9的端部9A对应的位置。下段部42的厚度虽然也取决于蚀刻条件、被蚀刻材料，但是可以是50nm以上且300nm以下，为栅极绝缘层4的厚度的例如10％以上且80％以下。
在端子部形成区域34形成将下部连接部3t露出的端子部接触孔CH2。此时，仅将保护层9中的从第2绝缘层12露出的部分(包含端部9B)除去，氧化物半导体连接部5t的端部5B在端子部接触孔CH2内露出。保护层9以及第1绝缘层11的侧面与第2绝缘层12的侧面对齐。因此，由氧化物半导体连接部5t和保护层9形成台阶。而且，在本实施方式中，仅将栅极绝缘层4中的位于保护层9的端部9B的下方的部分4B的上部除去，栅极绝缘层4中的位于保护层9的端部9B的下方的部分4B的下部不被除去而残留。因此，在栅极绝缘层4也形成台阶结构。栅极绝缘层4的台阶结构与在源极/栅极连接部形成区域33形成的结构相同。从基板的法线方向观看，栅极绝缘层4的下段部42形成在与被蚀刻前的保护层9的端部9B对应的位置。因此，在端子部形成区域34中，栅极绝缘层4的下段部42具有由第3光掩模63(图8)规定的图案。
在标记形成区域35中，将保护层9、以及栅极绝缘层4中的未被氧化物半导体盖5m覆盖的部分除去。在此，栅极绝缘层4中的位于保护层9的端部9C的下方的部分的下部不被除去而残留。由此，从栅极绝缘层4得到在端面具有台阶结构的岛状的绝缘膜。
接着，如图7的(c)所示，在层间绝缘层13上、氧化物半导体盖5m上和接触孔CH1、CH2、CH3内形成透明导电膜(厚度：50nm以上且200nm以下)，将其图案化。透明导电膜能使用例如ITO(铟锡氧化物)膜、In-Zn-O系氧化物(铟锌氧化物)膜、ZnO膜(氧化锌膜)等。
由此，在TFT形成区域31中，形成在像素接触孔CH1内与上部电极7c(漏极电极7d)接触的像素电极19。
另外，形成在端子部接触孔CH2内与源极连接配线7sg和栅极连接配线3sg接触的透明连接部19sg。透明连接部19sg形成为覆盖层间绝缘层13的侧面、源极连接配线7sg的上表面和侧面、保护层9的侧面、栅极绝缘层4的下段部42的上表面和侧面、栅极连接配线3sg的上表面。
在端子部形成区域34中，形成在端子部接触孔CH2内与下部连接部3t接触的上部连接部19t。上部连接部19t形成为覆盖下部连接部3t的上表面、栅极绝缘层4的下段部42的侧面和上表面、上段部41的侧面、氧化物半导体连接部5t的端部5B的侧面和上表面、保护层9的侧面、层间绝缘层13的侧面。
在标记形成区域35中，形成覆盖氧化物半导体盖5m的透明导电体盖19m。透明导电体盖19m形成为覆盖栅极绝缘层4的下段部42的侧面和上表面、上段部41的侧面、氧化物半导体盖5m的侧面和上表面。这样，得到半导体装置1000。
图9是例示端子部接触孔CH2的侧壁的台阶结构的截面图，示出沿着图9所示的A-A’线的截面。当从基板的法线方向观看时，在端子部接触孔CH2中，氧化物半导体连接部5t中的从层间绝缘层13露出的部分的长度、即层间绝缘层13的侧面与氧化物半导体连接部5t的侧面或上段部41的侧面的距离d1可以设定为大于栅极绝缘层4中的从氧化物半导体连接部5t露出的部分(下段部42)的长度、即栅极绝缘层4的上段部41的侧面与下段部42的侧面的距离D。由此，能降低栅极绝缘层4中的被薄膜化的部分的面积，因此能更有效地抑制配线腐蚀。在此所说的距离d1、D是从基板的法线方向观看时与由第5光掩模65规定的层间绝缘层13的周缘部垂直的方向(A-A’线)的长度。
如图8所示，距离d1由第5光掩模65和将氧化物半导体膜图案化时的第2光掩模62决定，例如是1μm以上且15μm以下(在此为8.0μm)。距离D是从由第5光掩模65和将保护层9图案化时的第3光掩模63决定的距离d2减去上述距离d1得到的距离(D＝d2-d1)。距离D例如是1μm以上且10μm以下(在此为4.0μm)。
在此，对本实施方式中使用的氧化物半导体膜(氧化物半导体层5)进行说明。氧化物半导体层5所包含的氧化物半导体可以是非晶质氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。结晶质氧化物半导体可以举出多晶氧化物半导体、微晶氧化物半导体、c轴大致垂直于层面取向的结晶质氧化物半导体等。
氧化物半导体层5也可以具有2层以上的层叠结构。在氧化物半导体层5具有层叠结构的情况下，氧化物半导体层5也可以包括非晶质氧化物半导体层和结晶质氧化物半导体层。或者，也可以包括晶体结构不同的多个结晶质氧化物半导体层。另外，也可以包括多个非晶质氧化物半导体层。在氧化物半导体层5具有包括上层和下层的2层结构的情况下，优选上层所含的氧化物半导体的能隙比下层所含的氧化物半导体的能隙大。但是，在这些层的能隙的差比较小的情况下，下层氧化物半导体的能隙也可以大于上层氧化物半导体的能隙。
例如特开2014-007399号公报中记载了非晶质氧化物半导体及上述各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体层的构成等。为了参考，在本说明书中援引特开2014-007399号公报公开的全部内容。
氧化物半导体层5例如可以包含In、Ga和Zn中的至少一种金属元素。在本实施方式中，氧化物半导体层5例如包含In-Ga-Zn-O系半导体(例如，氧化铟镓锌)。在此，In-Ga-Zn-O系半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga和Zn的比例(组成比)没有特别限定，例如，包括In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。这样的氧化物半导体层5能由包含In-Ga-Zn-O系半导体的氧化物半导体膜形成。
In-Ga-Zn-O系半导体可以是非晶质，也可以是结晶质。结晶质In-Ga-Zn-O系半导体优选c轴大致垂直于层面取向的结晶质In-Ga-Zn-O系氧化物半导体。
此外，结晶质In-Ga-Zn-O系氧化物半导体的晶体结构例如已在上述的2014-007399号公报、特开2012-134475号公报、特开2014-209727号公报等中公开。为了参考，在本说明书中援引特开2012-134475号公报和特开2014-209727号公报公开的全部内容。具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(与a-SiTFT相比超过20倍)和低漏电流(与a-SiTFT相比不到百分之一)，因此适合用作驱动TFT(例如在包括多个像素的显示区域的周边，与显示区域设置在同一基板上的驱动电路所包含的TFT)和像素TFT(设置于像素的TFT)。
氧化物半导体层5也可以包含其它氧化物半导体来代替In-Ga-Zn-O系半导体。例如也可以包含In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO；InSnZnO)。In-Sn-Zn-O系半导体是In(铟)、Sn(锡)和Zn(锌)的三元系氧化物。或者，氧化物半导体层5也可以包含In-Al-Zn-O系半导体、In-Al-Sn-Zn-O系半导体、Zn-O系半导体、In-Zn-O系半导体、Zn-Ti-O系半导体、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Ga-Sn-O系半导体、In-Ga-O系半导体、Zr-In-Zn-O系半导体、Hf-In-Zn-O系半导体等。
(第2实施方式)
以下，参照附图说明本发明的半导体装置的第2实施方式。本实施方式的半导体装置在端子部不形成氧化物半导体连接部5t，这一点与前面参照图1～图5描述的实施方式不同。TFT、电容元件、源极/栅极连接部以及标记部的构成与前述的实施方式相同。
图10的(a)和(b)分别是本实施方式的端子部的俯视图和截面图。对与图3相同的构成要素标注相同的附图标记，有时省略说明。
端子部201A具有：下部连接部3t，其由栅极用导电膜形成；绝缘层15，其形成在下部连接部3t上；以及上部连接部19t，其与像素电极由同一透明导电膜形成。下部连接部3t可以是栅极配线G或栅极连接配线3sg。绝缘层15包含栅极绝缘层4、保护层9以及层间绝缘层13。上部连接部19t在形成于绝缘层15的端子部接触孔CH2内与下部连接部3t接触。在端子部形成区域中，将氧化物半导体膜除去。
在本实施方式中，与前述的实施方式同样，在端子部接触孔CH2的侧壁，栅极绝缘层4具有台阶结构。即，栅极绝缘层4具有上段部41和位于比上段部41靠基板侧的下段部42，下段部42的侧面42s位于比上段部41的侧面41s靠外侧。另外，在端子部接触孔CH2的侧壁，栅极绝缘层4的上段部41的侧面41s、保护层9的侧面9s以及层间绝缘层13的侧面13s是对齐的。
上部连接部19t配置为在端子部接触孔CH2内覆盖下部连接部3t、栅极绝缘层4的下段部42的侧面42s和上表面42u、上段部41的侧面41s、保护层9的侧面9s、层间绝缘层13的侧面13s、以及层间绝缘层13的上表面的一部分。
在本实施方式的端子部201A中，端子部接触孔CH2的侧壁具有因栅极绝缘层4的台阶结构而产生的锥形形状。因此，能提高上部连接部19t的覆盖率，因此能抑制下部连接部3t的腐蚀。而且，下部连接部3t不仅由栅极绝缘层4覆盖还由保护层9覆盖，因此能更有效地抑制由水分引起的下部连接部3t的腐蚀。
端子部201A是如下所示进行制造的。图11的(a)至(c)是示出在端子部形成区域制造端子部201A的方法的一例的工序截面图。各层的材料、厚度以及形成方法与前面参照图6和图7描述的方法相同，因此省略说明。
首先，如图11的(a)所示，在端子部形成区域形成下部连接部3t和栅极绝缘层4。接着，堆积氧化物半导体膜，进行氧化物半导体膜的图案化。由此，从端子部形成区域除去氧化物半导体膜。接着，在栅极绝缘层4上形成具有开口部9u的保护层9。当从基板的法线方向观看时，开口部9u配置为与下部连接部3t重叠。
接着，如图11的(b)所示，以覆盖栅极绝缘层4和保护层9的方式形成第1绝缘层11。接着，形成第2绝缘层12，在第2绝缘层12设置开口部12u。开口部12u配置为当从基板的法线方向观看时与保护层9的端部9B重叠。
接着，如图11的(c)所示，将第2绝缘层12作为掩模，进行第1绝缘层11、保护层9以及栅极绝缘层4的图案化，形成端子部接触孔CH2。图案化是在将保护层9的端部9B、以及栅极绝缘层4中的位于保护层9的端部9B的下方的部分的上部除去并使栅极绝缘层4中的位于保护层9的端部9B的下方的部分的下部不被除去而残留的条件下进行的。由此，在栅极绝缘层4形成台阶结构。
接着，虽然未图示，但是在端子部接触孔CH2内和第2绝缘层12上形成上部连接部19t。这样，得到端子部201A。
(第3实施方式)
以下，参照附图说明本发明的半导体装置的第3实施方式。
在前面参照图3和图10描述的端子部201、201A中，上部连接部19t从端子部接触孔CH2的底面经过侧壁延伸到层间绝缘层13的上表面。上部连接部19t的端部配置在层间绝缘层13上。与此相对，在本实施方式中，上部连接部19t部分地覆盖端子部接触孔CH2的侧面，上部连接部19t的端部配置在端子部接触孔CH2内，这一点与前述的端子部201、201A不同。
图12的(a)和(b)分别是本实施方式的端子部201B的俯视图和截面图。对与图3相同的构成要素标注相同的附图标记，有时省略说明。
在端子部201B中，上部连接部19t配置为覆盖在端子部接触孔CH2的底面露出的下部连接部3t、栅极绝缘层4的下段部42的侧面42s以及下段部42的上表面42u的至少一部分。上部连接部19t的端部(显示区域侧的端部)19E位于下段部42的上表面42u上。其它结构与图3所示的结构相同。
在本实施方式中，利用在端子部接触孔CH2的侧壁形成的台阶结构，能提高上部连接部19t的覆盖率，因此能抑制下部连接部3t的腐蚀。另外，与图3所示的端子部201相比，能减小上部连接部19t的面积。而且，能将上部连接部19t仅配置在端子部接触孔CH2内，因此在排列有多个端子部的情况下，能抑制相邻的2个端子部间的漏电。
上部连接部19t的形状不限于图示的例子。只要上部连接部19t从下部连接部3t延伸到下段部42的上表面42u的至少一部分即可，也可以延伸到氧化物半导体连接部5t的侧面和上表面。
例如可以是，如图13的(a)和(b)所例示的那样，上部连接部19t延伸到氧化物半导体连接部5t的上表面5tu的至少一部分，上部连接部19t的端部19E位于氧化物半导体连接部5t的上表面5tu。由此，利用端子部接触孔CH2的2段台阶能更有效地提高上部连接部19t的覆盖率。另外，在图12所示的构成中，下部连接部3t的一部分仅由栅极绝缘层4的下段部42覆盖，但是在图13所示的构成中不存在这样的部分，因此能更可靠地抑制下部连接部3t的腐蚀。
图14的(a)和(b)分别是本实施方式的另一端子部201D的俯视图和截面图。对与图10相同的构成要素标注相同的附图标记，有时省略说明。
在端子部201D中，上部连接部19t配置为覆盖在端子部接触孔CH2的底面露出的下部连接部3t、栅极绝缘层4的下段部42的侧面42s、以及下段部42的上表面42u的至少一部分。上部连接部19t的端部(显示区域侧的端部)19E位于下段部42的上表面42u上。其它结构与图10所示的结构相同。
在端子部201D中，如上所述，利用形成于端子部接触孔CH2的侧壁的台阶结构，也能提高上部连接部19t的覆盖率。另外，能将上部连接部19t仅配置在端子部接触孔CH2内，因此能抑制相邻的端子部间的漏电。
(第4实施方式)
以下，参照附图说明本发明的半导体装置的第4实施方式。本实施方式的半导体装置是具有在同一基板上形成的氧化物半导体TFT和结晶质硅TFT的有源矩阵基板。
有源矩阵基板按每个像素具备TFT(像素用TFT)。像素用TFT使用例如以In-Sn-Zn-O系的半导体膜为活性层的氧化物半导体TFT。
有时也会在与像素用TFT相同的基板上一体地形成周边驱动电路的一部分或整体。这样的有源矩阵基板被称为驱动器单片的有源矩阵基板。在驱动器单片的有源矩阵基板中，周边驱动电路设置在包含多个像素的区域(显示区域)以外的区域(非显示区域或边框区域)。构成周边驱动电路的TFT(电路用TFT)例如使用以多晶硅膜为活性层的结晶质硅TFT。这样，如果像素用TFT使用氧化物半导体TFT，电路用TFT使用结晶质硅TFT，则在显示区域中能降低功耗，而且能使边框区域变小。
像素用TFT能采用参照图1和图2所述的TFT101。关于这一点在后面说明。
接着，使用附图说明本实施方式的有源矩阵基板的更具体的构成。
图16是示出本实施方式的有源矩阵基板700的平面结构的一例的示意性的俯视图，图17是示出有源矩阵基板700的结晶质硅TFT(以下称为“第1薄膜晶体管”。)710A和氧化物半导体TFT(以下称为“第2薄膜晶体管”。)710B的截面结构的截面图。
如图16所示，有源矩阵基板700具有包含多个像素的显示区域702和显示区域702以外的区域(非显示区域)。非显示区域包含设置驱动电路的驱动电路形成区域701。在驱动电路形成区域701设置有例如栅极驱动电路740、检查电路770等。在显示区域702形成有在行方向上延伸的多个栅极总线(未图示)和在列方向上延伸的多个源极总线S。虽然未图示，但是各像素例如由栅极总线和源极总线S规定。栅极总线分别与栅极驱动电路的各端子连接。源极总线S分别与安装于有源矩阵基板700的驱动IC750的各端子连接。驱动IC750的端子能采用前面参照图1、图3、图10、图12、图13、图14描述的端子部201、201A、201B、201C、201D。另外，在驱动电路形成区域701的显示区域702的附近能配置前面参照图1和图4描述的源极/栅极连接部203。
如图17所示，在有源矩阵基板700中，在显示区域702的各像素中形成有第2薄膜晶体管710B作为像素用TFT，在驱动电路形成区域701形成有第1薄膜晶体管710A作为电路用TFT。
有源矩阵基板700具备：基板711；基底膜712，其形成于基板711的表面；第1薄膜晶体管710A，其形成在基底膜712上；以及第2薄膜晶体管710B，其形成在基底膜712上。第1薄膜晶体管710A是具有主要包含结晶质硅的活性区域的结晶质硅TFT。第2薄膜晶体管710B是具有主要包含氧化物半导体的活性区域的氧化物半导体TFT。第1薄膜晶体管710A和第2薄膜晶体管710B被一体地制作在基板711上。这里所说的“活性区域”是指成为TFT的活性层的半导体层中的形成沟道的区域。
第1薄膜晶体管710A具有：结晶质硅半导体层(例如低温多晶硅层)713，其形成在基底膜712上；第1绝缘层714，其覆盖结晶质硅半导体层713；以及栅极电极715A，其设置在第1绝缘层714上。第1绝缘层714中的位于结晶质硅半导体层713与栅极电极715A之间的部分作为第1薄膜晶体管710A的栅极绝缘膜发挥功能。结晶质硅半导体层713具有：形成沟道的区域(活性区域)713c；以及分别位于活性区域两侧的源极区域713s和漏极区域713d。在该例子中，结晶质硅半导体层713中的隔着第1绝缘层714与栅极电极715A重叠的部分成为活性区域713c。第1薄膜晶体管710A还具有与源极区域713s和漏极区域713d分别连接的源极电极718sA和漏极电极718dA。源极电极718sA和漏极电极718dA也可以设置在覆盖栅极电极715A和结晶质硅半导体层713的层间绝缘膜(在此为第2绝缘层716)上，在形成于层间绝缘膜的接触孔内与结晶质硅半导体层713连接。
第2薄膜晶体管710B具有：栅极电极715B，其设置在基底膜712上；第2绝缘层716，其覆盖栅极电极715B；以及氧化物半导体层717，其配置在第2绝缘层716上。如图所示，作为第1薄膜晶体管710A的栅极绝缘膜的第1绝缘层714也可以延伸设置到要形成第2薄膜晶体管710B的区域。在该情况下，氧化物半导体层717也可以形成在第1绝缘层714上。第2绝缘层716中的位于栅极电极715B与氧化物半导体层717之间的部分作为第2薄膜晶体管710B的栅极绝缘膜发挥功能。氧化物半导体层717具有：形成沟道的区域(活性区域)717c；以及分别位于活性区域两侧的源极接触区域717s和漏极接触区域717d。在该例子中，氧化物半导体层717中的隔着第2绝缘层716与栅极电极715B重叠的部分成为活性区域717c。在氧化物半导体层717上形成有保护层(蚀刻阻挡层)725。保护层725与氧化物半导体层717的活性区域717c接触，并且具有将源极接触区域717s和漏极接触区域717d分别露出的开口部。第2薄膜晶体管710B还具有在保护层725的各开口部内分别与源极接触区域717s和漏极接触区域717d连接的源极电极718sB和漏极电极718dB。此外，也可以是在基板711上不设置基底膜712的构成。
薄膜晶体管710A、710B被钝化膜719和平坦化膜720覆盖。在作为像素用TFT发挥功能的第2薄膜晶体管710B中，栅极电极715B与栅极总线(未图示)连接，源极电极718sB与源极总线(未图示)连接，漏极电极718dB与像素电极723连接。在该例子中，漏极电极718dB在形成于钝化膜719和平坦化膜720的开口部内与对应的像素电极723连接。经由源极总线向源极电极718sB提供视频信号，基于来自栅极总线的栅极信号向像素电极723写入所需要的电荷。
此外，如图所示，也可以在平坦化膜720上形成有透明导电层721作为共用电极，在透明导电层(共用电极)721与像素电极723之间形成有第3绝缘层722。在该情况下，也可以在像素电极723中设置有狭缝状的开口。这样的有源矩阵基板700能应用于例如FFS(FringeField Switching：边缘场开关)模式的显示装置。FFS模式是在其中一个基板上设置一对电极，在平行于基板面的方向(横向)上对液晶分子上施加电场的横向电场方式的模式。在该例子中，生成的是由从像素电极723出发并穿过液晶层(未图示)，然后穿过像素电极723的狭缝状的开口而穿出到共用电极721的电力线所表示的电场。该电场相对于液晶层具有横向的成分。其结果是，能够将横向电场施加到液晶层。在横向电场方式中，液晶分子不会从基板立起，因此具有能够实现比纵向电场方式更宽广的视角的优点。
本实施方式的第2薄膜晶体管710B能够采用上面参照图1和图2描述的TFT101作为像素用TFT。在采用TFT101的情况下，也可以使TFT101的栅极电极3、栅极绝缘层4、氧化物半导体层5、源极电极7s和漏极电极7d分别对应于图17所示的栅极电极715B、第2绝缘层(栅极绝缘层)716、氧化物半导体层717、源极电极718sB和漏极电极718dB。
另外，构成图16所示的检查电路770的TFT(检查用TFT)也可以使用作为氧化物半导体TFT的薄膜晶体管710B。
此外，虽然未图示，但是检查TFT和检查电路例如也可以形成在图16所示的安装驱动器IC750的区域。在该情况下，检查用TFT配置在驱动器IC750与基板711之间。
在图示的例子中，第1薄膜晶体管710A具有在栅极电极715A与基板711(基底膜712)之间配置有结晶质硅半导体层713的顶栅结构。另一方面，第2薄膜晶体管710B具有在氧化物半导体层717与基板711(基底膜712)之间配置有栅极电极715B的底栅结构。通过采用这样的结构，在同一基板711上一体形成2种薄膜晶体管710A、710B时，能更有效地抑制制造工序数和制造成本的增加。
第1薄膜晶体管710A和第2薄膜晶体管710B的TFT结构不限于上述的结构。例如，这些薄膜晶体管710A、710B也可以具有相同的TFT结构。例如，第1薄膜晶体管710A也可以是底栅结构。
作为第2薄膜晶体管710B的栅极绝缘膜的第2绝缘层716也可以延伸设置到形成第1薄膜晶体管710A的区域，作为覆盖第1薄膜晶体管710A的栅极电极715A和结晶质硅半导体层713的层间绝缘膜发挥功能。这样，在第1薄膜晶体管710A的层间绝缘膜和第2薄膜晶体管710B的栅极绝缘膜形成在同一层(第2绝缘层)716内的情况下，第2绝缘层716也可以具有层叠结构。例如，第2绝缘层716也可以具有包含能供给氢的供氢性层(例如氮化硅层)和配置在供氢性层上的能供给氧的供氧性层(例如氧化硅层)的层叠结构。
第1薄膜晶体管710A的栅极电极715A和第2薄膜晶体管710B的栅极电极715B也可以形成在同一层内。另外，第1薄膜晶体管710A的源极电极718sA及漏极电极718dA与第2薄膜晶体管710B的源极电极718sB及漏极电极718dB也可以形成在同一层内。“形成在同一层内”是指使用同一膜(导电膜)形成。由此，能够抑制制造工序数和制造成本的增加。
工业上的可利用性
本发明的实施方式能广泛应用于氧化物半导体TFT和具有氧化物半导体TFT的各种半导体装置。也可应用于例如有源矩阵基板等电路基板、液晶显示装置、有机电致发光(EL)显示装置及无机电致发光显示装置等显示装置、图像传感装置等摄像装置、图像输入装置、指纹读取装置、半导体存储器等各种电子装置。
附图标记说明
1 基板
3 栅极电极
3m 标记
3sg 栅极连接配线
3t 下部连接部
4 栅极绝缘层
5 氧化物半导体层
5m 氧化物半导体盖
5t 氧化物半导体连接部
7c 辅助电容的上部电极
7d 漏极电极
7s 源极电极
7sg 源极连接配线
9 保护层
11 第1绝缘层
12 第2绝缘层
13 层间绝缘层
19 像素电极
19m 透明导电体盖
19sg 透明连接部
19t 上部连接部
21 标记盖
41 栅极绝缘层的上段部
42 栅极绝缘层的下段部
101 TFT
105 辅助电容
201、201A、201B、201C、201D 端子部
203 源极/栅极连接部
205 标记部
1000 半导体装置。

Claims (19)

1.一种半导体装置，具备：基板；薄膜晶体管，其支撑于上述基板；层间绝缘层，其覆盖上述薄膜晶体管；以及配线连接部，上述半导体装置的特征在于，
上述薄膜晶体管具有：栅极电极，其形成在上述基板之上；栅极绝缘层，其覆盖上述栅极电极；氧化物半导体层，其形成在上述栅极绝缘层上；保护层，其覆盖上述氧化物半导体层的至少沟道区域；以及源极电极和漏极电极，其形成为分别与上述氧化物半导体层接触，
上述配线连接部具备：
下部导电部，其与上述栅极电极由同一导电膜形成；
绝缘层，其形成在上述下部导电部上，并且具有将上述下部导电部的至少一部分露出的接触孔；以及
上部导电部，其至少一部分配置在上述接触孔内，
上述绝缘层包含上述栅极绝缘层、上述保护层以及上述层间绝缘层，
在上述接触孔的侧壁，上述栅极绝缘层的端面具有台阶结构，具有上述台阶结构的端面具有上段部的侧面以及下段部的上表面和侧面，上述下段部位于上述上段部的上述基板侧，当从上述基板的法线方向观看时，上述下段部的侧面位于比上述上段部的侧面靠外侧，
上述上部导电部在上述接触孔内与上述下部导电部以及上述栅极绝缘层的上述下段部的侧面和上表面接触。
2.根据权利要求1所述的半导体装置，
上述配线连接部还具有氧化物半导体连接部，上述氧化物半导体连接部位于上述保护层和上述栅极绝缘层之间，并且与上述氧化物半导体层由同一半导体膜形成，
当从上述基板的法线方向观看时，在上述接触孔的上述侧壁，上述氧化物半导体连接部的侧面位于上述保护层的侧面与上述栅极绝缘层的上述下段部的侧面之间，
上述上部导电部在上述接触孔内还与上述栅极绝缘层的上述上段部的侧面以及上述氧化物半导体连接部的侧面和上表面接触。
3.根据权利要求1所述的半导体装置，
在上述接触孔的上述侧壁，上述栅极绝缘层的上述上段部的侧面与上述保护层的侧面是对齐的。
4.根据权利要求2所述的半导体装置，
在上述接触孔的上述侧壁，上述栅极绝缘层的上述上段部的侧面与上述氧化物半导体连接部的侧面是对齐的。
5.根据权利要求1至4中的任意一项所述的半导体装置，
上述上部导电部从上述接触孔的底面经过上述侧壁延伸到上述层间绝缘层上。
6.根据权利要求1至4中的任意一项所述的半导体装置，
上述上部导电部在上述栅极绝缘层的上述下段部的上表面上具有端部。
7.根据权利要求2或4所述的半导体装置，
上述上部导电部在上述氧化物半导体连接部的上表面上具有端部。
8.根据权利要求1所述的半导体装置，
上述配线连接部还具有源极连接部，上述源极连接部位于上述保护层和上述层间绝缘层之间，并且与上述源极电极由同一导电膜形成，
当从上述基板的法线方向观看时，在上述接触孔的上述侧壁，上述源极连接部的侧面位于比上述栅极绝缘层的上述下段部的侧面靠内侧，
上述上部导电部在上述接触孔内还与上述栅极绝缘层的上述上段部的侧面、上述保护层的侧面以及上述源极连接部的侧面和上表面接触。
9.根据权利要求8所述的半导体装置，
上述源极连接部的侧面与上述保护层的侧面以及上述栅极绝缘层的上述上段部的侧面是对齐的。
10.根据权利要求1至4中的任意一项所述的半导体装置，具有：
标记部，其与上述栅极电极由同一导电膜形成；
岛状的绝缘膜，其覆盖上述标记部；
氧化物半导体盖部，其与上述氧化物半导体层由同一半导体膜形成，并且配置为隔着上述绝缘膜与上述标记部至少部分地重叠；以及
上部导电体盖部，其覆盖上述氧化物半导体盖部，
在上述绝缘膜的周缘，上述绝缘膜具有另一上段部和位于上述另一上段部的上述基板侧的另一下段部，当从上述基板的法线方向观看时，上述另一下段部的侧面位于比上述另一上段部的侧面靠外侧，
上述另一上段部的侧面与上述氧化物半导体盖部的侧面是对齐的，
上述上部导电体盖部配置为与上述另一下段部的侧面和上表面、上述另一上段部的侧面以及上述氧化物半导体盖部的侧面和上表面接触。
11.根据权利要求1至4中的任意一项所述的半导体装置，
当从上述基板的法线方向观看时，在上述接触孔的上述侧壁，上述栅极绝缘层的上述上段部的侧面与上述下段部的侧面的距离D为1μm以上且10μm以下。
12.根据权利要求2或4所述的半导体装置，
当从上述基板的法线方向观看时，在上述接触孔的上述侧壁，上述保护层的侧面与上述氧化物半导体连接部的侧面的距离d1大于上述上段部的侧面与上述下段部的侧面的距离D。
13.根据权利要求1至4中的任意一项所述的半导体装置，
上述氧化物半导体层包含In-Ga-Zn-O系半导体。
14.根据权利要求13所述的半导体装置，
上述氧化物半导体层包含结晶质部分。
15.一种半导体装置的制造方法，是具备薄膜晶体管和配线连接部的半导体装置的制造方法，其特征在于，包含：
工序(A)，在基板上形成栅极用导电膜，将其图案化，由此在形成薄膜晶体管的TFT形成区域形成上述薄膜晶体管的栅极电极，在形成配线连接部的配线连接部形成区域形成上述配线连接部的下部导电部；
工序(B)，形成覆盖上述栅极电极和上述下部导电部的栅极绝缘层；
工序(C)，在上述栅极绝缘层上形成氧化物半导体膜，将其图案化，由此形成上述薄膜晶体管的氧化物半导体层；
工序(D)，在上述氧化物半导体层和上述栅极绝缘层上，形成覆盖上述氧化物半导体层的至少沟道区域的保护层，其中，上述保护层还延伸设置到上述配线连接部形成区域，当从上述基板的法线方向观看时，上述保护层具有与上述下部导电部的一部分重叠的开口部；
工序(E)，以覆盖上述氧化物半导体层的方式形成源极用导电膜，将其图案化，由此形成上述薄膜晶体管的源极电极和漏极电极，从而得到上述薄膜晶体管；
工序(F)，以覆盖上述薄膜晶体管的方式形成层间绝缘层，其中，上述层间绝缘层还延伸设置到上述配线连接部形成区域；
工序(G)，进行上述层间绝缘层、上述保护层以及上述栅极绝缘层的蚀刻，由此在上述配线连接部形成区域形成将上述下部导电部的一部分露出的接触孔，其中，上述蚀刻是在将上述保护层的端部、以及上述栅极绝缘层中的位于上述保护层的上述端部的下方的部分的上部除去且使上述栅极绝缘层中的位于上述保护层的上述端部的下方的部分的下部残留的条件下进行的，由此，在上述接触孔的侧壁，上述栅极绝缘层的端面具有台阶结构，具有上述台阶结构的端面具有上段部的侧面以及下段部的上表面和侧面，上述下段部位于上述上段部的上述基板侧，当从上述基板的法线方向观看时，上述下段部的侧面位于比上述上段部的侧面靠外侧；以及
工序(H)，在上述接触孔内，形成与上述下部导电部的上述一部分以及上述栅极绝缘层的上述下段部的侧面和上表面接触的上部导电部，由此得到上述配线连接部。
16.根据权利要求15所述的半导体装置的制造方法，
上述工序(C)包含通过上述氧化物半导体膜的图案化在上述配线连接部形成区域形成岛状的氧化物半导体连接部的工序，
在上述工序(D)中，上述保护层形成为覆盖上述氧化物半导体连接部的侧面和上表面，
在上述工序(E)中，上述源极用导电膜的图案化是在上述氧化物半导体连接部作为蚀刻阻挡物发挥功能的条件下进行的，
当从上述基板的法线方向观看时，在上述接触孔的上述侧壁，上述氧化物半导体连接部的侧面位于上述保护层的侧面与上述栅极绝缘层的上述下段部的侧面之间。
17.根据权利要求15或16所述的半导体装置的制造方法，
在上述工序(F)中，上述层间绝缘层包含第1绝缘层和第2绝缘层，上述第1绝缘层是无机绝缘层，上述第2绝缘层形成在上述第1绝缘层之上，是有机绝缘层，上述工序(G)包含：将上述第2绝缘层图案化的工序；以及将被图案化后的上述第2绝缘层作为掩模对上述第1绝缘层、上述保护层以及上述栅极绝缘层一并进行蚀刻的工序。
18.根据权利要求15或16所述的半导体装置的制造方法，
上述氧化物半导体层包含In-Ga-Zn-O系半导体。
19.根据权利要求18所述的半导体装置的制造方法，
上述氧化物半导体层包含结晶质部分。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9753590B2 (en) * 2014-06-13 2017-09-05 Lg Display Co., Ltd. Display device integrated with touch screen panel and method of fabricating the same
CN107086220A (zh) * 2017-04-24 2017-08-22 惠科股份有限公司 一种主动开关阵列基板及其制造方法、显示面板
JP2019169660A (ja) * 2018-03-26 2019-10-03 三菱電機株式会社 薄膜トランジスタ基板、表示装置、および、薄膜トランジスタ基板の製造方法
JP7284613B2 (ja) * 2019-03-29 2023-05-31 シャープ株式会社 アクティブマトリクス基板およびその製造方法
JPWO2021149647A1 (zh) * 2020-01-22 2021-07-29
CN114326231B (zh) * 2021-12-14 2023-10-13 广州华星光电半导体显示技术有限公司 显示面板及其制备方法与显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102769013A (zh) * 2011-05-03 2012-11-07 乐金显示有限公司 薄膜晶体管基板及其制造方法
KR20150000040A (ko) * 2013-06-21 2015-01-02 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011027656A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
RU2503085C1 (ru) * 2009-12-09 2013-12-27 Шарп Кабусики Кайся Полупроводниковое устройство и способ его изготовления
US8829517B2 (en) * 2010-07-21 2014-09-09 Sharp Kabushiki Kaisha Substrate, method for fabricating the same, and display device
WO2012023226A1 (ja) * 2010-08-18 2012-02-23 シャープ株式会社 表示装置用基板及びその製造方法、表示装置
CN103155153B (zh) * 2010-10-07 2016-03-30 夏普株式会社 半导体装置、显示装置以及半导体装置和显示装置的制造方法
KR102637010B1 (ko) 2010-12-03 2024-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
CN103946742B (zh) * 2011-11-18 2016-08-31 夏普株式会社 半导体装置、显示装置和半导体装置的制造方法
US8829528B2 (en) * 2011-11-25 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including groove portion extending beyond pixel electrode
CN104040416B (zh) * 2012-01-11 2017-05-17 夏普株式会社 半导体装置、显示装置和半导体装置的制造方法
CN104380473B (zh) 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
KR102032962B1 (ko) * 2012-10-26 2019-10-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102769013A (zh) * 2011-05-03 2012-11-07 乐金显示有限公司 薄膜晶体管基板及其制造方法
KR20150000040A (ko) * 2013-06-21 2015-01-02 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법

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Publication number Publication date
WO2017051791A1 (ja) 2017-03-30
US20180286985A1 (en) 2018-10-04
US10340392B2 (en) 2019-07-02
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JP6526215B2 (ja) 2019-06-05
CN108028202A (zh) 2018-05-11

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