JP2023163682A - アクティブマトリクス基板および液晶表示装置 - Google Patents

アクティブマトリクス基板および液晶表示装置 Download PDF

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Kengo Hara
洋平 竹内
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Abstract

【課題】画素電極と配向膜との界面に蓄積された電荷が従来よりも抜けやすい、コモン下層構造のアクティブマトリクス基板を提供する。【解決手段】アクティブマトリクス基板は、酸化物半導体層を含む薄膜トランジスタと、薄膜トランジスタを覆う層間絶縁層と、層間絶縁層の上方に設けられ、薄膜トランジスタに電気的に接続された画素電極と、画素電極と層間絶縁層との間に設けられた共通電極と、共通電極と画素電極との間に設けられた第１誘電体層と、画素電極を覆うように設けられた配向膜とを備える。第１誘電体層は、それぞれが共通電極の一部を露出させる複数の開口部であって、それぞれ内に配向膜が位置している複数の開口部を有する。【選択図】図２Ｂ

Description

本発明は、アクティブマトリクス基板および液晶表示装置に関する。
アクティブマトリクス基板を備える液晶表示装置では、画素ごとに、画素電極およびスイッチング素子が設けられている。スイッチング素子として、例えば薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」）が用いられる。各画素において、ＴＦＴは、画素電極に電気的に接続される。ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。本明細書においては、液晶表示装置の画素に対応するアクティブマトリクス基板の部分を「画素領域」または「画素」と呼び、各画素にスイッチング素子として設けられたＴＦＴを「画素ＴＦＴ」と呼ぶことがある。
液晶表示装置の表示モードとして、ＦＦＳ（Fringe Field Switching）モードなどの横電界モードが採用されることがある。横電界モードでは、アクティブマトリクス基板に一対の電極（画素電極および共通電極）が設けられ、液晶層に対して基板面に平行な方向（横方向）に電界が印加される。
ＦＦＳモードでは、共通電極が画素電極の上層に配置された構造（以下では「コモン上層構造」と呼ぶ）が採用されることもあるし、共通電極が画素電極の下層に配置された構造（以下では「コモン下層構造」と呼ぶ）が採用されることもある。コモン下層構造を有するアクティブマトリクス基板は、例えば特許文献１に記載されている。
一方、近年、タッチセンサを備えた表示装置（「タッチパネル」と呼ばれる）が、スマートフォン、タブレット型携帯端末等に広く利用されている。タッチセンサには、抵抗膜式、静電容量式、光学式など、種々の方式のものが知られている。静電容量式のタッチセンサでは、物体（例えば指）の接触または接近による静電容量の変化を電気的に検出することで、タッチ状態か否かを判別する。静電容量方式のタッチセンサには、タッチセンサ用の電極と物体（例えば指）との間に生じる静電容量の変化を検知する自己容量方式と、タッチセンサ用の一対の電極（トランスミッタ電極とレシーバ電極）を用いて電界を発生させ、電極間の電界変化を検出する相互容量方式とがある。
ＦＦＳモードの液晶表示装置にタッチセンサ機能を内蔵する場合には、アクティブマトリクス基板に設けられた共通電極を複数のセグメントに分割し、各セグメントを自己容量方式のタッチセンサ用の電極（以下、「センサ電極」）として機能させることが可能である。各タッチセンサ電極は、それぞれ、対応するタッチ配線（タッチセンサの駆動用または検出用）に電気的に接続される。タッチセンサ機能を備えたＦＦＳモードの液晶表示装置は、例えば特許文献２に開示されている。
特開２０１３－１０９３４７号公報 国際公開第２０１６／１３６２７１号
コモン下層構造のアクティブマトリクス基板を備えた液晶表示装置では、画素電極と配向膜との界面に電荷が蓄積され、これが残留ＤＣ電圧の原因となる。液晶表示装置を用いたタッチパネルのうち、「インセル型」と呼ばれるものでは、後述する理由から、画素電極と配向膜との界面に蓄積される電荷の量が多くなる傾向がある。また、インセル型タッチパネル以外の液晶表示装置でも、その仕様等によっては、時定数が大きく、画素電極と配向膜との界面に蓄積された電荷に起因する残留ＤＣ電圧が発生しやすいことがある。
本発明の実施形態は、上記問題に鑑みてなされたものであり、その目的は、画素電極と配向膜との界面に蓄積された電荷が従来よりも抜けやすい、コモン下層構造のアクティブマトリクス基板を提供することにある。
本明細書は、以下の項目に記載のアクティブマトリクス基板および液晶表示装置を開示している。
［項目１］
基板と、
前記基板に支持された複数の薄膜トランジスタであって、それぞれが酸化物半導体層を含む複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを覆う層間絶縁層と、
前記層間絶縁層の上方に設けられ、それぞれが前記複数の薄膜トランジスタのそれぞれに電気的に接続された複数の画素電極と、
前記複数の画素電極と前記層間絶縁層との間に設けられた共通電極と、
前記共通電極と前記複数の画素電極との間に設けられた第１誘電体層と、
前記複数の画素電極を覆うように設けられた配向膜と、
を備え、
前記第１誘電体層は、それぞれが前記共通電極の一部を露出させる複数の開口部であって、それぞれ内に前記配向膜が位置している複数の開口部を有する、アクティブマトリクス基板。
［項目２］
前記基板の基板面法線方向から見たとき、前記複数の開口部のそれぞれは、その全体が前記共通電極に重なっている、項目１に記載のアクティブマトリクス基板。
［項目３］
前記基板の基板面法線方向から見たとき、前記複数の開口部のそれぞれは、前記共通電極に重なる部分と、前記共通電極に重ならない部分とを有している、項目１に記載のアクティブマトリクス基板。
［項目４］
前記複数の開口部は、１個／ｍｍ２以上の配置密度で形成されている、項目１から３のいずれかに記載のアクティブマトリクス基板。
［項目５］
前記複数の開口部は、４個／ｍｍ２以上の配置密度で形成されている、項目１から３のいずれかに記載のアクティブマトリクス基板。
［項目６］
前記層間絶縁層と前記共通電極との間に設けられた、タッチセンサ用の複数のタッチ配線と、
前記複数のタッチ配線を覆うように前記層間絶縁層と前記共通電極との間に設けられた第２誘電体層と、
をさらに備え、
前記共通電極は、それぞれがタッチセンサ用の電極として機能し得る複数の共通電極部分を含む、項目１から５のいずれかに記載のアクティブマトリクス基板。
［項目７］
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１から６のいずれかに記載のアクティブマトリクス基板。
［項目８］
項目１から７のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
を備えた液晶表示装置。
［項目９］
前記対向基板は、ブラックマトリクスを有し、
前記基板の基板面法線方向から見たとき、前記第１誘電体層の前記複数の開口部のそれぞれは、その全体が前記ブラックマトリクスに重なっている、項目８に記載の液晶表示装置。
［項目１０］
前記対向基板は、ブラックマトリクスを有し、
前記基板の基板面法線方向から見たとき、前記第１誘電体層の前記複数の開口部のそれぞれは、前記ブラックマトリクスに重なる部分と、前記ブラックマトリクスに重ならない部分とを有している、項目８に記載の液晶表示装置。
本発明の実施形態によると、画素電極と配向膜との界面に蓄積された電荷が従来よりも抜けやすい、コモン下層構造のアクティブマトリクス基板が提供される。
本発明の実施形態によるアクティブマトリクス基板１０１を模式的に示す平面図である。 アクティブマトリクス基板１０１におけるタッチセンサ電極およびタッチ配線の配置関係を例示する平面図である。 アクティブマトリクス基板１０１の表示領域ＤＲの一部を示す平面図である。 アクティブマトリクス基板１０１を模式的に示す断面図であり、図２Ａ中の２Ｂ－２Ｂ’線に沿った断面を示している。 アクティブマトリクス基板１０１の表示領域ＤＲの一部を示す平面図であり、一部の構成要素のみを示している。 比較例のアクティブマトリクス基板９０１を模式的に示す断面図である。 アクティブマトリクス基板１０１を模式的に示す断面図である。 第１誘電体層１８に開口部１８ｐを形成しなかった場合、５μｍ角の開口部１８ｐを２個／ｍｍ２の配置密度で形成した場合、および、５μｍ角の開口部１８ｐを４個／ｍｍ２の配置密度で形成した場合について、実測した残留ＤＣ電圧値を示すグラフ（箱ひげ図）である。 アクティブマトリクス基板１０１を用いたタッチパネル（液晶表示装置）１０００を模式的に示す断面図である。 タッチパネル１０００における開口部１８ｐ近傍を示す断面図であり、図２Ａ中の７Ａ－７Ａ’線に沿った断面に対応している。 アクティブマトリクス基板１０１の表示領域ＤＲの一部を示す平面図である。 タッチパネル１０００における開口部１８ｐ近傍を示す断面図であり、図８中の９Ａ－９Ａ’線に沿った断面に対応している。 アクティブマトリクス基板１０１の表示領域ＤＲの一部を示す平面図である。 タッチパネル１０００における開口部１８ｐ近傍を示す断面図であり、図１０中の１１Ａ－１１Ａ’線に沿った断面に対応している。 アクティブマトリクス基板１０１の表示領域ＤＲの一部を示す平面図である。 タッチパネル１０００における開口部１８ｐ近傍を示す断面図であり、図１２中の１３Ａ－１３Ａ’線に沿った断面に対応している。 アクティブマトリクス基板１０１の製造方法を示す工程断面図である。 アクティブマトリクス基板１０１の製造方法を示す工程断面図である。 アクティブマトリクス基板１０１の製造方法を示す工程断面図である。 アクティブマトリクス基板１０１の製造方法を示す工程断面図である。 アクティブマトリクス基板１０１の製造方法を示す工程断面図である。 アクティブマトリクス基板１０１の製造方法を示す工程断面図である。 アクティブマトリクス基板１０１の製造方法を示す工程断面図である。 アクティブマトリクス基板１０１の製造方法を示す工程断面図である。 アクティブマトリクス基板１０１の製造方法を示す工程断面図である。 アクティブマトリクス基板１０１の製造方法を示すフローチャートである。 本発明の実施形態による他のアクティブマトリクス基板２０１を模式的に示す断面図である。
以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。
（実施形態１）
［アクティブマトリクス基板の全体構造］
まず、図１Ａおよび図１Ｂを参照しながら、本実施形態におけるアクティブマトリクス基板１０１の概略を説明する。ここで例示するアクティブマトリクス基板１０１は、ＦＦＳモードの液晶表示装置を用いたインセル型タッチパネルに用いられる。図１Ａは、アクティブマトリクス基板１０１を模式的に示す平面図であり、図１Ｂは、アクティブマトリクス基板１０１におけるタッチセンサ電極およびタッチ配線の配置関係を例示する平面図である。
アクティブマトリクス基板１０１は、表示領域ＤＲと、非表示領域ＦＲとを有する。表示領域ＤＲは、複数の行および複数の列を含むマトリクス状に配列された複数の画素領域ＰＩＸによって規定される。画素領域ＰＩＸは、液晶表示装置の各画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置しており、「周辺領域」または「額縁領域」と呼ばれることもある。
表示領域ＤＲは、行方向に略平行に延びる複数のゲートバスラインＧＬと、列方向に略平行に延びる複数のソースバスラインＳＬとを含む。列方向は、行方向に交差する（典型的には直交する）方向である。各画素領域ＰＩＸは、典型的には、互いに隣接する２つのゲートバスラインＧＬおよび互いに隣接する２つのソースバスラインＳＬによって画定される領域である。
各画素領域ＰＩＸは、ＴＦＴ（画素ＴＦＴ）３０と、画素電極ＰＥとを有している。ＴＦＴ３０は、対応するゲートバスラインＧＬからゲート信号を供給され、対応するソースバスラインＳＬからソース信号を供給される。画素電極ＰＥは、ＴＦＴ３０に電気的に接続されている。
アクティブマトリクス基板１０１には、また、共通電極ＣＥが設けられている。ここでは、共通電極ＣＥは、複数のセグメントＴＸ１、ＴＸ２・・・ＴＸ（ｎ）（ｎは２以上の整数）に分割されている。各セグメント（共通電極部分）ＴＸ１、ＴＸ２は、タッチセンサ電極として機能する。図１Ａに示す例では、各タッチセンサ電極ＴＸ１、ＴＸ２（以下、「タッチセンサ電極ＴＸ」と総称することがある）は、２以上の画素領域ＰＩＸに対応して設けられている。
図１Ｂに示すように、アクティブマトリクス基板１０１は、複数のタッチ配線ＴＬを有している。各タッチセンサ電極ＴＸは、対応するタッチ配線ＴＬに電気的に接続されている。タッチセンサ電極ＴＸとタッチ配線ＴＬとの接続部ＴＣを「タッチ配線コンタクト部」と呼ぶ。
タッチ配線ＴＬは、非表示領域ＦＲに設けられたタッチ駆動部ＴＤに接続されている。タッチ駆動部ＴＤは、例えば、複数のタッチセンサ電極ＴＸを共通電極ＣＥとして機能させる表示モードと、タッチセンサ電極ＴＸとして機能させるタッチ検出モードとを時分割で切り替えるように構成されている。タッチ駆動部ＴＤは、例えば、表示モードにおいて、タッチ配線ＴＬを介してタッチセンサ電極ＴＸ（共通電極ＣＥ）に共通信号を印加する。一方、タッチ検出モードにおいては、タッチ駆動部ＴＤは、タッチ配線ＴＬを介して、タッチセンサ電極ＴＸにタッチ駆動信号を印加する。
図示している例では、複数のタッチ配線ＴＬは、例えば列方向（ソースバスラインＳＬと同じ方向）に延びている。一部のタッチ配線ＴＬは、対応するタッチセンサ電極ＴＸまで、他の１つまたは複数のタッチセンサ電極ＴＸを横切って延びている。
あるタッチセンサ電極ＴＸに着目すると、そのタッチセンサ電極ＴＸに信号を供給する第１タッチ配線ＴＬ１（図１Ｂ参照）がタッチ配線コンタクト部ＴＣまで延びており、そのタッチセンサ電極ＴＸを横切るように、他のタッチセンサ電極ＴＸに信号を供給するための第２タッチ配線ＴＬ２（図１Ｂ参照）が延びている。後述するように、第２タッチ配線ＴＬ２とタッチセンサ電極ＴＸ１とは、絶縁層（誘電体層）を介して重なっている。なお、図１Ｂに例示したように、タッチセンサ電極ＴＸの位置によっては、そのタッチセンサ電極ＴＸを横切って延びるように２以上のタッチ配線ＴＬが配置されている場合もあるし、そのタッチセンサ電極ＴＸを横切るようなタッチ配線が配置されていない場合もある。
なお、図示しないが、アクティブマトリクス基板１０１の非表示領域ＦＲには、タッチ駆動部ＴＤの他に、ゲートバスラインＧＬにゲート信号を供給するゲートドライバ、ソースバスラインＳＬにソース信号を供給するソースドライバなどの駆動回路を含む周辺回路が設けられる。これらの駆動回路は、例えばアクティブマトリクス基板１０１に実装されてもよいし、一体的（モノリシック）に形成されていてもよい。非表示領域ＦＲに、一部または全部の駆動回路を含む半導体チップが搭載されていてもよい。
非表示領域ＦＲには、また、ソース端子部、ゲート端子部、ソース－ゲート接続部などが設けられる。ソース－ゲート接続部は、ソースバスラインと同じメタル層内に形成された配線と、ゲートバスラインと同じメタル層内に形成された配線とを電気的に接続する接続部である。
［アクティブマトリクス基板１０１の画素領域ＰＩＸの構造］
次に、図２Ａ、図２Ｂおよび図２Ｃを参照しながら、アクティブマトリクス基板１０１の画素領域ＰＩＸの構造を説明する。図２Ａは、アクティブマトリクス基板１０１の表示領域ＤＲの一部を示す平面図であり、図２Ｂは、図２Ａ中の２Ｂ－２Ｂ’線に沿った断面図である。図２Ｃは、アクティブマトリクス基板１０１の表示領域ＤＲの一部を示す平面図であるが、一部の構成要素のみを示している。また、図２Ｃには、対向基板側に設けられるブラックマトリクスが形成されていない部分（ブラックマトリクスの開口部ともいえる）Ｏｐも示している。
既に説明したように、アクティブマトリクス基板１０１の表示領域ＤＲは、行方向に延びる複数のゲートバスラインＧＬと、列方向に延びる複数のソースバスラインＳＬとを有している。また、表示領域ＤＲは、マトリクス状に配列された複数の画素領域ＰＩＸによって規定される。
アクティブマトリクス基板１０１は、基板１と、基板１に支持されたＴＦＴ３０、画素電極ＰＥおよび共通電極ＣＥとを備える。各ＴＦＴ３０は、対応する画素電極ＰＥに電気的に接続されていればよく、ＴＦＴ３０の一部が対応する画素領域ＰＩＸの外側に位置していてもよい。
図２Ａには、複数の画素領域ＰＩＸのうち、行方向に隣接する３つの画素領域ＰＩＸａ、ＰＩＸｂ、ＰＩＸｃを示している。図２Ａ中には、画素領域ＰＩＸａに対応するＴＦＴ３０ａおよび画素領域ＰＩＸｂに対応するＴＦＴ３０ｂが示されている。
本明細書では、ゲートバスラインＧＬと同じ導電膜（第１導電膜）を用いて形成された電極・配線を含む層Ｍ１を「第１メタル層」、ソースバスラインＳＬと同じ導電膜（第２導電膜）を用いて形成された電極・配線を含む層Ｍ２を「第２メタル層」と呼ぶ。また、タッチ配線ＴＬと同じ導電膜（第３導電膜）を用いて形成された電極・配線を含む層Ｍ３を「第３メタル層」と呼ぶ。さらに、共通電極ＣＥと同じ導電膜（第１透明導電膜）用いて形成された電極・配線を含む層Ｔ１を「第１透明導電層」、画素電極ＰＥと同じ導電膜（第１透明導電膜）用いて形成された電極・配線を含む層Ｔ２を「第２透明導電層」と呼ぶ。図面において、各構成要素の参照符号の後に、括弧書きで、メタル層または透明導電層を示す符号を付すことがある。例えば、第１メタル層Ｍ１内に形成されている電極または配線には、その参照符号の後に「（Ｍ１）」と付すことがある。
ＴＦＴ３０は、ゲート電極ＧＥと、酸化物半導体層７と、酸化物半導体層７とゲート電極ＧＥとの間に配置されたゲート絶縁層５と、酸化物半導体層７に電気的に接続されたソース電極ＳＥおよびドレイン電極ＤＥとを備える。ゲート電極ＧＥは、酸化物半導体層７の少なくとも一部にゲート絶縁層５を介して重なっている。
この例では、ＴＦＴ３０は、ボトムゲート型の酸化物半導体ＴＦＴである。ゲート電極ＧＥは、酸化物半導体層７と基板１との間に配置されている。ゲート絶縁層５は、ゲート電極ＧＥを覆っている。酸化物半導体層７は、ゲート絶縁層５上に、ゲート絶縁層５を介してゲート電極ＧＥに重なるように配置されている。
酸化物半導体層７は、ソースコンタクト領域７ｓと、ドレインコンタクト領域７ｄと、チャネル領域７ｃとを含む。ソースコンタクト領域７ｓは、ソース電極ＳＥに電気的に接続され、ドレインコンタクト領域７ｄは、ドレイン電極ＤＥに電気的に接続されている。ソース電極ＳＥは、ソースコンタクト領域７ｓに直接接し、ドレイン電極ＤＥは、ドレインコンタクト領域７ｄに直接接していてもよい。チャネル領域７ｃは、ソースコンタクト領域７ｓとドレインコンタクト領域７ｄとの間に位置し、ゲート電極ＧＥと重なっている領域である。
ゲート電極ＧＥは、対応するゲートバスラインＧＬに電気的に接続され、ソース電極ＳＥは、対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極ＤＥは、画素コンタクト部ＰＣにおいて、対応する画素電極ＰＥに電気的に接続されている。
ゲート電極ＧＥは、ゲートバスラインＧＬと同一の層（第１メタル層）内に形成されていてもよいし、対応するゲートバスラインＧＬの一部であってもよい。ソース電極ＳＥおよびドレイン電極ＤＥは、ソースバスラインＳＬと同一の層（第２メタル層）内に形成されていてもよい。ソース電極ＳＥは、対応するソースバスラインＳＬの一部であってもよい。
ＴＦＴ３０は、層間絶縁層１３で覆われている。図示している例では、層間絶縁層１３は、無機絶縁層（パッシベーション膜）１１と、無機絶縁層１１上に配置された有機絶縁層１２とを含む積層構造を有している。有機絶縁層１２は、平坦化膜として機能し得る厚さ（例えば１μｍ以上）を有していることが好ましい。
層間絶縁層１３上には、複数のタッチ配線ＴＬが設けられている。各タッチ配線ＴＬは、例えば、複数のソースバスラインＳＬのうちの１つのソースバスラインＳＬに、層間絶縁層１３を介して重なるように配置されてもよい。つまり、タッチ配線ＴＬは、ソースバスラインＳＬの上方を、そのソースバスラインＳＬに沿って（すなわち列方向に）延びていてもよい。
層間絶縁層１３上には、タッチ配線ＴＬを含む第３メタル層Ｍ３を覆うように第２誘電体層１７が配置されている。第２誘電体層１７上に、共通電極ＣＥが設けられている。共通電極ＣＥは、各画素領域ＰＩＸにおいて、画素コンタクト部ＰＣが形成される領域に開口部１５ｐを有する。図示している例では、共通電極ＣＥは、ソースバスラインＳＬに沿って延びる複数の開口部１５ｘをさらに有している。各タッチセンサ電極ＴＸは、２以上の画素領域ＰＩＸに対応付けられていてもよい。
各タッチセンサ電極ＴＸは、不図示のタッチ配線コンタクト部において、第２誘電体層１７に形成された開口部内で、対応する１以上のタッチ配線ＴＬに電気的に接続されている。タッチ配線コンタクト部は、ソースバスラインＳＬとゲートバスラインＧＬとの交差部の上に配置されていてもよい。また、１つのタッチセンサ電極ＴＸに対して、少なくとも１つのタッチ配線コンタクト部が設けられていればよく、２以上のタッチ配線コンタクト部が設けられてもよい。
共通電極ＣＥ（タッチセンサ電極ＴＸ）は、第１誘電体層１８で覆われている。画素電極ＰＥは、第１誘電体層１８上に画素領域ＰＩＸごとに配置されている。各画素電極ＰＥは、少なくとも１つのスリットまたは切欠き部を有している。
画素電極ＰＥは、各画素領域ＰＩＸにおいて、第１誘電体層１８上に、第１誘電体層１８を介して共通電極ＣＥに部分的に重なるように配置されている。各画素電極ＰＥは、後述する画素コンタクト部ＰＣにおいて、ＴＦＴ３０のドレイン電極ＤＥに電気的に接続されている。画素電極ＰＥと共通電極ＣＥとが重なる部分には、共通電極ＣＥ、画素電極ＰＥおよびこれらの間に位置する第１誘電体層１８によって、補助容量（透明補助容量）が形成されている。
このように、画素電極ＰＥは、層間絶縁層１３の上方に設けられており、共通電極ＣＥは、画素電極ＰＥと層間絶縁層１３との間に設けられている。タッチ配線ＴＬは、層間絶縁層１３と共通電極ＣＥとの間に設けられている。第１誘電体層１８は、共通電極ＣＥと画素電極ＰＥとの間に設けられており、第２誘電体層１７は、タッチ配線ＴＬを覆うように層間絶縁層１３と共通電極ＣＥとの間に設けられている。また、画素電極ＰＥを覆うように、配向膜１９が設けられている。
［画素コンタクト部ＰＣ］
図２Ａおよび図２Ｂに示すように、各画素領域ＰＩＸには、ＴＦＴ３０のドレイン電極ＤＥと画素電極ＰＥとを電気的に接続するための画素コンタクト部ＰＣが配置されている。図示している例では、画素電極ＰＥは、タッチ配線ＴＬと同じ第３導電膜を用いて（つまり第３メタル層Ｍ３内に）形成された接続電極ＴＥを介して、ドレイン電極ＤＥに接続されている。
各画素コンタクト部ＰＣは、ＴＦＴ３０のドレイン電極ＤＥと、ドレイン電極ＤＥ上に延設された層間絶縁層１３と、第３メタル層Ｍ３内に形成された接続電極ＴＥと、接続電極ＴＥ上に延設された第１誘電体層１８および第２誘電体層１７と、画素電極ＰＥとを有する。層間絶縁層１３は、ドレイン電極ＤＥの一部を露出する下部開口部ｐ１を有している。接続電極ＴＥは、下部開口部ｐ１内でドレイン電極ＤＥに電気的に接続される。接続電極ＴＥは、下部開口部ｐ１内で、ドレイン電極ＤＥの露出部分に直接接していてもよい。第１誘電体層１８および第２誘電体層１７は、接続電極ＴＥの一部を露出する上部開口部ｐ２を有する。画素電極ＰＥは、上部開口部ｐ２内で、接続電極ＴＥに電気的に接続されている。画素電極ＰＥは、上部開口部ｐ２内で、接続電極ＴＥの露出部分に直接接していてもよい。
タッチ配線ＴＬを含む第３メタル層Ｍ３は、共通電極ＣＥよりも基板１側に配置されている。このため、第３メタル層Ｍ３を利用して、画素コンタクト部ＰＣを形成できる。具体的には、画素コンタクト部ＰＣを形成する際に、ドレイン電極ＤＥが接続電極ＴＥで覆われた状態で、第１透明導電膜のパターニングが行われ、共通電極ＣＥが形成される。このため、共通電極ＣＥを形成するための第１透明導電膜のパターニング工程において、エッチング液（例えばシュウ酸）がドレイン電極ＤＥに接触することによるドレイン電極ＤＥのダメージを抑制できる。
接続電極ＴＥは、層間絶縁層１３の上面の一部に接する第１部分ｔ１と、下部開口部ｐ１の側面に接する第２部分ｔ２と、ドレイン電極ＤＥの露出部分に接する第３部分ｔ３とを含んでもよい。これにより、ドレイン電極ＤＥのうち下部開口部ｐ１によって露出した露出部分を、より効果的に保護することができる。特に、層間絶縁層１３が有機絶縁層１２を含む場合、接続電極ＴＥは、ドレイン電極ＤＥの露出部分を覆うだけではなく、有機絶縁層１２の側面も覆うことが好ましい。これにより、エッチング液がドレイン電極ＤＥに染み込むことを、さらに効果的に抑制できる。また、有機絶縁層１２に含まれる水分によるドレイン電極ＤＥの腐食を抑制できる。下部開口部ｐ１の側面は、無機絶縁層１１の側面および有機絶縁層１２の側面を含む。図示するように、接続電極ＴＥの第２部分ｔ２は、下部開口部ｐ１の側面全体を覆っていてもよい。この場合、第１誘電体層１７は、下部開口部ｐ１の側面に接しなくてもよい。
また、以下に説明するように、例示した構成によれば、コモン下層構造を有する従来のアクティブマトリクス基板よりも、画素開口率の向上および／または補助容量の容量値の増大を図ることができる。
ドレイン電極のダメージを抑制する構成として、共通電極と同じ透明導電膜から、ドレイン電極の露出表面を覆う導電層（「透明接続層」と呼ぶ）を形成し、この透明接続層により、画素電極と画素ＴＦＴのドレイン電極とを接続する構成が考えられる。しかしながら、この構成では、透明接続層は、共通電極と同層に形成されるので、透明接続層は、共通電極の開口部内に、共通電極から十分に離して形成される必要がある。
これに対し、例示した構成では、接続電極ＴＥは、共通電極ＣＥとは別層に形成され、かつ、接続電極ＴＥと共通電極ＣＥとの間に絶縁層である第１誘電体層１７が介在している。このため、基板１の基板面法線方向から見たとき、接続電極ＴＥと共通電極ＣＥとを間隔を空けなくても、接続電極ＴＥと共通電極ＣＥとを電気的に分離できる。従って、接続電極ＴＥと共通電極ＣＥとの基板１に平行な面内における距離を小さくできるので、画素コンタクト部ＰＣに起因する画素開口率の低下および補助容量Ｃｐの減少を抑制できる。基板１の基板面法線方向から見たとき、接続電極ＴＥと共通電極ＣＥとは部分的に重なっていてもよい。接続電極ＴＥと共通電極ＣＥとを、第２誘電体層１７を介して部分的に重なるように配置することで、画素開口率をさらに向上でき、また、補助容量Ｃｐの容量値をさらに大きくできる。図２Ｂに例示している構成では、各画素コンタクト部ＰＣにおいて、共通電極ＣＥは、接続電極ＴＥの第１部分ｔ１に少なくとも部分的に重なっている。共通電極ＣＥの開口部１５ｐは、接続電極ＴＥのうち少なくとも第３部分ｔ３上に位置していればよい。
［第１誘電体層１８の開口部］
本実施形態のアクティブマトリクス基板１０１では、第１誘電体層１８は、図２Ａおよび図２Ｂに示すように、それぞれが共通電極ＣＥの一部を露出させる複数の開口部１８ｐを有する。各開口部１８ｐ内には、図２Ｂに示すように、配向膜１９が位置している。基板１の基板面法線方向から見たとき、各開口部１８ｐは、その全体が共通電極ＣＥに重なっている。また、図２Ｃに示すように、基板１の基板面法線方向から見たとき、各開口部１８ｐは、その全体がブラックマトリクスに重なっている（言い換えるとブラックマトリクスの開口部Ｏｐに重なっていない）。図示している例では、開口部１８ｐは、ＴＦＴ３０に重なる領域に形成されている。
既に説明したように、インセル型タッチパネルでは、画素電極と配向膜との界面に蓄積される電荷の量が多くなる傾向がある。これは、ＦＦＳモードの液晶表示装置では、対向基板の前面側（液晶層側とは反対側）に帯電防止のための透明導電膜が設けられることがあるが、そのシート抵抗をセンシングのため高く設定する必要があるからである。また、共通電極ＣＥへの接続が、各セグメントＴＸに対してタッチ配線ＴＬのみであるので、電荷が抜ける速度が遅いからである。具体的には、縦電界モードの液晶表示装置において対向基板に設けられるＩＴＯ膜のシート抵抗が、数百Ω／□以下であるのに対し、ＦＦＳモードのインセル型タッチパネルで対向基板側に帯電防止のために設けられるＩＴＯ膜のシート抵抗は、１×１０６～１×１０８Ω／□程度となる。図３に示す比較例のアクティブマトリクス基板９０１のように、第１誘電体層１８に共通電極ＣＥを露出させるような開口部が形成されていない場合、共通電極ＣＥと配向膜１９との間、および、共通電極ＣＥと画素電極ＰＥとの間は、第１誘電体層１８によって電気的に絶縁されているので、画素電極ＰＥと配向膜１９との界面に蓄積された電荷が抜けにくい。
これに対し、本実施形態のアクティブマトリクス基板１０１では、第１誘電体層１８が上述したような開口部１８ｐを有しているので、図４に示すように、共通電極ＣＥと配向膜１９との間、および、共通電極ＣＥと画素電極ＰＥとの間に、第１誘電体層１８を介さない経路が存在するので、画素電極ＰＥと配向膜１９との界面に蓄積された電荷が抜けやすくなる。そのため、残留ＤＣ成分（残留ＤＣ電圧）を除去することができる。
開口部１８ｐは、例えば、約５μｍ角の略矩形状であるが、開口部１８ｐのサイズおよび形状は、勿論これに限定されない。例えば、開口部１８ｐは、略多角形状、略円形状、略楕円形状などであり得る。また、開口部１８ｐのサイズ（面積）は大きいほど電荷が抜けやすくなると考えられるが、開口部１８ｐのサイズが大きすぎると、基板１の基板面法線方向から見たとき、開口部１８ｐに、ブラックマトリクスに重ならない部分が含まれたり、共通電極ＣＥに重ならない部分が含まれたりすることがある。開口部１８ｐに、ブラックマトリクスに重ならない部分が含まれていると、開口部１８ｐに起因する段差によりコントラスト比の低下が発生するおそれがある。また、開口部１８ｐに、共通電極ＣＥに重ならない部分が含まれていると、開口部１８ｐが深くなるので、配向膜材料が開口部１８ｐに入りにくくなり、電荷の抜ける経路が形成されにくくなるおそれがある。各開口部１８ｐの面積は、例えば４μｍ２以上１００μｍ２以下である。各開口部１８ｐが略正方形状の場合、その１辺は、例えば２μm以上１０μm以下である。
また、開口部１８ｐは、各画素領域ＰＩＸに対応して形成される必要はない。画素電極ＰＥと配向膜１９との界面に蓄積された電荷を十分に抜けやすくする観点からは、開口部１８ｐは、１個／ｍｍ２以上の配置密度で形成されていることが好ましく、４個／ｍｍ２以上の配置密度で形成されていることがより好ましい。
図５は、第１誘電体層１８に開口部１８ｐを形成しなかった場合、５μｍ角の開口部１８ｐを２個／ｍｍ２の配置密度で形成した場合、および、５μｍ角の開口部１８ｐを４個／ｍｍ２の配置密度で形成した場合について、実測した残留ＤＣ電圧値を示すグラフである。図５から、開口部１８ｐが形成されていることにより、残留ＤＣ電圧が改善されていることがわかり、また、配置密度が２個／ｍｍ２の場合よりも４個／ｍｍ２の場合の方が、残留ＤＣ電圧値が適正な値（＋４０ｍＶ）に近いことがわかる。
なお、電荷を十分に抜けやすくする観点からは、開口部１８ｐの配置密度は高いことが好ましいが、配置密度が高すぎると、配向膜材料の濡れ性が低下するおそれがあるので、開口部１８ｐの配置密度は、配向膜材料の濡れ性があまり低下しない程度に設定されることが好ましい。
［タッチパネルの構成］
本実施形態のアクティブマトリクス基板１０１は、インセル型タッチパネルに用いられる。
図６は、本実施形態のアクティブマトリクス基板１０１を用いたタッチパネル（液晶表示装置）１０００の一部を例示する模式的な断面図である。
タッチパネル１０００は、アクティブマトリクス基板１０１と、アクティブマトリクス基板１０１に対向するように配置された対向基板２０１と、アクティブマトリクス基板１０１と対向基板２０１との間に設けられた液晶層ＬＣとを備える。
アクティブマトリクス基板１０１は、上述したように、画素領域ＰＩＸごとに配置されたＴＦＴ３０（不図示）と、ＴＦＴ３０を覆う層間絶縁層１３上に配置されたタッチ配線ＴＬと、タッチ配線ＴＬを覆う第２誘電体層１７と、第２誘電体層１７上に配置された共通電極ＣＥと、共通電極ＣＥを覆う第１誘電体層１８と、第１誘電体層１８上に配置された画素電極ＰＥとを含む。共通電極ＣＥは、タッチセンサ電極ＴＸとしても機能する。ここでは、あるタッチセンサ電極ＴＸと、そのタッチセンサ電極ＴＸ以外のタッチセンサ電極ＴＸに電気的に接続されたタッチ配線ＴＬとを含む断面を示している。アクティブマトリクス基板１０１の液晶層ＬＣ側には、画素電極ＰＥを覆うように、配向膜１９が形成されている。
図示するように、タッチセンサ電極ＴＸ（共通電極ＣＥ）、第２誘電体層１７およびタッチ配線ＴＬによって、タッチ配線容量Ｃｔが形成される。また、共通電極ＣＥ、第１誘電体層１８および画素電極ＰＥによって、透明補助容量Ｃｐが形成される。
対向基板２０１は、基板２１１と、カラーフィルタ層２１２と、不図示のブラックマトリクスとを有する。カラーフィルタ層２１２の液晶層ＬＣ側には、配向膜２１９が設けられている。
本実施形態によれば、タッチ配線容量Ｃｔおよび透明補助容量Ｃｐにおける誘電体の厚さを、それぞれ独立して制御できるので、これらの容量を最適化できる。従って、センシング性能と表示性能とを両立することが可能になる。
所望の表示性能（表示品位）を実現するためには、透明補助容量Ｃｐを大きくする、つまり、第１誘電体層１８の厚さを小さくすることが好ましい。一方、タッチ配線容量Ｃｔにおける誘電体の厚さ（ここでは第２誘電体層１７の厚さ）は、大きい方が好ましい。誘電体が薄くなると、タッチ配線容量Ｃｔが大きくなり、タッチ配線ＴＬから出力される信号を劣化させるおそれがある。本実施形態によると、第１誘電体層１８の厚さを所定の厚さに維持したまま、第２誘電体層１７の厚さのみを増加させることで、透明補助容量Ｃｐの容量値を確保しつつ、タッチ配線容量Ｃｔを低減できる。従って、高い表示性能を確保しつつ、タッチ配線ＴＬから出力される信号が、タッチ配線容量Ｃｔに起因して劣化することを抑制できる。
第２誘電体層１７および第１誘電体層１８の厚さは特に限定しないが、いずれもＳｉＮ膜の場合、第２誘電体層１７の厚さは例えば１５０ｎｍ以上５００ｎｍ以下、第１誘電体層１８の厚さは例えば９０ｎｍ以上２００ｎｍ以下であってもよい。第２誘電体層１７は、第１誘電体層１８よりも厚くてもよい。
図７に、タッチパネル１０００における開口部１８ｐ近傍の断面（図２Ａ中の７Ａ－７Ａ’線に沿った断面に対応）を示す。図７に示す例では、基板１の基板面法線方向から見たとき、第１誘電体層１８の開口部１８ｐは、その全体がブラックマトリクスＢＭに重なっている。開口部１８ｐの全体がブラックマトリクスＢＭに重なっていることにより、開口部１８ｐに起因する段差によるコントラスト比の低下を抑制できる。
［変形例］
図８および図９に、開口部１８ｐの配置の他の例を示す。この例では、開口部１８ｐは、画素領域ＰＸａのＴＦＴ３０ａに重なる領域に形成されており、基板１の基板面法線方向から見たとき、共通電極ＣＥに重なる部分と、共通電極ＣＥに重ならない部分とを有している。開口部１８ｐがこのように配置された場合でも、画素電極ＰＥと配向膜１９との界面に蓄積された電荷を抜けやすくする効果が得られる。また、この配置例でも、開口部１８ｐの全体がブラックマトリクスＢＭに重なっているので、開口部１８ｐに起因する段差によるコントラスト比の低下を抑制できる。ただし、共通電極ＣＥに重ならない部分が開口部１８ｐに含まれていると、開口部１８ｐが深くなるので、配向膜材料が開口部１８ｐに入りにくくなり、電荷の抜ける経路が形成されにくくなるおそれがある。そのため、電荷の抜ける経路をより確実に形成する観点からは、図７に示したように、基板１の基板面法線方向から見たとき、開口部１８ｐの全体が共通電極ＣＥに重なっていることが好ましい。
図１０および図１１に、開口部１８ｐの配置のさらに他の例を示す。この例では、開口部１８ｐは、ＴＦＴ３０に重ならない領域に形成されており、基板１の基板面法線方向から見たとき、共通電極ＣＥに重なる部分と、共通電極ＣＥに重ならない部分とを有している。開口部１８ｐがこのように配置された場合でも、画素電極ＰＥと配向膜１９との界面に蓄積された電荷を抜けやすくする効果が得られる。ただし、共通電極ＣＥに重ならない部分が開口部１８ｐに含まれているので、開口部１８ｐが深くなって配向膜材料が開口部１８ｐに入りにくくなり、電荷の抜ける経路が形成されにくくなるおそれがある。また、この配置例では、基板１の基板面法線方向から見たとき、開口部１８ｐは、ブラックマトリクスＢＭに重なる部分と、ブラックマトリクスＢＭに重ならない部分とを有している。開口部１８ｐにブラックマトリクスＢＭに重ならない部分が含まれていると、開口部１８ｐに起因する段差によるコントラスト比の低下が生じるおそれがある。そのため、コントラスト比の低下を抑制する観点からは、図７および図９に示したように、基板１の基板面法線方向から見たとき、開口部１８ｐの全体がブラックマトリクスＢＭに重なっていることが好ましい。
図１２および図１３に、開口部１８ｐの配置のさらに他の例を示す。この例では、開口部１８ｐは、ＴＦＴ３０に重ならない領域に形成されている。また、この例では、画素領域ＰＸｂと画素領域ＰＸｃとの間において共通電極ＣＥが開口部１５ｘを有していないので、開口部１８ｐは、基板１の基板面法線方向から見たとき、その全体が共通電極ＣＥに重なっている。開口部１８ｐがこのように配置された場合でも、画素電極ＰＥと配向膜１９との界面に蓄積された電荷を抜けやすくする効果が得られる。また、この配置例では、開口部１８ｐの全体が共通電極ＣＥに重なっているので、開口部１８ｐが比較的浅い。そのため、配向膜材料が開口部１８ｐに入りやすいので、電荷の抜ける経路が形成されやすい。ただし、この配置例では、開口部１８ｐに、ブラックマトリクスＢＭに重ならない部分が含まれているので、開口部１８ｐに起因する段差によるコントラスト比の低下が生じるおそれがある。
なお、ここまでの説明では、画素電極ＰＥが、タッチ配線ＴＬと同じ第３導電膜を用いて（つまり第３メタル層Ｍ３内に）形成された接続電極ＴＥを介して、ドレイン電極ＤＥに電気的に接続される構成を例示したが、本発明の実施形態は、この構成に限定されるものではない。
［アクティブマトリクス基板１０１の製造方法］
次に、図１４Ａ～図１４Ｉおよび図１５を参照しながら、アクティブマトリクス基板１０１の製造方法の例を説明する。図１４Ａ～図１４Ｉは、それぞれ、アクティブマトリクス基板１０１の製造方法を示す工程断面図である。図１５は、アクティブマトリクス基板１０１の製造方法を示すフローチャートである。図１５に示すように、この例では、１０回のフォトリソ工程を行う（１０枚のフォトマスクを用いる）。
・第１メタル層Ｍ１の形成（図１４Ａ）
図１４Ａに示すように、基板１上に第１メタル層Ｍ１を形成する。まず、例えばスパッタリング法で、基板１上に第１導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、公知のフォトリソ工程により、レジストマスクを形成し、第１導電膜のパターニング（例えばウェットエッチング）を行う。この後、レジストマスクを剥離する。このようにして、ゲートバスラインＧＬおよびゲート電極ＧＥを含む第１メタル層Ｍ１を形成する。
基板１としては、透明で絶縁性を有する基板、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
第１導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
・ゲート絶縁層５および酸化物半導体層７の形成（図１４Ｂ）
次いで、図１４Ｂに示すように、第１メタル層Ｍ１を覆うように、ゲート絶縁層５（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）を形成し、続いて、ゲート絶縁層５上に酸化物半導体層７を形成する。
ゲート絶縁層５は例えばＣＶＤ法で形成される。ゲート絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素（ＳｉＮｘ）層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素（ＳｉＯ２）層、酸化窒化珪素層等を形成してもよい。ここでは、ゲート絶縁層５として、窒化珪素（ＳｉＮｘ）層（厚さ：５０～６００ｎｍ）を下層、酸化珪素（ＳｉＯ２）層（厚さ：５０～６００ｎｍ）を上層とする積層膜を形成する。ゲート絶縁層５として（ゲート絶縁層５が積層構造を有する場合には、その最上層として）、酸化珪素膜などの酸化物膜を用いると、後で形成される酸化物半導体層のチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。
酸化物半導体層７は、例えば次のようにして形成され得る。まず、ゲート絶縁層５の上に酸化物半導体膜（不図示）を形成する。この後、酸化物半導体膜のアニール処理を行ってもよい。酸化物半導体膜の厚さは、例えば１５ｎｍ以上２００ｎｍ以下であってもよい。酸化物半導体膜は、例えばスパッタ法で形成され得る。ここでは、酸化物半導体膜として、Ｉｎ、ＧａおよびＺｎを含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（厚さ：５０ｎｍ）膜を形成する。続いて、公知のフォトリソ工程により酸化物半導体膜のパターニングを行う。これにより、画素領域ＰＩＸに、ＴＦＴ３０の活性層となる酸化物半導体層７を形成する。
・ゲート絶縁層５の第１のエッチング
続いて、公知のフォトリソ工程により、ゲート絶縁層５のパターニングを行う。これにより、ソース－ゲート接続部が形成される領域において、開口部を形成する。
・第２メタル層Ｍ２の形成（図１４Ｃ）
次に、図１４Ｃに示すように、第２メタル層Ｍ２を形成する。まず、スパッタリング法等により酸化物半導体層７上に第２導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。この後、公知のフォトリソ工程により第２導電膜をパターニングする。これにより、ソース電極ＳＥ、ドレイン電極ＤＥおよびソースバスラインＳＬを含む第２メタル層Ｍ２を得る。これにより、画素領域ＰＩＸには、ＴＦＴ３０が形成される。
第２導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。ソース用導電膜は、単層構造を有してもよいし、積層構造を有していてもよい。
・層間絶縁層１３の形成（図１４Ｄ）
第２メタル層Ｍ２を形成した後、ＣＶＤ法等により、ＴＦＴ３０上に層間絶縁層１３を形成する。本実施形態では、層間絶縁層１３として、無機絶縁層（厚さ：例えば０．１μｍ以上１μｍ以下）１１と有機絶縁層（厚さ：例えば１μｍ以上３μｍ以下）１２とをこの順で形成する。
無機絶縁層１１として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウムまたは酸化タンタルを単層又は積層させて形成することができる。
次いで、無機絶縁層１１上に、開口部１２ｐを有する有機絶縁層１２を形成する。有機絶縁層１２は、例えばポジ型の感光性樹脂材料（例えばアクリル系樹脂材料）を無機絶縁層１１上に付与した後、露光・現像およびベークを行うことにより形成され得る。開口部１２ｐは、画素領域ＰＩＸにおいて、基板１の法線方向から見たとき、ドレイン電極ＤＥに重なる位置に形成される。有機絶縁層１２は、非表示領域ＦＲの一部には形成されなくてもよい。
続いて、有機絶縁層１２をマスクとして、無機絶縁層１１のエッチング（ドライエッチング）を行う。これにより、画素領域ＰＩＸにおいて、ドレイン電極ＤＥの一部を露出する下部開口部ｐ１を得る。下部開口部ｐ１は、有機絶縁層１２の開口部１２ｐと、無機絶縁層１１の開口部１１ｐとを含む。下部開口部ｐ１の側面において、有機絶縁層１２の側面と無機絶縁層１１の側面とは整合していてもよい。
・第３メタル層Ｍ３の形成（図１４Ｅ）
次いで、第３メタル層Ｍ３を形成する。ここでは、層間絶縁層１３上および下部開口部ｐ１内に第３導電膜を形成する。この後、公知のフォトリソ工程により第３導電膜をパターニングする。ここでは、ウェットエッチングにより第３導電膜のパターニングを行う。これにより、タッチ配線ＴＬおよび下部開口部ｐ１内でドレイン電極ＤＥに接する接続電極ＴＥを得る。
第３導電膜として、第１導電膜または第２導電膜と同様の導電膜（厚さ：５０～５００ｎｍ）を用いることができる。例えば、スパッタリング法で、ＣｕもしくはＡｌを主体とした、単層もしくは積層膜を形成してもよい。あるいは、第３導電膜として、例えば、透明導電膜（厚さ：例えば１０ｎｍ以上５０ｎｍ以下）と、透明導電膜上に配置された金属膜（厚さ：例えば１００ｎｍ以上４００ｎｍ以下）とを含む積層膜を用いる。透明導電膜として、後述する画素電極ＰＥまたは共通電極ＣＥと同様の膜を用いることができる。金属膜として、第１メタル層Ｍ１または第２メタル層Ｍ２と同様の金属膜を用いることができる。この例では、第３導電膜として、スパッタリング法で、インジウム－錫酸化物（ＩＴＯ）膜を下層とし、Ｃｕ膜を上層とする積層膜を形成する。
・第２誘電体層１７の形成（図１４Ｆ）
次いで、図１４Ｆに示すように、第３メタル層Ｍ３を覆うように第２誘電体膜（厚さ：１００ｎｍ以上５００ｎｍ以下）を形成し、公知のフォトリソ工程でパターニングすることにより、第２誘電体層１７を得る。ここでは、第２誘電体膜のパターニングには、ドライエッチングを用いる。これにより、タッチ配線ＴＬの一部を露出する（タッチ配線ＴＬとタッチセンサ電極ＴＸとを電気的に接続するための）開口部を形成する。
第２誘電体層１７は、例えば、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、または、これらのうち少なくとも１つを含む積層膜であってもよい。ここでは、第２誘電体層１７として、例えばＣＶＤ法で窒化珪素（ＳｉＮｘ）膜を形成する。第２誘電体層１７の厚さは、前述したように、タッチ配線容量を考慮して設定される。
・第１透明導電層Ｔ１の形成（図１４Ｇ）
続いて、図１４Ｇに示すように、第２誘電体層１７上に、共通電極ＣＥを含む第１透明導電層Ｔ１を形成する。まず、第２誘電体層１７上に、例えばスパッタリング法で、不図示の第１の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第１の透明導電膜として、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。
この後、第１の透明導電膜のパターニングを行う。例えばシュウ酸系エッチング液を用いたウェットエッチングを行ってもよい。これにより、共通電極ＣＥを得る共通電極ＣＥは、それぞれがタッチセンサ電極ＴＸとして機能する複数のセグメントに分離されている。各タッチセンサ電極ＴＸは、第２誘電体層１７の開口部内でタッチ配線ＴＬに接続されている。また、共通電極ＣＥは、画素コンタクト部ＰＣが形成される領域に開口部１５ｐを有する。
・第２誘電体層１８の形成（図１４Ｈ）
次いで、図１４Ｈに示すように、共通電極ＣＥを覆うように第１誘電体膜（厚さ：８０ｎｍ以上２５０ｎｍ以下）を形成し、公知のフォトリソ工程でパターニングすることにより、第１誘電体層１８を得る。ここでは、第１誘電体膜のパターニングには、ドライエッチングを用いる。これにより、画素コンタクト部ＰＣが形成される領域においては、第１誘電体層１８および第２誘電体層１７が同時にエッチングされ、接続電極ＴＥの一部を露出する上部開口部ｐ２が形成される。また、ＴＦＴ３０に重なる領域（より具体的にはソース電極ＳＥに重なる領域）において、第１誘電体層１８がエッチングされ、共通電極ＣＥの一部を露出する開口部１８ｐが形成される。
第１誘電体層１８は、例えば、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、または、これらのうち少なくとも１つを含む積層膜であってもよい。第１誘電体層１８の材料は、第２誘電体層１７の材料と同じであってもよい。ここでは、第１誘電体層１８として、例えばＣＶＤ法で窒化珪素（ＳｉＮｘ）膜を形成する。
・画素電極ＰＥの形成（図１４Ｉ）
続いて、第１誘電体層１８上に、画素電極ＰＥを含む第２透明導電層Ｔ２を形成する。まず、第２誘電体層１８上および上部開口部ｐ２内に、不図示の第２の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第２の透明導電膜の材料は、第１の透明導電膜の材料として例示した材料と同じ（例えばＩＴＯ）であってもよい。
この後、第２の透明導電膜のパターニングを行う。例えば、シュウ酸系エッチング液を用いて、第２の透明導電膜のウェットエッチングを行ってもよい。これにより、図１４Ｉに示すように、画素電極ＰＥを得る。
画素電極ＰＥは、上部開口部ｐ２内で接続電極ＴＥに接続される。画素電極ＰＥには、画素領域ＰＩＸにおいて少なくとも１つのスリットまたは切欠き部が形成される。画素電極ＰＥは、画素領域ＰＩＸごとに分離されている。各画素電極ＰＥは、第１誘電体層１８上および上部開口部ｐ２内に形成され、接続電極ＴＥを介してドレイン電極ＤＥに電気的に接続される。このようにして、画素コンタクト部ＰＣを得る。その後、画素電極ＰＥを覆うように配向膜１９を形成することによって、アクティブマトリクス基板１０１が完成する。
（実施形態２）
図１６を参照しながら、本実施形態におけるアクティブマトリクス基板２０１を説明する。図１６は、アクティブマトリクス基板２０１を模式的に示す断面図である。
実施形態１では、インセル型タッチパネル１０００用のアクティブマトリクス基板１０１を例示したが、本発明の実施形態は、インセル型タッチパネル用のアクティブマトリクス基板に限定されるものではない。
図１６に示すアクティブマトリクス基板２０１は、インセル型タッチパネル用ではなく、タッチ配線ＴＬおよび第２誘電体層１７を有していない。インセル型タッチパネル以外の液晶表示装置においても、その仕様等によっては、コモン下層構造のアクティブマトリクス基板の画素電極と配向膜との界面に電荷が蓄積されやすいことがあるが、本実施形態のアクティブマトリクス基板２０１のように、画素電極ＰＥと共通電極ＣＥとの間に配置された第１誘電体層１８が、共通電極ＣＥの一部を露出させる複数の開口部１８ｐを有していることにより、画素電極ＰＥと配向膜１９との界面に蓄積される電荷を抜けやすくすることができる。
アクティブマトリクス基板２０１においても、第１誘電体層１８の開口部１８ｐは、画素コンタクト部を形成するためのプロセスにおいて同時に形成し得るので、別途工程を追加する必要はない。
［酸化物半導体］
本実施形態における各ＴＦＴの酸化物半導体層に含まれる酸化物半導体（金属酸化物、または酸化物材料ともいう。）は、非晶質酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、２層のうちゲート電極側に位置する層（ボトムゲート構造なら下層、トップゲート構造なら上層）に含まれる酸化物半導体のエネルギーギャップは、ゲート電極と反対側に位置する層（ボトムゲート構造なら上層、トップゲート構造なら下層）に含まれる酸化物半導体のエネルギーギャップよりも小さくてもよい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、ゲート電極側に位置する層の酸化物半導体のエネルギーギャップが、ゲート電極と反対側に位置する層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、非晶質でもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｗ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
本発明の実施形態によると、画素電極と配向膜との界面に蓄積された電荷が従来よりも抜けやすい、コモン下層構造のアクティブマトリクス基板が提供される。
１ 基板
５ ゲート絶縁層
７ 酸化物半導体層
７ｃ チャネル領域
７ｄ ドレインコンタクト領域
７ｓ ソースコンタクト領域
１１ 無機絶縁層
１１ｐ 無機絶縁層の開口部
１２ 有機絶縁層
１２ｐ 有機絶縁層の開口部
１３ 層間絶縁層
１５ｐ、１５ｘ 共通電極の開口部
１７ 第２誘電体層
１８ 第１誘電体層
１８ｐ 第１誘電体層の開口部
１０１、２０１ アクティブマトリクス基板
ＣＥ 共通電極
Ｃｐ 透明補助容量
Ｃｔ タッチ配線容量
ＤＥ ドレイン電極
ＤＲ 表示領域
ＦＲ 非表示領域
ＧＥ ゲート電極
ＧＬ ゲートバスライン
Ｍ１ 第１メタル層
Ｍ２ 第２メタル層
Ｍ３ 第３メタル層
ｐ１ 下部開口部
ｐ２ 上部開口部
ＰＣ 画素コンタクト部
ＰＥ 画素電極
ＰＩＸ、ＰＩＸａ、ＰＩＸｂ、ＰＩＸｃ 画素領域
ＳＥ ソース電極
ＳＬ ソースバスライン
Ｔ１ 第１透明導電層
Ｔ２ 第２透明導電層
ＴＥ 接続電極
ＴＬ、ＴＬ１、ＴＬ２ タッチ配線
ＴＸ、ＴＸ１、ＴＸ２ タッチセンサ電極

Claims (10)

  1. 基板と、
    前記基板に支持された複数の薄膜トランジスタであって、それぞれが酸化物半導体層を含む複数の薄膜トランジスタと、
    前記複数の薄膜トランジスタを覆う層間絶縁層と、
    前記層間絶縁層の上方に設けられ、それぞれが前記複数の薄膜トランジスタのそれぞれに電気的に接続された複数の画素電極と、
    前記複数の画素電極と前記層間絶縁層との間に設けられた共通電極と、
    前記共通電極と前記複数の画素電極との間に設けられた第１誘電体層と、
    前記複数の画素電極を覆うように設けられた配向膜と、
    を備え、
    前記第１誘電体層は、それぞれが前記共通電極の一部を露出させる複数の開口部であって、それぞれ内に前記配向膜が位置している複数の開口部を有する、アクティブマトリクス基板。
  2. 前記基板の基板面法線方向から見たとき、前記複数の開口部のそれぞれは、その全体が前記共通電極に重なっている、請求項１に記載のアクティブマトリクス基板。
  3. 前記基板の基板面法線方向から見たとき、前記複数の開口部のそれぞれは、前記共通電極に重なる部分と、前記共通電極に重ならない部分とを有している、請求項１に記載のアクティブマトリクス基板。
  4. 前記複数の開口部は、１個／ｍｍ２以上の配置密度で形成されている、請求項１に記載のアクティブマトリクス基板。
  5. 前記複数の開口部は、４個／ｍｍ２以上の配置密度で形成されている、請求項１に記載のアクティブマトリクス基板。
  6. 前記層間絶縁層と前記共通電極との間に設けられた、タッチセンサ用の複数のタッチ配線と、
    前記複数のタッチ配線を覆うように前記層間絶縁層と前記共通電極との間に設けられた第２誘電体層と、
    をさらに備え、
    前記共通電極は、それぞれがタッチセンサ用の電極として機能し得る複数の共通電極部分を含む、請求項１に記載のアクティブマトリクス基板。
  7. 前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１に記載のアクティブマトリクス基板。
  8. 請求項１から７のいずれかに記載のアクティブマトリクス基板と、
    前記アクティブマトリクス基板に対向するように配置された対向基板と、
    前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
    を備えた液晶表示装置。
  9. 前記対向基板は、ブラックマトリクスを有し、
    前記基板の基板面法線方向から見たとき、前記第１誘電体層の前記複数の開口部のそれぞれは、その全体が前記ブラックマトリクスに重なっている、請求項８に記載の液晶表示装置。
  10. 前記対向基板は、ブラックマトリクスを有し、
    前記基板の基板面法線方向から見たとき、前記第１誘電体層の前記複数の開口部のそれぞれは、前記ブラックマトリクスに重なる部分と、前記ブラックマトリクスに重ならない部分とを有している、請求項８に記載の液晶表示装置。
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