JP7284613B2 - アクティブマトリクス基板およびその製造方法 - Google Patents

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Description

本発明は、アクティブマトリクス基板およびその製造方法に関する。
画素毎にスイッチング素子が設けられたアクティブマトリクス基板を備える表示装置が広く用いられている。スイッチング素子として薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」）を備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。なお、本明細書においては、表示装置の画素に対応するＴＦＴ基板の部分を画素領域または画素と呼ぶ。また、アクティブマトリクス基板の各画素にスイッチング素子として設けられたＴＦＴを「画素ＴＦＴ」と呼ぶ。
ＴＦＴ基板には、複数のソースバスラインおよび複数のゲートバスラインが設けられ、これらの交差部近傍に画素ＴＦＴが配置される。画素ＴＦＴのソース電極はソースバスラインの１つに、ゲート電極はゲートバスラインの１つに接続される。このため、通常は、ソース電極は、ソースバスラインと同じメタル層（ソースメタル層）内に形成され、ゲート電極は、ゲートバスラインと同じメタル層（ゲートメタル層）内に形成される。
ＴＦＴ基板には、ソースメタル層内またはゲートメタル層内に形成された配線を他の配線に接続する（あるいは、つなぎ換える）ための配線接続部が設けられている。配線接続部は、例えば、端子部、ソースメタル層とゲートメタル層とを接続するソース－ゲート接続部などを含む。
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
酸化物半導体ＴＦＴの多くは、ボトムゲート構造を有しているが、トップゲート構造を有する酸化物半導体ＴＦＴも提案されている。例えば特許文献１は、酸化物半導体層の一部上にゲート絶縁層を介してゲート電極を配置し、ゲート電極を覆う絶縁層上にソースおよびドレイン電極を配置したトップゲート構造ＴＦＴを開示している。トップゲート構造ＴＦＴには、ボトムゲート構造ＴＦＴよりも、ゲート電極とソースおよびドレイン電極との交差部に形成される寄生容量を低減できるという利点がある。
特開２０１５－１０９３１５号公報 国際公開第２０１５／１８６６１９号
しかしながら、例えば特許文献１に記載されたトップゲート構造ＴＦＴを画素ＴＦＴとして用いると、ゲートバスラインとソースバスラインとの交差部に形成される寄生容量が大きくなり、ソースバスラインの負荷が増大してしまうおそれがある。
一方、本出願人による特許文献２には、トップゲート構造ＴＦＴの酸化物半導体層よりも基板側に、ソース電極およびソースバスラインを設ける基板構造（以下、「ボトムソース構造」）が提案されている。
本発明者が検討したところ、ボトムソース構造を有するＴＦＴ基板（以下、「ボトムソース構造基板」と略する。）によると、ソースバスラインとゲートバスラインとの間に位置する絶縁層を厚くできるので、これらのバスラインの交差部に生じる寄生容量を低減することが可能である。
特許文献２には、ボトムソース構造基板に形成される端子部などの配線接続部の構造は開示されていない。
本発明者が検討したところ、ボトムソース構造基板を製造するプロセスにおいて、ソースメタル層を利用して配線接続部を形成しようとすると、ソースメタル層や酸化物半導体層にダメージを与えることがある。このため、ボトムソース構造基板に、所望の特性を有する配線接続部または酸化物半導体ＴＦＴを形成することが困難な場合があった。詳細は後述する。
本発明の一実施形態は、酸化物半導体ＴＦＴと配線接続部とを備え、かつ、寄生容量を低減することの可能なアクティブマトリクス基板を提供する。
本明細書は、以下の項目に記載のアクティブマトリクス基板およびアクティブの製造方法を開示している。
［項目１］
複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
基板と、
前記基板に支持され、かつ、第１の導電膜を用いて形成された複数のソースバスラインと、
前記複数のソースバスラインを覆う下部絶縁層と、
前記複数の画素領域のそれぞれに配置された酸化物半導体ＴＦＴであって、前記下部絶縁層上に配置された酸化物半導体層と、前記酸化物半導体層の一部上にゲート絶縁層を介して配置されたゲート電極とを含む、酸化物半導体ＴＦＴと、
前記複数の画素領域のそれぞれに配置された画素電極と、
前記ゲート電極と同じ第２の導電膜を用いて形成された複数のゲートバスラインと、
前記基板に支持された複数の配線接続部であって、前記非表示領域に配置された複数の端子部を含む、複数の配線接続部と、を備え、
前記酸化物半導体ＴＦＴの前記酸化物半導体層は、チャネル領域と、前記チャネル領域の両側にそれぞれ位置し、前記チャネル領域よりも比抵抗の低い第１領域および第２領域とを含み、
前記ゲート電極は、前記複数のゲートバスラインの１つに電気的に接続され、
前記酸化物半導体層は、前記下部絶縁層上、および、前記下部絶縁層に形成されたソース用開口部内に配置され、前記酸化物半導体層の前記第１領域は、前記ソース用開口部内で、前記第１の導電膜を用いて形成されたソース電極または前記複数のソースバスラインの１つに電気的に接続され、前記第２領域は、前記画素電極に電気的に接続され、
前記複数の配線接続部のそれぞれは、
前記第１の導電膜を用いて形成された下部導電部と、
前記下部導電部上に延設された前記下部絶縁層であって、前記下部導電部の一部を露出する下部開口部を有する、前記下部絶縁層と、
前記酸化物半導体層と同じ酸化物膜を用いて形成され、かつ、前記酸化物半導体層とは分離して配置された酸化物接続層であって、前記下部絶縁層上および前記下部開口部内に配置され、前記下部開口部内で前記下部導電部に電気的に接続された、酸化物接続層と、
前記酸化物接続層を覆う絶縁層であって、前記酸化物接続層の一部を露出する上部開口部を有する、絶縁層と、
前記絶縁層上および前記上部開口部内に配置され、前記上部開口部内で前記酸化物接続層に電気的に接続された上部導電部と、を含み、
前記酸化物接続層は、前記酸化物半導体層の前記チャネル領域よりも低い比抵抗を有する領域を含む、アクティブマトリクス基板。
［項目２］
前記複数の端子部の前記上部導電部は、前記画素電極と同じ導電膜を用いて形成され、かつ、前記画素電極と分離している、項目１に記載のアクティブマトリクス基板。
［項目３］
前記複数のソースバスラインと、前記複数の配線接続部における前記下部導電部とは、Ｃｕ、ＭｏまたはＡｌを含む金属層を含み、
前記複数の配線接続部において、前記酸化物接続層は、前記下部開口部内で前記下部導電部の前記金属層と直接接している、項目１または２に記載のアクティブマトリクス基板。
［項目４］
前記金属層は、Ｃｕ層またはＡｌ層である、項目３に記載のアクティブマトリクス基板。
［項目５］
前記複数のソースバスラインと、前記複数の配線接続部における前記下部導電部とは、導電性の酸化物層を含み、
前記複数の配線接続部において、前記酸化物接続層は、前記下部開口部内で前記下部導電部の前記酸化物層と直接接している、項目１または２に記載のアクティブマトリクス基板。
［項目６］
前記酸化物層は、Ｉｎ－Ｚｎ－Ｏ層またはＩｎ－Ｇａ－Ｚｎ－Ｏ層である、項目５に記載のアクティブマトリクス基板。
［項目７］
前記基板の法線方向からみたとき、前記複数の端子部における前記下部開口部と前記上部開口部とは少なくとも部分的に重なっている、項目１から６のいずれかに記載のアクティブマトリクス基板。
［項目８］
前記複数の配線接続部は、前記非表示領域に配置された複数のソース－ゲート接続部をさらに含み、
前記複数のソース－ゲート接続部のそれぞれは、
前記下部絶縁層上に延設された前記ゲート絶縁層と、
前記ゲート絶縁層上に、前記第２の導電膜を用いて形成されたゲート導電部と
をさらに備え、
前記複数のソース－ゲート接続部のそれぞれにおいて、
前記ゲート絶縁層は、前記酸化物接続層の前記下部開口部によって露出された部分のうちの第１部分のみを覆い、第２部分を覆っておらず、
前記ゲート導電部は、前記下部開口部内において、前記酸化物接続層の前記第１部分上に前記ゲート絶縁層を介して配置され、
前記絶縁層は、前記ゲート導電部および前記酸化物接続層上に延設され、前記絶縁層の前記上部開口部は、前記酸化物接続層の前記第２部分の少なくとも一部および前記ゲート導電部の一部を露出するように配置され、
前記上部導電部は、前記上部開口部内で、前記酸化物接続層の前記第２部分の前記少なくとも一部および前記ゲート導電部の前記一部と接しており、
前記酸化物接続層の前記第２部分は、前記酸化物接続層の前記第１部分よりも低い比抵抗を有する、項目１から７のいずれかに記載のアクティブマトリクス基板。
［項目９］
前記酸化物半導体ＴＦＴは、前記第１の導電膜を用いて形成された他のゲート電極をさらに備え、
前記複数の配線接続部は、前記酸化物半導体ＴＦＴの前記他のゲート電極を前記複数のゲートバスラインの前記１つに接続するゲートコンタクト部を含む、項目１から７のいずれかに記載のアクティブマトリクス基板。
［項目１０］
前記ゲートコンタクト部は、
前記下部絶縁層上に延設された前記ゲート絶縁層と、
前記ゲート絶縁層上に、前記第２の導電膜を用いて形成されたゲート導電部と
をさらに備え、
前記ゲートコンタクト部において、
前記ゲート絶縁層は、前記酸化物接続層の前記下部開口部によって露出された部分のうちの第３部分のみを覆い、第４部分を覆っておらず、
前記ゲート導電部は、前記下部開口部内において、前記酸化物接続層の前記第３部分上に前記ゲート絶縁層を介して配置され、
前記絶縁層は、前記ゲート導電部および前記酸化物接続層上に延設され、前記絶縁層の前記上部開口部は、前記酸化物接続層の前記第４部分の少なくとも一部および前記ゲート導電部の一部を露出するように配置され、
前記上部導電部は、前記上部開口部内で、前記酸化物接続層の前記第４部分の前記少なくとも一部および前記ゲート導電部の前記一部と接しており、
前記酸化物接続層の前記第４部分は、前記酸化物接続層の前記第３部分よりも低い比抵抗を有する、項目９に記載のアクティブマトリクス基板。
［項目１１］
前記ゲートコンタクト部において、
前記下部導電部は、前記他のゲート電極と繋がっており、
前記酸化物接続層上に前記ゲート絶縁層が延設され、前記ゲート絶縁層は、前記酸化物接続層の前記一部を露出する前記上部開口部を有しており、
前記上部導電部は、前記第２の導電膜を用いて形成され、かつ、前記複数のゲートバスラインの前記１つと繋がっている、項目９に記載のアクティブマトリクス基板。
［項目１２］
前記基板の法線方向から見たとき、前記ゲートコンタクト部の前記酸化物接続層の少なくとも一部は、前記複数のゲートバスラインの前記１つと重なっている、項目１０または１１に記載のアクティブマトリクス基板。
［項目１３］
複数の画素領域のそれぞれは、前記第１の導電膜から形成された遮光層をさらに備え、前記遮光層は、前記ソース電極と繋がっている、項目１から８のいずれかに記載のアクティブマトリクス基板。
［項目１４］
前記酸化物半導体ＴＦＴを覆う保護絶縁層をさらに備え、
前記保護絶縁層は、前記酸化物半導体層を還元し得る還元性の絶縁層であり、前記酸化物半導体層の前記第１領域、前記第２領域および前記酸化物接続層に直接接し、かつ、前記チャネル領域には接していない、項目１から１３のいずれかに記載のアクティブマトリクス基板。
［項目１５］
前記画素電極は、前記酸化物半導体層と前記画素電極との間に位置する絶縁層に形成された画素コンタクトホール内で、前記酸化物半導体層の前記第２領域に直接接している、項目１から１４のいずれかに記載のアクティブマトリクス基板。
［項目１６］
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１から１５のいずれかに記載のアクティブマトリクス基板。
［項目１７］
前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、項目１６に記載のアクティブマトリクス基板。
［項目１８］
複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
複数のソースバスラインおよび複数のゲートバスラインと、各画素領域に配置された酸化物半導体ＴＦＴおよび画素電極と、複数の端子部とを備えるアクティブマトリクス基板の製造方法であって、
（ａ）基板上に、第１の導電膜を用いて、複数のソースバスラインと、各端子部の下部導電部とを含むソースメタル層を形成する工程と、
（ｂ）前記ソースメタル層を覆う下部絶縁層を形成する工程と、
（ｃ）前記下部絶縁層に、前記酸化物半導体ＴＦＴを前記複数のソースバスラインの１つに接続するためのソース用開口部と、前記下部導電部の一部を露出する下部開口部を形成する工程と、
（ｄ）前記下部絶縁層上、前記ソース用開口部内および前記下部開口部内に、酸化物半導体膜を形成し、前記酸化物半導体膜のパターニングを行うことにより、前記下部絶縁層上および前記ソース用開口部内に位置し、前記酸化物半導体ＴＦＴの活性層となる第１半導体部と、前記下部開口部内で前記下部導電部の前記一部に接続される第２半導体部とを形成する工程と、
（ｅ）前記第１半導体部および前記第２半導体部を覆うように、ゲート絶縁膜および第２の導電膜をこの順で形成し、パターニングを行うことにより、前記ゲート絶縁膜から前記第１半導体部を部分的に覆い、かつ、前記第２半導体部を覆わないゲート絶縁層を形成し、前記第２の導電膜から前記複数のゲートバスラインおよび前記酸化物半導体ＴＦＴのゲート電極を含むゲートメタル層を形成する工程と、
（ｆ）前記第１半導体部および前記第２半導体部のうち前記ゲート絶縁層から露出した部分の比抵抗を、前記第１半導体部の前記ゲート絶縁層で覆われた部分よりも低くする低抵抗化処理を行う工程であって、これにより、前記第１半導体部から前記酸化物半導体ＴＦＴの酸化物半導体層を形成し、前記第２半導体部から前記各端子部の酸化物接続層を形成する、工程と、
（ｇ）前記ゲートメタル層および前記酸化物接続層を覆う絶縁層を形成する工程と、
（ｈ）前記絶縁層に、前記酸化物接続層の一部を露出する上部開口部を形成する工程と、
（ｉ）前記絶縁層上および前記上部開口部内に、前記各端子部の上部導電部を形成する工程であって、前記上部導電部は、前記上部開口部内で前記酸化物接続層の前記一部に電気的に接続される工程と、
を包含するアクティブマトリクス基板の製造方法。
［項目１９］
複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
複数のソースバスラインおよび複数のゲートバスラインと、各画素領域に配置された酸化物半導体ＴＦＴおよび画素電極と、複数のゲートコンタクト部とを備えるアクティブマトリクス基板の製造方法であって、
（ａ）基板上に、第１の導電膜を用いて、複数のソースバスラインと、各ゲートコンタクト部の下部導電部とを含むソースメタル層を形成する工程と、
（ｂ）前記ソースメタル層を覆う下部絶縁層を形成する工程と、
（ｃ）前記下部絶縁層に、前記酸化物半導体ＴＦＴを前記複数のソースバスラインの１つに接続するためのソース用開口部と、前記下部導電部の一部を露出する下部開口部を形成する工程と、
（ｄ）前記下部絶縁層上、前記ソース用開口部内および前記下部開口部内に、酸化物半導体膜を形成し、前記酸化物半導体膜のパターニングを行うことにより、前記下部絶縁層上および前記ソース用開口部内に位置し、前記酸化物半導体ＴＦＴの活性層となる半導体部と、前記下部開口部内で前記下部導電部の前記一部に接続される他の半導体部とを形成する工程と、
（ｅ）前記半導体部の一部上および前記他の半導体部上にゲート絶縁層を形成する工程であって、前記ゲート絶縁層は、前記他の半導体部の一部を露出する上部開口部を有する、工程と、
（ｆ）前記半導体部および前記他の半導体部のうち前記ゲート絶縁層から露出した部分の比抵抗を、前記ゲート絶縁層で覆われた部分よりも低くする低抵抗化処理を行う工程であって、これにより、前記半導体部から前記酸化物半導体ＴＦＴの酸化物半導体層を形成し、前記他の半導体部から前記各ゲートコンタクト部の酸化物接続層を形成する、工程と、
（ｇ）前記ゲート絶縁層上に配置されたゲートメタル層を形成する工程であって、前記ゲートメタル層は、前記複数のゲートバスラインと前記酸化物半導体ＴＦＴのゲート電極と前記各ゲートコンタクト部の上部導電部とを含み、前記上部導電部は前記上部開口部内で前記酸化物接続層の前記一部と接する、工程と、
を包含するアクティブマトリクス基板の製造方法。
［項目２０］
前記第１の導電膜は、Ｃｕ、ＡｌまたはＭｏを含む金属膜を含み、
前記工程（ｃ）において、前記下部開口部を、前記金属膜の表面を露出するように形成し、
前記工程（ｄ）において、前記酸化物半導体膜のパターニングを、燐酸、硝酸および酢酸を含むＰＡＮ系エッチング液を用いて行う、項目１８または１９に記載の製造方法。
［項目２１］
前記第１の導電膜は、導電性の金属酸化物膜を含み、
前記工程（ｃ）において、前記下部開口部を、前記金属酸化物膜の表面を露出するように形成し、
前記工程（ｄ）において、前記酸化物半導体膜のパターニングを、燐酸、硝酸および酢酸を含むＰＡＮ系エッチング液を用いて行う、項目１８または１９に記載の製造方法。
［項目２２］
前記酸化物半導体膜は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１８から２１のいずれかに記載の製造方法。
［項目２３］
前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、項目２２に記載の製造方法。
本発明の一実施形態によると、酸化物半導体ＴＦＴと配線接続部とを備え、かつ、寄生容量を低減することの可能なアクティブマトリクス基板が提供される。
第１の実施形態のアクティブマトリクス基板１００の平面構造の一例を示す概略図である。 アクティブマトリクス基板１００における画素領域を例示する平面図である。 アクティブマトリクス基板１００における画素領域を例示する断面図である。 アクティブマトリクス基板１００における配線接続部（端子部Ｔ）を例示する平面図である。 アクティブマトリクス基板１００における配線接続部（端子部Ｔ）を例示する断面図である。 アクティブマトリクス基板１００における他の配線接続部（ソース－ゲート接続部ＳＧ）を例示する断面図である。 （ａ）は、画素領域の一部を示す工程断面図、（ｂ）は、画素領域の一部を示す工程平面図、（ｃ）は、端子部形成領域の一部を示す工程断面図、（ｄ）は、端子部形成領域の一部を示す工程平面図である。 （ａ）は、画素領域の一部を示す工程断面図、（ｂ）は、画素領域の一部を示す工程平面図、（ｃ）は、端子部形成領域の一部を示す工程断面図、（ｄ）は、端子部形成領域の一部を示す工程平面図である。 （ａ）は、画素領域の一部を示す工程断面図、（ｂ）は、画素領域の一部を示す工程平面図、（ｃ）は、端子部形成領域の一部を示す工程断面図、（ｄ）は、端子部形成領域の一部を示す工程平面図である。 （ａ）は、画素領域の一部を示す工程断面図、（ｂ）は、画素領域の一部を示す工程平面図、（ｃ）は、端子部形成領域の一部を示す工程断面図、（ｄ）は、端子部形成領域の一部を示す工程平面図である。 （ａ）は、画素領域の一部を示す工程断面図、（ｂ）は、画素領域の一部を示す工程平面図、（ｃ）は、端子部形成領域の一部を示す工程断面図、（ｄ）は、端子部形成領域の一部を示す工程平面図である。 （ａ）は、画素領域の一部を示す工程断面図、（ｂ）は、画素領域の一部を示す工程平面図、（ｃ）は、端子部形成領域の一部を示す工程断面図、（ｄ）は、端子部形成領域の一部を示す工程平面図である。 （ａ）は、画素領域の一部を示す工程断面図、（ｂ）は、画素領域の一部を示す工程平面図、（ｃ）は、端子部形成領域の一部を示す工程断面図、（ｄ）は、端子部形成領域の一部を示す工程平面図である。 （ａ）は、画素領域の一部を示す工程断面図、（ｂ）は、画素領域の一部を示す工程平面図、（ｃ）は、端子部形成領域の一部を示す工程断面図、（ｄ）は、端子部形成領域の一部を示す工程平面図である。 （ａ）は、画素領域の一部を示す工程断面図、（ｂ）は、画素領域の一部を示す工程平面図、（ｃ）は、端子部形成領域の一部を示す工程断面図、（ｄ）は、端子部形成領域の一部を示す工程平面図である。 （ａ）は、画素領域の一部を示す工程断面図、（ｂ）は、画素領域の一部を示す工程平面図、（ｃ）は、端子部形成領域の一部を示す工程断面図、（ｄ）は、端子部形成領域の一部を示す工程平面図である。 第２の実施形態のアクティブマトリクス基板２００における画素領域を示す平面図である。 アクティブマトリクス基板２００の画素領域におけるＴＦＴ１０を横切る断面図である。 アクティブマトリクス基板２００の画素領域における配線接続部（ゲートコンタクト部ＧＣ）を例示する断面図である。 第３の実施形態のアクティブマトリクス基板３００における画素領域を示す平面図である。 アクティブマトリクス基板３００の画素領域におけるＴＦＴ２０を横切る断面図である。 アクティブマトリクス基板３００の画素領域における配線接続部（ゲートコンタクト部ＧＣ）を例示する断面図である。 アクティブマトリクス基板３００の他の配線接続部（端子部Ｔ）を例示する断面図である アクティブマトリクス基板３００の他の配線接続部（ソース－ゲート接続部ＳＧ）を例示する断面図である 変形例１のアクティブマトリクス基板１０１における画素領域の平面図である。 変形例１のアクティブマトリクス基板１０１における画素領域の断面図である。 変形例２のアクティブマトリクス基板１０２における画素領域の断面図である。 変形例２のアクティブマトリクス基板１０２における配線接続部（端子部Ｔ）の断面図である。 変形例３のアクティブマトリクス基板１０３における画素領域の断面図である。 変形例３のアクティブマトリクス基板１０３における配線接続部（端子部Ｔ）の断面図である。 変形例４のアクティブマトリクス基板１０４における画素領域の断面図である。 変形例４のアクティブマトリクス基板１０４における配線接続部（端子部Ｔ）の断面図である。 参考例の、配線接続部の製造プロセスを説明する工程断面図である。 参考例の、配線接続部の製造プロセスを説明する工程断面図である。 参考例の、配線接続部の製造プロセスを説明する工程断面図である。 Ｔｉ／Ｃｕ／Ｔｉ膜のウェットエッチング方法を説明する工程断面図である。 Ｔｉ／Ｃｕ／Ｔｉ膜のウェットエッチング方法を説明する工程断面図である。
本発明者は、ボトムソース構造を有するアクティブマトリクス基板（ボトムソース構造基板）の製造プロセスを検討し、以下のような知見を得た。
図２１Ａ～図２１Ｃは、ボトムソース構造基板の製造プロセスの参考例を説明するための模式的な工程断面図である。ここでは、酸化物半導体ＴＦＴと配線接続部とを製造するプロセスの一部を例に説明する。配線接続部は、ソースバスラインと同じ導電膜を用いて形成される。
まず、図２１Ａに示すように、基板９１上に、ソースバスライン、ソース電極ＳＥおよび配線接続部を構成する下部導電部９３などを含むソースメタル層を形成する。次いで、ソースメタル層を覆う下部絶縁層９５を形成する。
この後、図２１Ｂに示すように、下部絶縁層９５に開口部を形成し、ソースメタル層の一部の表面を露出させる。この例では、ソース電極ＳＥの一部を露出するソース用開口部９５ｐ、下部導電部３０の一部を露出する接続部用開口部９５ｑを形成する。
続いて、図２１Ｃに示すように、下部絶縁層９５上に酸化物半導体膜（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜）を形成し、酸化物半導体膜のパターニングを行うことにより、酸化物半導体層９７を得る。酸化物半導体層９７は、ソース用開口部９５ｐ内でソース電極ＳＥと接する。
上記工程で、酸化物半導体膜のパターニングを、ウェットエッチングによって行うことがある。この場合、接続部用開口部９５ｑ内に露出したソースメタル層表面（この例では、接続部用開口部９５ｑ内に露出した下部導電部９３の表面）ｍ１がエッチング液９８に曝される。この結果、ソースメタル層の露出表面ｍ１が劣化したり、ソースメタル層の材料が溶出する可能性がある。
一例として、エッチング液９８として、燐酸、硝酸および酢酸を含むＰＡＮ系エッチング液を用い、かつ、ソースメタル層（ソースメタル層が積層構造を有する場合には、その最上層として）としてＣｕ層を用いると、ソースメタル層の露出表面ｍ１からＣｕがエッチング液９８に溶出してしまう。この結果、配線接続部において、下部導電部９３とその上に形成される導電層とのコンタクト抵抗が上昇するおそれがある。また、Ｃｕを含むエッチング液９８によって、酸化物半導体層９７が影響を受ける結果、ＴＦＴ特性が低下することもある。なお、Ｃｕの他に、Ａｌ、Ｍｏなどの金属、インジウム亜鉛酸化物（Ｉｎ－Ｚｎ－Ｏ）、インジウムガリウム亜鉛酸化物（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）などの酸化物材料などもＰＡＮ系エッチング液に溶出するので、同様の問題が生じ得る。
なお、ソースメタル層の表面ｍ１がエッチング液９８に対して耐性を有する場合でも、エッチング液９８によってソースメタル層の表面ｍ１が劣化するおそれがある。さらに、酸化物半導体膜のパターニング後、下部絶縁層５および接続部用開口部９５ｑ内に、さらなる絶縁膜（不図示）を形成する際に、ソースメタル層の露出表面ｍ１がダメージを受けるおそれもある。
このように、ボトムソース構造基板において、端子部などの配線接続部が形成される領域では、ソースメタル層の表面を露出させた後に行うプロセスに起因して、上記のような問題が生じ得る。
本発明者は、上記知見に基づいて検討した結果、配線接続部を製造する際に、酸化物半導体膜を利用してソースメタル層の露出表面を保護することで、配線接続部および酸化物半導体ＴＦＴの特性の低下を抑制し得ることを見出し、本願発明に想到した。
（第１の実施形態）
以下、図面を参照しながら、第１の実施形態のアクティブマトリクス基板を説明する。
図１は、アクティブマトリクス基板１００の平面構造の一例を模式的に示す図である。アクティブマトリクス基板１００は、表示に寄与する表示領域ＤＲと、表示領域ＤＲの外側に位置する周辺領域（額縁領域）ＦＲとを有している。
表示領域ＤＲには、第１方向に延びる複数のソースバスラインＳＬと、第１方向と交差する（この例では直交する）第２方向に延びる複数のゲートバスラインＧＬとが設けられている。これらのバスラインで包囲されたそれぞれの領域が「画素領域Ｐ」となる。画素領域Ｐ（「画素」と呼ぶこともある。）は、表示装置の画素に対応する領域である。複数の画素領域Ｐはマトリクス状に配置されている。各画素領域Ｐに対応付けられて、画素電極ＰＥおよび酸化物半導体ＴＦＴ（以下、単に「ＴＦＴ」と呼ぶ。）１０が形成されている。各ＴＦＴ１０のゲート電極は対応するゲートバスラインＧＬに電気的に接続されている。また、各ＴＦＴ１０の酸化物半導体層の一部（第１領域）はソースバスラインＳＬに電気的に接続され、他の一部（第２領域）は画素電極ＰＥに電気的に接続されている。
図示していないが、アクティブマトリクス基板１００をＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合、アクティブマトリクス基板１００には、画素電極ＰＥと絶縁層（誘電体層）を介して対向するように共通電極が設けられる。
周辺領域ＦＲには、複数のゲート端子部Ｔｇ、複数のソース端子部Ｔｓ、複数のソース－ゲート接続部ＳＧなどの配線接続部が配置されている。各ゲートバスラインＧＬは、対応するゲート端子部Ｔｇを介してゲートドライバ（不図示）に接続されている。各ソースバスラインＳＬは、対応するソース端子部Ｔｓを介してソースドライバ（不図示）に接続されている。ゲートドライバおよびソースドライバは、アクティブマトリクス基板１００にモノリシックに形成されていてもよいし、実装されていてもよい。
ソース－ゲート接続部ＳＧは、ソースメタル層内に形成された（ソースバスラインＳＬと同じ導電膜を用いて形成された）配線と、ゲートメタル層内に形成された（ゲートバスラインＧＬと同じ導電膜を用いて形成された）配線とのつなぎ換え部である。図示するように、ソース－ゲート接続部ＳＧは、例えば、各ゲートバスラインＧＬとゲート端子部Ｔｇとの間に配置され、ゲートバスラインＧＬを、ソースメタル層内に形成された接続配線（ソース接続配線）３ｗに接続してもよい。ソース接続配線３ｗは、ゲート端子部Ｔｇを介してゲートドライバに接続される。この場合、ソース端子部Ｔｓとゲート端子部Ｔｇとは同様の構造を有し得る。
次いで、本実施形態のアクティブマトリクス基板１００の各領域をより具体的に説明する。
以下の説明において、ソースバスラインＳＬと同じ導電膜（第１の導電膜）を用いて形成された層を「ソースメタル層Ｍ１」、ゲートバスラインＧＬと同じ導電膜（第２の導電膜）を用いて形成された層を「ゲートメタル層Ｍ２」と呼ぶ。また、画素電極ＰＥと同じ導電膜（第１の透明導電膜）を用いて形成された層を「画素電極層ＴＰ」、共通電極ＣＥと同じ導電膜（第２の透明導電膜）を用いて形成された層を「共通電極層ＴＣ」と称する。さらに、ＴＦＴの活性層となる酸化物半導体層と同じ酸化物膜を用いて形成された層を「金属酸化物層ＯＳ」と称する。金属酸化物層ＯＳは、半導体領域のみでなく、酸化物半導体が還元されて低抵抗化または導体化された低抵抗領域も含む。
図面において、各構成要素の参照符号の後に、括弧書きで、その構成要素が形成されている層を示すことがある。例えば、ソースメタル層Ｍ１内に形成されている電極または配線には、その参照符号の後に「（Ｍ１）」と付すことがある。
＜画素領域Ｐ＞
以下、図面を参照しながら、ＦＦＳモードの表示装置に適用されるアクティブマトリクス基板を例に、本実施形態のアクティブマトリクス基板の画素領域Ｐの構造を説明する。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。
図２Ａは、アクティブマトリクス基板１００における各画素領域Ｐを例示する平面図、図２Ｂは、画素領域ＰのＴＦＴ１０を横切るＩＩｂ－ＩＩｂ’線に沿った断面図である。
アクティブマトリクス基板１００は、基板１と、基板１に支持された複数のソースバスラインＳＬおよび複数のゲートバスラインＧＬとを有している。各画素領域Ｐは、１つのソースバスラインＳＬおよび１つのゲートバスラインＧＬによって規定されている。各画素領域Ｐは、トップゲート構造を有するＴＦＴ１０と、画素電極ＰＥと、共通電極ＣＥとを有している。
まず、図２Ｂを参照して、アクティブマトリクス基板１００の層構造を説明する。アクティブマトリクス基板１００は、基板１側から、ソースメタル層Ｍ１、ソースメタル層Ｍ１を覆う下部絶縁層５、金属酸化物層ＯＳ、ゲート絶縁層９、および、ゲートメタル層Ｍ２をこの順で有している。つまり、ソースバスラインＳＬは、ＴＦＴ１０の活性層となる酸化物半導体層７ａよりも基板１側に配置されている（ボトムソース構造）。ゲートメタル層Ｍ２およびＴＦＴ１０は、保護絶縁層１１を含む上部絶縁層１３で覆われている。上部絶縁層１３上には、共通電極ＣＥを含む共通電極層ＴＣ、誘電体層１７、および、画素電極ＰＥを含む画素電極層ＴＰがこの順で形成されている。後述するように、画素電極層ＴＰ上に、誘電体層１７を介して共通電極層ＴＣが形成されていてもよい。
ＴＦＴ１０は、下部絶縁層５上に配置された酸化物半導体層７ａと、酸化物半導体層７ａの一部上にゲート絶縁層９を介して配置されたゲート電極ＧＥとを備える。
酸化物半導体層７ａは、チャネル領域７ｃと、その両側にそれぞれ配置された第１領域７ｓおよび第２領域７ｄとを含む。第１領域７ｓおよび第２領域７ｄは、チャネル領域７ｃよりも比抵抗の低い低抵抗領域である。
ゲート電極ＧＥは、基板１の法線方向から見たとき、チャネル領域７ｃと重なるように配置されている。ゲート絶縁層９は、チャネル領域７ｃを覆い、かつ、第１領域７ｓ、第２領域７ｄを覆っていなくてもよい。
酸化物半導体層７ａは、下部絶縁層５上、および、下部絶縁層５に形成されたソース用開口部５ｐ内に配置されている。酸化物半導体層７ａの第１領域７ｓは、ソース用開口部５ｐ内で、対応するソースバスラインＳＬに電気的に接続されている。第１領域７ｓは、ソースバスラインＳＬと同じ導電膜（第１の導電膜）を用いて形成されたソース電極ＳＥに接続され、ソース電極ＳＥを介してソースバスラインＳＬに電気的に接続されていてもよい。ソース電極ＳＥは、ソースバスラインＳＬと繋がっていてもよい。例えば、ソース電極ＳＥは、基板１の法線方向から見たとき、第１方向に延びるソースバスラインＳＬの側面の一部から他の方向に延びた延設部または突出部（枝部）に形成されていてもよい。ソース電極ＳＥは、ソースバスラインＳＬの一部であってもよい。このような場合、ソースバスラインＳＬのうち第１領域７ｓに接続される部分を「ソース電極ＳＥ」と呼ぶことがある。この例では、酸化物半導体層７ａの第１領域７ｓは、基板１の法線方向から見たとき、ソースバスラインＳＬの一部と重なるように延びている。第１領域７ｓの下面は、ソース用開口部５ｐ内でソースバスラインＳＬ（ソースバスラインＳＬの一部であるソース電極ＳＥ）と直接接している。
酸化物半導体層７ａの第２領域７ｄは、画素電極ＰＥに電気的に接続されている。第２領域７ｄの上面は、画素電極ＰＥと直接接していてもよい。
ＴＦＴ１０のゲート電極ＧＥは、対応するゲートバスラインＧＬに電気的に接続されている。ゲート電極ＧＥは、ゲートバスラインＧＬと同じ導電膜（第２の導電膜）を用いて形成されている。ゲート電極ＧＥは、ゲートバスラインＧＬと繋がって（一体的に形成されて）いてもよい。例えば、基板１の法線方向から見たとき、ゲート電極ＧＥは、第２方向に延びるゲートバスラインＧＬの側面の一部から他の方向に延びた延設部または突出部（枝部）に形成されていてもよい。あるいは、ゲート電極ＧＥは、ゲートバスラインＧＬの一部であってもよい。この場合、ゲートバスラインＧＬのうち、基板１の法線方向から見たとき酸化物半導体層７ａと重なる部分を「ゲート電極ＧＥ」と呼ぶことがある。
ＴＦＴ１０は、酸化物半導体層７ａの基板１側に遮光層３ａを有していてもよい。遮光層３ａは、例えばソースバスラインＳＬと同じ第１の導電膜を用いて形成されていてもよい。基板１の法線方向から見たとき、遮光層３ａは、酸化物半導体層７ａのうち少なくともチャネル領域７ｃと重なるように配置されていてもよい。これにより、基板１側からの光（バックライト光）に起因する酸化物半導体層７ａの特性劣化を抑制できる。
上部絶縁層１３は、ＴＦＴ１０およびゲートメタル層Ｍ２を覆うように形成されている。上部絶縁層１３は、例えば、保護絶縁層（パッシベーション膜）１１を含む。保護絶縁層１１として、酸化物半導体を還元し得る還元性の絶縁膜（例えば窒化珪素膜）を用いてもよい。この場合、酸化物半導体層７ａのうち保護絶縁層１１に接する部分（第１領域７ｓおよび第２領域７ｄ）の比抵抗を、保護絶縁層１１と接していない部分（チャネル領域７ｃ）よりも低くできる。
図示するように、上部絶縁層１３は、保護絶縁層（例えば無機絶縁層）１１と、保護絶縁層１１上に形成された有機絶縁層１２とを含む積層構造を有していてもよい。有機絶縁層１２は形成されていなくてもよい。あるいは、有機絶縁層１２は、表示領域にのみ形成されていてもよい。
上部絶縁層１３上には、共通電極ＣＥが形成されている。共通電極ＣＥは、画素領域Ｐごとに分離されていなくても構わない。例えば、共通電極ＣＥは、画素コンタクトホールＣＨｐが形成される領域（画素コンタクト領域）に開口部１５ｐを有し、画素コンタクト領域を除いて画素領域Ｐ全体に亘って形成されていてもよい。
画素電極ＰＥは、共通電極ＣＥ上に誘電体層１７を介して配置されている。画素電極ＰＥは、画素領域Ｐごとに分離されている。各画素領域Ｐにおいて、画素電極ＰＥには、１つまたは複数のスリット（開口部）１９ｓ、あるいは切り欠き部が設けられている。
画素電極ＰＥは、誘電体層１７上に配置され、上部絶縁層１３および誘電体層１７に形成された画素コンタクトホールＣＨｐ内で酸化物半導体層７ａの第２領域７ｄに接続されている。この例では、画素コンタクトホールＣＨｐは、保護絶縁層１１の開口部１１ｐ、有機絶縁層１２の開口部１２ｐ、および、誘電体層１７の開口部１７ｐから構成されている。
＜配線接続部（端子部Ｔ）＞
次いで、端子部を例に、本実施形態における配線接続部の構造を説明する。
図３Ａは、ソース端子部Ｔｓおよび／またはゲート端子部Ｔｇ（以下、「端子部Ｔ」と総称する）を例示する平面図である。図３Ｂは、端子部Ｔを横切るＩＩＩｂ－ＩＩＩｂ’線に沿った断面図である。
端子部Ｔは、ソースメタル層Ｍ１内に（すなわち第１の導電膜を用いて）形成された第１下部導電部３ｔと、第１下部導電部３ｔ上に延設された下部絶縁層５と、金属酸化物層ＯＳ内に（すなわち酸化物半導体膜を用いて）形成された第１酸化物接続層７ｔと、第１上部導電部２１ｔとを有している。
第１下部導電部３ｔは、ソースバスラインＳＬの端部であってもよい（ソース端子部Ｔｓ）。あるいは、ソース－ゲート接続部ＳＧを介してゲートバスラインＧＬに接続されたソース接続配線３ｗの端部であってもよい（ゲート端子部Ｔｇ）。
下部絶縁層５は、第１下部導電部３ｔの一部を露出する第１下部開口部５ｑを有している。
第１酸化物接続層７ｔは、下部絶縁層５に形成された第１下部開口部５ｑ内で第１下部導電部３ｔに接続されている。第１酸化物接続層７ｔは、チャネル領域７ｃよりも低い比抵抗を有する。また、第１酸化物接続層７ｔは、酸化物半導体層７ａと間隔を空けて配置されている（酸化物半導体層７ａと分離されている）。第１酸化物接続層７ｔは、下部絶縁層５上および第１下部開口部５ｑ内に配置されてもよい。第１下部開口部５ｑ内で、第１酸化物接続層７ｔと第１下部導電部３ｔとは直接接していてもよい。第１酸化物接続層７ｔは、第１下部導電部３ｔのうち第１下部開口部５ｑで露出された表面全体を覆っていることが好ましい。
第１酸化物接続層７ｔは、絶縁層で覆われている。絶縁層は、第１酸化物接続層７ｔの少なくとも一部を露出する端子部コンタクトホールＣＨｔ（「第１上部開口部」ともいう）を有する。この例では、絶縁層は、第１酸化物接続層７ｔ上に延設された、保護絶縁層１１および誘電体層１７を含む。端子部コンタクトホールＣＨｔは、保護絶縁層１１に形成された開口部１１ｑと、誘電体層１７に形成された開口部１７ｑとを含む。有機絶縁層１２は、端子部形成領域に延設されていなくてもよい。基板１の法線方向から見たとき、端子部コンタクトホールＣＨｔと第１下部開口部５ｑとは、少なくとも部分的に重なっていてもよい。
第１上部導電部２１ｔは、絶縁層上および絶縁層に形成された端子部コンタクトホールＣＨｔ内で第１酸化物接続層７ｔに接続されている。つまり、第１上部導電部２１ｔは、第１酸化物接続層７ｔを介して第１下部導電部３ｔと電気的に接続されている。端子部コンタクトホールＣＨｔ内で、第１上部導電部２１ｔと第１酸化物接続層７ｔとは直接接していてもよい。
第１上部導電部２１ｔは、例えば、画素電極層ＴＰ内に（すなわち第１透明導電膜を用いて）形成されている。第１上部導電部２１ｔは、画素電極ＰＥとは分離された島状部であってもよい。画素電極層ＴＰ内に第１上部導電部２１ｔを形成すると、保護絶縁層１１および誘電体層１７を一括してパターニングすることで、画素コンタクトホールＣＨｐおよび端子部コンタクトホールＣＨｔを同時に形成できるメリットがある。
なお、第１上部導電部２１ｔは、保護絶縁層１１より上に形成された他の導電膜を用いて形成されてもよい。例えば第１上部導電部２１ｔは、共通電極層ＴＣ内に形成されていてもよい。
図２１Ａ～図２１Ｃを参照して前述したように、参考例の製造プロセスでは、下部絶縁層９５の開口部によって露出されたソースメタル層の表面ｍ１が、その後のプロセス（酸化物半導体膜のエッチング工程、絶縁層の形成工程など）によってダメージを受けるおそれがあった。これに対し、本実施形態のアクティブマトリクス基板１００では、下部絶縁層５に開口部を形成することによって露出されたソースメタル層Ｍ１の表面を、金属酸化物層ＯＳを利用して保護することが可能である。例えば端子部Ｔにおいては、第１下部開口部５ｑによって露出された第１下部導電部３ｔの表面は、第１酸化物接続層７ｔとなる酸化物半導体膜で覆われる。従って、酸化物半導体膜のエッチング工程、および、その後にゲート絶縁層９、保護絶縁層１１を形成する工程などによって、第１下部導電部３ｔの表面がダメージを受けることを抑制できる。また、第１下部導電部３ｔを覆っていた酸化物半導体膜は、低抵抗化されて第１酸化物接続層７ｔとなる。このため、第１酸化物接続層７ｔを介して、第１下部導電部３ｔと第１上部導電部２１ｔとを電気的に接続することが可能になり、良好なコンタクトが得られる。
さらに、本実施形態によると、酸化物半導体膜のパターニングの際に、ソースメタル層Ｍ１の露出表面が、第１酸化物接続層７ｔとなる酸化物半導体膜で保護されているので、ソースメタル層Ｍ１の露出表面とエッチング液との接触が抑制される。従って、ソースメタル層Ｍ１の露出表面からＣｕなどの金属元素がエッチング液（例えばＰＡＮ系エッチング液）に溶出することが抑制される。この結果、金属元素の溶出に起因して、第１下部導電部３ｔと第１上部導電部２１ｔとのコンタクト抵抗が上昇するのを抑制できる。また、溶出したＣｕなどを含むエッチング液によって、酸化物半導体層７ａの特性が低下するのを抑制できる。
このように、本実施形態によると、ソースメタル層Ｍ１（ソースメタル層Ｍ１が積層構造を有する場合には、その最上層）に、Ｃｕ、ＡｌまたはＭｏなどの金属元素、あるいは導電性の酸化物材料を用いた場合でも、酸化物半導体膜のエッチング液に起因する問題が生じ難い。このため、ソースメタル層Ｍ１の材料、構造、酸化物半導体膜のエッチング液などの選択の自由度を高くできる。
本実施形態では、ソースメタル層Ｍ１は、例えば、Ｃｕ、ＡｌまたはＭｏを含む金属層（合金層を含む）の単層構造を有してもよいし、Ｃｕ、ＡｌまたはＭｏを含む金属層を最上層とする積層構造を有してもよい。具体的には、ソースメタル層Ｍ１は、Ｔｉ層などの下層と、Ｃｕ層、Ａｌ層などの上層とを含む積層構造を有してもよい（Ｃｕ／Ｔｉ構造、Ａｌ／Ｔｉ構造）。あるいは、Ｃｕ層、Ａｌ層などの単層でもよい。
また、ソースメタル層Ｍ１は、Ｉｎ－Ｚｎ－Ｏ層、Ｉｎ－Ｇａ－Ｚｎ－Ｏ層などの導電性の酸化物層を上層とする積層構造を有してもよい。例えば、Ｃｕ層を主層とし、Ｃｕ層の上層としてＩｎ－Ｚｎ－Ｏ層を有していてもよい。
なお、ソースメタル層Ｍ１の主層（Ｃｕ層、Ａｌ層など）の上に、ＰＡＮ系エッチング液に耐性を有する層（例えばＴｉ層）を設けても構わない。ただし、以下に説明するように、Ｔｉ層を設ける場合には、ソースメタル層Ｍ１のエッチングは、以下のように２段階で行われることがある。
図２２Ａおよび図２２Ｂは、基板１側からＴｉ膜３１、Ｃｕ膜３２およびＴｉ膜３３をこの順で有する積層膜（Ｔｉ／Ｃｕ／Ｔｉ膜）からなるソースメタル層Ｍ１のエッチング方法の説明する工程断面図である。
不図示のレジストマスクを用い、例えばウェットエッチングでＴｉ／Ｃｕ／Ｔｉ膜のパターニングを行う。このとき、図２２Ａに示すように、Ｃｕ膜３２のエッチレートが上層のＴｉ膜３３よりも高いので、Ｔｉ膜３３がＣｕ膜３２よりも外側に庇のように張り出してしまい、良好なテーパ形状が得られない可能性がある。これは、下部絶縁層５のカバレッジを低下させる要因となり、ソースメタル層Ｍ１の腐食等が生じるおそれがある。このため、ウェットエッチング後に、図２２Ｂに示すように、不図示の他のレジストマスクを用いて、上層となるＴｉ膜３３のエッチング（例えばドライエッチング）を別途行う。これにより、側面が良好なテーパ形状を有する電極・配線が形成され得る。このように、上面にＴｉ層を有するソースメタル層Ｍ１を用いると、ソースメタル層Ｍ１を２段階のエッチングでパターニングする場合があり、フォトリソ工程が増えてしまう。
これに対し、本実施形態によると、ソースメタル層Ｍ１のＣｕ層の上に、Ｔｉ層などのエッチング耐性の高い導電層を形成しなくてもよい。このため、ソースメタル層Ｍ１に対し２段階のエッチングを行う必要が生じない。例えばＣｕ／Ｔｉ構造を有するソースメタル層Ｍ１に対して、１回のウェットエッチングを行うことで、良好なテーパ形状を有する配線等を形成できる。
上記では、本実施形態における配線接続部の構造および効果を、端子部Ｔを例に説明した。なお、本実施形態における配線接続部は、ソースメタル層Ｍ１内に形成された下部導電部と、下部導電部を覆う下部絶縁層と、金属酸化物層ＯＳ内に形成され、かつ、下部絶縁層に形成された下部開口部内で下部導電部に電気的に接続された酸化物接続層と、酸化物接続層を覆う絶縁層と、絶縁層上に配置され、かつ、絶縁層に形成された上部開口部内で酸化物接続層に電気的に接続された上部導電部とを備えていればよく、端子部Ｔに限定されない。本実施形態のアクティブマトリクス基板は、配線接続部として、非表示領域に配置された他の接続部（例えば複数のソース－ゲート接続部ＳＧ）をさらに備えてもよいし、表示領域に配置された他の接続部を含んでもよい。
＜他の配線接続部（ソース－ゲート接続部）＞
アクティブマトリクス基板１００は、配線接続部として、端子部Ｔに加えて、ソース－ゲート接続部ＳＧをさらに有していてもよい。
図４は、ソース－ゲート接続部ＳＧを例示する断面図である。
ソース－ゲート接続部ＳＧは、ソースメタル層Ｍ１内に形成された第２下部導電部３ｓｇと、ゲートメタル層Ｍ２内に形成されたゲート導電部８ｓｇとを電気的に接続する接続部である。この例では、第２下部導電部３ｓｇとゲート導電部８ｓｇとは、第２上部導電部２１ｓｇを介して電気的に接続されている。ゲート導電部８ｓｇは、ゲートバスラインＧＬの一部であってもよい。第２下部導電部３ｓｇは、ゲートバスラインＧＬとゲート端子部Ｔｇとを繋ぐソース接続配線３ｗの一部であってもよい。第２上部導電部２１ｓｇは、画素電極層ＴＰ内に形成されていてもよい。
ソース－ゲート接続部ＳＧは、第２下部導電部３ｓｇと、第２下部導電部３ｓｇ上に延設された下部絶縁層５と、金属酸化物層ＯＳ内に形成された第２酸化物接続層７ｓｇとを有している。下部絶縁層５は、第２下部導電部３ｓｇの一部を露出する第２下部開口部５ｒを有している。第２酸化物接続層７ｓｇは、下部絶縁層５上および第２下部開口部５ｒ内に配置され、第２下部開口部５ｒ内で第２下部導電部３ｓｇに接続されている。第２酸化物接続層７ｓｇは、酸化物半導体層７ａとは間隔を空けて配置されている（分離されている）。
第２酸化物接続層７ｓｇ上には、第２酸化物接続層７ｓｇにおける第２下部開口部５ｒによって露出された部分のうちの一部（第１部分）ｓ１のみを覆うように、ゲート絶縁層９が配置されている。第１部分ｓ１上には、ゲート絶縁層９を介して、ゲート導電部８ｓｇが配置されている。ゲート導電部８ｓｇおよび第２酸化物接続層７ｓｇの上には、絶縁層（ここでは保護絶縁層１１および誘電体層１７）が延設されている。有機絶縁層１２は延設されていなくてもよい。
上記絶縁層（保護絶縁層１１および誘電体層１７）には、ＳＧコンタクトホールＣＨｓｇ（第２上部開口部ともいう）が形成されている。この例では、ＳＧコンタクトホールＣＨｓｇは、保護絶縁層１１に形成された開口部１１ｒと、誘電体層１７に形成された開口部１７ｒとを含む。ＳＧコンタクトホールＣＨｓｇは、ゲート導電部８ｓｇの一部と、第２酸化物接続層７ｓｇのうちゲート絶縁層９で覆われていない第２部分ｓ２の少なくとも一部とを露出するように配置されている。第２酸化物接続層７ｓｇのうちゲート絶縁層９で覆われた第１部分ｓ１は半導体領域であり、ゲート絶縁層９で覆われていない第２部分ｓ２は、第１部分ｓ１よりも低い比抵抗を有する低抵抗領域である。
第２上部導電部２１ｓｇは、上記絶縁層上（ここでは誘電体層１７上）、および、ＳＧコンタクトホールＣＨｓｇ内に配置されている。第２上部導電部２１ｓｇは、ＳＧコンタクトホールＣＨｓｇ内で、第２酸化物接続層７ｓｇの第２部分ｓ２の一部と、ゲート導電部８ｓｇの一部との両方に接続されている（ここでは直接接している）。
第２上部導電部２１ｓｇは、画素電極層ＴＰ内に形成されていてもよいし、他の導電層内に形成されてもよい。画素電極層ＴＰ内に第２上部導電部２１ｓｇを形成すると、保護絶縁層１１および誘電体層１７を一括してパターニングすることで、画素コンタクトホールＣＨｐと同時にＳＧコンタクトホールＣＨｓｇを形成できるメリットがある。
＜アクティブマトリクス基板１００の製造方法＞
次に、図面を参照しながら、アクティブマトリクス基板１００の製造方法の一例を説明する。
ここで例示する方法では、ソースメタル層Ｍ１、下部絶縁層５、金属酸化物層ＯＳ、ゲートメタル層Ｍ２、有機絶縁層１２、共通電極層ＴＣ、誘電体層１７（および保護絶縁層１１）、および画素電極層ＴＰのパターニングを行うために、８回のフォトリソ工程が行われる（８枚のフォトマスクが使用される）。このように、８枚のフォトマスクを要するプロセスを「８枚マスクプロセス」と呼ぶことがある。
図５（ａ）～図５（ｄ）は、アクティブマトリクス基板１００の製造方法を説明するための工程図である。図５（ａ）および図５（ｂ）は、それぞれ、画素領域Ｐの一部を示す工程断面図および工程平面図である。図５（ｃ）および図５（ｄ）は、それぞれ、端子部形成領域の一部を示す工程断面図および工程平面図である。図６（ａ）～図６（ｄ）以降も同様に、画素領域Ｐおよび端子部形成領域の工程断面図および工程平面図を示している。なお、ここでは、配線接続部として端子部Ｔを製造する方法を例示している。図示していないが、適宜、ソース－ゲート接続部ＳＧ（図４）の製造方法も説明する。
・ＳＴＥＰ１：ソースメタル層Ｍ１の形成（図５（ａ）～図５（ｄ））
基板１上に、例えばスパッタリング法で、第１の導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、公知のフォトリソ工程により、第１の導電膜のパターニングを行う。これにより、図５（ａ）～図５（ｄ）に示すように、ソースバスラインＳＬ、ＴＦＴ１０のソース電極ＳＥ、ＴＦＴ１０の遮光層３ａ、第１下部導電部３ｔ、ソース接続配線３ｗ、第２下部導電部３ｓｇ（不図示）を含むソースメタル層Ｍ１を形成する。
基板１としては、透明で絶縁性を有する基板、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
第１の導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、第１の導電膜として、基板１側からＴｉ膜（厚さ：３０ｎｍ）およびＣｕ膜（厚さ：２００ｎｍ）をこの順で含む積層膜（Ｃｕ／Ｔｉ膜）を用いる。Ｔｉ膜およびＡｌ膜をこの順で含む積層膜（Ａｌ／Ｔｉ膜）でもよい。このような積層膜を用いる場合、前述したように、１回のウェットエッチングによって、良好なテーパ形状を有する電極・配線等を形成できる。
あるいは、第１の導電膜は、Ｉｎ－Ｚｎ－Ｏ膜、Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜などの金属酸化物膜を含む単層膜または積層膜であってもよい。
・ＳＴＥＰ２：下部絶縁層５の形成（図６（ａ）～図６（ｄ））
次いで、図６（ａ）～図６（ｄ）に示すように、ソースメタル層Ｍ１を覆うように、下部絶縁層５（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）を形成する。
下部絶縁層５は例えばＣＶＤ法で形成される。下部絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。下部絶縁層５は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素（ＳｉＮｘ）層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素（ＳｉＯ２）層、酸化窒化珪素層等を形成してもよい。ここでは、下部絶縁層５として、例えば、ＣＶＤ法を用いて、酸化珪素（ＳｉＯ２）層（厚さ：例えば３５０ｎｍ）を形成する。あるいは、下部絶縁層５として、窒化珪素（ＳｉＮｘ）層（厚さ：５０～６００ｎｍ）を下層、酸化珪素（ＳｉＯ２）層（厚さ：５０～６００ｎｍ）を上層とする積層膜を形成してもよい。下部絶縁層５として（下部絶縁層５が積層構造を有する場合には、その最上層として）、酸化珪素膜などの酸化物膜を用いると、後で形成される酸化物半導体層のチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。
この後、公知のフォトリソ工程により、下部絶縁層５のパターニングを行う。これにより、画素領域Ｐにおいて、ソース電極ＳＥの一部を露出するソース用開口部５ｐ、端子部形成領域において、第１下部導電部３ｔの一部を露出する第１下部開口部５ｑ、および、第２下部導電部３ｓｇの一部を露出する第２下部開口部５ｒ（不図示）を形成する。
・ＳＴＥＰ３：金属酸化物層ＯＳの形成（図７（ａ）～図７（ｄ））
続いて、下部絶縁層５の上に酸化物半導体膜を形成する。この後、酸化物半導体膜のアニール処理を行ってもよい。酸化物半導体膜の厚さは、例えば１５ｎｍ以上２００ｎｍ以下であってもよい。厚さが１５ｎｍ以上であれば、下部絶縁層５の第１下部開口部５ｑおよび第２下部開口部５ｒ（不図示）によって露出されたソースメタル層Ｍ１の表面をより確実に保護することができる。
続いて、公知のフォトリソ工程により酸化物半導体膜のパターニングを行う。これにより、図７（ａ）～図７（ｄ）に示すように、ＴＦＴ１０の活性層となる第１半導体部７１と、端子部Ｔの酸化物接続層となる第２半導体部７２と、ソース－ゲート接続部ＳＧの酸化物接続層となる第３半導体部（不図示）とを形成する。第１半導体部７１、第２半導体部７２および第３半導体部は、互いに分離されている。
この例では、第１半導体部７１は、ソース用開口部５ｐ内でソース電極ＳＥに直接接する。同様に、第２半導体部７２は、第１下部開口部５ｑ内で第１下部導電部３ｔに直接接する。図示していないが、第３半導体部は、第２下部開口部５ｒ内で第２下部導電部３ｓｇに直接接する。第１半導体部７１、第２半導体部７２、第３半導体部は、例えば、ソースメタル層Ｍ１の露出表面全体を覆うように形成される。
酸化物半導体膜は、例えばスパッタ法で形成され得る。ここでは、酸化物半導体膜として、Ｉｎ、ＧａおよびＺｎを含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（厚さ：５０ｎｍ）膜を形成する。
酸化物半導体膜のパターニングは、例えば、燐酸、硝酸および酢酸を含むＰＡＮ系エッチング液によるウェットエッチングで行う。本実施形態では、第１下部開口部５ｑによって露出されたソースメタル層Ｍ１の表面上に、第２半導体部７２が形成されるので、ソースメタル層Ｍ１の表面はＰＡＮ系エッチング液とは接触しない。従って、ソースメタル層Ｍ１の材料が溶出することを抑制できる。また、溶出した材料（Ｃｕなど）を含むエッチング液による第１半導体部７１へのダメージを抑制できる。
なお、酸化物半導体膜のパターニング方法は上記に限定されない。例えば、シュウ酸系エッチング液などの他のエッチング液を用いて行ってもよい。
・ＳＴＥＰ４：絶縁膜９０および第２の導電膜８０の形成（図８（ａ）～図８（ｄ））
次いで、図８（ａ）～図８（ｄ）に示すように、金属酸化物層ＯＳを覆うように、ゲート絶縁層となる絶縁膜（厚さ：例えば８０ｎｍ以上２５０ｎｍ以下）９０と、第２の導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）８０とをこの順で堆積する。
絶縁膜９０として、下部絶縁層５と同様の絶縁膜（下部絶縁層５として例示した絶縁膜）を用いることができる。ここでは、絶縁膜９０として、酸化珪素（ＳｉＯ２）層を形成する。絶縁膜として、酸化珪素膜などの酸化物膜を用いると、酸化物半導体層７ａのチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。
第２の導電膜８０として、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。第２の導電膜８０は、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。
・ＳＴＥＰ５：ゲートメタル層Ｍ２の形成（図９（ａ）～図９（ｄ））
次に、公知のフォトリソ工程により、第２の導電膜８０をパターニングすることによって、ゲートバスラインＧＬ、ゲート電極ＧＥ、ソース－ゲート接続部ＳＧのゲート導電部８ｓｇ（不図示）などを含むゲートメタル層Ｍ２を形成する。ここでは、第２の導電膜８０上にレジスト層（不図示）を形成し、レジスト層をマスクとして、例えばウェットエッチングによって第２の導電膜８０のパターニングを行ってもよい。
・ＳＴＥＰ６：ゲート絶縁層９の形成（図１０（ａ）～図１０（ｄ））
この後、図１０（ａ）～図１０（ｄ）に示すように、絶縁膜９０のパターニングを行い、ゲート絶縁層９を得る。ゲート絶縁層９は、第１半導体部の一部のみを覆い、かつ、第２半導体部を覆っていなくてもよい。
絶縁膜９０のパターニングは、例えば、第２の導電膜８０のパターニングで用いたレジスト層をマスクとして行ってもよい。あるいは、上記レジスト層を除去した後、ゲートメタル層Ｍ２をマスクとして、絶縁膜９０のパターニングを行ってもよい。絶縁膜９０のパターニングは、例えばドライエッチングで行うことができる。これにより、ゲートメタル層Ｍ２と略同じ形状を有するゲート絶縁層９が得られる。
本工程では、同一のマスクを利用して絶縁膜９０および上部第２の導電膜のパターニングを行うので、ゲート絶縁層９の側面とゲートバスラインＧＬなどのゲートメタル層Ｍ２の側面とが厚さ方向に整合する。つまり、基板１の主面の法線方向から見たとき、ゲート絶縁層９の周縁は、ゲートメタル層Ｍ２の周縁と整合する。
絶縁膜９０のパターニングによって、第１半導体部７１のうち、基板１の法線方向から見たときゲート電極ＧＥと重なる部分以外は露出する。端子部形成領域においては、第２半導体部７２の全体が露出する。図示していないが、第３半導体部のうち、基板１の法線方向から見たときゲート導電部８ｓｇと重なる部分以外は露出する。
・ＳＴＥＰ７：保護絶縁層１１および有機絶縁層１２の形成（図１１（ａ）～図１１（ｄ））
次に、図１１（ａ）～図１１（ｄ）に示すように、ゲートメタル層Ｍ２を覆うように上部絶縁層１３を形成する。ここでは、上部絶縁層１３として、保護絶縁層１１（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）および有機絶縁層１２（厚さ：例えば１～３μｍ、好ましくは２～３μｍ）をこの順で形成する。なお、有機絶縁層１２を形成しなくてもよい。
保護絶縁層１１は、酸化物半導体を還元し得る絶縁層（例えば、窒化シリコン層などの水素供与性の層）でもよいし、そのような絶縁層を最下層とする積層構造を有してもよい。ここでは、保護絶縁層１１として、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。
例えば窒化シリコン層などの水素供与性の層を、第１半導体部７１、第２半導体部７２および第３半導体部の露出表面と接するように配置することで、これらの半導体部のうち窒化シリコン層と接する部分が還元され、ゲート絶縁層９で覆われている部分よりも比抵抗の低い低抵抗領域となる。ゲート絶縁層９で覆われた部分は、半導体領域のまま残る。これにより、第１半導体部７１は、チャネル領域７ｃと、低抵抗領域である第１領域７ｓおよび第２領域７ｄとを含む酸化物半導体層７ａとなる。第２半導体部７２は、低抵抗領域からなる第１酸化物接続層７ｔとなる。図示していないが、第３半導体部は、半導体領域である第１部分ｓ１と、低抵抗領域である第２部分ｓ２とを含む第２酸化物接続層７ｓｇとなる。低抵抗領域は、導電体領域（例えばシート抵抗：２００Ω／□以下）であってもよい。
なお、保護絶縁層１１の材料は上記に限定されない。保護絶縁層１１は、酸化シリコン（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層または酸化窒化シリコン（ＳｉＮｘＯｙ）層であってもよい。
また、低抵抗領域の形成方法も上記に限定されない。例えば、保護絶縁層１１を形成する前に、第１半導体部７１、第２半導体部７２および第３半導体部の露出表面に対して、プラズマ処理などの低抵抗化処理を行うことで、低抵抗領域を形成してもよい。低抵抗化処理（例えばプラズマ処理）により、基板１の法線方向から見たとき、これらの半導体部のうちゲートメタル層Ｍ２ともゲート絶縁層９とも重なっていない領域は、これらと重なっている領域よりも比抵抗の小さい低抵抗領域となる。
低抵抗化処理（プラズマ処理）では、第１半導体部７１、第２半導体部７２および第３半導体部のうちゲートバスラインＧＬまたはゲート絶縁層９で覆われていない部分を、還元性プラズマまたはドーピング元素を含むプラズマ（例えばアルゴンプラズマ）に晒してもよい。低抵抗化処理の方法および条件などは、例えば特開２００８－４０３４３号公報に記載されている。参考のために、特開２００８－４０３４３号公報の開示内容の全てを本明細書に援用する。
有機絶縁層１２は、例えば、感光性樹脂材料を含む有機絶縁膜（例えばアクリル系樹脂膜）であってもよい。この後、有機絶縁層１２のパターニングを行う。これにより、各画素領域Ｐにおいて、有機絶縁層１２に開口部１２ｐを形成する。開口部１２ｐは、基板１の法線方向から見たとき、第２領域７ｄに重なるように配置される。また、有機絶縁層１２のうち、端子部形成領域およびソース－ゲート接続部形成領域に位置する部分を除去してもよい。有機絶縁層１２のうち非表示領域に位置する部分全体を除去してもよい。
・ＳＴＥＰ８：共通電極層ＴＣの形成（図１２（ａ）～図１２（ｄ））
続いて、図１２（ａ）～図１２（ｄ）に示すように、上部絶縁層１３上に、共通電極ＣＥを含む共通電極層ＴＣを形成する。
まず、上部絶縁層１３上および開口部１２ｐ内に第２の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。ここでは、例えば、スパッタリング法で、第２の透明導電膜としてインジウム－亜鉛酸化物膜を形成する。第２の透明電極膜の材料としては、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。この後、第１の透明導電膜のパターニングを行う。パターニングでは、例えば、シュウ酸系エッチング液を用いてウェットエッチングを行ってもよい。これにより、共通電極ＣＥを得る。この例では、共通電極ＣＥは、画素コンタクトホールＣＨｐが形成される画素コンタクトホール形成領域上に開口部１５ｐを有する。共通電極ＣＥは、画素コンタクトホール形成領域以外は、表示領域の略全体に亘って配置されていてもよい。
・ＳＴＥＰ９：誘電体層１７の形成（図１３（ａ）～図１３（ｄ））
次いで、図１３（ａ）～図１３（ｄ）に示すように、共通電極層ＴＣを覆うように誘電体層（厚さ：５０～５００ｎｍ）１７を形成し、誘電体層１７および保護絶縁層１１のパターニングを行う。
誘電体層１７は、画素領域Ｐにおいては、有機絶縁層１２および共通電極ＣＥ上、および、開口部１２ｐ内に形成される。端子部形成領域およびソース－ゲート接続部形成領域においては、誘電体層１７は、保護絶縁層１１上に形成される。誘電体層１７の材料は、保護絶縁層１１の材料として例示した材料と同じであってもよい。ここでは、誘電体層１７として、例えばＣＶＤ法でＳｉＮ膜を形成する。
この後、フォトリソ工程により、誘電体層１７上に形成されたレジスト層（不図示）を形成する。このレジスト層および有機絶縁層１２をマスクとして、誘電体層１７および保護絶縁層１１のエッチングを行う。誘電体層１７および保護絶縁層１１のエッチングは、同一のエッチング工程で行ってもよい。これにより、画素領域Ｐでは、酸化物半導体層７ａの第２領域７ｄの一部を露出する画素コンタクトホールＣＨｐが形成される。画素コンタクトホールＣＨｐは、保護絶縁層１１に形成された開口部１１ｐ、有機絶縁層１２の開口部１２ｐおよび誘電体層１７の開口部１７ｐから構成される。この例では、有機絶縁層１２が保護絶縁層１１のマスクとして機能するため、開口部１１ｐの側面は、開口部１２ｐの側面と整合する。開口部１７ｐは、基板１の法線方向から見たとき、少なくとも部分的に開口部１２ｐと重なっていればよい。端子部形成領域では、誘電体層１７および保護絶縁層１１が同時にエッチングされ、第１酸化物接続層７ｔの一部を露出する端子部コンタクトホールＣＨｔが形成される。端子部コンタクトホールＣＨｔは、開口部１１ｑおよび開口部１７ｑから構成される。開口部１１ｑの側面は、開口部１７ｑの側面と整合していてもよい。図示していないが、ソース－ゲート接続部形成領域でも、同様に、誘電体層１７および保護絶縁層１１に、開口部１１ｒおよび開口部１７ｒから構成されるＳＧコンタクトホールＣＨｓｇが形成される。開口部１１ｒの側面は、開口部１７ｒの側面と整合していてもよい。
・ＳＴＥＰ１０：画素電極層ＴＰの形成（図１４（ａ）～図１４（ｄ））
次いで、画素電極ＰＥを含む画素電極層ＴＰを形成する。
まず、誘電体層１７上、画素コンタクトホールＣＨｐ内、端子部コンタクトホールＣＨｔ内およびＳＧコンタクトホールＣＨｓｇ内に、第１の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第１の透明導電膜の材料は、第２の透明導電膜の材料として例示した材料と同じであってもよい。
この後、第１の透明導電膜のパターニングを行う。例えば、シュウ酸系エッチング液を用いて、第１の透明導電膜のウェットエッチングを行ってもよい。これにより、図１４（ａ）～図１４（ｄ）に示すように、画素電極ＰＥと、第１上部導電部２１ｔと、第２上部導電部２１ｓｇ（不図示）とが形成される。画素電極ＰＥは、画素領域Ｐにおいて、誘電体層１７上および画素コンタクトホールＣＨｐ内に形成され、画素コンタクトホールＣＨｐ内で第２領域７ｄと接する。また、第１上部導電部２１ｔは、端子部形成領域において、誘電体層１７上および端子部コンタクトホールＣＨｔ内に形成され、端子部コンタクトホールＣＨｔ内で第１酸化物接続層７ｔと接する。図示しないが、第２上部導電部２１ｓｇは、ソース－ゲート接続部形成領域において、誘電体層１７上およびＳＧコンタクトホールＣＨｓｇ内に形成され、ＳＧコンタクトホールＣＨｓｇ内で第２酸化物接続層７ｓｇおよびゲート導電部８ｓｇと接する。このようにして、アクティブマトリクス基板１００が製造される。
上記方法によると、使用するフォトマスク枚数（ここでは８枚）を増加させることなく、基板１上に配線接続部を製造できる。
（第２の実施形態）
以下、図面を参照しながら、第２の実施形態のアクティブマトリクス基板を説明する。ここでは、前述の実施形態と異なる点を主に説明し、同様の構成については適宜説明を省略する。
本実施形態では、画素ＴＦＴである酸化物半導体ＴＦＴは、酸化物半導体層の基板側に配置された下部ゲート電極をさらに備える（ダブルゲート構造）。下部ゲート電極は、ソースメタル層Ｍ１内に形成されている。また、表示領域には、下部ゲート電極を対応するゲートバスラインＧＬに電気的に接続する配線接続部（以下、「ゲートコンタクト部」と呼ぶ）ＧＣが設けられている。
図１５Ａは、第２の実施形態のアクティブマトリクス基板２００における画素領域Ｐを示す平面図である。各画素領域Ｐに対応付けられて、ＴＦＴ２０と、画素電極ＰＥと、ＴＦＴ２０のゲートコンタクト部ＧＣとが配置されている。
図１５Ｂは、ＴＦＴ２０を横切るＸＶｂ－ＸＶｂ’線に沿った断面図である。図１５Ｃは、ゲートコンタクト部ＧＣを横切るＸＶｃ－ＸＶｃ’線に沿った断面図である。図１５Ａ～図１５Ｃでは、アクティブマトリクス基板１００と同様の構成要素には同じ参照符号を付している。
ＴＦＴ２０は、酸化物半導体層７ａと、酸化物半導体層７ａ上にゲート絶縁層９を介して配置されたゲート電極（以下、「上部ゲート電極」と呼ぶ。）ＧＥ１と、酸化物半導体層７ａの基板１側に下部絶縁層５を介して配置された下部ゲート電極ＧＥ２とを有するダブルゲート構造ＴＦＴである。上部ゲート電極ＧＥ１は、第１の実施形態におけるゲート電極ＧＥと同様であり、ゲートメタル層Ｍ２内に形成されている。下部ゲート電極ＧＥ２は、ソースメタル層Ｍ１内に形成されている。下部ゲート電極ＧＥ２は、ソースバスラインＳＬとは電気的に分離されている。下部ゲート電極ＧＥ２は、基板１の法線方向から見たとき、少なくともチャネル領域７ｃと重なっており、遮光層としても機能し得る。
ゲートコンタクト部ＧＣは、例えば、ＴＦＴ２０の近傍に配置され得る。ゲートコンタクト部ＧＣは、ソースメタル層Ｍ１内に（すなわち第１の導電膜を用いて）形成された第３下部導電部３ｇｃと、第３下部導電部３ｇｃ上に延設された下部絶縁層５と、金属酸化物層ＯＳ内に（すなわち酸化物半導体膜を用いて）形成された第３酸化物接続層７ｇｃと、ゲート導電部８ｇｃと、第３上部導電部２１ｇｃとを有している。
第３下部導電部３ｇｃは、下部ゲート電極ＧＥ２と繋がっている（一体的に形成されている）。この例では、第３下部導電部３ｇｃは、下部ゲート電極ＧＥ２からゲートバスラインＧＬ側に延びた延設部である。第３下部導電部３ｇｃは、基板１の法線方向から見たとき、ゲートバスラインＧＬの一部と重なっていてもよい。
下部絶縁層５には、第３下部導電部３ｇｃの一部を露出する第３下部開口部５ｕが形成されている。第３酸化物接続層７ｇｃは、第３下部開口部５ｕ内で第３下部導電部３ｇｃに接続されている。第３酸化物接続層７ｇｃは、下部絶縁層５上および第３下部開口部５ｕ内に配置されていてもよい。第３酸化物接続層７ｇｃは、酸化物半導体層７ａとは間隔を空けて配置されている（分離されている）。第３酸化物接続層７ｇｃは、第３下部導電部３ｇｃのうち第３下部開口部５ｕで露出された表面全体を覆っていてもよい。第３酸化物接続層７ｇｃと第３下部導電部３ｇｃとは直接接していてもよい。
第３酸化物接続層７ｇｃ上には、第３酸化物接続層７ｇｃにおける第３下部開口部５ｕによって露出された部分のうちの一部（第３部分）ｓ３のみを覆うように、ゲート絶縁層９が配置されている。第３部分ｓ３上には、ゲート絶縁層９を介して、ゲート導電部８ｇｃが配置されている。ゲート導電部８ｇｃおよび第３酸化物接続層７ｇｃの上には、絶縁層（ここでは保護絶縁層１１、有機絶縁層１２および誘電体層１７）が延設されている。
上記絶縁層（保護絶縁層１１、有機絶縁層１２および誘電体層１７）には、ＧＣコンタクトホールＣＨｇｃ（第３上部開口部ともいう）が形成されている。この例では、ＧＣコンタクトホールＣＨｇｃは、保護絶縁層１１に形成された開口部１１ｕと、有機絶縁層１２に形成された開口部１２ｕと、誘電体層１７に形成された開口部１７ｕとを含む。ＧＣコンタクトホールＣＨｇｃは、ゲート導電部８ｇｃの一部と、第３酸化物接続層７ｇｃのうちゲート絶縁層９で覆われていない第４部分ｓ４の少なくとも一部とを露出するように配置されている。第３酸化物接続層７ｇｃのうちゲート絶縁層９で覆われた第３部分ｓ３は半導体領域であり、ゲート絶縁層９で覆われていない第４部分ｓ４は、第３部分ｓ３よりも低い比抵抗を有する低抵抗領域である。
第３上部導電部２１ｇｃは、上記絶縁層上（ここでは誘電体層１７上）、および、ＧＣコンタクトホールＣＨｇｃ内に配置されている。第３上部導電部２１ｇｃは、ＧＣコンタクトホールＣＨｇｃ内で、第３酸化物接続層７ｇｃの第４部分ｓ４の一部と、ゲート導電部８ｇｃの一部との両方に接続されている（ここでは直接接している）。
第３上部導電部２１ｇｃは、画素電極層ＴＰ内に形成されていてもよいし、他の導電層内に形成されてもよい。画素電極層ＴＰ内に第３上部導電部２１ｇｃを形成すると、保護絶縁層１１および誘電体層１７を一括してパターニングすることで、画素コンタクトホールＣＨｐと同時にＧＣコンタクトホールＣＨｇｃを形成できるメリットがある。
本実施形態におけるゲートコンタクト部ＧＣでは、ＴＦＴ２０の下部ゲート電極ＧＥ２と対応するゲートバスラインＧＬ（または上部ゲート電極ＧＥ１）とを、第３酸化物接続層７ｇｃの低抵抗化領域を介して電気的に接続できる。また、前述した配線接続部と同様に、ゲートコンタクト部ＧＣを形成する際に、下部絶縁層５の第３下部開口部５ｕによって露出されたソースメタル層Ｍ１の表面（第３下部導電部３ｇｃの表面）は、第３酸化物接続層７ｇｃとなる酸化物半導体膜で保護される。従って、酸化物半導体膜のエッチング工程、絶縁層の形成工程などのプロセスにおいて、ソースメタル層Ｍ１の露出表面のダメージ、エッチング液にソースメタル層Ｍ１の材料が溶出することによる酸化物半導体層７ａのダメージを抑制できる。
アクティブマトリクス基板２００は、前述の実施形態と同様の端子部Ｔ（図３Ａおよび図３Ｂ）、および／または、複数のソース－ゲート接続部ＳＧ（図４）をさらに備えていてもよい。
アクティブマトリクス基板２００は、第１の実施形態のアクティブマトリクス基板１００と同様の方法（８枚マスクプロセス）で製造され得る。ゲートコンタクト部ＧＣは、図４に示すソース－ゲート接続部ＳＧと同様の工程で製造される。ただし、ゲートコンタクト部ＧＣを形成する領域には、有機絶縁層１２が延設されているので、ＳＴＥＰ７において、有機絶縁層１２に開口部１２ｕを形成し、ＳＴＥＰ９において、誘電体層１７および保護絶縁層１１にそれぞれ開口部１７ｕ、１１ｕを形成することで、ＧＣコンタクトホールＣＨｇｃを形成する。
（第３の実施形態）
以下、図面を参照しながら、第３の実施形態のアクティブマトリクス基板を説明する。ここでは、前述の実施形態と異なる点を主に説明し、同様の構成については適宜説明を省略する。
本実施形態では、画素ＴＦＴである酸化物半導体ＴＦＴは、第２の実施形態と同様に、酸化物半導体層の基板側に配置された下部ゲート電極をさらに備えるダブルゲート構造ＴＦＴである。表示領域には、下部ゲート電極を対応するゲートバスラインＧＬに電気的に接続するゲートコンタクト部ＧＣが設けられている。
図１６Ａは、第３の実施形態のアクティブマトリクス基板３００における画素領域Ｐを示す平面図である。各画素領域Ｐに対応付けられて、ＴＦＴ２０と、画素電極ＰＥと、ＴＦＴ２０のゲートコンタクト部ＧＣとが配置されている。
図１６Ｂは、ＴＦＴ２０を横切るＸＶＩｂ－ＸＶＩｂ’線に沿った断面図である。図１５Ｃは、ゲートコンタクト部ＧＣを横切るＸＶＩｃ－ＸＶＩｃ’線に沿った断面図である。図１６Ａ～図１６Ｃでは、アクティブマトリクス基板１００、２００と同様の構成要素には同じ参照符号を付している。
ＴＦＴ２０は、酸化物半導体層７ａと、酸化物半導体層７ａ上にゲート絶縁層９を介して配置された上部ゲート電極ＧＥ１と、酸化物半導体層７ａの基板１側に下部絶縁層５を介して配置された下部ゲート電極ＧＥ２とを有するダブルゲート構造ＴＦＴである。上部ゲート電極ＧＥ１は、第１の実施形態におけるゲート電極ＧＥと同様であり、ゲートメタル層Ｍ２内に形成されている。下部ゲート電極ＧＥ２は、ソースメタル層Ｍ１内に形成されている。下部ゲート電極ＧＥ２は、ソースバスラインＳＬとは電気的に分離されている。下部ゲート電極ＧＥ２は、基板１の法線方向から見たとき、少なくともチャネル領域７ｃと重なっており、遮光層としても機能し得る。
ゲートコンタクト部ＧＣは、例えば、ＴＦＴ２０の近傍に配置され得る。ゲートコンタクト部ＧＣは、ソースメタル層Ｍ１内に（すなわち第１の導電膜を用いて）形成された第３下部導電部３ｇｃと、第３下部導電部３ｇｃ上に延設された下部絶縁層５と、金属酸化物層ＯＳ内に（すなわち酸化物半導体膜を用いて）形成された第３酸化物接続層７ｇｃと、導電部８ｇｃとを有している。本実施形態では、導電部８ｇｃが「第３上部導電部」に相当する。
第３下部導電部３ｇｃは、下部ゲート電極ＧＥ２と繋がっている（一体的に形成されている）。この例では、第３下部導電部３ｇｃは、下部ゲート電極ＧＥ２からゲートバスラインＧＬ側に延びた延設部である。第３下部導電部３ｇｃは、基板１の法線方向から見たとき、ゲートバスラインＧＬの一部と重なっていてもよい。
下部絶縁層５には、第３下部導電部３ｇｃの一部を露出する第３下部開口部５ｕが形成されている。第３酸化物接続層７ｇｃは、第３下部開口部５ｕ内で第３下部導電部３ｇｃに接続されている。第３酸化物接続層７ｇｃは、下部絶縁層５上および第３下部開口部５ｕ内に配置されていてもよい。第３酸化物接続層７ｇｃは、酸化物半導体層７ａとは間隔を空けて配置されている（分離されている）。第３酸化物接続層７ｇｃは、第３下部導電部３ｇｃのうち第３下部開口部５ｕで露出された表面全体を覆っていてもよい。第３酸化物接続層７ｇｃと第３下部導電部３ｇｃとは直接接していてもよい。
第３酸化物接続層７ｇｃ上には、ゲート絶縁層９が延設されている。ゲート絶縁層９は、第３上部導電部８ｇｃの一部を露出する第３上部開口部９ｕが形成されている。基板１の法線方向から見たとき、第３上部開口部９ｕと第１下部開口部５ｑとは、少なくとも部分的に重なっていてもよい。
第３酸化物接続層７ｇｃのうちゲート絶縁層９で覆われていない部分（第４部分）ｓ４は、チャネル領域７ｃよりも低い比抵抗を有する低抵抗領域である。第３酸化物接続層７ｇｃのうちゲート絶縁層９で覆われた部分（第３部分）ｓ３は、半導体領域であってもよい。
第３上部導電部８ｇｃは、ゲート絶縁層９上および第３上部開口部９ｕ内に配置され、第３上部開口部９ｕ内で第３酸化物接続層７ｇｃの低抵抗領域（第４部分ｓ４）に接続されている。つまり、第３上部導電部８ｇｃは、第３酸化物接続層７ｇｃを介して第３下部導電部３ｇｃと電気的に接続されている。第３上部導電部８ｇｃと第３酸化物接続層７ｇｃとは直接接していてもよい。
第３上部導電部８ｇｃは、ゲートメタル層Ｍ２内に形成され、上部ゲート電極ＧＥ１および対応するゲートバスラインＧＬに電気的に接続されている。第３上部導電部８ｇｃは、上部ゲート電極ＧＥ１と繋がっていてもよい。第３上部導電部８ｇｃは、ゲートバスラインＧＬの一部であってもよいし、ゲートバスラインＧＬの延設部または突出部（枝部）に形成されていてもよい。この例では、第３上部導電部８ｇｃはゲートバスラインＧＬの一部である。
第３上部導電部８ｇｃ上には、例えば、保護絶縁層１１を含む上部絶縁層１３が延設されている。上部絶縁層１３上に、誘電体層１７および共通電極ＣＥが配置されていてもよい。
本実施形態におけるゲートコンタクト部ＧＣでは、ＴＦＴ２０の下部ゲート電極ＧＥ２と対応するゲートバスラインＧＬ（または上部ゲート電極ＧＥ１）とを、第３酸化物接続層７ｇｃの低抵抗化領域を介して電気的に接続できる。また、前述した配線接続部と同様に、ゲートコンタクト部ＧＣを形成する際に、下部絶縁層５の第３下部開口部５ｕによって露出されたソースメタル層Ｍ１の表面（第３下部導電部３ｇｃの表面）は、第３酸化物接続層７ｇｃとなる酸化物半導体膜で保護される。従って、酸化物半導体膜のエッチング工程、絶縁層の形成工程などのプロセスにおいて、ソースメタル層Ｍ１の露出表面のダメージ、エッチング液にソースメタル層Ｍ１の材料が溶出することによる酸化物半導体層７ａのダメージを抑制できる。
アクティブマトリクス基板３００は、非表示領域に配置された複数の端子部Ｔおよび／または複数のソース－ゲート接続部ＳＧをさらに備えていてもよい。端子部Ｔは、図１６Ｄに例示するように、前述の実施形態と同様の構成を有し得る。また、ソース－ゲート接続部ＳＧは、図１６Ｅに例示するように、ゲート絶縁層９に下部開口部９ｒを形成し、ゲートメタル層Ｍ２内の導電部（第２上部導電部に相当）８ｓｇと、第２酸化物接続層７ｓｇとを下部開口部９ｒ内で接続してもよい。このように、アクティブマトリクス基板３００は、非表示領域に配置された配線接続部（端子部Ｔおよび／またはソース－ゲート接続部ＳＧ）と、表示領域に配置された配線接続部（ゲートコンタクト部ＧＣ）とを両方有していてもよい。
アクティブマトリクス基板３００は、第１の実施形態のアクティブマトリクス基板１００と同様の方法で製造され得る。ただし、ゲート絶縁層９とゲートメタル層Ｍ２とは、異なるフォトマスクを用いて別々にパターニングされる。このため、使用するフォトマスクの枚数が増える（ここでは９枚になる）。
具体的には、ＳＴＥＰ４において、ゲート絶縁層９となる絶縁膜９０を形成した後、フォトリソ工程により絶縁膜９０上に第１のレジスト層を形成し、これをマスクとしてゲート絶縁層９を形成する。この後、酸化物半導体膜のうちゲート絶縁層９で覆われていない部分の低抵抗化処理を行う。続いて、ゲート絶縁層９を覆う第２の導電膜を形成する。次いで、第２の導電膜上に、絶縁膜９０とは異なるフォトマスクを利用して第２のレジスト層を形成し、これをマスクとして第２の導電膜８０のパターニングを行い、ゲートメタル層Ｍ２を形成する。この場合、基板１の法線方向から見たとき、ゲートメタル層Ｍ２におけるゲートバスラインＧＬおよび上部ゲート電極ＧＥ１の周縁は、ゲート絶縁層９の周縁の内側に位置してもよい。
あるいは、ＳＴＥＰ４で絶縁膜９０を形成した後、第１のフォトマスクを利用して絶縁膜９０のパターニング（第１のパターニング）を行い、絶縁膜９０に、第３酸化物接続層７ｇｃとなる半導体部の一部を露出する第３上部開口部９ｕを形成する。この後、半導体部の露出表面の低抵抗化処理を行う。次いで、第２の導電膜８０を形成した後、第１のフォトマスクとは異なる第２のフォトマスクを利用して、ＳＴＥＰ５と同様の方法で、第２の導電膜８０および絶縁膜９０のパターニング（第２のパターニング）を行う。第２のパターニングでは、第２の導電膜８０と絶縁膜９０とを同じ第２のフォトマスクを利用してエッチングするので、ゲートバスラインＧＬ、上部ゲート電極ＧＥ１などの側面とゲート絶縁層９の側面とは整合する。ゲートメタル層Ｍ２を形成した後、第１半導体部などに対する低抵抗化処理を行ってもよい。
（変形例）
以下、アクティブマトリクス基板の変形例を説明する。以下の説明では、アクティブマトリクス基板１００と異なる点を主に説明する。アクティブマトリクス基板１００と同様の構成要素には同じ参照符号を付し、適宜説明を省略する。各構成要素の材料や形成プロセスなどは、上記と同様であってもよい。
＜変形例１＞
図１７Ａは、変形例１のアクティブマトリクス基板１０１における画素領域Ｐを示す平面図である。図１７Ｂは、変形例１のＴＦＴ１０を横切るＸＶＩＩｂ－ＸＶＩＩｂ’線に沿った断面図である。
変形例１では、遮光層３ａは、ソース電極ＳＥと一体的に形成されている。この例では、ソースバスラインＳＬは、基板１の法線方向から見たとき、第１の方向に延びる主部と、主部の側面の一部から第２の方向に延びる枝部とを有している。枝部は、酸化物半導体層７ａと重なるように延びており、酸化物半導体層７ａと重なる部分は遮光層３ａとして機能する。また、枝部のうち第１領域７ｓに接続された部分は、ソース電極ＳＥとして機能する。変形例１によると、遮光層３ａとソース電極ＳＥ（またはソースバスラインＳＬ）との間隔を考慮して設計しなくてもよい。このため、特に高精細な表示装置において、開口率をさらに向上し得るという利点がある。
＜変形例２＞
図１８Ａおよび図１８Ｂは、変形例２のアクティブマトリクス基板１０２における画素領域Ｐおよび端子部Ｔを例示する断面図である。
変形例２のアクティブマトリクス基板は、誘電体層１７および共通電極ＣＥを備えていない点で、上述したアクティブマトリクス基板１００と異なる。
変形例２では、画素電極ＰＥは、有機絶縁層１２上に配置され、保護絶縁層１１および有機絶縁層１２に形成された画素コンタクトホールＣＨｐ内で酸化物半導体層７ａの第２領域７ｄに接続されている。端子部Ｔでは、第１上部導電部２１ｔは、保護絶縁層１１上に、画素電極ＰＥと同じ導電膜を用いて形成されている。第１上部導電部２１ｔは、保護絶縁層１１に形成された開口部１１ｑ（端子部コンタクトホールＣＨｔ）内で第１酸化物接続層７ｔに接続されている。
変形例２のアクティブマトリクス基板１０２は、例えば、ＶＡモードなどの縦電界駆動方式の表示装置に適用される。このような表示装置では、共通電極ＣＥは、例えば、アクティブマトリクス基板に液晶層を挟んで対向して配置される対向基板に形成される。
変形例２のアクティブマトリクス基板１０２は、アクティブマトリクス基板１００と同様の方法で製造され得る。ただし、ＳＴＥＰ８において、保護絶縁層１１および有機絶縁層１２を形成した後、有機絶縁層１２および保護絶縁層１１のパターニングを行う。これにより、画素領域Ｐには、開口部１１ｐおよび開口部１２ｐを含む画素コンタクトホールＣＨｐが形成される。端子部形成領域には、第１酸化物接続層７ｔの一部を露出する開口部１１ｑ（端子部コンタクトホールＣＨｔ）が形成される。この後、画素電極ＰＥ、第１上部導電部２１ｔおよび第２上部導電部２１ｓｇを含む画素電極層ＴＰを形成し、変形例２のアクティブマトリクス基板１０２を得る。
＜変形例３＞
図１９Ａおよび図１９Ｂは、変形例３のアクティブマトリクス基板１０３における画素領域Ｐおよび端子部Ｔを例示する断面図である。図示するように、変形例３では、第１上部導電部２１ｔは、共通電極層ＴＣ内に（すなわち共通電極ＣＥと同じ導電膜を用いて）形成されていてもよい。
＜変形例４＞
図２０Ａおよび図２０Ｂは、変形例４のアクティブマトリクス基板１０４における画素領域Ｐおよび端子部Ｔを例示する断面図である。
変形例４のアクティブマトリクス基板１０４は、画素電極ＰＥ上に、誘電体層１７を介して共通電極ＣＥが配置されている点で、前述したアクティブマトリクス基板１００と異なっている。
画素電極層ＴＰは、画素電極ＰＥおよび第１上部導電部２１ｔを含む。画素電極ＰＥは、上部絶縁層１３上に配置され、上部絶縁層１３に形成された画素コンタクトホールＣＨｐ内で第２領域７ｄに接続されている。画素電極層ＴＰは誘電体層１７で覆われており、共通電極ＣＥは、誘電体層１７上に配置されている。図示していないが、上部電極となる共通電極ＣＥには、スリットまたは切欠き部が形成されている。
端子部Ｔでは、図１９Ｂに示すように、第１上部導電部２１ｔは保護絶縁層１１上、および、保護絶縁層１１に形成された開口部１１ｔ（端子部コンタクトホールＣＨｔ）内に形成されている。図示していないが、端子部Ｔにおいて、上部電極である共通電極ＣＥと同じ導電膜を用いて第１上部導電部２１ｔを形成してもよい。
なお、図示していないが、変形例２～変形例４のアクティブマトリクス基板においても、ダブルゲート構造を有する酸化物半導体ＴＦＴを形成し、かつ、図１５Ａおよび図１５Ｃを参照しながら前述したゲートコンタクト部ＧＣを設けてもよい。
＜酸化物半導体について＞
酸化物半導体層７ａに含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層７ａは、２層以上の積層構造を有していてもよい。酸化物半導体層７ａが積層構造を有する場合には、酸化物半導体層７ａは、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層７ａが上層と下層とを含む２層構造を有する場合、２層のうちゲート電極側に位置する層（ボトムゲート構造なら下層、トップゲート構造なら上層）に含まれる酸化物半導体のエネルギーギャップは、ゲート電極と反対側に位置する層（ボトムゲート構造なら上層、トップゲート構造なら下層）に含まれる酸化物半導体のエネルギーギャップよりも小さくてもよい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、ゲート電極側に位置する層の酸化物半導体のエネルギーギャップが、ゲート電極と反対側に位置する層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層７ａは、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層７ａは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層７ａは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
酸化物半導体層７ａは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層７ａは、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
本発明の実施形態は、酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。特に、高精細な液晶表示装置に好適に適用される。
１ 基板
３ａ 遮光層
３ｔ 第１下部導電部
３ｓｇ 第２下部導電部
３ｇｃ 第３下部導電部
３ｗ ソース接続配線
５ 下部絶縁層
５ｐ ソース用開口部
５ｑ 第１下部開口部
５ｒ 第２下部開口部
５ｕ 第３下部開口部
７ａ 酸化物半導体層
７ｃ チャネル領域
７ｓ 第１領域
７ｄ 第２領域｜
７ｔ 第１酸化物接続層
７ｓｇ 第２酸化物接続層
７ｇｃ 第３酸化物接続層
８ｓｇ ゲート導電部
９ ゲート絶縁層
９ｒ 下部開口部
１１ 保護絶縁層
１１ｐ、１１ｑ、１１ｒ、１１ｔ、１１ｕ 開口部
１２ 有機絶縁層
１２ｐ、１２ｕ 開口部
１３ 上部絶縁層
１５ｐ 共通電極の開口部
１７ 誘電体層
１７ｐ、１７ｑ、１７ｒ、１７ｕ 開口部
２１ｔ 第１上部導電部
２１ｓｇ 第２上部導電部
２１ｇｃ 第３上部導電部
７１ 第１半導体部
７２ 第２半導体部
８０ 第２の導電膜
１００、１０１、１０２、１０３、１０４、２００、３００ アクティブマトリクス基板
ＧＥ ゲート電極
ＧＥ１ 上部ゲート電極
ＧＥ２ 下部ゲート電極
ＳＥ ソース電極
ＰＥ 画素電極
ＣＥ 共通電極
ＧＬ ゲートバスライン
ＧＣ ゲートコンタクト部
ＳＧ ソース－ゲート接続部
Ｔ 端子部
Ｔｓ ソース端子部
Ｔｇ ゲート端子部
ＣＨｇｃ ＧＣコンタクトホール
ＣＨｐ 画素コンタクトホール
ＣＨｓｇ ＳＧコンタクトホール
ＣＨｔ 端子部コンタクトホール
Ｍ１ ソースメタル層
Ｍ２ ゲートメタル層
ＯＳ 金属酸化物層
ＴＣ 共通電極層
ＴＰ 画素電極層

Claims (17)

  1. 複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
    基板と、
    前記基板に支持され、かつ、第１の導電膜を用いて形成された複数のソースバスラインと、
    前記複数のソースバスラインを覆う下部絶縁層と、
    前記複数の画素領域のそれぞれに配置された酸化物半導体ＴＦＴであって、前記下部絶縁層上に配置された酸化物半導体層と、前記酸化物半導体層の一部上にゲート絶縁層を介して配置されたゲート電極とを含む、酸化物半導体ＴＦＴと、
    前記複数の画素領域のそれぞれに配置された画素電極と、
    前記ゲート電極と同じ第２の導電膜を用いて形成された複数のゲートバスラインと、
    前記基板に支持された複数の配線接続部であって、前記非表示領域に配置された複数の端子部を含む、複数の配線接続部と、を備え、
    前記酸化物半導体ＴＦＴの前記酸化物半導体層は、チャネル領域と、前記チャネル領域の両側にそれぞれ位置し、前記チャネル領域よりも比抵抗の低い第１領域および第２領域とを含み、
    前記酸化物半導体層の第１領域は、前記下部絶縁層に形成されたソース用開口部を介して、前記第１の導電膜を用いて形成されたソース電極または前記複数のソースバスラインの１つに電気的に接続され、前記酸化物半導体層の前記第２領域は、前記画素電極に電気的に接続され、
    前記複数の配線接続部のそれぞれは、
    前記第１の導電膜を用いて形成された下部導電部と、
    前記下部導電部上に延設された前記下部絶縁層であって、前記下部導電部の一部を露出する下部開口部を有する、前記下部絶縁層と、
    前記酸化物半導体層と同じ酸化物膜を用いて形成され、かつ、前記酸化物半導体層とは分離して配置された酸化物接続層であって、前記下部絶縁層上および前記下部開口部内に配置され、前記下部開口部内で前記下部導電部に電気的に接続された、酸化物接続層と、
    前記酸化物接続層を覆う絶縁層であって、前記酸化物接続層の一部を露出する上部開口部を有する、絶縁層と、
    前記絶縁層上および前記上部開口部内に配置され、前記上部開口部内で前記酸化物接続層に電気的に接続された上部導電部と、を含み、
    前記酸化物接続層は、前記酸化物半導体層の前記チャネル領域よりも低い比抵抗を有する領域を含む、アクティブマトリクス基板。
  2. 前記複数の端子部の前記上部導電部は、前記画素電極と同じ導電膜を用いて形成され、かつ、前記画素電極と分離している、請求項１に記載のアクティブマトリクス基板。
  3. 前記複数のソースバスラインと、前記複数の配線接続部における前記下部導電部とは、Ｃｕ、ＭｏまたはＡｌを含む金属層を含み、
    前記複数の配線接続部において、前記酸化物接続層は、前記下部開口部内で前記下部導電部の前記金属層と直接接している、請求項１または２に記載のアクティブマトリクス基板。
  4. 前記金属層は、Ｃｕ層またはＡｌ層である、請求項３に記載のアクティブマトリクス基板。
  5. 前記複数のソースバスラインと、前記複数の配線接続部における前記下部導電部とは、
    導電性の酸化物層を含み、
    前記複数の配線接続部において、前記酸化物接続層は、前記下部開口部内で前記下部導電部の前記酸化物層と直接接している、請求項１または２に記載のアクティブマトリクス基板。
  6. 前記酸化物層は、Ｉｎ－Ｚｎ－Ｏ層またはＩｎ－Ｇａ－Ｚｎ－Ｏ層である、請求項５に記載のアクティブマトリクス基板。
  7. 前記基板の法線方向からみたとき、前記複数の端子部における前記下部開口部と前記上部開口部とは少なくとも部分的に重なっている、請求項１から６のいずれかに記載のアクティブマトリクス基板。
  8. 前記複数の配線接続部は、前記非表示領域に配置された複数のソース－ゲート接続部をさらに含み、
    前記複数のソース－ゲート接続部のそれぞれは、
    前記下部絶縁層上に延設された前記ゲート絶縁層と、
    前記ゲート絶縁層上に、前記第２の導電膜を用いて形成されたゲート導電部と
    をさらに備え、
    前記複数のソース－ゲート接続部のそれぞれにおいて、
    前記ゲート絶縁層は、前記酸化物接続層の前記下部開口部によって露出された部分のうちの第１部分のみを覆い、第２部分を覆っておらず、
    前記ゲート導電部は、前記下部開口部内において、前記酸化物接続層の前記第１部分上に前記ゲート絶縁層を介して配置され、
    前記絶縁層は、前記ゲート導電部および前記酸化物接続層上に延設され、前記絶縁層の前記上部開口部は、前記酸化物接続層の前記第２部分の少なくとも一部および前記ゲート導電部の一部を露出するように配置され、
    前記上部導電部は、前記上部開口部内で、前記酸化物接続層の前記第２部分の前記少なくとも一部および前記ゲート導電部の前記一部と接しており、
    前記酸化物接続層の前記第２部分は、前記酸化物接続層の前記第１部分よりも低い比抵抗を有する、請求項１から７のいずれかに記載のアクティブマトリクス基板。
  9. 前記酸化物半導体ＴＦＴは、前記第１の導電膜を用いて形成された他のゲート電極をさらに備える、請求項１から７のいずれかに記載のアクティブマトリクス基板。
  10. 前記ゲート電極は、前記複数のゲートバスラインの１つに電気的に接続され、
    前記複数の配線接続部は、前記酸化物半導体ＴＦＴの前記他のゲート電極を前記複数のゲートバスラインの前記１つに接続するゲートコンタクト部を含み、
    前記ゲートコンタクト部は、
    前記下部絶縁層上に延設された前記ゲート絶縁層と、
    前記ゲート絶縁層上に、前記第２の導電膜を用いて形成されたゲート導電部と
    をさらに備え、
    前記ゲートコンタクト部において、
    前記ゲート絶縁層は、前記酸化物接続層の前記下部開口部によって露出された部分のうちの第３部分のみを覆い、第４部分を覆っておらず、
    前記ゲート導電部は、前記下部開口部内において、前記酸化物接続層の前記第３部分上に前記ゲート絶縁層を介して配置され、
    前記絶縁層は、前記ゲート導電部および前記酸化物接続層上に延設され、前記絶縁層の前記上部開口部は、前記酸化物接続層の前記第４部分の少なくとも一部および前記ゲート導電部の一部を露出するように配置され、
    前記上部導電部は、前記上部開口部内で、前記酸化物接続層の前記第４部分の前記少
    なくとも一部および前記ゲート導電部の前記一部と接しており、
    前記酸化物接続層の前記第４部分は、前記酸化物接続層の前記第３部分よりも低い比抵抗を有する、請求項９に記載のアクティブマトリクス基板。
  11. 前記ゲート電極は、前記複数のゲートバスラインの１つに電気的に接続され、
    前記複数の配線接続部は、前記酸化物半導体ＴＦＴの前記他のゲート電極を前記複数のゲートバスラインの前記１つに接続するゲートコンタクト部を含み、
    前記ゲートコンタクト部において、
    前記下部導電部は、前記他のゲート電極と繋がっており、
    前記酸化物接続層上に前記ゲート絶縁層が延設され、前記ゲート絶縁層は、前記酸化物接続層の前記一部を露出する前記上部開口部を有しており、
    前記上部導電部は、前記第２の導電膜を用いて形成され、かつ、前記複数のゲートバスラインの前記１つと繋がっている、請求項９に記載のアクティブマトリクス基板。
  12. 前記基板の法線方向から見たとき、前記ゲートコンタクト部の前記酸化物接続層の少なくとも一部は、前記複数のゲートバスラインの前記１つと重なっている、請求項１０または１１に記載のアクティブマトリクス基板。
  13. 複数の画素領域のそれぞれは、前記第１の導電膜から形成された遮光層をさらに備え、前記遮光層は、前記ソース電極と繋がっている、請求項１から８のいずれかに記載のアクティブマトリクス基板。
  14. 前記酸化物半導体ＴＦＴを覆う保護絶縁層をさらに備え、
    前記保護絶縁層は、前記酸化物半導体層を還元し得る還元性の絶縁層であり、前記酸化物半導体層の前記第１領域、前記第２領域および前記酸化物接続層に直接接し、かつ、前記チャネル領域には接していない、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
  15. 前記画素電極は、前記酸化物半導体層と前記画素電極との間に位置する絶縁層に形成された画素コンタクトホール内で、前記酸化物半導体層の前記第２領域に直接接している、請求項１から１４のいずれかに記載のアクティブマトリクス基板。
  16. 前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
  17. 前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項１６に記載のアクティブマトリクス基板。
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