CN107004718B - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置(100A)，具备：基板(1)；将氧化物半导体层5作为活性层的薄膜晶体管(101)；含有铜的至少一层金属配线层(7S、7D)；配置于至少一层金属配线层(7S、7D)的上面的含有铜的金属氧化膜(8)；隔着金属氧化膜(8)而覆盖至少一层金属配线层的绝缘层(11)；于形成在绝缘层(11)的开口部内，未隔着金属氧化膜(8)而与至少一层金属配线层的一部分直接相接的导电层(19)。

Description

半导体装置及其制造方法
技术领域
本发明是关于使用氧化物半导体而形成的半导体装置。
背景技术
用于液晶显示装置等的有源矩阵基板具备于行方向延伸的多个栅极总线(栅极配线)与于列方向延伸的多个源极总线(源极配线)。对于经由这些配线而规定的各像素，配置有薄膜晶体管(Thin Film Transistor；以下称为「TFT」)等开关元件与像素电极。近年来，作为开关元件，提出有使用以氧化物半导体层作为活性层的TFT(以下称为「氧化物半导体TFT」。)。
源极配线与TFT的源极及漏极电极通常形成于同一层(以下称为「源极配线层」。)内。同样地，栅极配线与TFT的栅极电极形成于同一层(以下称为「栅极配线层」。)内。栅极配线层有时含有CS总线、CS电极等。此外，本说明书中，「配线层」含有使用共通的导电膜而形成的电极、配线等多层导电层。其中，将使用金属膜而形成的配线层特别称为「金属配线层」。
栅极配线层及源极配线层一般是使用低电阻的金属材料而形成，其表面具有金属光泽。因此，可能有如下情形：从外部入射至基板的光(可见光)经由这些配线层的表面而反射(以下称为外光反射)，显示的对比度降低。
相对于此，例如专利文献1中，以抑制由栅极配线层造成的反射为目的，于由Al－Ni合金组成的栅极配线层的上面使用变色用处理液((CH3)4NOH与H2O)，而形成有反射率小于Al合金的变色层。
另一方面，为了对应液晶显示装置进一步的大画面化或高精细化，需要将有源矩阵基板的配线及电极更低电阻化。因此，提出有于源极配线层及栅极配线层使用电阻低于Al的Cu(铜)、Cu合金等(例如专利文献2)。
专利文献1：日本特开2009－145789号公报
专利文献2：日本特开2012－243779号公报
发明内容
本发明人经过研究，得知难以将专利文献1所记载的变色处理应用于Cu或Cu合金的表面。
因此，先前的有源矩阵基板难以抑制由使用Cu、Cu合金等而形成的金属配线层造成的外光反射。
本发明的实施方式是鉴于上述情形而成，其目的为于具备氧化物半导体TFT的半导体装置中，抑制由金属配线层的表面造成的光的反射。
利用本发明而成的一实施方式的半导体装置含有基板、被所述基板支撑，将氧化物半导体层作为活性层的薄膜晶体管、被所述基板支撑的含有铜的至少一层金属配线层、配置于所述至少一层金属配线层的上面的含有铜的金属氧化膜、隔着所述金属氧化膜而覆盖所述至少一层金属配线层的绝缘层、于形成在所述绝缘层的开口部内，未隔着所述金属氧化膜而与所述至少一层金属配线层的一部分直接相接的导电层。
某一实施方式中，所述金属氧化膜的厚度为20nm以上100nm以下。
某一实施方式中，所述至少一层金属配线层含有铜层，所述金属氧化膜为铜氧化膜。
某一实施方式中，所述至少一层金属配线层含有铜合金层，所述铜合金层含有铜与铜以外的至少一种金属元素，所述金属氧化膜含有铜与所述至少一种金属元素。
某一实施方式中，关于所述至少一层金属配线层的所述上面，除了与所述导电层相接的部分外，被所述金属氧化膜覆盖。
某一实施方式中，所述至少一层金属配线层具有由相同的金属膜形成的多层金属层，所述金属氧化膜配置于所述多层金属层的上面及侧面。
某一实施方式中，所述至少一层金属配线层含有源极配线层，所述源极配线层含有所述薄膜晶体管的源极电极及漏极电极与电连接于所述源极电极的源极配线，所述导电层于所述开口部内与所述漏极电极直接相接。
某一实施方式中，所述至少一层金属配线层含有栅极配线层，所述栅极配线层含有所述薄膜晶体管的栅极电极与电连接于所述栅极电极的栅极配线。
某一实施方式中，进一步具备所述至少一层金属配线层以外的其他金属配线层，所述其他金属配线层的上面以含铜的其他金属氧化膜覆盖，侧面或下面与其他导电层直接相接。
某一实施方式中，所述薄膜晶体管具有通道蚀刻结构。
某一实施方式中，所述氧化物半导体层含有In─Ga─Zn─O系半导体。
某一实施方式中，所述氧化物半导体层含有结晶质部分。
利用本发明而成的一实施方式的半导体装置的制造方法是具备基板与薄膜晶体管的半导体装置的制造方法，所述薄膜晶体管形成于所述基板上，将氧化物半导体层作为活性层，该方法包含：(A)于所述基板上形成含铜的金属膜，通过进行所述金属膜的图案化获得至少一层金属配线层的工序、(B)于所述至少一层金属配线层的上面形成含铜的金属氧化膜的工序、(C)以覆盖所述至少一层金属配线层的方式形成绝缘层的工序、(D)通过于所述绝缘层设置开口部，于所述开口部的底面使所述至少一层金属配线层的上面的一部分露出的工序、(E)以于所述开口部内与所述至少一层金属配线层的所述上面的一部分相接的方式形成导电层的工序。
某一实施方式中，所述工序(B)是通过进行氧化处理，氧化所述至少一层金属配线层的表面而形成所述金属氧化膜的工序。
某一实施方式中，所述工序(B)是于所述至少一层金属配线层上使用溅镀法而形成所述金属氧化膜的工序。
某一实施方式中，所述工序(D)含有于所述绝缘层设置所述开口部而使所述金属氧化膜露出的工序与使用螯合物洗净，去除所述金属氧化膜中所述露出的部分，借此使所述至少一层金属配线层的所述上面的一部分露出的工序。
某一实施方式中，所述至少一层金属配线层含有源极配线层。
某一实施方式中，于所述工序(A)之前，还包含形成氧化物半导体层的工序，所述氧化物半导体层会成为薄膜晶体管的活性层，所述工序(B)中，通过进行氧化处理，提高所述氧化物半导体层中至少成为通道区域的部分的表面的氧浓度，并且氧化所述源极配线层的表面而形成所述金属氧化膜。
某一实施方式中，所述至少一层金属配线层含有栅极配线层。
某一实施方式中，还包含形成其他金属配线层的工序，所述其他金属配线层的下面或侧面与其他导电层相接，所述其他金属配线层的上面以含铜的其他金属氧化膜覆盖。
根据本发明的一实施方式，于具备氧化物半导体TFT的半导体装置中，能够一面抑制电极及配线的电阻为更低，一面抑制从外部入射至半导体装置的光经由金属配线层的表面而反射。因此，能够抑制由从外部入射的光的造成的显示品质降低，例如显示的对比度降低等。
附图说明
图1(a)及(b)为第一实施方式的半导体装置100A的示意截面图，(c)为半导体装置100A的示意俯视图。
图2(a)及(b)各自为例示栅极端子部110的截面图及俯视图。
图3(a)及(b)各自为表示第一实施方式的其他半导体装置100B的像素的一部分及栅极端子部111的截面图，(c)及(d)各自为表示半导体装置100B的像素的一部分及栅极端子部111的俯视图。
图4(a)及(b)各自为表示TFT形成区域及栅极端子部形成区域的工序的截面图，用于说明半导体装置100B的制造方法的一例。
图5(a)及(b)各自为表示TFT形成区域及栅极端子部形成区域的工序的截面图，用于说明半导体装置100B的制造方法的一例，(c)及(d)各自为对应(a)及(b)的俯视图。
图6(a)及(b)各自为表示TFT形成区域及栅极端子部形成区域的工序的截面图，用于说明半导体装置100B的制造方法的一例。
图7(a)及(b)各自为表示TFT形成区域及栅极端子部形成区域的工序的截面图，用于说明半导体装置100B的制造方法的一例，(c)及(d)各自为对应(a)及(b)的俯视图。
图8(a)及(b)各自为表示TFT形成区域及栅极端子部形成区域的工序的截面图，用于说明半导体装置100B的制造方法的一例，(c)及(d)各自为对应(a)及(b)的俯视图。
图9(a)及(b)各自为表示TFT形成区域及栅极端子部形成区域的工序的截面图，用于说明半导体装置100B的制造方法的一例，(c)及(d)各自为对应(a)及(b)的俯视图。
图10(a)及(b)各自为表示TFT形成区域及栅极端子部形成区域的工序的截面图，用于说明半导体装置100B的制造方法的一例，(c)及(d)各自为对应(a)及(b)的俯视图。
图11为示意性地表示螯合物洗净后的基板1的截面结构的一例的图。
图12为例示实施例的半导体装置的漏极电极7D与像素电极19的接触部的截面SEM影像的图。
图13为表示实施例及比较例的半导体装置的接触电阻的测量结果的图表。
图14(a)及(b)各自为表示第二实施方式的半导体装置200的像素的一部分以及栅极端子部210的截面图。
图15(a)及(b)各自为表示TFT形成区域及栅极端子部形成区域的工序的截面图，用于说明半导体装置200的制造方法的一例。
图16(a)及(b)各自为表示TFT形成区域及栅极端子部形成区域的工序的截面图，用于说明半导体装置200的制造方法的一例。
图17(a)及(b)各自为表示TFT形成区域及栅极端子部形成区域的工序的截面图，用于说明半导体装置200的制造方法的一例。
图18(a)及(b)各自为表示TFT形成区域及栅极端子部形成区域的工序的截面图，用于说明半导体装置200的制造方法的一例。
图19(a)及(b)各自为表示TFT形成区域及栅极端子部形成区域的工序的截面图，用于说明半导体装置200的制造方法的一例。
图20(a)及(b)各自为表示第三实施方式的半导体装置300A的像素的一部分及栅极端子部310的截面图，(c)及(d)各自为表示半导体装置300A的像素的一部分及栅极端子部310的俯视图。
图21为表示第三实施方式的其他半导体装置300B的像素的一部分的截面图。
图22(a)及(b)各自为表示第四实施方式的半导体装置400的像素的一部分及栅极端子部410的截面图，(c)及(d)各自为表示半导体装置400的像素的一部分及栅极端子部410的俯视图。
具体实施方式
利用本发明而成的一实施方式的概要如下所述。
利用本发明而成的一实施方式的半导体装置具备基板、被基板支撑的氧化物半导体TFT、含有铜的金属配线层(以下称为「含铜金属配线层」。)、绝缘层与电连接于金属配线层的一部分的导电层。
含铜金属配线层例如也可以含有铜层或铜合金层。含铜金属配线层的上面形成有含有铜的金属氧化膜(以下称为「含铜金属氧化膜」。)。含铜金属氧化膜例如含有铜氧化物(CuO、Cu2O)。除了铜氧化物，还可含有其他金属氧化物。
绝缘层是以隔着含铜金属氧化膜而覆盖含铜金属配线层的方式配置。另外，于含铜金属配线层的一部分上具有开口部。导电层于形成在绝缘层的开口部内，未隔着含铜金属氧化膜而与含铜金属配线层的一部分直接相接。
根据上述组成，由于含铜金属配线层的上面(金属表面)形成有含铜金属氧化膜，故可以抑制从半导体装置外部入射的光经由金属表面反射(外光反射)。因此，能够抑制经由金属表面反射的光造成的显示的对比度降低，提高显示品质。另外，由于含铜金属氧化膜未介于含铜金属配线层与导电层的接触部，因此可以抑制接触部的电阻增加。
典型而言，含铜金属配线层含有通过将相同的金属膜图案化而得的多层金属层(包括电极、配线)。本实施方式中，于含铜金属配线层所含有的全部的金属层的上面，亦可不形成含铜金属氧化膜。若于至少一部分的金属层的上面形成有含铜金属氧化膜，则获得上述效果。
于基板上设置有多层配线层的情形时，若其中的至少一层具有上述结构，则可获得一面抑制接触电阻的增加，一面抑制外光反射的效果。例如源极配线层以及栅极配线层的任一者或两者也可以具有上述结构。
接触部例如也可以具有透明导电层(像素电极)与漏极电极的接触部、源极端子部、栅极端子部等。于含铜金属配线层具有多个接触部的情形时，其中的至少一个也可具有上述结构。
本说明书的「金属氧化膜」例如是指经由对金属层进行氧化处理或是溅镀法等成膜进程而形成的氧化膜(厚度：例如5nm以上)，不包含于金属表面产生的自然氧化膜。由于自然氧化膜薄(厚度：例如未达5nm)，因此难以充分地降低金属表面的反射率。另外，与上述金属氧化膜相比，自然氧化膜对接触电阻造成的影响相当小，因此不易产生接触电阻增加的问题。
含铜金属配线层的上面除了与导电层相接的部分以外，能够以含铜金属氧化膜覆盖。借此，可以更确实地抑制外光反射。另外，含铜金属氧化膜不仅形成于构成含铜金属配线层的多层金属层(电极、配线)的上面，亦可形成于侧面。借此，能够抑制经由金属层的侧面产生的外光反射，故可以更有效地抑制起因于外光反射的显示特性降低。
含铜金属氧化膜的厚度并未特别限定，例如为20nm以上100nm以下。若为20nm以上，则可更有效地降低经由金属表面而产生的光的反射。另一方面，从制造进程的观点来看，含铜金属氧化膜的厚度优选为100nm以下，更优选为60nm以下。例如对于金属配线层表面进行氧化处理等简便的进程中，难以形成厚度例如超过100nm的金属氧化膜。另外，接触部中，难以如此选择性地去除厚的含铜金属氧化膜。
在对氧化物半导体层的通道区域进行氧化处理或是作为用于形成绝缘层的前处理而进行的氧化处理时，含铜金属氧化膜也可以是金属配线层表面被氧化而形成的膜。借此，不会增加制造工序数而可以形成含铜金属氧化膜。
本实施方式的半导体装置可以进一步具备含有铜的其他金属配线层。其他金属配线层的上面以含铜金属氧化膜覆盖，其侧面或下面的至少一部分可以具有与其他导电层直接相接的结构。借此，可以更有效地抑制外光反射。另外，由于此金属配线层的下面或侧面成为接触面，因此能够以含铜金属氧化膜覆盖上面整面，可以进一步减少外光反射。
以下，以有源矩阵基板为例，更具体地说明利用本发明而成的实施方式的半导体装置。此外，利用本发明而成的实施方式的半导体装置只要具备氧化物半导体TFT以及含铜金属配线层即可，广泛地包含有源矩阵基板、各种显示装置、电子机器等。
(第一实施方式)
说明利用本发明而成的半导体装置的第一实施方式。
本实施方式的半导体装置(有源矩阵基板)具有抑制由源极配线层造成的外光反射的结构。
图1(a)及(b)为半导体装置100A的示意截面图，图1(c)为半导体装置100A的示意俯视图。图1(a)及(b)各自表示延着图1(c)中的Ia－Ia’线以及Ib－Ib’线的截面。
半导体装置100A具有用于显示的显示区域、位于显示区域的外侧的周边区域(框缘区域)。半导体100A例如可应用于VA模式等垂直场效应驱动方式的显示装置。
如图1(c)所示，于显示区域形成有多个栅极配线G与多个源极配线S，被这些配线包围的各个区域成为「像素」。多个像素被配置成矩阵状。于各像素形成有透明导电层(像素电极)19。像素电极19按每个像素而分离。各像素中，于多个源极配线S与多个栅极配线G的各个交点附近，配置有氧化物半导体TFT101。氧化物半导体TFT101的漏极电极7D与对应的像素电极19电连接。
氧化物半导体TFT101例如为通道蚀刻型的TFT。氧化物半导体TFT101具备被支撑于基板1上的栅极电极3、覆盖栅极电极3的栅极绝缘层4、以隔着栅极绝缘层4而与栅极电极3重叠的方式配置的氧化物半导体5、源极电极7S以及漏极电极7D。源极电极7S以及漏极电极7D(有时简称为「源极·漏极电极7」)各自以与氧化物半导体5的上面相接的方式配置。
氧化物半导体5具有通道区域5c、位于通道区域5c的两侧的源极接触区域5s以及漏极接触区域5d。源极电极7S以与源极接触区域5s相接的方式形成，漏极电极7D以与漏极接触区域5d相接的方式形成。
本实施方式中，将使用与源极配线S相同的金属膜形成的层称为源极配线层。源极配线层含有源极·漏极电极7。将使用与栅极配线G相同的金属膜形成的层称为栅极配线层。栅极配线层可含有栅极电极3、辅助电容配线(未图示)等。
源极配线层含有含Cu的主层7a。主层7a优选为将Cu作为主成分的层。主层7a中Cu的含有率例如可为90％以上。优选主层7a为纯Cu层(Cu含有率：例如99.99％以上)。借此，可以抑制源极配线S的电阻为更低。主层7a也可为Cu层或Cu合金层(例如CuCa合金层)。
源极配线层的上面形成有含铜金属氧化膜8。含铜金属氧化膜8可与源极配线层的上面相接。含铜金属氧化层8例如含有铜氧化物。于主层7a为Cu层的情形时，含铜金属氧化膜8可为通过氧化Cu层的表面而形成的Cu氧化膜。
图示的例子中，源极配线层具备层压结构，该层压结构含有主层(例如Cu层)7a与配置于主层7a的基板1侧的下层(例如Ti层)7L。另外，不仅于源极配线层的主层7a的上面，于侧面亦形成有含铜金属氧化膜(例如Cu氧化膜)8。于下层7L的侧面，形成有下层所含的金属的氧化膜(例如Ti氧化膜)9。含铜金属氧化膜8以及金属氧化膜9可为通过如下方式而形成的氧化膜：于对氧化物半导体层5的氧化处理中，源极配线层露出的表面被氧化。
以层间绝缘层11覆盖氧化物半导体TFT101以及源极配线层。层间绝缘层11以隔着含铜金属氧化膜8而覆盖源极电极7S、漏极电极7D以及源极配线S的方式配置。此例中，层间绝缘层11以与氧化物半导体层5的通道区域5c以及含铜金属氧化膜8相接的方式配置。于层间绝缘层11形成有接触孔CH1，该接触孔CH1到达漏极电极7D的表面(此处为主层7a的表面)。从基板1的法线方向观看时，于接触孔CH1的底面未配置含铜金属氧化膜8，而露出漏极电极7D的表面。
像素电极19被设置于层间绝缘层11上及接触孔CH1内。像素电极19于接触孔CH1内未隔着含铜金属氧化膜8而与漏极电极7D(此处为主层7a)直接相接。
根据本实施方式，可获得以下效果。
半导体装置100A中，于源极配线层的上面配置有含铜金属氧化膜8，层间绝缘层11隔着含铜金属氧化膜8而覆盖源极配线层。借此，可以抑制从外部入射的光经由源极配线层的上面反射。
另外，源极配线层与导电层的接触部(例如像素电极19与漏极电极7D的接触部)中，能够不隔着含铜金属氧化膜8而使源极配线层的一部分与其他导电层直接接触。通过此种组成，可以将接触电阻抑制为小。
含铜金属氧化膜8可为以如下方式形成的氧化膜：于对氧化物半导体层5进行氧化处理时，氧化源极配线层的表面。借此，能够以不增加制造工序数而覆盖源极配线层的上面以及侧面的方式，形成含铜金属氧化膜8。另外，通过氧化处理的条件，能够容易地获得所需厚度的含铜金属氧化膜8。
含铜金属氧化膜8的厚度(平均厚度)会根据源极·漏极电极7的表面的组成、氧化处理方法以及条件等而改变，因此并未特别限定，例如可为20nm以上100nm以下。作为一例，若通过N2O等离子体处理(例如N2O气体流量：3000sccm，压力：100Pa，等离子体功率密度：1W/cm2，处理时间：200～300sec，基板温度：200℃)氧化Cu层，则形成厚度例如为20nm以上60nm以下的含铜金属氧化膜8。
此外，含铜金属氧化膜8的形成方法并无特别限定。含铜金属氧化膜8可为通过溅镀法等成膜进程而形成于主层7a上的膜。
含铜金属氧化膜8中位于接触孔CH1的底面的部分，优选通过螯合物洗净而去除。含铜金属氧化膜8例如通过N2O等离子体处理等氧化处理而形成于主层(Cu层)7a的表面。通过氧化处理形成的含铜金属氧化膜8容易产生厚度不均。另外，主层(Cu层)7a的表面可产生凹凸。即便于此种情形，若进行螯合物洗净，则于接触孔CH1内不仅含铜金属氧化膜8被去除，主层7a的表面部分也被去除，可以使主层7a的表面平坦化，因此有利。结果，接触部的主层7a与像素电极19的界面变得比主层7a与层间绝缘层11的界面(即隔着含铜金属氧化膜8的主层7a与层间绝缘层11的界面)更平坦。借此，能够更显着地减低漏极电极7D与像素电极19的接触电阻。另外，由于可以减低基板1内的接触电阻的不均，因此能够提高可靠性。进一步，能够更有效地提高像素电极19对漏极电极7D的密合性。
此外，源极配线层的表面中，若位于接触孔CH1的底面的部分通过螯合物洗净而平坦化，则有位于比以含铜金属氧化膜8覆盖的其他部分更下方的情形。另外，于以螯合物洗净去除含铜金属氧化膜8的情形，有含铜金属氧化膜8的蚀刻也于横方向进展的情形(旁侧蚀刻，side etch)。于此情形，从基板1的法线方向观看时，含铜金属氧化膜8的端部位于比接触孔CH1的轮廓(层间绝缘层11的端部)更外侧。
＜端子部＞
半导体装置100A也可于非显示区域(周边区域)具备源极端子部以及栅极端子部。源极端子部例如具有如下组成：将与源极配线S一体地形成的源极连接层以及由与像素电极19相同的膜形成的上部导电层连接于设置在层间绝缘层11的接触孔内。源极端子部中，优选为如下情形：形成于源极连接层上面的含铜金属氧化膜8于层间绝缘层11的接触孔内被去除，源极连接层与上部导电层于层间绝缘层11的接触孔内直接相接。栅极端子部例如具有如下组成：将与栅极配线G一体地形成的栅极连接层与由与像素电极19相同的膜形成的上部导电层连接。栅极端子部中，在设置于栅极绝缘层4以及层间绝缘层11的接触孔内，栅极连接层与上部导电部可以隔着由与源极配线S相同的膜形成的源极连接层而连接。
以下，以栅极端子部为例，说明端子部的结构。图2(a)及(b)各自为例示栅极端子部的截面图以及俯视图。对与图1相同的组成要件附加相同的参照符号。图2(a)表示沿着图2(b)的II－II’线的截面。
栅极端子部110具有形成于基板1上的栅极连接部3t、于栅极连接部3t上延伸的栅极绝缘层4、源极连接部7t、于源极连接部7t上延伸的层间绝缘层11与上部导电层19t。源极连接部7t是由与源极配线S相同的导电膜形成，与源极配线S电性上分离。源极连接部7t以于设置在栅极绝缘层4的开口部内与栅极连接部3t相接的方式配置。上部导电层19t以于设置在层间绝缘层11的接触孔CH2内与源极连接部7t相接的方式配置。源极连接部7t的上面的一部分以含铜金属氧化膜8覆盖。
此例中，源极连接部7t含有含Cu的主层(例如Cu层)7a与位于主层7a的基板1侧的下层(例如Ti层)7L。于源极连接部7t的主层7a的上面及侧面形成有含铜金属氧化膜8(例如Cu氧化膜)。于下层7L的侧面形成有金属氧化膜(例如Ti氧化膜)9。
于接触孔CH2内，含铜金属氧化膜8被去除，上部导电层19t与源极连接部7t的上面(Cu面)直接相接。也就是说，含铜金属氧化膜8介于源极连接部7t与层间绝缘层11之间，且未介于源极连接部7t与上部导电层19t之间。借此，能够将栅极连接部3t与上部导电层19t的接触电阻抑制为小。
＜两层电极结构的半导体装置＞
本实施方式的半导体装置于像素电极19上或是于层间绝缘层11与像素电极19之间，可进一步具有作为共通电极而发挥功能的其他电极层。借此，可获得具有两层透明电极层的半导体装置。此种半导体装置例如可应用于FFS模式的显示装置。
接着，一面参照图3(a)～(d)，一面说明本实施方式的其他半导体装置(有源矩阵基板)100B。图3(a)及(b)各自为表示半导体装置100B的像素的一部分及栅极端子部111的截面图。图3(c)及(d)各自为表示半导体装置100B的像素的一部分及栅极端子部111的俯视图。图3(a)表示沿着图3(c)的I－I’线的截面，图3(b)表示沿着图3(d)的II－II’线的截面。图3中，对与图1及图2相同的组成要件附加相同的参照符号，省略说明。
半导体装置100B由以下此点来看，与图1所示的半导体装置100A不同：在层间绝缘层11与透明导电层(像素电极)19之间，以与像素电极19对向的方式设置有共通电极15。于共通电极15与像素电极19之间形成有第三绝缘层17。
于共通电极15施加共通信号(COM信号)。共通电极15于每个像素具有开口部15E，于此开口部15E内可形成有像素电极19与氧化物半导体TFT101的漏极电极7D的接触部。此例中，于接触孔CH1内，像素电极19与漏极电极7D(主层7a)直接相接。共通电极15也可形成于显示区域的大致整体(上述开口部15E除外)。
半导体装置100B中，含有栅极电极3以及栅极配线G的栅极配线层具有层压结构，该层压结构含有主层3a与位于主层7a的基板1侧的下层3L。主层3a可为电阻低于下层3L的层。
另外，层间绝缘层11也可以具有与氧化物半导体层5相接的第一绝缘层12以及形成于第一绝缘层12上的第二绝缘层13。第一绝缘层12为无机绝缘层，第二绝缘层13可为有机绝缘层。
具有两层透明电极层的半导体装置的组成并非限定于图3所示的组成。例如，像素电极19与漏极电极7D可以透过由与共通电极15相同的透明导电膜形成的透明连接层而连接。于此情形时，以于接触孔CH1内与漏极电极7D的主层7a直接相接的方式配置透明连接层。另外，图3中虽表示于层间绝缘层11与像素电极19之间形成共通电极15的例子，但共通电极15也可隔着第三绝缘层17形成于像素电极19上。
半导体装置100B例如可应用于FFS模式的显示装置。于此情形时，各像素电极19优选具有多个缝状的开口部或切入部。另一方面，共通电极15若至少配置于像素电极19的缝状开口部或切入部的下方，则可发挥作为像素电极的对向电极而发挥功能，对液晶分子施加横向电场。
从基板1的法线方向观看时，像素电极19的至少一部分可以隔着第三绝缘层17而与共通电极15重叠。借此，于像素电极19与共通电极15重叠的部分，形成将第三绝缘层17设为介电质层的电容。此电容作为显示装置的辅助电容(透明辅助电容)而发挥功能。通过适当地调整第三绝缘层17的材料以及厚度、形成电容的部分的面积等，可以获得具有所需电容的辅助电容。因此，于像素内，例如不需利用与源极配线相同的金属膜等而另外形成辅助电容。因此，可抑制由使用金属膜形成辅助电容而造成的开口率的降低。共通电极15可占像素的大致整体(除了开口部15E以外)。借此，可以使辅助电容的面积增加。
此外，可设置与像素电极19相对向而作为辅助电容电极发挥功能的透明导电层，取代共通电极15而于像素内形成透明的辅助电容。此种半导体装置也可应用于FFS模式以外的工作模式的显示装置。
＜制造方法＞
以下，一面参照附图，一面以半导体装置100B的制造方法为例，说明本实施方式的半导体装置的制造方法的一例。
图4～图10为用于说明半导体装置100B的制造方法的一例的工序的截面图，这些图的(a)为表示TFT形成区域的截面图，(b)为表示栅极端子部形成区域的截面图，各自对应图3中沿着I－I’线以及II－II’线的截面。图5、图7～10的(c)为TFT形成区域的俯视图，(d)为栅极端子部形成区域的俯视图。
首先，如图4(a)及(b)所示，于基板1上形成含有栅极电极3、栅极连接部3t以及栅极配线G的栅极配线层。此例中，栅极配线层具有层压结构，该层压结构含有含Cu的主层3a与配置于主层3a的基板1侧的下层3L。主层3a构成栅极配线层的上面。
具体而言，首先，于基板(例如玻璃基板)1上，通过溅镀法等形成未图示的栅极配线用金属膜(厚度：例如50nm以上500nm以下)。接着，将栅极配线用金属膜图案化，借此获得栅极配线层。
作为基板1，例如可使用玻璃基板、硅基板、具有耐热性的塑料基板(树脂基板)等。
栅极配线用金属膜的材料并无特别限定。可以合适地使用含有铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属或其合金，或是含有其金属氮化物的膜。栅极配线用金属膜可具有单层结构，也可具有层压结构。
此处，作为栅极配线用金属膜，形成含有下层(厚度：例如20nm以上200nm以下)3L以及主层(厚度：例如100nm以上400nm以下)3a的层压膜。主层3a可由电阻低于下层3L的材料形成。主层3a可含有也可不含有Cu。优选含有Cu作为主成分。主层3a例如可为Cu层或Cu合金层。下层3L无特别限定，可含有钛(Ti)、钼(Mo)等金属元素。作为下层3L，可列举Ti层、Mo层、氮化钛层、氮化钼层等。或也可以是含Ti或Mo的合金层。通过设置下层3L，可以提升与玻璃基板的密合性。
接着，如图5(a)～(d)所示，以覆盖栅极配线层的方式形成栅极绝缘层4，然后于TFT形成区域形成岛状的氧化物半导体层5。
栅极绝缘层4可通过CVD法等而形成。作为栅极绝缘层4，可合适地使用二氧化硅(SiO2)层、氮化硅(SiNx)层、氧化氮化硅(SiOxNy，x＞y)层、氮化氧化硅(SiNxOy，x＞y)层等。栅极绝缘层4亦可具有层压结构。例如，为了防止杂质等自基板1扩散，于基板侧(下层)形成氮化硅层、氮化氧化硅层等，为了确保绝缘性，于其上方的层(上层)形成二氧化硅层、氧化氮化硅层等。此外，作为栅极绝缘层4的最上层(即与氧化物半导体层相接的层)，若使用含有氧的层(例如SiO2等氧化物层)，则于氧化物半导体层发生缺氧的情形时，能够经由氧化物层所含的氧而回复氧的缺失，因此可以有效地降低氧化物半导体层的缺氧。
氧化物半导体层5例如使用溅镀法，于栅极绝缘层4上形成氧化物半导体膜(厚度：例如30nm以上200nm以下)。之后，通过光刻进行氧化物半导体膜的图案化，获得氧化物半导体层5。从基板1的法线方向观看时，氧化物半导体层5的至少一部分是以隔着栅极绝缘层4而与栅极电极3重叠的方式配置。此处，将以1：1：1的比例含有In、Ga以及Zn的In－Ga－Zn－O系的非晶质氧化物半导体膜(厚度：例如50nm)进行图案化，借此形成氧化物半导体层5。
氧化物半导体层5所含有的氧化物半导体可以是非晶质氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。作为结晶质氧化物半导体，可列举多晶氧化物半导体、微晶氧化物半导体等。另外，结晶质氧化物半导体可以是c轴概略垂直于层面地配向的结晶质氧化物半导体等。
氧化物半导体层5可具有两层以上的层压结构。于氧化物半导体层5具有层压结构的情形时，氧化物半导体层5可含有非晶质氧化物半导体层与结晶质氧化物半导体层。或是可含有结晶结构不同的多层结晶质氧化物半导体层。于氧化物半导体层5具有含上层与下层的两层结构的情形时，优选上层所含有的氧化物半导体的能隙大于下层所含有的氧化物半导体的能隙。其中，于这些层的能隙的差较小的情形时，下层的氧化物半导体的能隙也可以大于上层的氧化物半导体的能隙。
非晶质氧化物半导体以及上述各结晶质氧化物半导体的材料、结构、成膜方法、具有层压结构的氧化物半导体的组成等，例如记载于日本特开2014－007399号公报。为了参考，将日本特开2014－007399号公报的揭示内容全部引用至本说明书。
氧化物半导体层5例如可含有In、Ga以及Zn中的至少一种金属元素。本实施方式中，氧化物半导体层5例如含有In－Ga－Zn－O系半导体。此处，In－Ga－Zn－O系半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga及Zn的比例(组成比)并无特别限定，例如含有In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。此种氧化物半导体层5可由含有In－Ga－Zn－O系半导体的氧化物半导体膜形成。此外，有时将具有含In－Ga－Zn－O系半导体的活性层的通道蚀刻型TFT称为「CE－InGaZnO－TFT」。
In－Ga－Zn－O系半导体可以是非晶质，也可以是结晶质。作为结晶质In－Ga－Zn－O系半导体，优选为c轴概略垂直于层面地配向的结晶质In－Ga－Zn－O系半导体。
此外，结晶质In－Ga－Zn－O系半导体的结晶结构例如记载于上述日本特开2014－007399号公报、日本特开2012－134475号公报、日本特开2014－209727号公报等。为了参考，将日本特开2012－134475号公报、日本特开2014－209727号公报的揭示内容全部引用至本说明书。具有In－Ga－Zn－O系半导体的TFT由于具有高移动性(与a－Si TFT相比超过20倍)以及低泄漏电流(与a－Si TFT相比未达百分之一)，因此作为驱动TFT以及像素TFT而被合适地使用。
氧化物半导体膜5也可以含有其他氧化物半导体取代In－Ga－Zn－O系半导体。例如可含有In－Sn－Zn－O系半导体(例如In2O3－SnO2－ZnO)。In－Sn－Zn－O系半导体为In(铟)、Sn(锡)以及Zn(锌)的三元系氧化物。或者，氧化物半导体层5也可以含有In－Al－Zn－O系半导体、In－Al－Sn－Zn－O系半导体、Zn－O系半导体、In－Zn－O系半导体、Zn－Ti－O系半导体、Cd－Ge－O系半导体、Cd－Pb－O系半导体、CdO(氧化镉)、Mg－Zn－O系半导体、In－Ga－Sn－O系半导体、In－Ga－O系半导体、Zr－In－Zn－O系半导体、Hf－In－Zn－O系半导体等。
图示的例子中，从基板1的法线方向观看时，以氧化物半导体层5的整体与栅极电极(栅极配线)3重叠的方式配置，但氧化物半导体层5的配置并非限定于此。氧化物半导体层5的至少一部分(通道区域5c)只要以隔着栅极绝缘层4而与栅极电极3重叠的方式配置即可。
接着，如图6(a)及(b)所示，于栅极端子部形成区域中，在栅极绝缘层4形成露出栅极连接部3t的开口部4E。之后，形成含有源极电极7S、漏极电极7D、源极连接部7t以及源极配线S的源极配线层。源极电极7S以及漏极电极7D以与氧化物半导体层5的上面相接的方式配置。另外，源极连接部7t以与栅极连接部3t相接的方式配置。
此例中，源极配线层具有层压结构，该层压结构含有含Cu的主层7a与配置于主层7a的基板1侧的下层7L。主层7a构成源极配线层的上面。
具体而言，首先，于栅极绝缘层4上、开口部4E内以及氧化物半导体层5上，例如通过溅镀法形成未图示的源极配线用金属膜(厚度：例如50nm以上500nm以下)。接着，将源极配线用金属膜图案化，借此获得源极电极7S、漏极电极7D、源极连接部7t以及源极配线S。源极电极7S是以与氧化物半导体层5的源极接触区域相接的方式配置，漏极电极7D是以与氧化物半导体层5的漏极接触区域相接的方式配置。氧化物半导体层5中，位于源极电极7S与漏极电极7D之间的部分成为通道区域。如此，获得氧化物半导体TFT101。
此处，作为源极配线用金属膜，从氧化物半导体层5侧按照下层7L以及主层7a的顺序形成堆积重叠的层压膜。主层7a为含有Cu的层，例如可为Cu层或Cu合金层。下层7L可含有钛(Ti)、钼(Mo)等金属元素。作为下层7L，可列举Ti层、Mo层、氮化钛层、氮化钼层等。或者也可为含有Ti或Mo的合金层。
主层7a的厚度例如可为100nm以上400nm以下。若为100nm以上，则可形成电阻更低的电极、配线。若超过400nm，则有层间绝缘层11的覆盖度(coverage)降低之虞。此外，制品完成时的主层7a的厚度与成膜时的Cu膜的厚度相比，少了在氧化处理工序使用于含铜金属氧化膜8的形成的量。因此，优选考虑用于含铜金属氧化膜8的形成的量而设定成膜时的厚度。
下层7L的厚度优选小于主层7a。借此，可减小导通电阻(on－resistance)。下层7L的厚度例如可为20nm以上200nm以下。若为20nm以上，则可一面抑制源极配线用金属膜的合计厚度，一面获得接触电阻的减低效果。若为200nm以下，则可更有效地减低氧化物半导体层5与源极·漏极电极7之间的接触电阻。
此外，源极配线层只要含有Cu即可，也可具有单层结构。另外，除了主层7a及下层7L以外，还可以进一步具有含有导电层的三层以上的层压结构。
接着，如图7(a)～(d)所示，于源极配线层的上面形成含铜金属氧化膜8。之后，以覆盖源极配线层的方式形成层间绝缘层11。层间绝缘层11是以与含铜金属氧化膜8以及通道区域5c相接的方式配置。
本实施方式中，通过氧化处理形成含铜金属氧化膜8。具体而言，对氧化物半导体层5以及源极配线层进行氧化处理。借此，提高氧化物半导体层5的通道区域表面的氧浓度，并且氧化源极配线层的表面(露出的表面)而形成含铜金属氧化膜8。此例中，源极电极7S、漏极电极7D、源极连接部7t以及源极配线S的露出的上面以及侧面被氧化。结果，于主层7a的上面及侧面形成含铜金属氧化膜8。另外，于下层7L的侧面可形成金属氧化膜9。于主层7a为Cu层，下层7L为Ti层的情形时，作为含铜金属氧化膜8形成Cu氧化膜，作为金属氧化膜9形成Ti氧化膜。Ti氧化膜的厚度变得比Cu氧化膜更小。
作为氧化处理，例如可进行使用了N2O气体的等离子体处理。例如于N2O气体流量：3000sccm，压力：100Pa，等离子体功率密度：1W/cm2，处理时间：200～300sec，基板温度：200℃进行等离子体处理。借此，形成厚度(平均厚度)例如为20nm的含铜金属氧化膜8(Cu氧化膜)。
此外，氧化处理并非限定于使用了N2O气体的等离子体处理。例如可通过使用了O2气体的等离子体处理、臭氧处理等进行氧化处理。为了不增加工序数而进行处理，优选于层间绝缘层11的形成工序的前一刻进行。具体而言，若为利用CVD法形成层间绝缘层11的情形，只要进行N2O等离子体处理即可，于利用溅镀法形成层间绝缘层11的情形，只要进行O2等离子体处理即可。或者，也可通过于灰化(ashing)装置进行的O2等离子体处理进行氧化处理。
层间绝缘层11例如含有与氧化物半导体层5的通道区域相接的第一绝缘层12与配置在第一绝缘层12上的第二绝缘层13。
第一绝缘层12例如可为二氧化硅(SiO2)膜、氮化硅(SiNx)膜、氧化氮化硅(SiOxNy，x＞y)膜、氮化氧化硅(SiNxOy，x＞y)膜等无机绝缘层。此处，作为第一绝缘层12，例如通过CVD法形成厚度例如为200nm的SiO2层。
虽未图示，但可于形成第一绝缘层12后，形成第二绝缘层13前，对基板整体进行热处理(退火处理)。热处理的温度并未特别限定，例如可为250℃以上450℃以下。
第二绝缘层13例如可为有机绝缘层。此处，形成厚度例如2000nm的正型感光性树脂膜，将感光性树脂膜进行图案化。借此，在位于漏极电极7D的上方的部分形成露出第一绝缘层12的开口部13E。另外，如图所示，于栅极端子部形成区域亦可不形成第二绝缘层13。
此外，这些绝缘层12、13的材料并非限定于上述材料。第二绝缘层13例如也可为无机绝缘层。
接着，如图8(a)～(d)所示，于第二绝缘层13上形成共通电极15以及第三绝缘层17。
共通电极15例如以如下方式形成。首先，于第二绝缘层13上以及开口部13E内，例如通过溅镀法形成透明导电膜(未图示)。接着，通过将透明导电膜进行图案化，于透明导电膜形成开口部15E。图案化例如可使用公知的光刻。此例中，从基板1的法线方向观看时，开口部15E是以露出开口部13E与其边缘部的方式配置。如此，获得共通电极15。
作为透明导电膜，例如可使用ITO(铟锡氧化物)膜(厚度：50nm以上200nm以下)、IZO膜或ZnO膜(氧化锌膜)等。此处，作为透明导电膜，使用厚度例如100nm的ITO膜。
于共通电极15上、共通电极15的开口部15E内以及第二绝缘层13的开口部13E内，例如可通过CVD法形成第三绝缘层17。第三绝缘层17于栅极端子部形成区域中，形成于层间绝缘层11上。
作为第三绝缘层17，并无特别限定，例如可以合适地使用二氧化硅(SiO2)膜、氮化硅(SiNx)膜、氧化氮化硅(SiOxNy，x＞y)膜、氮化氧化硅(SiNxOy，x＞y)膜等。本实施方式中，由于第三绝缘层17是作为组成辅助电容的电容绝源膜而利用，因此优选以获得所需的电容的方式，合适地选择第三绝缘层17的材料或厚度。作为第三绝缘层17，例如可使用厚度100nm以上400nm以下的SiNx膜或SiO2膜。
接着，如图9(a)～(d)所示，于TFT形成区域中，在第三绝缘层17以及第一绝缘层12形成露出含铜金属氧化膜8的开口部17E。另一方面，于栅极端子部形成区域中形成露出含铜金属氧化膜8的接触孔CH2。从基板1的法线方向观看时，接触孔CH2以至少一部分与源极连接部7t重叠的方式配置。
从基板1的法线方向观看时，开口部17E以位于开口部15E的内部且与开口部13E的至少一部分重叠的方式配置。此外，本说明书中，于开口部13E、15E、17E具有锥形(tapered)形状的情形时，从基板1的法线方向观看时的各开口部的形状是指各开口部的底部的形状。
此例中，第三绝缘层17以覆盖共通电极15的上面及侧面与开口部13E的侧面的一部分的方式配置。如此，组成接触孔CH1，该接触孔CH1从第二绝缘层13的开口部13E、共通电极15的开口部15E以及第三绝缘层17的开口部17E到达含铜金属氧化膜8。
第三绝缘层17以及第一绝缘层12的蚀刻方法以及条件并无特别限定。第一以及第三绝缘层12、17与漏极电极7D的蚀刻选择比相当大，而且能够以含铜金属氧化膜8至少残留一部分于接触孔CH1的底面的方法以及条件进行。此处，使用抗蚀掩模(resist mask)(未图示)，同时蚀刻(例如干式蚀刻)第三绝缘层17以及第一绝缘层12。
之后，使用抗蚀剂的剥离液(例如胺系剥离液)去除抗蚀掩模。此外，通过抗蚀剂的剥离液，接触孔CH1、CH2内的含铜金属氧化膜8的一部分也被去除，能够被薄膜化。另外，虽未图示，但氧化处理后的主层7a的表面可具有由含铜金属氧化膜8的厚度不均造成的凹凸。此表面凹凸不会经由抗蚀掩模的剥离液而减低。因此，于此状态即便与透明导电层接触，亦难以获得良好的接触。
接着，如图10(a)～(d)所示，去除含铜金属氧化膜8中位于接触孔CH1、CH2内的部分。此处，通过使用了螯合物洗净液的洗净处理进行含铜金属氧化膜8的去除。
借此，于TFT形成区域，通过接触孔CH1使漏极电极7D的表面(即主层7a的表面)露出。于栅极端子部形成区域中，通过接触孔CH2使源极连接部7t的表面(即主层7a的表面)露出。从基板1的法线方向观看时，优选含铜金属氧化膜8未露出于接触孔CH1、CH2的底面，而仅露出Cu面(主层7a)。也就是说，从基板1的法线方向观看时，优选漏极电极7D或源极连接部7t的上面中与第一绝缘层12的开口部重叠的部分并未配置含铜金属氧化膜8。含铜金属氧化膜8中，位于层间绝缘层11与源极·漏极电极7、源极连接部7t以及源极配线S的界面的部分未被去除而残留。
作为螯合物洗净液，例如可使用含有过氧化氢水、碱基性药液及水(主成分)的混合液。碱基性药液例如可为TMAH(tetramethylammonium hydroxide，氢氧化四甲铵)。洗净液的温度例如为30～40℃，洗净时间例如为60～90秒左右。
图11为示意性地表示螯合物洗净后的基板1的截面结构的一例的图。如图所示，通过螯合物洗净，有含铜金属氧化膜8于横方向(平行于基板1的方向)被蚀刻(旁侧蚀刻)的情形。于此情形，从基板1的法线方向观看时，于接触孔CH1中，含铜金属氧化膜8的端部P(10)位于比层间绝缘层11的端部P(CH)往外侧旁侧蚀刻的量(Δx)的位置。换句话说，从基板1的法线方向观看时，含铜金属氧化膜8的端部的位置包围层间绝缘层11的开口部17E。另外，通过螯合物洗净，有不仅去除含铜金属氧化膜8，也去除了主层7a的表面部分(Cu)的一部分的情形。借此，经由氧化处理，产生于主层7a的表面的凹凸被减低，接触面被平坦化。此情形时，如图11所示，有如下情形：成为接触面的主层7a的表面与以含铜金属氧化膜8覆盖的表面相比，位于更下方的位置。此外，虽未图示，但于接触孔CH2，含铜金属氧化膜8也同样地被旁侧蚀刻。
之后，于接触孔CH1、CH2内以及第三绝缘层17上，例如通过溅镀法形成透明导电膜(未图示)，将其图案化。借此，于接触孔CH1内形成与漏极电极7D相接的像素电极19，于接触孔CH2内形成与源极连接部7t相接的上部导电层19t(参照图2)。本实施方式中，像素电极19具有具备多个切入的梳状的平面形状。如此，制造半导体装置100B。
作为透明导电膜，例如可使用ITO(铟锡氧化物)膜(厚度：50nm以上150nm以下)、IZO膜或ZnO膜(氧化锌膜)等。此处，作为透明导电膜，使用厚度例如为100nm的ITO膜。
上述方法中，形成将像素电极作为上层的两层电极结构，但也可将像素电极19作为下层，于其上隔着第三绝缘层17而形成共通电极15。具体而言，首先，于形成层间绝缘层11后，将第二绝缘层13作为掩模而蚀刻第一绝缘层12，借此形成接触孔CH1。之后，通过螯合物洗净去除位于接触孔CH1的底面的含铜金属氧化膜8，使Cu表面露出。接着，于接触孔CH1内以及第二绝缘层13上形成像素电极19。借此，能够于接触孔CH1内以与漏极电极7D直接相接的方式设置像素电极19。
此外，于将第二绝缘层13作为掩模而进行第一绝缘层12的蚀刻的情形时，由于不剥离抗蚀掩模，因此位于接触孔CH1的底面的含铜金属氧化膜8未经由抗蚀剂剥离液而被薄膜化。于此种情形时，若进行螯合物洗净而去除含铜金属氧化膜8，则能够更有效地减低接触电阻。
另外，于制造图1所示的半导体装置100A时，只要在层间绝缘层11中位于漏极电极7D上以及源极连接部7t上的部分各自形成接触孔CH1、CH2，使含铜金属氧化膜8露出于接触孔CH1的底面即可。作为层间绝缘层11，于形成第一及第二绝缘层12、13的情形时，也可将第二绝缘层13作为掩模而蚀刻第一绝缘层12，借此形成接触孔CH1。或者，层间绝缘层11也可为一层或两层以上的无机绝缘层。例如可含有二氧化硅(SiO2)层、氮化硅(SiNx)层、氧化氮化硅(SiOxNy，x＞y)层、氮化氧化硅(SiNxOy，x＞y)层等无机绝缘层(厚度：例如200nm)。此种无机绝缘层例如可通过CVD法形成。层间绝缘层11例如可具有含有SiO2层以及SiNx层的层压结构。于形成无机绝缘层作为层间绝缘膜11的情形时，可于无机绝缘层上设置抗蚀掩模，使用抗蚀掩模而于层间绝缘层11形成接触孔CH1、CH2。于形成接触孔CH1、CH2后，进行螯合物洗净而使Cu表面(主层7a)露出。接着，于接触孔CH1、CH2内各自形成像素电极19以及上部导电层19t，借此获得半导体装置100A。
上述方法中，虽通过氧化处理而于源极配线层表面形成含铜金属氧化膜8，但也可通过溅镀法等形成含铜金属氧化膜8。例如，可使用溅镀法而将源极配线层形成用金属膜与含铜金属氧化膜连续成膜，同时进行图案化。借此，获得上面以含铜金属氧化膜覆盖的源极配线层。源极配线层所含有的金属层(电极、配线)的侧面(以下有时简称为「源极配线层的侧面」)未以含铜金属氧化膜覆盖。之后，亦可对氧化物半导体层5进行氧化处理。此时，含铜金属氧化膜8的表面部分进一步被氧化，形成氧比例高于主层7a侧区域的区域。另一方面，源极配线层的侧面被进行氧化处理的结果，于主层7a的侧面上形成含铜金属氧化膜，于下层7L的侧面上形成Ti氧化膜。
＜实施例以及比较例＞
如上所述，实施方式中，优选通过螯合物洗净去除露出于接触孔CH1、CH2内的底面的含铜金属氧化膜8。本发明人由于调查了利用螯合物洗净达成的效果，因此说明其方法以及结果。
作为实施例，以上述方法制作半导体装置100B。另外，作为比较例，除了于形成接触孔CH1后未进行螯合物洗净此点之外，以与上述相同的方法制作半导体装置。
图12为例示实施例的半导体装置中漏极电极7D与像素电极19的接触部的截面SEM影像的图。
从图12可知，含铜金属氧化膜8中与接触孔CH1重叠的部分整体被去除，漏极电极7D的主层7a与像素电极19于接触孔CH1内直接相接。另外，漏极电极7D的主层7a与像素电极19的界面(接触面)21的凹凸小于主层7a与层间绝缘层11的界面(即隔着含铜金属氧化膜8的主层7a与层间绝缘层11的界面)的凹凸。由此情形可知，于氧化处理工序在Cu表面中成为接触面21的部分产生的凹凸通过螯合物洗净而被减低、平坦化。
接着，比较实施例及比较例的半导体装置中漏极电极7D与像素电极19的接触电阻。
实施例及比较例的半导体装置于基板1上具有多个氧化物半导体TFT101以及多个接触部。各氧化物半导体TFT101的漏极电极7D于接触部中与对应的像素电极19相连接。本发明人分别测量这些接触部的电阻(接触电阻)，获得接触电阻的平均值Rave、最大值Rmax以及最小值Rmin。
图13为表示实施例以及比较例的半导体装置的接触电阻的测量结果的图表。纵轴的接触电阻是以实施例的半导体装置的接触电阻的平均值Rave进行规格化的值。
由图13所示的结果可以确认，进行了螯合物洗净的实施例的半导体装置与比较例的半导体装置相比，更能够减低接触电阻的平均值Rave。其原因在于，比较例中，含铜金属氧化膜8残留于接触孔CH1内，介于漏极电极7D与像素电极19之间，相对于此，实施例中，通过螯合物洗净去除位于接触孔CH1内的含铜金属氧化膜8。
另外，可知比较例的半导体装置中，接触电阻的最大值Rmax与最小值Rmin的差大，于基板1内，接触电阻的不均大。其原因为位于漏极电极7D与像素电极19之间的含铜金属氧化膜8的厚度不均以及漏极电极7D中经由氧化处理而产生的表面凹凸。相对于此，实施例的半导体装置中，基板1内的接触电阻的不均大幅地减低。其原因在于，含铜金属氧化膜8未介于漏极电极7D与像素电极19之间，另外，漏极电极7D的接触面的表面凹凸被减低。
此外，实施例以及比较例中，接触电阻的最小值Rmin差不多。由此情形，认为有如下的可能性：于比较例的半导体装置的一部分的接触部中，通过抗蚀掩模的剥离液，接触孔内的含铜金属氧化膜8的一部分(表面部分)经由剥离液而被去除，结果含铜金属氧化膜8被薄膜化至可以无视接触电阻的程度。然而，抗蚀掩模的剥离液中，难以涵盖基板1整体而将接触孔CH1内的含铜金属氧化膜8均匀且充分地薄膜化。因此，例如亦存在具有平均值Rave的五倍以上的接触电阻的接触部。相对于此，实施例的半导体装置能够涵盖基板1整体而去除接触孔CH1内的含铜金属氧化膜8。能够将接触电阻的不均例如抑制为25％左右或其以内。
半导体装置100A、100B的制造进程中，为了掩模的位置对准，可于基板上设置对准标记(alignment mark)。对准标记例如使用源极配线层而形成。对准标记的读取例如经由照射光时的反射率进行。
有时使用源极配线层形成对准标记。此情形时，若源极配线层的上面以含铜金属氧化膜8覆盖，则会产生所照射的光的漫反射或吸收，对准标记的读取可能发生不良情形。为了回避此情形，可以去除含铜金属氧化膜8中位于对准标记的上面的的部分。例如，使用螯合物洗净，同时去除含铜金属氧化膜8中位于接触孔CH1、CH2内的部分与位于对准标记的上面的部分。借此，能够抑制起因于含铜金属氧化膜8的读取不良的情形。另外，由于可以减低对准标记的表面凹凸，更能够提高识别性。
(第二实施方式)
以下，说明利用本发明而成的半导体装置的第二实施方式。
本实施方式的半导体装置具有不仅抑制因源极配线层造成的外光反射，也抑制因栅极配线层造成的外光反射的装置。
图14(a)及(b)各自为表示半导体装置200的像素的一部分以及栅极端子部210的截面图。俯视图与图3(c)、(d)相同故省略。图14中，对与图3相同的组成要件附加相同的参照符号，省略说明。
半导体装置200具备氧化物半导体TFT201、与氧化物半导体TFT201电连接的像素电极19与栅极端子部210。
本实施方式的栅极配线层含有栅极电极3、栅极连接部3t以及栅极配线G。于栅极配线层的上面形成有含铜金属氧化膜28。图示的例子中，不仅于栅极配线层的上面，于侧面也形成有含铜金属氧化膜28。含铜金属氧化膜28可与栅极配线层相接。
栅极配线层可以使用与前述的实施方式相同的材料形成。栅极配线层可具有单层结构，也可具有层压结构。其中，本实施方式中，栅极配线层优选具有含Cu的主层3a。此情形时，通过对主层3a进行氧化处理，可于主层3a的表面形成含铜金属氧化膜28。
图示的例子中，栅极配线层具有主层(例如Cu层)3a与位于主层3a的基板1侧的下层(例如Ti层)3L。含铜金属氧化膜28形成于主层3a的上面以及侧面。含铜金属氧化膜28为例如通过氧化栅极配线层的表面(此处为主层3a的表面)而形成的氧化膜。将Cu层作为主层3a而使用的情形时，含铜金属氧化膜28为Cu氧化膜。另外，于下层3L的侧面形成有金属氧化膜(此处为Ti氧化膜)29。金属氧化膜29为通过氧化下层3L的表面而形成的氧化膜。
含铜金属氧化膜28的厚度由于会根据栅极配线层的表面的组成或形成方法而改变，因此未特别限定。含铜金属氧化膜28的厚度例如可与形成于源极配线层的表面的含铜金属氧化膜8相同。即为20nm以上100nm以下，优选为20nm以上60nm以下。
其他组成一面参照图3而与前述的半导体装置100B的组成相同。
根据本实施方式，含铜金属氧化膜28不仅形成于源极配线层的上面，也形成于栅极配线层的上面。因此，不仅减低发生于源极配线层上面的外光反射，也减低发生于栅极配线层上的外光反射。因此，能够更有效地抑制起因于外光反射的显示特性的降低。
此外，半导体装置200中，于源极配线层以及栅极配线层的上面形成有含铜金属氧化膜8、28，但仅于栅极配线层的上面形成含铜金属氧化膜28，于源极配线层的上面也可不形成含铜金属氧化膜。于此情形亦可经由含铜金属氧化膜28而获得抑制由栅极配线层上面造成的外光反射的效果。
＜制造方法＞
接着，一面参照图15～图19，一面说明半导体装置200的制造方法的一例。各图的(a)为表示TFT形成区域的截面图，(b)为表示栅极端子部形成区域的截面图。
首先，如图15(a)及(b)所示，于基板1上形成含有栅极电极3、栅极连接部3t以及栅极配线G的栅极配线层。接着，在栅极配线层的上面形成含铜金属氧化膜28。
与上述的实施方式同样地形成栅极配线用金属膜(厚度：例如50nm以上500nm以下)，通过图案化而获得栅极配线层。本实施方式中，作为栅极配线用金属膜，例如形成含有含Ti的下层3L与含Cu的主层(例如Cu层)3a的层压膜。下层3L以及主层3a的材料可与前述的实施方式相同。其中，若主层3a含有Cu，则由于可通过氧化主层3a的表面而形成含铜金属氧化膜28，因此有利。
含铜金属氧化膜28可通过对栅极配线层进行氧化处理而形成。借此，于主层3a的上面及侧面形成含铜金属氧化膜28，于下层3L的侧面形成金属氧化膜29。作为氧化处理，例如可列举使用了N2O气体的等离子体处理、使用了O2气体的等离子体处理、臭氧处理等。此处，作为以CVD法形成栅极绝缘层的前处理，于形成栅极绝缘层的前一刻，进行使用了N2O气体的等离子体处理。借此，可不增加工序数而进行氧化处理。另外，可于同一腔室内进行等离子体处理与栅极绝缘层的形成。
等离子体处理的条件并未特别限定，例如可与于源极配线层上形成含铜金属氧化膜8时的处理条件相同。也就是说，可于N2O气体流量：3000sccm，压力：100Pa，等离子体功率密度：1W/cm2，处理时间：200～300sec，基板温度：200℃进行等离子体处理。借此，形成厚度(平均厚度)为例如20nm的含铜金属氧化膜(Cu氧化膜)28。
此外，含铜金属氧化膜28可为通过溅镀法等而成膜的膜。例如连续形成栅极配线用金属膜以及含铜金属氧化膜28，使用相同的掩模，同时进行图案化，借此可形成栅极配线层。若使用此种方法，则含铜金属氧化膜28仅形成于栅极配线层的上面，而未形成于侧面。
接着，如图16(a)及(b)所示，以覆盖栅极配线层的方式形成栅极绝缘层4以后，形成氧化物半导体层5。
栅极绝缘层4可通过CVD法等而形成。栅极绝缘层4及氧化物半导体层5的材料以及形成方法等可与前述的实施方式相同。
接着，如图17(a)及(b)所示，于栅极端子部形成区域中进行栅极绝缘层4的蚀刻，形成露出含铜金属氧化膜28的开口部4E。此外，于使用抗蚀掩模进行蚀刻的情形，有于剥离抗蚀掩模时含铜金属氧化膜28的一部分被去除，而被薄膜化的情形。在此情形，于开口部4E的底面也可残留含铜金属氧化膜28。
接着，如图18(a)及(b)所示，去除含铜金属氧化膜28中位于开口部4E的底面的部分，使栅极连接部3t(此处为主层3a)露出。含铜金属氧化膜28的去除与含铜金属氧化膜8的去除相同，可通过螯合物洗净进行。
接着，如图19(a)及(b)所示，形成源极配线层。具体而言，首先，于栅极绝缘层4上、接触孔CH2内以及氧化物半导体层5上，例如通过溅镀法形成未图示的源极配线用金属膜(厚度：例如50nm以上500nm以下)。接着，通过将源极配线用金属膜图案化而获得源极电极7S、漏极电极7D、源极连接部7t以及源极配线S。源极连接部7t于开口部4E内是以与栅极连接部3t直接相接的方式配置。
由于之后的工序与半导体装置100B的制造方法相同，故省略说明。
上述方法中，虽于形成在基板1的栅极配线层整体形成有含铜金属氧化膜28，但也可仅于栅极配线层的一部分形成含铜金属氧化膜28。例如，能够以遮盖栅极配线层中位于非显示区域的部分的状态进行氧化处理，仅在位于显示区域的部分形成含铜金属氧化膜28。于此情形，位于非显示区域的的栅极端子部中，于栅极连接部3t的表面未形成含铜金属氧化膜。因此，不需要在于栅极绝缘层4形成开口部之后去除含铜金属氧化膜的工序。
(第三实施方式)
以下，说明利用本发明而成的半导体装置的第三实施方式。
本实施方式的半导体装置除了源极以及栅极配线层以外，还进一步具备其他金属配线层，具有抑制由其他金属配线层造成的外光反射的结构。其他金属配线层例如可具有上面以含铜金属氧化膜覆盖，侧面或下面的至少一部分与其他导电层直接相接的结构。其他结构与前述的半导体装置100A、100B、200相同。
此处，以具备共用配线(common wire)层作为其他金属配线层的半导体为例，说明本实施方式的组成。共用配线层含有与共通电极15电连接的配线(共用配线)。设置共用配线的目的在于减低作为透明导电膜的共通电极15的电阻。此外，其他金属配线层并非限定于共用配线层。例如可为作为氧化物半导体TFT的背栅而发挥功能的配线层。
图20(a)及(b)各自为表示半导体装置300A的像素的一部分以及栅极端子部310的截面图。图20(c)及(d)各自为表示半导体装置300A的像素的一部分以及栅极端子部310的俯视图。图20(a)表示沿着图20(c)的I－I’线的截面，图20(b)表示沿着图20(d)的II－II’线的截面。图20中，对与图1～图14相同的组成要件附加相同的参照符号，省略说明。
半导体300A具备氧化物半导体TFT301、与氧化物半导体TFT301电连接的像素电极19与栅极端子部310。
于覆盖氧化物半导体TFT301的层间绝缘层11上，配置有共通电极15与电连接于共通电极15的共用配线23。
如图20(c)所示，从基板1的法线方向观看时，共用配线23例如于行方向及列方向延伸。此例中，从基板1的法线方向观看时，共用配线23以与源极配线S重叠的方式于列方向延伸，以与栅极配线G相邻接的方式于行方向延伸。
本实施方式中，共用配线23的下面与共通电极15直接相接。于含有共用配线23的共用配线层的上面及侧面配置有含铜金属氧化膜25。共用配线层隔着含铜金属氧化膜25而被第三绝缘层17覆盖。于第三绝缘层17上设置有像素电极19。
共用配线层可含有Cu。于此情形，通过对共用配线层进行氧化处理，能够于共用配线层的上面及侧面形成含铜金属氧化膜25。氧化处理也可于洁净干空气(clean dry air)中进行。氧化处理的方法以及条件可与前述的实施方式相同。含铜金属氧化膜25的厚度可与源极配线层上的含铜金属氧化膜8的厚度相同，例如为20nm以上100nm以下，优选为20nm以上60nm以下。
其他组成一面参照图14而与前述的半导体装置200的组成相同。
根据本实施方式，含铜金属氧化膜25不仅形成于源极配线层以及栅极配线层的上面，也形成于共用配线层的上面。因此，由于可减低由三层配线层的上面产生的外光反射，故能够进一步有效地抑制显示品质的降低。另外，由于共用配线层的下面或侧面成为接触面，因此能够以含铜金属氧化膜覆盖共用配线层的上面整面，能够进一步减低外光反射。
通常，于与源极以及栅极配线层不同的层设置其他金属配线的情形时，其他金属配线是以与源极配线或栅极配线重叠的方式设计。借此，能够不增加外光反射而追加金属配线。然而，配线层的数量越增加，未对准(misalignment)越容易变大。因此，即便以上述方式设计，仍有不同配线层的配线不会重叠而部分地偏离的情形。尤其，近年来以智能手机为代表的中小型显示器等中，像素的细微化正在进展，于不同配线层之间容易产生未对准。相对于此，根据本实施方式，能够减低多层金属配线层的外光反射，因此即便于产生未对准的情形时，也能够更确实地抑制因外光反射造成的显示品质的降低。
此外，半导体装置300A中，虽于源极配线层及栅极配线层的上面形成有含铜金属氧化膜8、28，但也可仅于栅极配线层及源极配线层的任一者形成含铜金属氧化膜。于该情形，亦能够减低由两层配线层的上面造成的外光反射，因此能够抑制起因于外光反射的显示特性的降低。
另外，含铜金属氧化膜25可为通过溅镀法等成膜的膜。例如使用溅镀法而连续形成共用配线形成用金属膜以及含铜金属氧化膜后，将这些膜同时进行图案化，借此可形成共用配线层。于此情形，含铜金属氧化膜25仅形成于共用配线层的上面，而未形成于侧面。
＜制造方法＞
半导体装置300A能够以与半导体装置200相同的方式制造。其中，于形成共通电极15后，进行共用配线层的形成。共用配线层例如以如下方法形成。
通过与前述的实施方式相同的方法，进行至共通电极15的形成工序。接着，以覆盖共通电极15的方式形成共用配线用金属膜。此处，作为共用配线用金属膜，使用Cu膜或Cu合金膜等含Cu的金属膜。共用配线用金属膜的厚度并无特别限定，例如为50nm以上300nm以下。接着，进行共用配线用金属膜的图案化，形成共用配线23。共用配线23的下面与共通电极15直接相接。之后，对共用配线23进行氧化处理，于共用配线23的上面及侧面形成含铜金属氧化膜25。氧化处理的方法及条件可与前述的含铜金属氧化膜8、28的形成方法及条件相同。优选作为以CVD法形成第三绝缘层的前处理，于形成第三绝缘层的前一刻，进行使用了N2O气体的等离子体处理。借此，可不增加制造工序数而形成含铜金属氧化膜25。之后，以覆盖共通电极15以及共用配线23的方式形成第三绝缘层17。之后的工序与前述的实施方式相同。
此外，半导体装置300A中，虽于共通电极15的上方配置有像素电极19，但也可于像素电极19上隔着第三绝缘层17而配置共通电极15。即便于此情形，只要于形成共通电极15后，设置共用配线23，进一步形成含铜金属氧化膜25即可。
＜变形例＞
共用配线23可配置于共通电极15的下方，即共通电极15与层间绝缘层11之间。以下，一面参照附图一面具体地说明。
图21为本实施方式的其他半导体装置300B的像素的一部分的截面图。像素的平面结构以及栅极端子部的组成由于与半导体装置300A(图20(b)～(d))相同，故省略。
半导体装置300B中，于层间绝缘层11上设置有共用配线23。于共用配线23的上面形成有含铜金属氧化膜25。共通电极15以与共用配线23的侧面直接相接且覆盖共用配线23及含铜金属氧化膜25的方式配置。借此，能够一面确保共通电极15与共用配线23的电连接，一面抑制因共用配线23的上面产生的外光反射。其他组成与半导体装置300A相同。
半导体装置300B能够以与半导体装置200相同的方法制造。其中，于层间绝缘层11上形成共用配线23后形成共通电极15这点并不相同。
具体而言，首先，于层间绝缘层11上形成共用配线用金属膜。共用配线用金属膜的材料并无特别限定。优选含有Cu或Cu合金，但也可不含有Cu。接着，于共用配线用金属膜上形成含铜金属氧化膜25。本实施方式中，含铜金属氧化膜25为使用溅镀法等而形成的沉积膜。含铜金属氧化膜25例如于含氧的大气环境(例如Ar/O2大气环境)中，通过使用了Cu或Cu合金靶的溅镀而形成。之后，使用相同的掩模，进行共用配线用金属膜以及含铜金属氧化膜25的图案化。借此，获得共用配线23。共用配线23的上面虽以含铜金属氧化膜25覆盖，但露出侧面。接着，以与共用配线23的露出的侧面相接的方式形成共通电极15。之后的工序与半导体装置100B的制造方法相同。
(第四实施方式)
以下，说明利用本发明而成的半导体装置的第四实施方式。
本实施方式的半导体装置以源极配线层含有Cu合金层，源极配线层上面形成有Cu合金氧化膜此点而言，与第一实施方式不同。
图22(a)及(b)各自为表示半导体装置400的像素的一部分以及栅极端子部410的截面图。图22(c)及(d)各自为表示半导体装置400的像素的一部分以及栅极端子部410的俯视图。图22(a)表示沿着图22(c)的I－I’线的截面，图22(b)表示沿着图22(d)的II－II’线的截面。图22中，对与图1～图3相同的组成要件附加相同的参照符号，省略说明。
半导体装置400具备氧化物半导体TFT401、电连接于氧化物半导体TFT401的像素电极19与栅极端子部410。
本实施方式的源极配线层含有氧化物半导体TFT401的源极·漏极电极7、栅极端子部410的源极连接部7t与源极配线S。源极配线层具有从基板1侧含有下层7L、主层7a以及上层7U的层压结构。下层7L能够以与氧化物半导体层5相接的方式配置。此处，使用Cu层作为主层7a，使用Ti层作为下层7L，使用Cu合金层作为上层7U。Cu合金层只要含有Cu合金作为主成分即可，亦可含有杂质。与Cu形成合金的金属元素(称为「添加金属元素」。)的种类及量并无特别限定。此外，下层7L以及主层7a的材料亦未特别限定。下层7L也可含有钼(Mo)。主层7a优选为与下层7L及上层7U相比，电阻较低的层。主层7a可含有与上层7U的Cu合金相比电阻更低的Cu合金。主层7a优选含有Cu。
于源极配线层的上面及侧面形成有含铜金属氧化膜8。图示的例子中，含铜金属氧化膜8含有形成于上层7U的上面及侧面的Cu合金氧化膜8A与形成于主层(此处为Cu层)7a的侧面的Cu氧化膜8B。Cu合金氧化膜8A为通过氧化源极配线层的上层7U(Cu合金表面)而形成的氧化膜，Cu氧化膜8B可为通过氧化主层7a(Cu表面)而形成的氧化膜。Cu合金氧化膜8A可与源极配线层的上面(此处为上层7U的上面)相接而形成。
其他组成一面参照图3而与前述组成相同。
本实施方式中，作为Cu合金的添加金属元素，优选含有具有比Cu更容易氧化的性质的金属元素。例如，作为添加金属元素，可含有选自由Mg、Al、Ca、Ti、Mo以及Mn组成的群中的至少一种金属元素。借此，能够更有效地抑制Cu的氧化。相对于Cu合金的添加金属元素的比例(含有两种以上添加金属元素的情形时，各添加金属元素的比例)各自可为超过0at％，10at％以下。优选为1at％以上10at％以下。若为1at％以上，则可充分地抑制Cu的氧化，若为10at％以下，则可更有效地抑制Cu的氧化。另外，于添加两种以上金属元素的情形时，这些的合计比例例如可为0at％以上20at％以下。借此，能够不增加电阻而更确实地抑制Cu的氧化。作为Cu合金，例如可使用CuMgAl(Mg：0～10at％，Al：0～10at％)、CuCa(Ca：0～10at％)等。
含铜金属氧化膜8例如为对氧化物半导体层5的通道区域进行氧化处理时，经由源极配线层的上面(此处是作为上层7U的Cu合金层的表面)被氧化而形成的氧化膜。于此情形，形成于上层7U表面的Cu合金氧化膜8A含有铜氧化物(CuO、Cu2O)与上层7U的Cu合金所含有的添加金属元素的氧化物。例如于使用CuMgAl层作为上层7U的情形时，Cu合金氧化膜8A可含有CuO、Cu2O、MgO以及Al2O3。这些金属氧化物例如混合存在于Cu合金氧化膜8A中。Cu合金氧化膜8A的组成及厚度例如可通过俄歇分析(Auger analysis)调查。
此外，通过上述氧化处理，源极配线层的侧面也被氧化，于下层7L的侧面可形成金属氧化膜9，于主层7a的侧面可形成Cu氧化膜8B，以及于上层7U的侧面可形成Cu合金氧化膜8A。
Cu合金氧化膜8A的厚度(平均值)会根据源极配线层表面的组成、氧化处理方法及条件等而改变，因此未特别限定，例如可为20nm以上100nm以下，优选为20nm以上50nm以下。作为一例，于通过N2O等离子体处理(例如N2O气体流量：3000sccm，压力：100Pa，等离子体功率密度：1W/cm2，处理时间：200～400sec，基板温度：200℃)氧化Cu层的情形，Cu合金氧化膜8A的厚度例如为10nm以上50nm以下，更优选为10nm以上40nm以下。此外，氧化Cu合金表面而得的Cu合金氧化膜8A的厚度小于以相同条件氧化Cu表面的情形时形成的Cu氧化膜的厚度。
于接触孔CH1、CH2内，Cu合金氧化膜8A自漏极电极7D表面以及源极连接部7t表面被去除。与前述的实施方式同样地，例如通过进行螯合物洗净，能够选择性地去除Cu合金氧化膜8A中位于接触孔CH1、CH2的底面的部分。
Cu合金氧化膜8A的形成方法并无特别限定。Cu合金氧化膜8A例如可为于含氧的大气环境中(例如氩/氧大气环境中)将Cu合金用作靶而形成的溅镀膜。以此方法获得的Cu合金氧化膜8A与源极配线层的材料无关，而含有Cu合金靶所含的金属的氧化物。即便于此情形，也能够通过于形成接触孔CH1、CH2后进行螯合物洗净，选择性地去除Cu合金氧化膜8A中位于接触孔CH1的底面的部分。
根据本实施方式，如以下所说明，由于与半导体装置100A、100B(图1、图3)同样地，源极配线层的上面被含铜金属氧化膜8覆盖，因此可抑制外光反射。另外，由于含铜金属氧化膜8未介于源极配线层与其他导电层的接触面，因此能够将接触电阻抑制为小。
另外，本实施方式也能够通过进行螯合物洗净，一面参照图12及13一面获得与前述效果相同的效果。
进一步，半导体装置400与第一实施方式(半导体装置100A、100B)相比，具有以下优点。
半导体装置400中，于使用Cu层作为主层7a的情形时，于Cu层上形成有含Cu合金的上层7U。因此，与前述的实施方式相比，氧化处理时的Cu的氧化不易进展。其原因为，于氧化处理时，不仅Cu，被添加至Cu的金属元素也被氧化。于含有比Cu更容易氧化的金属元素的情形时，能够更有效地抑制Cu氧化。结果，能够有效地抑制起因于Cu氧化的电极的腐蚀。另外，对于层间绝缘层性能够确保高密合性。进一步，于以相同条件进行氧化处理的情形时，Cu合金表面被氧化而获得的Cu合金氧化膜8A的厚度小于Cu表面被氧化而获得的Cu氧化膜的厚度。因此，可通过氧化处理缩小产生于源极配线层表面的凹凸。另外，能够更容易地去除Cu合金氧化膜8A，可减低Cu合金氧化膜8A的旁侧蚀刻量。
进一步，先前的半导体装置中，于利用Cu配线层形成对准标记的情形时，有对准标记的上面(Cu表面)氧化、变色，发生对准标记的读取不良情形的情况。相对于此，根据本实施方式，由于在对准标记的上面形成Cu合金氧化膜8A，因此不会发生如上所述的变色。因此，能够形成具有高识别性的对准标记。
＜制造方法＞
半导体装置400能够以与半导体装置100B相同的方法制造。关于各层的材料、厚度以及形成方法，与半导体装置100B的各层的材料、厚度以及形成方法相同。
其中，本实施方式中，作为源极配线用金属膜，形成从基板1侧依序含有含Ti或Mo的膜(例如Ti膜)、Cu膜及Cu合金膜(例如CuMgAl膜)的层压膜。源极配线用金属膜例如可通过溅镀法形成。Cu合金膜的形成也可使用由Cu合金组成的靶。
成为上层7U的Cu合金膜的成膜时的厚度优选为10nm以上100nm以下。若为10nm以上，于后面的工序可充分地减低Cu合金表面的反射率，且能够形成可充分地抑制Cu氧化的Cu合金氧化膜。此外，制品完成时的上层7U的厚度与成膜时的厚度相比，小了Cu合金氧化膜8A的形成所使用的量。
本实施方式也通过氧化处理，将氧化物半导体层5的通道区域5c表面氧化，同时源极配线层的表面也被氧化，形成含有Cu合金氧化膜8A及Cu氧化膜8B的含铜金属氧化膜8。此处，作为氧化处理，例如可于N2O气体流量：3000sccm，压力：100Pa，等离子体功率密度：1W/cm2，处理时间：200～400sec，基板温度：200℃进行N2O等离子体处理。借此，形成厚度例如为10nm的Cu合金氧化膜8A。此外，氧化处理的方法及条件并无特别限定。也可进行前述的实施方式所例示的其他氧化处理。
通过氧化处理，源极·漏极电极7的露出的侧面也被氧化。结果，于下层7L的侧面可形成金属氧化膜(Ti氧化膜)9，于主层7a的侧面可形成Cu氧化膜8B，于上层7U的侧面可形成Cu合金氧化膜8A。此例中，Cu氧化膜8B的厚度大于Cu合金氧化膜8A的厚度，Ti氧化膜的厚度小于Cu合金氧化膜8A的厚度。
上述以外的工序与半导体装置100B的制造工序相同。
本发明的实施方式并未限定于上述的第一至第四实施方式。如前面所述，只要基板上的至少一层金属配线层于上面具有含铜金属氧化膜，则可抑制由金属表面造成的外光的反射。若于两层以上的配线层的表面形成含铜金属氧化膜，则可获得更显着的效果。
此外，图14所示的栅极端子部210中，含铜金属氧化膜28虽形成于栅极连接部3t的上面的一部分上，但于栅极连接部3t的表面也可不形成含铜金属氧化膜28。例如也有如下情形：栅极配线层中仅在位于显示区域的部分形成含铜金属氧化膜28，在位于非显示区域的部分未形成含铜金属氧化膜28。
上述实施方式的氧化物半导体TFT皆于氧化物半导体层5的基板1侧配置有栅极电极3(底栅结构)，但栅极电极3也可配置于氧化物半导体层5的上方(顶栅结构)。另外，关于氧化物半导体TFT，虽然源极及漏极电极与氧化物半导体层5的上面相接(顶接结构)，但也可与氧化物半导体层5的下面相接(底接结构)。另外，氧化物半导体TFT可具有通道蚀刻结构，也可具有蚀刻阻挡结构，该蚀刻阻挡结构具备覆盖通道区域的蚀刻阻挡。若氧化物半导体TFT为通道蚀刻型，则对氧化物半导体的通道区域进行氧化处理的同时，能够于源极配线层表面形成含铜金属氧化膜，因此有利。此外，「通道蚀刻型的TFT」如图1所示，于通道区域上未形成蚀刻阻挡层，源极及漏极电极的通道侧的端部以与氧化物半导体层的上面相接的方式配置。通道蚀刻型的TFT例如通过如下方式形成：于氧化物半导体层上形成源极·漏极电极用的导电膜，进行源极·漏极分离。于源极·漏极分离工序中，有通道区域的表面部分会被蚀刻的情形。另一方面，于通道区域上形成了蚀刻阻挡层的TFT(蚀刻阻挡型的TFT)中，源极及漏极电极的通道侧的端部例如位于蚀刻阻挡层上。蚀刻阻挡型的TFT例如可通过如下方式形成：形成覆盖氧化物半导体层中成为通道区域的部分的蚀刻阻挡层后，于氧化物半导体层以及蚀刻阻挡层上形成源极·漏极电极用的导电膜，进行源极·漏极分离。
上述实施方式合适地应用于使用了氧化物半导体TFT的有源矩阵基板。有源矩阵基板可使用于液晶显示装置、有机EL显示装置、无机EL显示装置等多种显示装置以及具备显示装置的电子机器等。有源矩阵基板中，氧化物半导体TFT不仅可作为设置于各像素的开关元件而使用，还可以作为驱动器等外围电路的电路用元件而使用(整体(monolithic)化)。于此情形，本发明的实施方式的氧化物半导体TFT由于将具有高移动性(例如10cm2/Vs以上)的氧化物半导体层用做活性层，因此也适合作为电路用元件而使用。
本发明的实施方式可广泛地应用于氧化物半导体TFT以及具有氧化物半导体TFT的多种半导体装置。例如也可应用于有源矩阵基板等电路基板、液晶显示装置、有机电致发光(EL)显示装置及无机电致发光显示装置、MEMS显示装置等显示装置、图像传感器装置等摄影装置、影像输入装置、指纹读取装置、半导体记忆体等多种电子装置。
附图标记的说明
1 基板
3 栅极电极
4 栅极绝缘层
5 氧化物半导体层(活性层)
5s 源极接触区域
5d 漏极接触区域
5c 通道区域
7S 源极电极
7D 漏极电极
7a 主层
7U 上层
7L 下层
8、8A、8B、25、28 含铜金属氧化膜
9、29 金属氧化膜
11 层间绝缘层
12 第一绝缘层
13 第二绝缘层
15 共通电极
17 第三绝缘层
19 像素电极
101、102、201、301、401 氧化物半导体TFT
100A、100B、200、300A、300B、400 半导体装置

Claims (19)

1.一种半导体装置，其特征在于，具备：
基板；
薄膜晶体管，被所述基板支撑，将氧化物半导体层作为活性层；
至少一层金属配线层，被所述基板支撑，含有铜；
金属氧化膜，配置于所述至少一层金属配线层的上面和侧面，含有铜；
绝缘层，隔着所述金属氧化膜而覆盖所述至少一层金属配线层；
导电层，于形成在所述绝缘层的开口部内，未隔着所述金属氧化膜而与所述至少一层金属配线层的一部分直接相接，
所述至少一层金属配线层与所述导电层的界面比所述至少一层金属配线层与所述绝缘层的界面更平坦。
2.根据权利要求1所述的半导体装置，其特征在于，所述金属氧化膜的厚度为20nm以上100nm以下。
3.根据权利要求1或权利要求2所述的半导体装置，其特征在于，所述至少一层金属配线层含有铜层，所述金属氧化膜为铜氧化膜。
4.根据权利要求1或权利要求2所述的半导体装置，其特征在于，所述至少一层金属配线层含有铜合金层，
所述铜合金层含有铜与铜以外的至少一种金属元素，
所述金属氧化膜含有铜与所述至少一种金属元素。
5.根据权利要求1或权利要求2所述的半导体装置，其特征在于，所述至少一层金属配线层的所述上面除了与所述导电层相接的部分外，被所述金属氧化膜覆盖。
6.根据权利要求1或权利要求2所述的半导体装置，其特征在于，所述至少一层金属配线层具有由相同的金属膜形成的多层金属层，
所述金属氧化膜被配置于所述多层金属层的上面以及侧面。
7.根据权利要求1或权利要求2所述的半导体装置，其特征在于，所述至少一层金属配线层含有源极配线层，
所述源极配线层含有所述薄膜晶体管的源极电极及漏极电极与电连接于所述源极电极的源极配线，
所述导电层于所述开口部内与所述漏极电极直接相接。
8.根据权利要求1或权利要求2所述的半导体装置，其特征在于，所述至少一层金属配线层含有栅极配线层，
所述栅极配线层含有所述薄膜晶体管的栅极电极与电连接于所述栅极电极的栅极配线。
9.根据权利要求1或权利要求2所述的半导体装置，其特征在于，进一步具备所述至少一层金属配线层以外的其他金属配线层，
所述其他金属配线层的上面以含铜的其他金属氧化膜覆盖，侧面或下面与其他导电层直接相接。
10.根据权利要求1或权利要求2所述的半导体装置，其特征在于，所述薄膜晶体管具有通道蚀刻结构。
11.根据权利要求1或权利要求2所述的半导体装置，其特征在于，所述氧化物半导体层含有In─Ga─Zn─O系半导体。
12.根据权利要求11所述的半导体装置，其特征在于，所述氧化物半导体层含有结晶质部分。
13.一种半导体装置的制造方法，所述半导体装置具备基板与薄膜晶体管，所述薄膜晶体管形成于所述基板上，将氧化物半导体层作为活性层，其特征在于，包含：
(A)于所述基板上形成含铜的金属膜，通过进行所述金属膜的图案化获得至少一层金属配线层的工序；
(B)于所述至少一层金属配线层的上面和侧面形成含铜的金属氧化膜的工序；
(C)以覆盖所述至少一层金属配线层的方式形成绝缘层的工序；
(D)通过于所述绝缘层设置开口部，于所述开口部的底面使所述至少一层金属配线层的上面的一部分露出的工序；
(E)以于所述开口部内与所述至少一层金属配线层的所述上面的一部分相接的方式形成导电层的工序，
所述工序(D)包含：
于所述绝缘层设置所述开口部而使所述金属氧化膜露出的工序；
使用螯合物洗净，除去所述金属氧化膜中所述露出的部分，由此使所述至少一层金属配线层的所述上面的一部分露出的工序。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于，所述工序(B)是通过进行氧化处理，氧化所述至少一层金属配线层的表面而形成所述金属氧化膜的工序。
15.根据权利要求13所述的半导体装置的制造方法，其特征在于，所述工序(B)是于所述至少一层金属配线层上使用溅镀法而形成所述金属氧化膜的工序。
16.根据权利要求13至权利要求15中任一项所述的半导体装置的制造方法，其特征在于，所述至少一层金属配线层含有源极配线层。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于，于所述工序(A)之前，还包含形成氧化物半导体层的工序，所述氧化物半导体层成为薄膜晶体管的活性层，
所述工序(B)中，通过进行氧化处理，提高所述氧化物半导体层中至少成为通道区域的部分的表面的氧浓度，并且氧化所述源极配线层的表面而形成所述金属氧化膜。
18.根据权利要求13至权利要求15中任一项所述的半导体装置的制造方法，其特征在于，所述至少一层金属配线层含有栅极配线层。
19.根据权利要求13至权利要求15中任一项所述的半导体装置的制造方法，其特征在于，还包含形成其他金属配线层的工序，
所述其他金属配线层的下面或侧面与其他导电层相接，所述其他金属配线层的上面以含铜的其他金属氧化膜覆盖。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104934330A (zh) * 2015-05-08 2015-09-23 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示面板
TWI607572B (zh) * 2015-06-23 2017-12-01 群創光電股份有限公司 顯示面板
JP2018022879A (ja) * 2016-07-20 2018-02-08 株式会社リコー 電界効果型トランジスタ、及びその製造方法、並びに表示素子、画像表示装置、及びシステム
US10777587B2 (en) 2016-09-02 2020-09-15 Sharp Kabushiki Kaisha Active matrix substrate and display device provided with active matrix substrate
JP7284613B2 (ja) * 2019-03-29 2023-05-31 シャープ株式会社 アクティブマトリクス基板およびその製造方法
US11695073B2 (en) 2020-05-29 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures
US11710790B2 (en) 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array channel regions
US11640974B2 (en) 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
US11729987B2 (en) * 2020-06-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array source/drain electrode structures
CN114080088A (zh) * 2020-08-10 2022-02-22 鹏鼎控股(深圳)股份有限公司 电路板及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1777757A2 (en) * 2005-10-19 2007-04-25 Samsung SDI Co., Ltd. Organic thin film transistor comprising a self assembled monolayer
CN102576675A (zh) * 2009-10-27 2012-07-11 株式会社爱发科 布线层、半导体装置、具有半导体装置的液晶显示装置
CN102956715A (zh) * 2012-11-02 2013-03-06 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN103003860A (zh) * 2010-07-21 2013-03-27 株式会社神户制钢所 显示装置用Cu合金膜和显示装置
CN103137496A (zh) * 2011-12-01 2013-06-05 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3180779B2 (ja) * 1998-10-05 2001-06-25 日本電気株式会社 半導体装置の製造方法
JP5521269B2 (ja) 2007-12-18 2014-06-11 カシオ計算機株式会社 薄膜トランジスタパネルの製造方法
US20110227085A1 (en) * 2008-12-26 2011-09-22 Sharp Kabushiki Kaisha Substrate for use in display panel, and display panel including same
KR20190093705A (ko) 2009-11-27 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101995082B1 (ko) 2010-12-03 2019-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
JP5171990B2 (ja) 2011-05-13 2013-03-27 株式会社神戸製鋼所 Ｃｕ合金膜および表示装置
KR20130126240A (ko) * 2012-05-11 2013-11-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판
KR102071545B1 (ko) 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6006558B2 (ja) * 2012-07-17 2016-10-12 株式会社半導体エネルギー研究所 半導体装置及びその製造方法
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1777757A2 (en) * 2005-10-19 2007-04-25 Samsung SDI Co., Ltd. Organic thin film transistor comprising a self assembled monolayer
CN102576675A (zh) * 2009-10-27 2012-07-11 株式会社爱发科 布线层、半导体装置、具有半导体装置的液晶显示装置
CN103003860A (zh) * 2010-07-21 2013-03-27 株式会社神户制钢所 显示装置用Cu合金膜和显示装置
CN103137496A (zh) * 2011-12-01 2013-06-05 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
CN102956715A (zh) * 2012-11-02 2013-03-06 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置

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