TW201626580A - 半導體裝置及其製造方法 - Google Patents

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鈴木正彦
今井元
越智久雄
藤田哲生
北川英樹
菊池哲郎
川島慎吾
大東徹
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夏普股份有限公司
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Abstract

半導體裝置（100A）包括：基板（1）；薄膜電晶體（101），以氧化物半導體層5作為活性層；包含銅的至少一個金屬配線層（7S、7D）；包含銅的金屬氧化膜（8），配置於至少一個金屬配線層（7S、7D）的上表面；絕緣層（11），介隔金屬氧化膜（8）而覆蓋至少一個金屬配線層；以及導電層（19），在形成於絕緣層（11）的開口部內，不介隔金屬氧化膜（8）而與至少一個金屬配線層的一部分直接接觸。

Description

半導體裝置及其製造方法
本發明是有關於一種使用氧化物半導體而形成的半導體裝置。
液晶顯示裝置等中所使用的主動矩陣（active matirx）基板包括在行方向延長的多個閘極匯流線（閘極配線）、以及在列方向延長的多個源極匯流線（源極配線）。由該些配線所規定的各畫素中，配置有薄膜電晶體（Thin Film Transistor；以下「TFT」）等開關元件、以及畫素電極。近年來，作為開關元件，提出有使用以氧化物半導體層作為活性層的TFT（以下，稱為「氧化物半導體TFT」）。
源極配線與TFT的源極及汲極電極通常形成於同一層（以下，稱為「源極配線層」）內。同樣地，閘極配線與TFT的閘電極形成於同一層（以下，稱為「閘極配線層」）內。閘極配線層有時包含CS匯流線、CS電極等。再者，於本說明書中，「配線層」包含使用共同的導電膜而形成的電極×配線等的多個導電層。其中，將使用金屬膜而形成的配線層特別稱為「金屬配線層」。
閘極配線層及源極配線層通常使用低電阻的金屬材料而形成，其表面具有金屬光澤。因而，自外部入射至基板的光（可見光）於該些配線層的表面發生反射（以下，稱為「外光反射」），而顯示對比度有可能降低。
與此相對，例如專利文獻1中，為了抑制由閘極配線層所造成的反射，而於包含Al-Ni合金的閘極配線層的上表面使用變色用處理液（(CH3 )4 NOH與H2 O），從而形成較Al合金而言反射率小的變色層。
另一方面，為了應對液晶顯示裝置的進一步大畫面化或高精細化，而要求主動矩陣基板中的配線及電極實現更低電阻化。因而，提出有於源極配線層及閘極配線層中，使用較Al而言電阻低的Cu（銅）、銅合金等（例如專利文獻2）。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2009-145789號公報 [專利文獻2]日本專利特開2012-243779號公報
[發明所欲解決之課題]
本發明者進行了研究，結果明確難以將專利文獻1中所記載的變色處理應用至Cu或Cu合金表面。
因而，現有的主動矩陣基板中，難以抑制由使用Cu、Cu合金等而形成的金屬配線層所造成的外光反射。
本發明的實施形態是鑒於所述情況而完成，其目的在於：於包括氧化物半導體TFT的半導體裝置中，抑制金屬配線層的表面的光的反射。 [解決課題之手段]
本發明的一實施形態的半導體裝置包括：基板；薄膜電晶體，支持於所述基板，且以氧化物半導體層作為活性層；包含銅的至少一個金屬配線層，支持於所述基板；包含銅的金屬氧化膜，配置於所述至少一個金屬配線層的上表面；絕緣層，介隔所述金屬氧化膜而覆蓋所述至少一個金屬配線層；以及導電層，在形成於所述絕緣層的開口部內，不介隔所述金屬氧化膜而與所述至少一個金屬配線層的一部分直接接觸。
於某實施形態中，所述金屬氧化膜的厚度為20 nm以上、100 nm以下。
於某實施形態中，所述至少一個金屬配線層包含銅層，所述金屬氧化膜為銅氧化膜。
於某實施形態中，所述至少一個金屬配線層包含銅合金層，所述銅合金層含有銅與銅以外的至少一種金屬元素，所述金屬氧化膜包含銅與所述至少一種金屬元素。
於某實施形態中，除與所述導電層接觸的部分以外，所述至少一個金屬配線層的所述上表面由所述金屬氧化膜覆蓋。
於某實施形態中，所述至少一個金屬配線層具有由相同的金屬膜而形成的多個金屬層，所述金屬氧化膜配置於所述多個金屬層的上表面及側面。
於某實施形態中，所述至少一個金屬配線層包含源極配線層，所述源極配線層包含所述薄膜電晶體的源電極及汲電極、以及與所述源電極電性連接的源極配線，所述導電層於所述開口部內與所述汲電極直接接觸。
於某實施形態中，所述至少一個金屬配線層包含閘極配線層，所述閘極配線層包含所述薄膜電晶體的閘電極、以及與所述閘電極電性連接的閘極配線。
於某實施形態中，更包括與所述至少一個金屬配線層不同的其他金屬配線層，所述其他金屬配線層的上表面由包含銅的其他金屬氧化膜覆蓋，側面或下表面與其他導電層直接接觸。
於某實施形態中，所述薄膜電晶體具有通道蝕刻結構。
於某實施形態中，所述氧化物半導體層包含In-Ga-Zn-O系半導體。
於某實施形態中，所述氧化物半導體層包含結晶質部分。
本發明的一實施形態的半導體裝置的製造方法為製造包括基板、以及形成於所述基板上的以氧化物半導體層作為活性層的薄膜電晶體的半導體裝置的方法，所述半導體裝置的製造方法包括：（A）藉由於所述基板上形成包含銅的金屬膜，並進行所述金屬膜的圖案化，而獲得至少一個金屬配線層的步驟；（B）於所述至少一個金屬配線層的上表面，形成包含銅的金屬氧化膜的步驟；（C）以覆蓋所述至少一個金屬配線層的方式形成絕緣層的步驟；（D）藉由於所述絕緣層設置開口部，而使所述至少一個金屬配線層的上表面的一部分於所述開口部的底面露出的步驟；以及（E）於所述開口部內，以與所述至少一個金屬配線層的所述上表面的一部分接觸的方式形成導電層的步驟。
於某實施形態中，所述步驟（B）為藉由進行氧化處理，對所述至少一個金屬配線層的表面進行氧化而形成所述金屬氧化膜的步驟。
於某實施形態中，所述步驟（B）為使用濺鍍（sputtering）法而於所述至少一個金屬配線層上形成所述金屬氧化膜的步驟。
於某實施形態中，所述步驟（D）包括：於所述絕緣層設置所述開口部，而使所述金屬氧化膜露出的步驟；以及藉由使用螯合洗滌，將所述金屬氧化膜中所述露出的部分去除，而使所述至少一個金屬配線層的所述上表面的一部分露出的步驟。
於某實施形態中，所述至少一個金屬配線層包含源極配線層。
於某實施形態中，於所述步驟（A）之前更包括形成成為薄膜電晶體的活性層的氧化物半導體層的步驟；所述步驟（B）中，藉由進行氧化處理，而提高所述氧化物半導體層中至少成為通道區域的部分的表面的氧濃度，並且對所述源極配線層的表面進行氧化而形成所述金屬氧化膜。
於某實施形態中，所述至少一個金屬配線層包含閘極配線層。
於某實施形態中，更包括形成其他金屬配線層的步驟，所述其他金屬配線層的下表面或側面與其他導電層接觸，所述其他金屬配線層的上表面由包含銅的其他金屬氧化膜覆蓋。 [發明的效果]
依據本發明的一實施形態，於包括氧化物半導體TFT的半導體裝置中，可一面將電極及配線的電阻抑制得更低，一面抑制自外部入射至半導體裝置的光於金屬配線層的表面發生反射。因此，可抑制由自外部入射的光的反射所引起的顯示品質的降低，例如顯示對比度的降低等。
本發明的一實施形態的內容如下所述。
本發明的一實施形態的半導體裝置包括：基板；支持於基板的氧化物半導體TFT；包含銅的金屬配線層（以下，稱為「含銅金屬配線層」）；絕緣層；以及導電層，與金屬配線層的一部分電性連接。
含銅金屬配線層例如可包含銅層或銅合金層。於含銅金屬配線層的上表面，形成有包含銅的金屬氧化膜（以下，稱為「含銅金屬氧化膜」）。含銅金屬氧化膜例如包含銅氧化物（CuO、Cu2 O）。除銅氧化物以外，亦可包含其他金屬氧化物。
絕緣層是以介隔含銅金屬氧化膜而覆蓋含銅金屬配線層的方式配置。另外，於含銅金屬配線層的一部分上具有開口部。導電層在形成於絕緣層的開口部內，不介隔含銅金屬氧化膜而與含銅金屬配線層的一部分直接接觸。
依據所述構成，由於在含銅金屬配線層的上表面（金屬表面）形成有含銅金屬氧化膜，故而可抑制自半導體裝置外部入射的光於金屬表面發生反射（外光反射）。因此，可抑制由在金屬表面發生了反射的光所引起的顯示對比度的降低，從而提高顯示品質。另外，由於在含銅金屬配線層與導電層的接觸部中，並不介在含銅金屬氧化膜，故而可抑制接觸部的電阻的增大。
含銅金屬配線層典型而言包含藉由對相同的金屬膜進行圖案化而獲得的多個金屬層（包含電極×配線）。本實施形態中，於含銅金屬配線層中所含的所有金屬層的上表面亦可不形成含銅金屬氧化膜。若於至少一部分的金屬層上表面形成含銅金屬氧化膜，則可獲得所述效果。
於在基板上設置多個配線層的情況下，若其中至少一層具有所述結構，則可獲得一面抑制接觸電阻的增大，一面抑制外光反射的效果。例如源極配線層及閘極配線層的任一者或兩者可具有所述結構。
接觸部例如可為透明導電層（畫素電極）與汲電極的接觸部、源極端子部、閘極端子部等。於含銅金屬配線層具有多個接觸部的情況下，只要其中至少一者具有所述結構即可。
本說明書中的「金屬氧化膜」例如是指對金屬層實施氧化處理、或藉由濺鍍法等成膜製程等而形成的氧化膜（厚度：例如5 nm以上），不包含金屬表面所產生的自然氧化膜。由於自然氧化膜薄（厚度：例如小於5 nm），故而難以使金屬表面的反射率充分降低。另外，由於自然氧化膜對接觸電阻造成的影響充分小於所述金屬氧化膜，故而認為難以產生接觸電阻增大等問題。
除與導電層接觸的部分以外，含銅金屬配線層的上表面可由含銅金屬氧化膜覆蓋。藉此，能夠更可靠地抑制外光反射。另外，含銅金屬氧化膜不僅可形成於構成含銅金屬配線層的多個金屬層（電極×配線）的上表面，亦可形成於側面。藉此，可抑制於金屬層的側面所產生的外光反射，故而可更有效地抑制由外光反射所引起的顯示特性的降低。
含銅金屬氧化膜的厚度並無特別限定，例如為20 nm以上、100 nm以下。若為20 nm以上，則可更有效地減少於金屬表面所產生的光的反射。另一方面，就製造製程的觀點而言，含銅金屬氧化膜的厚度較佳為100 nm以下，更佳為60 nm以下。例如，藉由對金屬配線層表面實施氧化處理等的簡單製程中，難以形成厚度例如超過100 nm的金屬氧化膜。另外，於接觸部中，難以選擇性地去除如所述般厚的含銅金屬氧化膜。
含銅金屬氧化膜亦可為於對氧化物半導體層的通道區域實施氧化處理、或者進行作為用以形成絕緣層的前處理的氧化處理時，金屬配線層表面被氧化而形成的膜。藉此，可不使製造步驟數增加而形成含銅金屬氧化膜。
本實施形態的半導體裝置可更包括含銅的其他金屬配線層。其他金屬配線層可具有上表面由含銅金屬氧化膜覆蓋、其側面或下表面的至少一部分與其他導電層直接接觸的結構。藉此，可更有效地抑制外光反射。另外，由於該金屬配線層的下表面或側面成為接觸面，故而可由含銅金屬氧化膜覆蓋上表面整體，從而可進一步減少外光反射。
以下，以主動矩陣基板為例，更具體地說明本發明的實施形態的半導體裝置。再者，本發明的實施形態的半導體裝置只要包括氧化物半導體TFT及含銅金屬配線層即可，廣泛包含主動矩陣基板、各種顯示裝置、及電子機器等。
（第1實施形態） 對本發明的半導體裝置的第1實施形態進行說明。
本實施形態的半導體裝置（主動矩陣基板）具有由源極配線層所造成的外光反射得以抑制的結構。
圖1（a）及圖1（b）為半導體裝置100A的示意剖面圖，圖1（c）是半導體裝置100A的示意平面圖。圖1（a）及圖1（b）分別表示沿圖1（c）中的Ia-Ia’線及Ib-Ib’線所得的剖面。
半導體裝置100A具有有助於顯示的顯示區域、及位於顯示區域外側的周邊區域（邊框區域）。半導體裝置100A例如可應用於垂直配向（Vertical Alignment，VA）模式等縱向電場驅動方式的顯示裝置。
如圖1（c）所示，於顯示區域形成有多個閘極配線G與多個源極配線S，由該些配線包圍的各個區域成為「畫素」。多個畫素配置成矩陣狀。於各畫素形成有透明導電層（畫素電極）19。對每個畫素均分離有畫素電極19。於各畫素中，多個源極配線S與多個閘極配線G的各交點附近，配置有氧化物半導體TFT 101。氧化物半導體TFT 101的汲電極7D與對應的畫素電極19電性連接。
氧化物半導體TFT 101例如為通道蝕刻型的TFT。氧化物半導體TFT 101包括：支持於基板1上的閘電極3、覆蓋閘電極3的閘極絕緣層4、以介隔閘極絕緣層4而與閘電極3重疊的方式配置的氧化物半導體層5、以及源電極7S及汲電極7D。源電極7S及汲電極7D（有時簡稱為「源極×汲極電極7」）分別以與氧化物半導體層5的上表面接觸的方式配置。
氧化物半導體層5具有通道區域5c、與位於通道區域5c的兩側的源極接觸區域5s及汲極接觸區域5d。源電極7S以與源極接觸區域5s接觸的方式形成，汲電極7D以與汲極接觸區域5d接觸的方式形成。
本實施形態中，將使用與源極配線S相同的金屬膜而形成的層稱為源極配線層。源極配線層包含源極×汲極電極7。將使用與閘極配線G相同的金屬膜而形成的層稱為閘極配線層。閘極配線層可包含閘電極3、輔助電容配線（未圖示）等。
源極配線層包含含Cu的主層7a。主層7a較佳為以Cu作為主成分的層。主層7a中的Cu的含有率例如可為90%以上。較佳為主層7a為純Cu層（Cu的含有率：例如99.99%以上）。藉此，可將源極配線S的電阻抑制得更低。主層7a可為Cu層或Cu合金層（例如CuCa合金層）。
於源極配線層的上表面，形成有含銅金屬氧化膜8。含銅金屬氧化膜8可與源極配線層的上表面接觸。含銅金屬氧化膜8例如包含銅氧化物。於主層7a為Cu層的情況下，含銅金屬氧化膜8可為藉由對Cu層的表面進行氧化而形成的Cu氧化膜。
圖示的例中，源極配線層具有如下積層結構，所述積層結構包含主層（例如Cu層）7a、以及配置於主層7a的基板1側的下層（例如Ti層）7L。另外，不僅於源極配線層的主層7a的上表面形成有含銅金屬氧化膜（例如Cu氧化膜）8，而且於側面亦形成有含銅金屬氧化膜（例如Cu氧化膜）8。於下層7L的側面形成有下層所含的金屬的氧化膜（例如Ti氧化膜）9。含銅金屬氧化膜8及金屬氧化膜9可為藉由於對氧化物半導體層5實施氧化處理中，源極配線層的露出表面被氧化而形成的氧化膜。
氧化物半導體TFT 101及源極配線層由層間絕緣層11覆蓋。層間絕緣層11是以介隔含銅金屬氧化膜8而覆蓋源電極7S、汲電極7D及源極配線S的方式配置。該例中，層間絕緣層11是以與氧化物半導體層5的通道區域5c及含銅金屬氧化膜8接觸的方式配置。層間絕緣層11中形成有到達至汲電極7D的表面（此處為主層7a的表面）的接觸孔CH1。當自基板1的法線方向看時，於接觸孔CH1的底面未配置含銅金屬氧化膜8，而汲電極7D的表面露出。
畫素電極19設置於層間絕緣層11上及接觸孔CH1內。畫素電極19於接觸孔CH1內不介隔含銅金屬氧化膜8而與汲電極7D（此處為主層7a）直接接觸。
依據本實施形態，可獲得以下效果。
半導體裝置100A中，於源極配線層的上表面配置有含銅金屬氧化膜8，層間絕緣層11介隔含銅金屬氧化膜8而覆蓋源極配線層。藉此，可抑制自外部入射的光於源極配線層的上表面發生反射。
另外，源極配線層與導電層的接觸部（例如畫素電極19與汲電極7D的接觸部）中，可不介隔含銅金屬氧化膜8而使源極配線層的一部分與其他導電層直接接觸。藉由此種構成，而可將接觸電阻抑制得小。
含銅金屬氧化膜8可為藉由於對氧化物半導體層5實施氧化處理時，對源極配線層的表面進行氧化而形成的氧化膜。藉此，可不使製造步驟數增加而以覆蓋源極配線層的上表面及側面的方式形成含銅金屬氧化膜8。另外，藉由氧化處理的條件，而可容易地獲得所期望的厚度的含銅金屬氧化膜8。
含銅金屬氧化膜8的厚度（平均厚度）由於根據源極×汲極電極7的表面的組成、氧化處理方法及條件等而改變，故而並無特別限定，例如可為20 nm以上、100 nm以下。作為一例，若藉由N2 O電漿處理（例如，N2 O氣體流量：3000 sccm，壓力：100 Pa、電漿功率密度：1 W/cm2 、處理時間：200 sec～300 sec、基板溫度：200℃）對Cu層進行氧化，則形成厚度例如為20 nm以上、60 nm以下的含銅金屬氧化膜8。
再者，含銅金屬氧化膜8的形成方法並無特別限定。含銅金屬氧化膜8可為藉由濺渡法等成膜製程而形成於主層7a上的膜。
含銅金屬氧化膜8中，位於接觸孔CH1的底面的部分較佳為藉由螯合洗滌去除。含銅金屬氧化膜8例如藉由N2 O電漿處理等氧化處理而形成於主層（Cu層）7a的表面。藉由氧化處理而形成的含銅金屬氧化膜8容易在厚度上產生不均。另外，於主層（Cu層）7a的表面可能產生凹凸。即便於此種情況下，若進行螯合洗滌，則於接觸孔CH1內，不僅含銅金屬氧化膜8被去除，而且主層7a的表面部分亦被去除，可實現主層7a表面的平坦化，故而有利。結果，較主層7a與層間絕緣層11的界面（即，介隔有含銅金屬氧化膜8的主層7a與層間絕緣層11的界面）而言接觸部中的主層7a與畫素電極19的界面變得平坦。藉此，可進一步顯著降低汲電極7D與畫素電極19的接觸電阻。另外，由於可減少基板1內的接觸電阻的不均，故而可提高信賴性。進而，可更有效地提高畫素電極19對汲電極7D的密接性。
再者，若源極配線層的表面中，位於接觸孔CH1的底面的部分藉由螯合洗滌而得以平坦化，則有時較由含銅金屬氧化膜8覆蓋的其他部分而言位於下方。另外，於藉由螯合洗滌去除含銅金屬氧化膜8的情況下，有時於橫方向亦進行含銅金屬氧化膜8的蝕刻（側蝕）。於該情況下，當自基板1的法線方向看時，較接觸孔CH1的輪廓（層間絕緣層11的端部）而言含銅金屬氧化膜8的端部位於外側。
＜端子部＞ 半導體裝置100A可於非顯示區域（周緣區域）包括源極端子部及閘極端子部。源極端子部例如具有如下構成：於在層間絕緣層11中設置的接觸孔內，將與源極配線S一體地形成的源極連接層、以及由與畫素電極19相同的膜而形成的上部導電層連接。較佳為源極端子部中，形成於源極連接層上表面的含銅金屬氧化膜8於層間絕緣層11的接觸孔內被去除，且源極連接層與上部導電層於層間絕緣層11的接觸孔內直接接觸。閘極端子部例如具有如下構成：將與閘極配線G一體地形成的閘極連接層、以及由與畫素電極19相同的膜而形成的上部導電層連接。閘極端子部中，閘極連接層與上部導電層可於在閘極絕緣層4及層間絕緣層11中設置的接觸孔內，介隔由與源極配線S相同的膜而形成的源極連接層而連接。
以下，以閘極端子部為例，對端子部的結構進行說明。圖2（a）及圖2（b）分別為例示閘極端子部的剖面圖及平面圖。對於與圖1（a）～圖1（c）相同的構成要素標注相同的參考符號。圖2（a）表示沿圖2（b）中的II-II’線所得的剖面。
閘極端子部110具有：閘極連接部3t，形成於基板1上；閘極絕緣層4，延設於閘極連接部3t上；源極連接部7t；層間絕緣層11，延設於源極連接部7t上；以及上部導電層19t。源極連接部7t由與源極配線S相同的導電膜而形成，且與源極配線S電性分離。於閘極絕緣層4中設置的開口部內，源極連接部7t是以與閘極連接部3t接觸的方式配置。於層間絕緣層11中設置的接觸孔CH2內，上部導電層19t是以與源極連接部7t接觸的方式配置。源極連接部7t的上表面的一部分由含銅金屬氧化膜8覆蓋。
該例中，源極連接部7t包含含Cu的主層（例如Cu層）7a、以及位於主層7a的基板1側的下層（例如Ti層）7L。於源極連接部7t中的主層7a的上表面及側面形成有含銅金屬氧化膜8（例如Cu氧化膜）。於下層7L的側面形成有金屬氧化膜（例如Ti氧化膜）9。
接觸孔CH2內，含銅金屬氧化膜8被去除，且上部導電層19t與源極連接部7t的上表面（Cu面）直接接觸。即，含銅金屬氧化膜8介於源極連接部7t與層間絕緣層11之間，且不介於源極連接部7t與上部導電層19t之間。藉此，可將閘極連接部3t與上部導電層19t的接觸電阻抑制得小。
＜2層電極結構的半導體裝置＞ 本實施形態的半導體裝置亦可於畫素電極19上、或者於層間絕緣層11與畫素電極19之間，更具有作為共用電極而發揮功能的其他電極層。藉此，可獲得具有2層透明電極層的半導體裝置。此種半導體裝置例如可應用於邊緣場切換（Fringe Field Switching，FFS）模式的顯示裝置。
繼而，參照圖3（a）～圖3（d），來對本實施形態的其他半導體裝置（主動矩陣基板）100B進行說明。圖3（a）及圖3（b）分別為表示半導體裝置100B的畫素的一部分及閘極端子部111的剖面圖。圖3（c）及圖3（d）分別為表示半導體裝置100B的畫素的一部分及閘極端子部111的平面圖。圖3（a）表示沿圖3（c）中的I-I’線所得的剖面，圖3（b）表示沿圖3（d）中的II-II’線所得的剖面。圖3（a）～圖3（d）中，對於與圖1（a）～圖1（c）及圖2（a）～圖2（b）相同的構成要素標注相同的參考符號，並省略說明。
就以與畫素電極19對向的方式，而於層間絕緣層11與透明導電層（畫素電極）19之間設置有共用電極15的方面而言，半導體裝置100B與圖1（a）～圖1（c）所示的半導體裝置100A不同。於共用電極15與畫素電極19之間，形成有第3絕緣層17。
對共用電極15施加有共用信號（COM信號）。共用電極15對每個畫素均具有開口部15E，於該開口部15E內，可形成有畫素電極19與氧化物半導體TFT 101的汲電極7D的接觸部。該例中，畫素電極19與汲電極7D（主層7a）於接觸孔CH1內直接接觸。共用電極15亦可形成於大致整個顯示區域（除所述開口部15E以外）。
半導體裝置100B中，包含閘電極3及閘極配線G的閘極配線層具有如下積層結構，所述積層結構包含主層3a、以及位於主層3a的基板1側的下層3L。主層3a可為較下層3L而言電阻低的層。
另外，層間絕緣層11亦可具有與氧化物半導體層5接觸的第1絕緣層12、及形成於第1絕緣層12上的第2絕緣層13。可為第1絕緣層12為無機絕緣層且第2絕緣層13為有機絕緣層。
具有2層透明電極層的半導體裝置的構成並不限定於圖3（a）～圖3（d）所示的構成。例如，畫素電極19與汲電極7D亦可經由由與共用電極15相同的透明導電膜而形成的透明連接層而連接。於該情況下，於接觸孔CH1內，透明連接層是以與汲電極7D的主層7a直接連接的方式配置。另外，圖3（a）～圖3（d）中示出於層間絕緣層11與畫素電極19之間形成有共用電極15的例子，但共用電極15亦可介隔第3絕緣層17而形成於畫素電極19上。
半導體裝置100B例如可應用於FFS模式的顯示裝置。於該情況下，各畫素電極19較佳為具有多個狹縫狀的開口部或切痕部。另一方面，若共用電極15至少配置於畫素電極19的狹縫狀的開口部或切痕部之下，則可作為畫素電極的對向電極而發揮功能，而對液晶分子施加橫向電場。
當自基板1的法線方向看時，畫素電極19的至少一部分亦可介隔第3絕緣層17而與共用電極15重疊。藉此，於畫素電極19與共用電極15的重疊部分形成有以第3絕緣層17作為介電層的電容。該電容可作為顯示裝置中的輔助電容（透明輔助電容）而發揮功能。藉由適當調整第3絕緣層17的材料及厚度、形成電容的部分的面積等，而可獲得具有所期望的電容的輔助電容。因而，無需於畫素內，例如利用與源極配線相同的金屬膜等另外形成輔助電容。因此，可抑制由使用金屬膜的輔助電容的形成所造成的開口率的降低。共用電極15亦可佔有畫素的大致整體（開口部15E以外）。藉此，可增加輔助電容的面積。
再者，亦可與畫素電極19對向地設置作為輔助電容電極發揮功能的透明導電層來代替共用電極15，而於畫素內形成透明的輔助電容。此種半導體裝置亦可適用於FFS模式以外的運作模式的顯示裝置。
＜製造方法＞ 以下，參照圖式，以半導體裝置100B的製造方法為例，來對本實施形態的半導體裝置的製造方法的一例進行說明。
圖4（a）～圖10（d）為用以說明半導體裝置100B的製造方法的一例的步驟剖面圖，該些圖的（a）為表示TFT形成區域的剖面圖，（b）為表示閘極端子部形成區域的剖面圖，分別與沿圖3（a）～圖3（d）中的I-I’線及II-II’線的剖面對應。圖5（a）～圖5（d）、圖7（a）～圖10（d）的（c）為TFT形成區域的平面圖，（d）為閘極端子部形成區域的平面圖。
首先，如圖4（a）及圖4（b）所示，於基板1上形成包含閘電極3、閘極連接部3t及閘極配線G的閘極配線層。該例中，閘極配線層具有如下積層結構，所述積層結構包含含Cu的主層3a、以及主層3a的配置於基板1側的下層3L。主層3a構成閘極配線層的上表面。
具體而言，首先，於基板（例如玻璃基板）1上藉由濺鍍法等形成未圖示的閘極配線用金屬膜（厚度：例如50 nm以上、500 nm以下）。其次，藉由對閘極配線用金屬膜進行圖案化而獲得閘極配線層。
作為基板1，例如可使用玻璃基板、矽基板、具有耐熱性的塑膠基板（樹脂基板）等。
閘極配線用金屬膜的材料並無特別限定。可適宜使用含有鋁（Al）、鎢（W）、鉬（Mo）、鉭（Ta）、鉻（Cr）、鈦（Ti）、銅（Cu）等金屬或其合金，或者其金屬氮化物的膜。閘極配線用金屬膜可具有單層結構，亦可具有積層結構。
此處，作為閘極配線用金屬膜，而形成包含下層（厚度：例如20 nm以上、200 nm以下）3L及主層（厚度：例如100 nm以上、400 nm以下）3a的積層膜。主層3a可由較下層3L而言電阻低的材料而形成。主層3a可包含Cu，亦可不含。較佳為包含Cu作為主成分。主層3a例如可為Cu層或Cu合金層。下層3L並無特別限定，可包含鈦（Ti）、Mo（鉬）等金屬元素。作為下層3L，可列舉Ti層、Mo層、氮化鈦層、氮化鉬層等。或者，亦可為包含Ti或Mo的合金層。藉由設置下層3L，而可使與玻璃基板的密接性提高。
其次，如圖5（a）～圖5（d）所示，以覆蓋閘極配線層的方式來形成閘極絕緣層4，繼而於TFT形成區域形成島狀的氧化物半導體層5。
閘極絕緣層4可藉由化學氣相沈積（Chemical Vapor Deposition，CVD）法等而形成。可適宜使用氧化矽（SiO2 ）層、氮化矽（SiNx）層、氧氮化矽（SiOxNy；x＞y）層、氮氧化矽（SiNxOy；x＞y）層等作為閘極絕緣層4。閘極絕緣層4亦可具有積層結構。例如，亦可為了防止來自基板1的雜質等的擴散而於基板側（下層）形成氮化矽層、氮氧化矽層等，為了確保絕緣性而於其之上的層（上層）形成氧化矽層、氧氮化矽層等。再者，若使用含氧的層（例如SiO2 等氧化物層）作為閘極絕緣層4的最上層（即與氧化物半導體層接觸的層），則於氧化物半導體層產生氧欠缺的情況下，可藉由氧化物層所含的氧而修復氧欠缺，故而可有效地減少氧化物半導體層的氧欠缺。
關於氧化物半導體層5，例如使用濺鍍法，將氧化物半導體膜（厚度：例如30 nm以上、200 nm以下）形成於閘極絕緣層4上。之後，藉由光微影術（photolithography）進行氧化物半導體膜的圖案化，而獲得氧化物半導體層5。當自基板1的法線方向看時，氧化物半導體層5的至少一部分以介隔閘極絕緣層4而與閘電極3重疊的方式配置。此處，藉由對以1：1：1的比例包含In、Ga及Zn的In-Ga-Zn-O系非晶氧化物半導體膜（厚度：例如50 nm）進行圖案化而形成氧化物半導體層5。
氧化物半導體層5所含的氧化物半導體可為非晶氧化物半導體，亦可為具有結晶質部分的結晶質氧化物半導體。作為結晶質氧化物半導體，可列舉多晶氧化物半導體、微晶氧化物半導體等。另外，結晶質氧化物半導體亦可為c軸大致垂直地配向於層面的結晶質氧化物半導體等。
氧化物半導體層5亦可具有2層以上的積層結構。於氧化物半導體層5具有積層結構的情況下，氧化物半導體層5可包含非晶質氧化物半導體層與結晶質氧化物半導體層。或者，亦可包含結晶結構不同的多個結晶質氧化物半導體層。於氧化物半導體層5具有包含上層與下層的2層結構的情況下，上層所含的氧化物半導體的能隙（energy gap）較佳為大於下層所含的氧化物半導體的能隙。其中，於該些層的能隙差較小的情況下，下層的氧化物半導體的能隙亦可大於上層的氧化物半導體的能隙。
非晶質氧化物半導體及所述各結晶質氧化物半導體的材料、結構、成膜方法、具有積層結構的氧化物半導體層的構成等，例如記載於日本專利特開2014-007399號公報中。為了參考，將日本專利特開2014-007399號公報的揭示內容全部引用於本說明書中。
氧化物半導體層5例如可包含In、Ga及Zn中的至少一種金屬元素。本實施形態中，氧化物半導體層5例如包含In-Ga-Zn-O系半導體。此處，In-Ga-Zn-O系半導體為In（銦）、Ga（鎵）、Zn（鋅）的三元系氧化物，In、Ga及Zn的比例（組成比）並無特別限定，例如包含In：Ga：Zn=2：2：1、In：Ga：Zn=1：1：1、In：Ga：Zn=1：1：2等。此種氧化物半導體層5可由包含In-Ga-Zn-O系半導體的氧化物半導體膜而形成。再者，有時將具有包含In-Ga-Zn-O系半導體的活性層的通道蝕刻型的TFT稱為「CE-InGaZnO-TFT」。
In-Ga-Zn-O系半導體可為非晶，亦可為結晶質。作為結晶質In-Ga-Zn-O系半導體，較佳為c軸大致垂直地配向於層面的結晶質In-Ga-Zn-O系半導體。
再者，結晶質In-Ga-Zn-O系半導體的結晶結構例如揭示於所述日本專利特開2014-007399號公報、日本專利特開2012-134475號公報、日本專利特開2014-209727號公報等中。為了參考，將日本專利特開2012-134475號公報及日本專利特開2014-209727號公報的揭示內容全部引用於本說明書中。具有In-Ga-Zn-O系半導體層的TFT由於具有高的遷移率（與a-SiTFT相比超過20倍）以及低的漏電流（與a-SiTFT相比小於一百分之一），故而適合用作驅動TFT以及畫素TFT。
氧化物半導體層5亦可包含其他氧化物半導體來代替In-Ga-Zn-O系半導體。例如亦可包含In-Sn-Zn-O系半導體（例如In2 O3 -SnO2 -ZnO）。In-Sn-Zn-O系半導體為In（銦）、Sn（錫）及Zn（鋅）的三元系氧化物。或者，氧化物半導體層5亦可包含：In-Al-Zn-O系半導體、In-Al-Sn-Zn-O系半導體、Zn-O系半導體、In-Zn-O系半導體、Zn-Ti-O系半導體、Cd-Ge-O系半導體、Cd-Pb-O系半導體、CdO（氧化鎘）、Mg-Zn-O系半導體、In-Ga-Sn-O系半導體、In-Ga-O系半導體、Zr-In-Zn-O系半導體、Hf-In-Zn-O系半導體等。
圖示的例中，當自基板1的法線方向看時，氧化物半導體層5的整體是以與閘電極（閘極配線）3重疊的方式配置，但氧化物半導體層5的配置並不限定於此。只要氧化物半導體層5的至少一部分（通道區域5c）是以介隔閘極絕緣層4而與閘電極3重疊的方式配置即可。
繼而，如圖6（a）及圖6（b）所示，於閘極端子部形成區域中，在閘極絕緣層4形成露出閘極連接部3t的開口部4E。之後，形成包含源電極7S、汲電極7D、源極連接部7t及源極配線S的源極配線層。源電極7S及汲電極7D是以與氧化物半導體層5的上表面接觸的方式配置。另外，源極連接部7t是以與閘極連接部3t接觸的方式配置。
該例中，源極配線層具有如下積層結構，所述積層結構包含含Cu的主層7a、以及配置於主層7a的基板1側的下層7L。主層7a構成源極配線層的上表面。
具體而言，首先，於閘極絕緣層4上、開口部4E內及氧化物半導體層5上，例如藉由濺鍍法而形成未圖示的源極配線用金屬膜（厚度：例如50 nm以上、500 nm以下）。繼而，藉由對源極配線用金屬膜進行圖案化，而可獲得源電極7S、汲電極7D、源極連接部7t及源極配線S。源電極7S是以與氧化物半導體層5的源極接觸區域接觸的方式配置，汲電極7D是以與氧化物半導體層5的汲極接觸區域接觸的方式配置。氧化物半導體層5中位於源電極7S與汲電極7D之間的部分成為通道區域5c。以所述方式，獲得氧化物半導體TFT 101。
此處，形成如下積層膜作為源極配線用金屬膜，所述積層膜自氧化物半導體層5之側依序層疊有下層7L及主層7a。主層7a為包含Cu的層，例如可為Cu層或Cu合金層。下層7L可包含鈦（Ti）、Mo（鉬）等金屬元素。作為下層7L，可列舉Ti層、Mo層、氮化鈦層、氮化鉬層等。或者，亦可為包含Ti或Mo的合金層。
主層7a的厚度例如可為100 nm以上、400 nm以下。若為100 nm以上，則可形成電阻更低的電極×配線。若超過400 nm，則有層間絕緣層11的覆蓋性（coverage）降低之虞。再者，製品完成時的主層7a的厚度較成膜時的Cu膜的厚度而言，僅減少氧化處理步驟中用於形成含銅金屬氧化膜8的部分。因此，較佳為考慮用於形成含銅金屬氧化膜8的部分來設定成膜時的厚度。
下層7L的厚度較佳為小於主層7a。藉此，可減小接通電阻。下層7L的厚度例如可為20 nm以上、200 nm以下。若為20 nm以上，則可一面抑制源極配線用金屬膜的合計厚度，一面獲得接觸電阻的降低效果。若為200 nm以下，則可更有效地降低氧化物半導體層5與源極·汲極電極7之間的接觸電阻。
再者，只要源極配線層包含Cu即可，亦可具有單層結構。另外，亦可具有除主層7a及下層7L以外，進一步包含導電層的3層以上的積層結構。
繼而，如圖7（a）～圖7（d）所示，於源極配線層的上表面形成含銅金屬氧化膜8。之後，以覆蓋源極配線層的方式而形成層間絕緣層11。層間絕緣層11是以與含銅金屬氧化膜8及通道區域5c接觸的方式配置。
本實施形態中，藉由氧化處理而形成含銅金屬氧化膜8。具體而言，對氧化物半導體層5及源極配線層進行氧化處理。藉此，提高氧化物半導體層5的通道區域表面中的氧濃度，並且對源極配線層的表面（露出的表面）進行氧化而形成含銅金屬氧化膜8。該例中，源電極7S、汲電極7D、源極連接部7t及源極配線S所露出的上表面及側面被氧化。結果，於主層7a的上表面及側面形成含銅金屬氧化膜8。另外，於下層7L的側面可形成金屬氧化膜9。於主層7a為Cu層，下層7L為Ti層的情況下，形成Cu氧化膜作為含銅金屬氧化膜8，形成Ti氧化膜作為金屬氧化膜9。Ti氧化膜的厚度小於Cu氧化膜。
作為氧化處理，例如可進行使用N2 O氣體的電漿處理。例如以N2 O氣體流量：3000 sccm、壓力：100 Pa、電漿功率密度：1 W/cm2 、處理時間：200 sec～300 sec、基板溫度：200℃進行N2 O電漿處理。藉此，形成厚度（平均厚度）例如為20 nm的含銅金屬氧化膜8（Cu氧化膜）。
再者，氧化處理並不限定於使用N2 O氣體的電漿處理。例如，可藉由使用O2 氣體的電漿處理、臭氧處理等進行氧化處理。為了不增加步驟數地進行處理，理想的是於即將進行層間絕緣層11的形成步驟前進行。具體而言，若為藉由CVD法形成層間絕緣層11的情況，則只要進行N2 O電漿處理即可，於藉由濺鍍法形成層間絕緣層11的情況下，只要進行O2 電漿處理即可。或者，亦可藉由利用灰化（ashing）裝置的O2 電漿處理進行氧化處理。
層間絕緣層11例如包含：與氧化物半導體層5的通道區域接觸的第1絕緣層12、及配置於第1絕緣層12上的第2絕緣層13。
第1絕緣層12例如可為氧化矽（SiO2 ）膜、氮化矽（SiNx）膜、氧氮化矽（SiOxNy；x＞y）膜、氮氧化矽（SiNxOy；x＞y）膜等無機絕緣層。此處，例如可藉由CVD法，形成厚度例如為200 nm的SiO2 層作為第1絕緣層12。
雖未圖示，但可於形成第1絕緣層12後、且形成第2絕緣層13前，對基板整體進行熱處理（退火處理）。熱處理的溫度並無特別限定，例如可為250℃以下、450℃以下。
第2絕緣層13例如可為有機絕緣層。此處，形成厚度例如為2000 nm的正型感光性樹脂膜，對感光性樹脂膜進行圖案化。藉此，於位於汲電極7D的上方的部分，形成露出第1絕緣層12的開口部13E。另外，如圖所示，亦可不於閘極端子部形成區域形成第2絕緣層13。
再者，該些絕緣層12、絕緣層13的材料並不限定於所述材料。第2絕緣層13例如亦可為無機絕緣層。
其次，如圖8（a）～圖8（d）所示，於第2絕緣層13上形成共用電極15及第3絕緣層17。
共用電極15例如是以如下方式形成。首先，於第2絕緣層13上及開口部13E內例如藉由濺鍍法而形成透明導電膜（未圖示）。其次，藉由對透明導電膜進行圖案化，而於透明導電膜形成開口部15E。於圖案化中可使用公知的光微影術。該例中，當自基板1的法線方向看時，開口部15E是以露出開口部13E與其周緣部的方式配置。以所述方式，獲得共用電極15。
作為透明導電膜，例如可使用銦·錫氧化物（Indium Tin oxide，ITO）膜（厚度：50 nm以上、200 nm以下）、IZO膜或ZnO膜（氧化鋅膜）等。此處，使用厚度例如為100 nm的ITO膜作為透明導電膜。
第3絕緣層17可例如藉由CVD法而形成於共用電極15上、共用電極15的開口部15E內及第2絕緣層13的開口部13E內。閘極端子部形成區域中，第3絕緣層17形成於層間絕緣層11上。
第3絕緣層17並無特別限定，例如可適宜使用氧化矽（SiO2 ）膜、氮化矽（SiNx）膜、氧氮化矽（SiOxNy；x＞y）膜、氮氧化矽（SiNxOy；x＞y）膜等。本實施形態中，第3絕緣層17亦用作構成輔助電容的電容絕緣膜，因此為了獲得既定的電容，較佳為適當選擇第3絕緣層17的材料或厚度。可使用例如厚度為100 nm以上、400 nm以下的SiNx膜或SiO2 膜作為第3絕緣層17。
其次，如圖9（a）～圖9（d）所示，於TFT形成區域中，於第3絕緣層17及第1絕緣層12形成露出含銅金屬氧化膜8的開口部17E。另一方面，於閘極端子部形成區域中形成露出含銅金屬氧化膜8的接觸孔CH2。當自基板1的法線方向看時，接觸孔CH2是以與源極接觸部7t至少一部分重疊的方式配置。
當自基板1的法線方向看時，開口部17E是以位於開口部15E的內部且與開口部13E的至少一部分重疊的方式配置。再者，於本說明書中，於開口部13E、開口部15E、開口部17E具有錐形狀的情況下，自基板1的法線方向看時的各開口部的形狀是指各開口部的底部的形狀。
該例中，第3絕緣層17是以覆蓋共用電極15的上表面及側面、與開口部13E的側面的一部分的方式配置。以所述方式，由第2絕緣層13的開口部13E、共用電極15的開口部15E及第3絕緣層17的開口部17E構成到達含銅金屬氧化膜8的接觸孔CH1。
第3絕緣層17及第1絕緣層12的蝕刻方法及條件並無特別限定。亦可藉由如下的方法及條件來進行，即，第1絕緣層12及第3絕緣層17、與汲電極7D的蝕刻選擇比非常大，並且再者含銅金屬氧化膜8至少一部分殘留於接觸孔CH1的底面。此處，使用抗蝕劑遮罩（未圖示）對第3絕緣層17及第1絕緣層12同時進行蝕刻（例如乾式蝕刻）。
之後，使用抗蝕劑的剝離液（例如胺系剝離液）將抗蝕劑遮罩去除。再者，藉由抗蝕劑的剝離液，接觸孔CH1、接觸孔CH2內的含銅金屬氧化膜8的一部分亦被去除，而有可能薄膜化。另外，雖未圖示，但氧化處理後的主層7a的表面會具有由含銅金屬氧化膜8的厚度不均所引起的凹凸。該表面凹凸不會藉由抗蝕劑遮罩的剝離液而減少。因此，即便以該狀態與透明導電層接觸，亦難以獲得良好的接觸。
其次，如圖10（a）～圖10（d）所示，將含銅金屬氧化膜8中位於接觸孔CH1、接觸孔CH2內的部分去除。此處，藉由使用螯合洗滌液的洗滌處理將含銅金屬氧化膜8去除。
藉此，於TFT形成區域中，藉由接觸孔CH1而使汲電極7D的表面（即主層7a的表面）露出。於閘極端子部形成區域中，藉由接觸孔CH2而使源極接觸部7t的表面（即主層7a的表面）露出。當自基板1的法線方向看時，較佳為於接觸孔CH1、接觸孔CH2的底面，含銅金屬氧化膜8未露出而僅Cu面（主層7a）露出。即，當自基板1的法線方向看時，較佳為於汲電極7D或源極連接部7t的上表面中與第1絕緣層12的開口部重疊的部分未配置含銅金屬氧化膜8。含銅金屬氧化膜8中位於層間絕緣層11與源極·汲極電極7、源極接觸部7t以及源極配線S的界面的部分未被去除而殘留。
作為螯合洗滌液，例如可使用包含過氧化氫水、鹼性藥液及水（主成分）的混合液。鹼性藥液例如可為氫氧化四甲基銨（tetramethylammonium hydroxide，TMAH）。洗滌液的溫度例如可為30℃～40℃，洗滌時間例如可為60秒～90秒左右。
圖11是示意性表示螯合洗滌後的基板1的剖面結構的一例的圖。如圖所示，藉由螯合洗滌，含銅金屬氧化膜8有時沿橫方向（與基板1平行的方向）被蝕刻（側蝕）。該情況下，當自基板1的法線方向看時，於接觸孔CH1中，含銅金屬氧化膜8的端部P（10）與側蝕量（Δx）相對應地，較層間絕緣層11的端部P（CH）而言位於外側。換言之，當自基板1的法線方向看時，含銅金屬氧化膜8的端部的位置包圍層間絕緣層11的開口部17E。另外，藉由螯合洗滌，不僅含銅金屬氧化膜8被去除，而且主層7a的表面部分（Cu）的一部分有時亦被去除。藉此，因氧化處理而產生於主層7a表面的凹凸減少，從而接觸面得以平坦化。該情況下，如圖11所示，成為接觸面的主層7a的表面有時較由含銅金屬氧化膜8覆蓋的表面而言位於下方。再者，雖未圖示，但同樣地，接觸孔CH2中含銅金屬氧化膜8被側蝕。
之後，於接觸孔CH1、接觸孔CH2內及第3絕緣層17上，例如藉由濺鍍法而形成透明導電膜（未圖示），並對其進行圖案化。藉此，於接觸孔CH1內形成與汲電極7D接觸的畫素電極19，於接觸孔CH2內形成與源極連接部7t接觸的上部導電層19t（參照圖2（a）及圖2（b））。本實施形態中，畫素電極19具有含多個切口的梳型的平面形狀。以所述方式，製造半導體裝置100B。
作為透明導電膜，例如可使用ITO（銦·錫氧化物）膜（厚度：50 nm以上、150 nm以下）、IZO膜或ZnO膜（氧化鋅膜）等。此處，可使用厚度例如為100 nm的ITO膜作為透明導電膜。
所述方法中，形成有將畫素電極設為上層的2層的電極結構，但亦可將畫素電極19設為下層，於其上介隔第3絕緣層17而形成共用電極15。具體而言，首先，於形成層間絕緣層11後，將第2絕緣層13作為遮罩而對第1絕緣層12進行蝕刻，藉此形成接觸孔CH1。之後，藉由螯合洗滌將位於接觸孔CH1的底面的含銅金屬氧化膜8去除，使Cu表面露出。其次，於接觸孔CH1內及第2絕緣層13上形成畫素電極19。藉此，可以於接觸孔CH1內與汲電極7D直接接觸的方式設置畫素電極19。
再者，於將第2絕緣層13作為遮罩而進行第1絕緣層12的蝕刻的情況下，不剝離抗蝕劑遮罩，因此位於接觸孔CH1的底面的含銅金屬氧化膜8不會藉由抗蝕劑剝離液而薄膜化。於此種情況下，若進行螯合洗滌將含銅金屬氧化膜8去除，則可更有效地降低接觸電阻。
另外，當製造圖1（a）～圖1（c）所示的半導體裝置100A時，只要於層間絕緣層11中位於汲電極7D上及源極連接部7t上的部分分別形成接觸孔CH1、接觸孔CH2，並使含銅金屬氧化膜8於接觸孔CH1的底面露出即可。於形成第1絕緣層12及第2絕緣層13作為層間絕緣層11的情況下，亦可藉由將第2絕緣層13作為遮罩來對第1絕緣層12進行蝕刻而形成接觸孔CH1。或者，層間絕緣層11亦可為1層或2層以上的無極絕緣層。例如，亦可包含氧化矽（SiO2 ）層、氮化矽（SiNx）層、氧氮化矽（SiOxNy；x＞y）層、氮氧化矽（SiNxOy；x＞y）層等無機絕緣層（厚度：例如200 nm）。此種無機絕緣層例如可藉由CVD法而形成。層間絕緣層11例如亦可具有SiO2 層及包含SiNx層的積層結構。於形成無機絕緣層作為層間絕緣層11的情況下，亦可於無機絕緣層上設置抗蝕劑遮罩，使用抗蝕劑遮罩而於層間絕緣層11形成接觸孔CH1、接觸孔CH2。於形成接觸孔CH1、接觸孔CH2後，進行螯合洗滌而使Cu表面（主層7a）露出。其次，藉由於接觸孔CH1、接觸孔CH2內分別形成畫素電極19及上部導電層19t，而獲得半導體裝置100A。
所述方法中，藉由氧化處理而於源極配線層表面形成含銅金屬氧化膜8，但亦可藉由濺鍍法等而形成含銅金屬氧化膜8。例如，亦可使用濺鍍法連續成膜源極配線層形成用金屬膜與含銅金屬氧化膜，並同時進行圖案化。藉此，可獲得上表面由含銅金屬氧化膜覆蓋的源極配線層。源極配線層所含的金屬層（電極×配線）的側面（以下，有時簡稱為「源極配線層的側面」）未由含銅金屬氧化膜覆蓋。之後，可對氧化物半導體層5進行氧化處理。此時，含銅金屬氧化膜8的表面部分進一步被氧化，而形成有較主層7a側的區域而言氧比率高的區域。另一方面，源極配線層的側面被暴露於氧化處理中，結果於主層7a的側面上形成有含銅金屬氧化膜，於下層7L的側面上形成有Ti氧化膜。
＜實施例及比較例＞ 如上所述，實施形態中，較佳為藉由螯合洗滌去除於接觸孔CH1、接觸孔CH2內的底面露出的含銅金屬氧化膜8。由於本發明者對螯合洗滌的效果進行了調查，故而對其方法及結果進行說明。
作為實施例，藉由所述方法製作半導體裝置100B。另外，作為比較例，除於接觸孔CH1形成後不進行螯合洗滌的方面以外，藉由與所述相同的方法製作半導體裝置。
圖12為例示實施例的半導體裝置中的汲電極7D與畫素電極19的接觸部的剖面SEM像的圖。
由圖12可知：含銅金屬氧化膜8中與接觸孔CH1重疊的部分整體被去除，於接觸孔CH1內汲電極7D的主層7a與畫素電極19直接接觸。另外，汲電極7D的主層7a與畫素電極19的界面（接觸面）21的凹凸較主層7a與層間絕緣層11的界面（即介隔含銅金屬氧化膜8的主層7a與層間絕緣層11的界面）中的凹凸小。由此可知：因氧化處理步驟而於Cu表面中成為接觸面21的部分所產生的凹凸藉由螯合洗滌而減少，從而得以平坦化。
繼而，對實施例及比較例的半導體裝置中的汲電極7D與畫素電極19的接觸電阻進行比較。
實施例及比較例的半導體裝置於基板1上具有多個氧化物半導體TFT 101及多個接觸部。各個氧化物半導體TFT 101的汲電極7D於接觸部中與對應的畫素電極19連接。本發明者對該些接觸部的電阻（接觸電阻）分別進行測定，而獲得接觸電阻的平均值Rave 、最大值Rmax 及最小值Rmin 。
圖13是表示實施例及比較例的半導體裝置中的接觸電阻的測定結果的圖表。縱軸的接觸電阻是藉由實施例的半導體裝置中的接觸電阻的平均值Rave 加以標準化而得的值。
由圖13所示的結果可確認到：進行了螯合洗滌的實施例的半導體裝置較比較例的半導體裝置而言，可減小接觸電阻的平均值Rave 。認為其原因在於：比較例中，於接觸孔CH1內殘留含銅金屬氧化膜8，且介於汲電極7D與畫素電極19之間，與此相對，實施例中，藉由螯合洗滌，位於接觸孔CH1內的含銅金屬氧化膜8被去除。
另外可知，比較例的半導體裝置中，接觸電阻的最大值Rmax 與最小值Rmin 的差大，於基板1內，接觸電阻的不均大。認為其是由位於汲電極7D與畫素電極19之間的含銅金屬氧化膜8的厚度不均、及汲電極7D中的因氧化處理而產生的表面凹凸所引起。與此相對，實施例的半導體裝置中，基板1內的接觸電阻的不均大幅減少。認為其原因在於：含銅金屬氧化膜8並未介於汲電極7D與畫素電極19之間，而且汲電極7D的接觸面的表面凹凸減少。
再者，實施例及比較例的半導體裝置中，接觸電阻的最小值Rmin 為相同程度。由此考慮到如下可能性，即，於比較例的半導體裝置中，藉由抗蝕劑遮罩的剝離液，於一部分的接觸部中，接觸孔內的含銅金屬氧化膜8的一部分（表面部分）由剝離液去除，結果含銅金屬氧化膜8薄化至可忽視接觸電阻的程度為止。然而，抗蝕劑遮罩的剝離液中，難以縱貫基板1整體而均勻且充分地對接觸孔CH1內的含銅金屬氧化膜8進行薄膜化。因而，亦存在具有例如平均值Rave 的5倍以上的接觸電阻的接觸部。與此相對，實施例的半導體裝置中，可縱貫基板1整體而去除接觸孔CH1內的含銅金屬氧化膜8。可將接觸電阻的不均抑制為例如25%左右或其以內。
半導體裝置100A、半導體裝置100B的製造製程中，為了進行遮罩的對準，可於基板上設置對準標記。對準標記例如使用源極配線層而形成。對準標記的讀取例如藉由照射光時的反射率而進行。
有時使用源極配線層而形成對準標記。該情況下，若源極配線層的上表面由含銅金屬氧化膜8覆蓋，則所照射的光產生漫反射或吸收，從而有可能發生對準標記的讀取不良。為了避免該情況，可去除含銅金屬氧化膜8中位於對準標記的上表面的部分。例如，可使用螯合洗滌，於去除含銅金屬氧化膜8中位於接觸孔CH1、接觸孔CH2內的部分的同時，去除位於對準標記上表面的部分。藉此，可抑制由含銅金屬氧化膜8所引起的讀取不良。另外，由於可減少對準標記的表面凹凸，故而可進一步提高識別性。
（第2實施形態） 以下，對本發明的半導體裝置的第2實施形態進行說明。
本實施形態的半導體裝置具有如下結構：不僅由源極配線層所造成的外光反射得以抑制，而且由閘極配線層所造成的外光反射亦得以抑制。
圖14（a）及圖14（b）分別為表示半導體裝置200的畫素的一部分及閘極端子部210的剖面圖。由於平面圖與圖3（c）及圖3（d）相同，故而省略。圖14（a）～圖14（b）中，對於與圖3（a）～圖3（d）相同的構成要素標注相同的參考符號，並省略說明。
半導體裝置200包括：氧化物半導體TFT 201；畫素電極19，與氧化物半導體TFT 201電性連接；以及閘極端子部210。
本實施形態中的閘極配線層包含閘電極3、閘極連接部3t及閘極配線G。於閘極配線層的上表面形成有含銅金屬氧化膜28。圖式的例中，不僅於閘極配線層的上表面形成有含銅金屬氧化膜28，而且於側面亦形成有含銅金屬氧化膜28。含銅金屬氧化膜28可與閘極配線層接觸而形成。
閘極配線層可使用與所述實施形態相同的材料而形成。閘極配線層可具有單層結構，亦可具有積層結構。其中，本實施形態中，閘極配線層較佳為具有含Cu的主層3a。該情況下，藉由對主層3a進行氧化處理，而可於主層3a的表面形成含銅金屬氧化膜28。
圖示的例中，閘極配線層具有主層（例如Cu層）3a、以及位於主層3a的基板1側的下層（例如Ti層）3L。含銅金屬氧化膜28形成於主層3a的上表面及側面。含銅金屬氧化膜28為例如藉由對閘極配線層的表面（此處為主層3a的表面）進行氧化而形成的氧化膜。於使用Cu層作為主層3a的情況下，含銅金屬氧化膜28為Cu氧化膜。另外，於下層3L的側面形成有金屬氧化膜（此處為Ti氧化膜）29。金屬氧化膜29為藉由對下層3L的表面進行氧化而形成的氧化膜。
由於含銅金屬氧化膜28的厚度根據閘極配線層的表面的組成或形成方法而改變，故而並無特別限定。含銅金屬氧化膜28的厚度例如可與形成於源極配線層的表面的含銅金屬氧化膜8相同。即為20 nm以上、100 nm以下，較佳為20 nm以上、60 nm以下。
其他構成與參照圖3（a）～圖3（d）所述的半導體裝置100B的構成相同。
依據本實施形態，不僅於源極配線層的上表面形成有含銅金屬氧化膜28，而且於閘極配線層的上表面亦形成有含銅金屬氧化膜28。因而，不僅可減少於源極配線層上表面所產生的外光反射，而且亦可減少於閘極配線層上表面所產生的外光反射。因此，可更有效地抑制由外光反射所引起的顯示特性的降低。
再者，半導體裝置200中，於源極配線層及閘極配線層的上表面形成有含銅金屬氧化膜8、含銅金屬氧化膜28，但亦可僅於閘極配線層的上表面形成有含銅金屬氧化膜28，於源極配線層的上表面不形成含銅金屬氧化膜。即便於該情況下，亦可藉由含銅金屬氧化膜28而獲得抑制由閘極配線層上表面所造成的外光反射的效果。
＜製造方法＞ 其次，參照圖15（a）～圖19（b），來對半導體裝置200的製造方法的一例進行說明。各圖的（a）為表示TFT形成區域的剖面圖，圖（b）為表示閘極端子部形成區域的剖面圖。
首先，如圖15（a）及圖15（b）所示，於基板1上形成包含閘電極3、閘極連接部3t及閘電極3的閘極配線層。其次，於閘極配線層的上表面形成含銅金屬氧化膜28。
閘極配線層可與所述實施形態同樣地，藉由形成閘極配線用金屬膜（厚度：例如50 nm以上、500 nm以下），並進行圖案化而獲得。本實施形態中，例如形成包含含Ti的下層3L、及含Cu的主層（例如Cu層）3a的積層膜作為閘極配線用金屬膜。下層3L及主層3a的材料可與所述實施形態相同。其中，若主層3a包含Cu，則可藉由對主層3a的表面進行氧化而形成含銅金屬氧化膜28，故而有利。
含銅金屬氧化膜28可藉由對閘極配線層進行氧化處理而形成。藉此，於主層3a的上表面及側面形成含銅金屬氧化膜28，於下層3L的側面形成金屬氧化膜29。作為氧化處理，例如可列舉使用N2 O氣體的電漿處理、使用O2 氣體的電漿處理、臭氧處理等。此處，於即將形成閘極絕緣層前，進行使用N2 O氣體的電漿處理作為藉由CVD法而形成閘極絕緣層的前處理。藉此，可不使步驟數增加而進行氧化處理。另外，可於同一腔室內進行電漿處理與閘極絕緣層的形成。
電漿處理的條件並無特別限定，例如可與在源極配線層上形成含銅金屬氧化膜8時的處理條件相同。即，可以N2 O氣體流量：3000 sccm、壓力：100 Pa、電漿功率密度：1 W/cm2 、處理時間：200 sec～300 sec、基板溫度：200℃進行N2 O電漿處理。藉此，形成厚度（平均厚度）例如為20 nm的含銅金屬氧化膜（Cu氧化膜）28。
再者，含銅金屬氧化膜28可為藉由濺鍍法等而成膜的膜。例如可藉由連續形成閘極配線用金屬膜及含銅金屬氧化膜28，並使用同一遮罩，同時進行圖案化，而形成閘極配線層。若使用此種方法，則含銅金屬氧化膜28僅形成於閘極配線層的上表面，而不形成於側面。
繼而，如圖16（a）及圖16（b）所示，以覆蓋閘極配線層的方式形成閘極絕緣層4後，形成氧化物半導體層5。
閘極絕緣層4可藉由CVD法而形成。閘極絕緣層4及氧化物半導體層5的材料及形成方法等可與所述實施形態相同。
其次，如圖17（a）及圖17（b）所示，於閘極端子部形成區域中，進行閘極絕緣層4的蝕刻，而形成露出含銅金屬氧化膜28的開口部4E。再者，於使用抗蝕劑遮罩而進行蝕刻的情況下，有時於剝離抗蝕劑遮罩時，含銅金屬氧化膜28的一部分被去除而得以薄膜化。即便於此種情況下，於開口部4E的底面亦可能殘留有含銅金屬氧化膜28。
繼而，如圖18（a）及圖18（b）所示，去除含銅金屬氧化膜28中位於開口部4E的底面的部分，而使閘極連接部3t（此處為主層3a）露出。含銅金屬氧化膜28的去除可與含銅金屬氧化膜8的去除同樣地，藉由螯合洗滌而進行。
繼而，如圖19（a）及圖19（b）所示，形成源極配線層。具體而言，首先，於閘極絕緣層4上、接觸孔CH2內及氧化物半導體層5上，例如藉由濺鍍法而形成未圖示的源極配線用金屬膜（厚度：例如50 nm以上、500 nm以下）。繼而，藉由對源極配線用金屬膜進行圖案化，而可獲得源電極7S、汲電極7D、源極連接部7t及源極配線S。於開口部4E內，源極連接部7t是以與閘極連接部3t直接接觸的方式配置。
之後的步驟與半導體裝置100B的製造方法相同，因此省略說明。
所述方法中，於在基板1上形成的閘極配線層整體形成含銅金屬氧化膜28，但亦可僅於閘極配線層的一部分形成含銅金屬氧化膜28。例如，可以遮蔽閘極配線層中位於非顯示區域的部分的狀態進行氧化處理，而僅於位於顯示區域的部分形成含銅金屬氧化膜28。該情況下，位於非顯示區域的閘極端子部中，於閘極連接部3t的表面未形成含銅金屬氧化膜。因此，於閘極絕緣層4上形成開口部4E後，不需要去除含銅金屬氧化膜的步驟。
（第3實施形態） 以下，對本發明的半導體裝置的第3實施形態進行說明。
本實施形態的半導體裝置與源極及閘極配線層不同，更包括其他金屬配線層，具有由其他金屬配線層所造成的外光反射得以抑制的結構。其他金屬配線層可具有例如上表面由含銅金屬氧化膜覆蓋、側面或下表面的至少一部分與其他導電層直接接觸的結構。其他結構可與所述實施形態的半導體裝置100A、半導體裝置100B、半導體裝置200相同。
此處，以包括公共配線層作為其他金屬配線層的半導體裝置為例，對本實施形態的構成進行說明。公共配線層包含與共用電極15電性連接的配線（公共配線）。公共配線是以使作為透明導電膜的共用電極15的電阻降低為目的而設置。再者，其他金屬配線層並不限定於公共配線層。例如亦可為作為氧化物半導體TFT的背柵（back gate）而發揮功能的配線層。
圖20（a）及圖20（b）分別為表示半導體裝置300A的畫素的一部分及閘極端子部310的剖面圖。圖20（c）及圖20（d）分別為表示半導體裝置300A的畫素的一部分及閘極端子部310的平面圖。圖20（a）表示沿圖20（c）中的I-I’線所得的剖面，圖20（b）表示沿圖20（d）中的II-II’線所得的剖面。圖20（a）～圖20（d）中，對於與圖1（a）～圖14（b）相同的構成要素標注相同的參考符號，並省略說明。
半導體裝置300A包括：氧化物半導體TFT 301；畫素電極19，與氧化物半導體TFT 301電性連接；以及閘極端子部310。
於覆蓋氧化物半導體TFT 301的層間絕緣層11上，配置有共用電極15、以及與共用電極15電性連接的公共配線23。
如圖20（c）所示，當自基板1的法線方向看時，公共配線23例如於行方向及列方向延長。該例中，當自基板1的法線方向看時，公共配線23以與源極配線S重疊的方式於列方向延長，以與閘極配線G鄰接的方式於行方向延長。
本實施形態中，公共配線23的下表面與公用電極15直接接觸。於包含公共配線23的公共配線層的上表面及側面，配置有含銅金屬氧化膜25。公共配線層介隔含銅金屬氧化膜25而由第3絕緣層17覆蓋。於第3絕緣層17上設置有畫素電極19。
公共配線層可包含Cu。該情況下，藉由對公共配線層進行氧化處理，而可於公共配線層的上表面及側面形成含銅金屬氧化膜25。氧化處理可於清潔乾燥空氣中進行。氧化處理的方法及條件可與所述實施形態相同。含銅金屬氧化膜25的厚度可與源極配線層上的含銅金屬氧化膜8的厚度相同，例如為20 nm以上、100 nm以下，較佳為20 nm以上、60 nm以下。
其他構成與參照圖14（a）～圖14（b）所述的半導體裝置200的構成相同。
依據本實施形態，不僅於源極配線層及閘極配線層的上表面形成有含銅金屬氧化膜25，而且於公共配線層的上表面亦形成有含銅金屬氧化膜25。因而，可減少於3層配線層上表面所產生的外光反射，故而可更有效地抑制顯示品質的降低。另外，由於公共配線層的下表面或側面成為接觸面，故而可以含銅金屬氧化膜覆蓋公共配線層的上表面整體，從而進一步減少外光反射。
通常，於在與源極及閘極配線層不同的層設置其他金屬配線的情況下，其他金屬配線是以與源極配線及閘極配線互相重合的方式設計。藉此，可不使外光反射增大，而追加金屬配線。然而，配線層數越增加，則對準偏差越容易變大。因而，即便如所述般進行設計，亦有時不同的配線層的配線彼此不相互重疊，而部分偏離。特別是近年來，以智慧型手機為代表的中小型顯示器等中，畫素的微細化發展，於不同的配線層之間容易產生對準偏差。與此相對，依據本實施形態，可減少多個金屬配線層的外光反射，故而既便於產生對準偏差的情況下，亦能夠更可靠地抑制由外光反射所造成的顯示品質的降低。
再者，半導體裝置300A中，於源極配線層及閘極配線層的上表面形成有含銅金屬氧化膜8、含銅金屬氧化膜28，但亦可僅於閘極配線層及源極配線層的任一者上形成有含銅金屬氧化膜。即便於該情況下，亦可減少由2層配線層上表面所造成的外光反射，故而可抑制由外光反射所引起的顯示特性的降低。
另外，含銅金屬氧化膜25可為藉由濺鍍法等而成膜的膜。例如可藉由使用濺鍍法而連續形成公共配線形成用金屬膜及含銅金屬氧化膜後，對該些膜同時進行圖案化，而形成公共配線層。該情況下，含銅金屬氧化膜25僅形成於公共配線層的上表面，而不形成於側面。
＜製造方法＞ 半導體裝置300A可藉由與半導體裝置200相同的方法而製造。其中，於形成共用電極15後，進行公共配線層的形成。公共配線層例如可藉由以下方法而形成。
藉由與所述實施形態相同的方法，進行至共用電極15的形成步驟為止。其次，以覆蓋共用電極15的方式形成公共配線用金屬膜。此處，使用Cu膜或Cu合金膜等含Cu的金屬膜作為公共配線用金屬膜。公共配線用金屬膜的厚度並無特別限定，例如為50 nm以上、300 nm以下。其次，對公共配線用金屬膜進行圖案化，而形成公共配線23。公共配線23的下表面與共用電極15直接接觸。之後，對公共配線23進行氧化處理，而於公共配線23的上表面及側面形成含銅金屬氧化膜25。氧化處理的方法及條件與所述含銅金屬氧化膜8、含銅金屬氧化膜28的形成方法及條件相同。較佳為於即將形成第3絕緣層前，進行使用N2 O氣體的電漿處理作為藉由CVD法而形成第3絕緣層的前處理。藉此，可不使製造步驟數增加而形成含銅金屬氧化膜25。之後，以覆蓋共用電極15及公共配線23的方式形成第3絕緣層17。之後的步驟與所述實施形態相同。
再者，半導體裝置300A中，於共用電極15的上方配置有畫素電極19，亦可介隔第3絕緣層17而於畫素電極19上配置共用電極15。即便於該情況下，只要於共用電極15形成後，設置公共配線23，進而形成含銅金屬氧化膜25即可。
＜變形例＞ 公共配線23亦可於共用電極15的下方、即共用電極15與層間絕緣層11之間配置。以下，參照圖式來進行具體說明。
圖21為本實施形態的另一半導體裝置300B中的畫素的一部分的剖面圖。由於畫素的平面結構及閘極端子部的構成與半導體裝置300A（圖20（b）～圖20（d））相同，故而省略。
半導體裝置300B中，於層間絕緣層11上設置有公共配線23。於公共配線23的上表面形成有含銅金屬氧化膜25。共用電極15是以與公共配線23的側面直接接觸，且覆蓋公共配線23及含銅金屬氧化膜25的方式配置。藉此，可一面確保共用電極15與公共配線23的電性連接，一面抑制於公共配線23的上表面所產生的外光反射。其他構成與半導體裝置300A相同。
半導體裝置300B可藉由與半導體裝置200相同的方法而製造。其中，就於層間絕緣層11上形成公共配線23後而形成共用電極15的方面而言不同。
具體而言，首先，於層間絕緣層11上形成公共配線用金屬膜。公共配線用金屬膜的材料並無特別限定。較佳為包含Cu或Cu合金，但亦可不含Cu。其次，於公共配線用金屬膜上形成含銅金屬氧化膜25。本實施形態中，含銅金屬氧化膜25為使用濺鍍法等而形成的堆積膜。含銅金屬氧化膜25例如於含氧的環境（例如，Ar/O2 環境）中，藉由使用Cu或Cu合金靶材的濺鍍而形成。之後，使用同一遮罩，對公共配線用金屬膜及含銅金屬氧化膜25進行圖案化。藉此，獲得公共配線23。公共配線23的上表面由含銅金屬氧化膜25覆蓋，但側面露出。繼而，以與公共配線23露出的側面接觸的方式，形成公用電極15。之後的步驟與半導體裝置100B的製造方法相同。
（第4實施形態） 以下，對本發明的半導體裝置的第4實施形態進行說明。
就源極配線層包含Cu合金層，且於源極配線層上表面形成有Cu合金氧化膜的方面而言，本實施形態的半導體裝置與第1實施形態不同。
圖22（a）及圖22（b）分別為表示半導體裝置400的畫素的一部分及閘極端子部410的剖面圖。圖22（c）及圖22（d）分別為表示半導體裝置400的畫素的一部分及閘極端子部410的平面圖。圖22（a）表示沿圖22（c）中的I-I’線所得的剖面，圖22（b）表示沿圖22（d）中的II-II’線所得的剖面。圖22（a）～圖22（d）中，對於與圖1（a）～圖3（d）相同的構成要素標注相同的參考符號，並省略說明。
半導體裝置400包括：氧化物半導體TFT 401；畫素電極19，與氧化物半導體TFT 401電性連接；以及閘極端子部410。
本實施形態中的源極配線層包含氧化物半導體TFT 401的源極×汲極電極7、閘極端子部410的源極連接部7t以及源極配線S。源極配線層具有自基板1側包含下層7L、主層7a及上層7U的積層結構。下層7L亦可以與氧化物半導體層5接觸的方式配置。此處，使用 Cu層作為主層7a，使用Ti層作為下層7L，使用Cu合金層作為上層7U。Cu合金層只要包含Cu合金作為主成分即可，亦可包含雜質。形成Cu合金的金屬元素（稱為「添加金屬元素」）的種類及量並無特別限定。再者，下層7L及主層7a的材料亦無特別限定。下層7L可包含鉬（Mo）。主層7a較佳為較下層7L及上層7U而言電阻低的層。主層7a可包含較上層7U的Cu合金而言電阻低的Cu合金。主層7a較佳為包含Cu。
於源極配線層的上表面及側面形成有含銅金屬氧化膜8。圖示的例中，含銅金屬氧化膜8包含形成於上層7U的上表面及側面的Cu合金氧化膜8A、以及形成於主層（此處為Cu層）7a的側面的Cu氧化膜8B。Cu合金氧化膜8A為藉由對源極配線層的上層7U（Cu合金表面）進行氧化而形成的氧化膜，Cu氧化膜8B可為藉由對主層7a（Cu表面）進行氧化而形成的氧化膜。Cu合金氧化膜8A可與源極配線層的上表面（此處為上層7U的上表面）接觸而形成。
其他構成與參照圖3（a）～圖3（d）所述的構成相同。
本實施形態中，作為Cu合金的添加金屬元素，較佳為包含具有較Cu而言容易氧化的性質的金屬元素。例如，可包含選自由Mg、Al、Ca、Ti、Mo及Mn所組成的組群中的至少一種金屬元素作為添加金屬元素。藉此，可更有效地抑制Cu的氧化。添加金屬元素相對於Cu合金的比率（於包含2種以上的添加金屬元素的情況下為各添加金屬元素的比率）分別可為超過0 at%、10 at%以下。較佳為1 at%以上、10 at%以下。若為1 at%以上，則可充分地抑制Cu的氧化，若為10 at%以下，則可更有效地抑制Cu的氧化。另外，於添加2種以上的金屬元素的情況下，該些的合計比率例如可為0 at%以上、20 at%以下。藉此，可不使電阻增大而更可靠地抑制Cu的氧化。作為Cu合金，例如可使用CuMgAl（Mg：0 at%～10 at%、Al：0 at%～10 at%）、CuCa（Ca：0 at%～10 at%）等。
含銅金屬氧化膜8例如為於對氧化物半導體層5的通道區域進行氧化處理時，藉由將源極配線層的上表面（此處為作為上層7U的Cu合金層的表面）氧化而形成的氧化膜。該情況下，形成於上層7U表面的Cu合金氧化膜8A包含銅氧化物（CuO、Cu2 O）、及上層7U的Cu合金所含的添加金屬元素的氧化物。例如，於使用CuMgAl層作為上層7U的情況下，Cu合金氧化膜8A可包含CuO、Cu2 O、MgO及Al2 O3 。該些金屬氧化物例如混合存在於Cu合金氧化膜8A中。Cu合金氧化膜8A的組成及厚度例如可藉由奧傑頻譜（Auger spectroscopy）來查驗。
再者，藉由所述氧化處理，源極配線層的側面亦被氧化，可於下層7L的側面形成金屬氧化膜9、於主層7a的側面形成Cu氧化膜8B、以及於上層7U的側面形成Cu合金氧化膜8A。
Cu合金氧化膜8A的厚度（平均值）由於根據源極配線層表面的組成、氧化處理方法及條件等而改變，故而並無特別限定，例如為20 nm以上、100 nm以下，較佳為20 nm以上、50 nm以下。作為一例，於藉由N2 O電漿處理（例如，N2 O氣體流量：3000 sccm、壓力：100 Pa、電漿功率密度：1 W/cm2 、處理時間：200 sec～400 sec、基板溫度：200℃）對Cu層進行氧化的情況下，Cu合金氧化膜8A的厚度例如為10 nm以上、50 nm以下，更佳為10 nm以上、40 nm以下。再者，將Cu合金表面氧化而獲得的Cu合金氧化膜8A的厚度小於以相同的條件將Cu表面氧化的情況下所形成的Cu氧化膜的厚度。
Cu合金氧化膜8A於接觸孔CH1、接觸孔CH2內自汲電極7D表面及源極連接部7t表面去除。可與所述實施形態同樣地，例如藉由進行螯合洗滌，而將Cu合金氧化膜8A中位於接觸孔CH1、接觸孔CH2的底面的部分選擇性地去除。
Cu合金氧化膜8A的形成方法並無特別限定。Cu合金氧化膜8A例如可為於含氧的環境中（例如氬/氧環境中），使用Cu合金作為靶材而形成的濺鍍膜。藉由該方法而獲得的Cu合金氧化膜8A無關於源極配線層的材料，包含Cu合金靶材所含的金屬的氧化物。即便於該情況下，亦可於形成接觸孔CH1、接觸孔CH2後藉由進行螯合洗滌，而將Cu合金氧化膜8A中位於接觸孔CH1的底面的部分選擇性地去除。
依據本實施形態，如以下所說明般，與半導體裝置100A、半導體裝置100B（圖1（a）～圖1（c）、圖3（a）～圖3（d））同樣地，源極配線層的上表面由含銅金屬氧化膜8覆蓋，故而可抑制外光反射。另外，由於在源極配線層與其他導電層的接觸面並不介在含銅金屬氧化膜8，故而可將接觸電阻抑制得小。
另外，本實施形態中，藉由進行螯合洗滌，而可獲得與參照圖12及圖13所述的效果相同的效果。
進而，與第1實施形態（半導體裝置100A、半導體裝置100B）相比，半導體裝置400具有以下優點。
半導體裝置400中，於使用Cu層作為主層7a的情況下，於Cu層上形成有含Cu合金的上層7U。因而，與所述實施形態相比，於氧化處理時不易進行Cu的氧化。其原因在於：於氧化處理時，不僅Cu被氧化，而且添加於Cu的金屬元素亦被氧化。於包含較Cu而言容易氧化的金屬元素的情況下，可更有效地抑制Cu的氧化。結果，可有效地抑制由Cu的氧化所引起的電極的腐蝕。另外，可確保對層間絕緣層11的密接性高。進而，於以相同的條件進行氧化處理的情況下，將Cu合金表面氧化而獲得的Cu合金氧化膜8A的厚度小於將Cu表面氧化而獲得的Cu氧化膜的厚度。因而，可減小因氧化處理而於源極配線層表面產生的凹凸。另外，可更容易地將Cu合金氧化膜8A去除，而可減少Cu合金氧化膜8A的側蝕量。
進而，現有的半導體裝置中，於利用Cu配線層形成對準標記的情況下，有時對準標記的上表面（Cu面）會氧化·變色，而產生對準標記的讀取不良。與此相對，依據本實施形態，於對準標記上表面形成有Cu合金氧化膜8A，因此不會產生所述變色。因此，可形成具有高識別性的對準標記。
＜製造方法＞ 半導體裝置400可藉由與半導體裝置100B相同的方法而製造。關於各層的材料、厚度及形成方法，與半導體裝置100B中的各層的材料、厚度及形成方法相同。
其中，本實施形態中，形成自基板1側依序包含含Ti或Mo的膜（例如Ti膜）、Cu膜及Cu合金膜（例如CuMgAl膜）的積層膜作為源極配線用金屬膜。源極配線用金屬膜例如可藉由濺鍍法等而形成。Cu合金膜的形成可使用包含Cu合金的靶材來進行。
成為上層7U的Cu合金膜的成膜時的厚度較佳為10 nm以上、100 nm以下。若為10 nm以上，則於之後的步驟中，可充分降低Cu合金表面的反射率，且可形成Cu的氧化充分得到抑制的Cu合金氧化膜。再者，製品完成時的上層7U的厚度較成膜時的厚度而言，僅減少用於形成Cu合金氧化膜8A的部分。
本實施形態中，藉由氧化處理對氧化物半導體層5的通道區域5c表面進行氧化，並且源極配線層的表面亦被氧化，從而形成包含Cu合金氧化膜8A及Cu氧化膜8B的含銅金屬氧化膜8。此處，例如可以N2 O氣體流量：3000 sccm、壓力：100 Pa、電漿功率密度：1 W/cm2 、處理時間：200 sec～400 sec、基板溫度：200℃進行N2 O電漿處理作為氧化處理。藉此，形成厚度例如為10 nm的Cu合金氧化膜8A。再者，氧化處理的方法及條件並無特別限定。亦可進行所述實施形態中例示的其他氧化處理。
藉由氧化處理步驟，源極×汲極電極7中的露出的側面亦被氧化。結果，於下層7L的側面可形成金屬氧化膜（Ti氧化膜）9，於主層7a的側面可形成Cu氧化膜8B，於上層7U的側面可形成Cu合金氧化膜8A。該例中，Cu氧化膜8B的厚度大於Cu合金氧化膜8A的厚度，Ti氧化膜的厚度小於Cu合金氧化膜8A的厚度。
所述以外的步驟與半導體裝置100B的製造步驟相同。
本發明的實施形態並不限定於所述第1實施形態～第4實施形態。如所述般，若基板上的至少一個金屬配線層於上表面具有含銅金屬氧化膜，則可抑制金屬表面的外光的反射。若於2層以上的配線層的表面形成含銅金屬氧化膜，則可獲得更顯著的效果。
再者，圖14（a）～圖14（b）所示的閘極端子部210中，含銅金屬氧化膜28形成於閘極連接部3t的上表面的一部分上，但亦可不於閘極連接部3t的表面形成含銅金屬氧化膜28。有時例如僅於閘極配線層中位於顯示區域的部分形成含銅金屬氧化膜28，於位於非顯示區域的部分不形成含銅金屬氧化膜28。
所述實施形態中的氧化物半導體TFT均於氧化物半導體層5的基板1側配置有閘電極3（底閘極結構），但閘電極3亦可配置於氧化物半導體層5的上方（頂閘極結構）。另外，氧化物半導體TFT中，源極及汲極電極與氧化物半導體層5的上表面接觸（頂接觸結構），亦可與氧化物半導體層5的下表面接觸（底接觸結構）。另外，氧化物半導體TFT可具有通道蝕刻結構，亦可具有包含覆蓋通道區域的蝕刻終止的蝕刻終止結構。若氧化物半導體TFT為通道蝕刻型，則可於對氧化物半導體層的通道區域進行氧化處理的同時，於源極配線層表面形成含銅金屬氧化膜，故而有利。再者，「通道蝕刻型的TFT」中，如圖1（a）及圖1（b）所示，於通道區域上未形成蝕刻終止層，且源極及汲極電極的通道側的端部是以與氧化物半導體層的上表面接觸的方式配置。通道蝕刻型的TFT例如藉由於氧化物半導體層上形成源極×汲極電極用的導電膜，並進行源極×汲極分離而形成。於源極×汲極分離步驟中，有時通道區域的表面部分被蝕刻。另一方面，於通道區域上形成有蝕刻終止層的TFT（蝕刻終止型的TFT）中，源極及汲極電極的通道側的端部例如位於蝕刻終止層上。蝕刻終止型的TFT例如藉由如下方式形成，即，於形成覆蓋氧化物半導體層中成為通道區域的部分的蝕刻終止層後，於氧化物半導體層及蝕刻終止層上形成源極×汲極電極用的導電膜，並進行源極×汲極分離。
所述實施形態適合應用於使用氧化物半導體TFT的主動矩陣基板。主動矩陣基板可用於：液晶顯示裝置、有機電致發光（electroluminescence，EL）顯示裝置、無機EL顯示裝置等各種顯示裝置、以及具備顯示裝置的電子機器等。主動矩陣基板中，氧化物半導體TFT不僅可用作各畫素中所設置的開關元件，亦可用作驅動器（driver）等周邊電路的電路用元件（單片（monolithic）化）。於此種情況下，本發明的實施形態中的氧化物半導體TFT由於將具有高的遷移率（例如10 cm2 /Vs以上）的氧化物半導體層用作活性層，故而亦適合用作電路用元件。 [產業上之可利用性]
本發明的實施形態可廣泛應用於氧化物半導體TFT及具有氧化物半導體TFT的各種半導體裝置。例如，亦適用於主動矩陣基板等電路基板、液晶顯示裝置、有機電致發光（EL）顯示裝置及無機電致發光顯示裝置、微機電系統（micro-electro mechanical system，MEMS）顯示裝置等顯示裝置；影像感測器裝置等攝像裝置；圖像輸入裝置、指紋讀取裝置、半導體存儲器等各種電子裝置。
1‧‧‧基板
3‧‧‧閘電極
3a‧‧‧主層
3L‧‧‧下層
3t‧‧‧閘極連接部
4‧‧‧閘極絕緣層
4E、13E、15E、17E‧‧‧開口部
5‧‧‧氧化物半導體層（活性層）
5s‧‧‧源極接觸區域
5d‧‧‧汲極接觸區域
5c‧‧‧通道區域
7S‧‧‧源電極
7D‧‧‧汲電極
7a‧‧‧主層
7U‧‧‧上層
7L‧‧‧下層
7t‧‧‧源極連接部
8、25、28‧‧‧含銅金屬氧化膜
8A‧‧‧Cu合金氧化膜
8B‧‧‧Cu氧化膜
9、29‧‧‧金屬氧化膜
11‧‧‧層間絕緣層
12‧‧‧第1絕緣層
13‧‧‧第2絕緣層
15‧‧‧共用電極
17‧‧‧第3絕緣層
19‧‧‧透明導電層（畫素電極）
19t‧‧‧上部導電層
21‧‧‧界面（接觸面）
23‧‧‧公共配線
100A、100B、200、300A、300B、400‧‧‧半導體裝置
101、102、201、301、401‧‧‧氧化物半導體TFT
110、111、210、310、410‧‧‧閘極端子部
CH1、CH2‧‧‧接觸孔
G‧‧‧閘極配線
P（10）‧‧‧含銅金屬氧化膜的端部
P（CH）‧‧‧層間絕緣層的端部
S‧‧‧源極配線
Δx‧‧‧側蝕量
圖1（a）及圖1（b）為第1實施形態的半導體裝置100A的示意剖面圖，圖1（c）是半導體裝置100A的示意平面圖。 圖2（a）及圖2（b）分別為例示閘極端子部110的剖面圖及平面圖。 圖3（a）及圖3（b）分別為表示第1實施形態的另一半導體裝置100B的畫素的一部分及閘極端子部111的剖面圖，圖3（c）及圖3（d）分別為表示半導體裝置100B的畫素的一部分及閘極端子部111的平面圖。 圖4（a）及圖4（b）分別為表示用以說明半導體裝置100B的製造方法的一例的TFT形成區域及閘極端子部形成區域的步驟剖面圖。 圖5（a）及圖5（b）分別為表示用以說明半導體裝置100B的製造方法的一例的TFT形成區域及閘極端子部形成區域的步驟剖面圖，圖5（c）及圖5（d）分別為與圖5（a）及圖5（b）對應的平面圖。 圖6（a）及圖6（b）分別為表示用以說明半導體裝置100B的製造方法的一例的TFT形成區域及閘極端子部形成區域的步驟剖面圖。 圖7（a）及圖7（b）分別為表示用以說明半導體裝置100B的製造方法的一例的TFT形成區域及閘極端子部形成區域的步驟剖面圖，圖7（c）及圖7（d）分別為與圖7（a）及圖7（b）對應的平面圖。 圖8（a）及圖8（b）分別為表示用以說明半導體裝置100B的製造方法的一例的TFT形成區域及閘極端子部形成區域的步驟剖面圖，圖8（c）及圖8（d）分別為與圖8（a）及圖8（b）對應的平面圖。 圖9（a）及圖9（b）分別為表示用以說明半導體裝置100B的製造方法的一例的TFT形成區域及閘極端子部形成區域的步驟剖面圖，圖9（c）及圖9（d）分別為與圖9（a）及圖9（b）對應的平面圖。 圖10（a）及圖10（b）分別為表示用以說明半導體裝置100B的製造方法的一例的TFT形成區域及閘極端子部形成區域的步驟剖面圖，圖10（c）及圖10（d）分別為與圖10（a）及圖10（b）對應的平面圖。 圖11為示意性表示螯合洗滌後的基板1的剖面結構的一例的圖。 圖12為例示實施例的半導體裝置中的汲電極7D與畫素電極19的接觸部的剖面掃描式電子顯微鏡（scanning electron microscope，SEM）像的圖。 圖13為表示實施例及比較例的半導體裝置中的接觸電阻的測定結果的圖表。 圖14（a）及圖14（b）分別為表示第2實施形態的半導體裝置200的畫素的一部分及閘極端子部210的剖面圖。 圖15（a）及圖15（b）分別為表示用以說明半導體裝置200的製造方法的一例的TFT形成區域及閘極端子部形成區域的步驟剖面圖。 圖16（a）及圖16（b）分別為表示用以說明半導體裝置200的製造方法的一例的TFT形成區域及閘極端子部形成區域的步驟剖面圖。 圖17（a）及圖17（b）分別為表示用以說明半導體裝置200的製造方法的一例的TFT形成區域及閘極端子部形成區域的步驟剖面圖。 圖18（a）及圖18（b）分別為表示用以說明半導體裝置200的製造方法的一例的TFT形成區域及閘極端子部形成區域的步驟剖面圖。 圖19（a）及圖19（b）分別為表示用以說明半導體裝置200的製造方法的一例的TFT形成區域及閘極端子部形成區域的步驟剖面圖。 圖20（a）及圖20（b）分別為表示第3實施形態的半導體裝置300A的畫素的一部分及閘極端子部310的剖面圖，圖20（c）及圖20（d）分別為表示半導體裝置300A的畫素的一部分及閘極端子部310的平面圖。 圖21為表示第3實施形態的其他半導體裝置300B的畫素的一部分的剖面圖。 圖22（a）及圖22（b）分別為表示第4實施形態的半導體裝置400的畫素的一部分及閘極端子部410的剖面圖，圖22（c）及圖22（d）分別為表示半導體裝置400的畫素的一部分及閘極端子部410的平面圖。
1‧‧‧基板
3‧‧‧閘電極
4‧‧‧閘極絕緣層
5‧‧‧氧化物半導體層(活性層)
5s‧‧‧源極接觸區域
5d‧‧‧汲極接觸區域
5c‧‧‧通道區域
7S‧‧‧源電極
7D‧‧‧汲電極
7a‧‧‧主層
7L‧‧‧下層
8‧‧‧含銅金屬氧化膜
9‧‧‧金屬氧化膜
11‧‧‧層間絕緣層
19‧‧‧畫素電極
100A‧‧‧半導體裝置
101‧‧‧氧化物半導體TFT
G‧‧‧閘極配線
CH1‧‧‧接觸孔

Claims (20)

  1. 一種半導體裝置，其包括： 基板； 薄膜電晶體，支持於所述基板，且以氧化物半導體層作為活性層； 包含銅的至少一個金屬配線層，支持於所述基板； 包含銅的金屬氧化膜，配置於所述至少一個金屬配線層的上表面； 絕緣層，介隔所述金屬氧化膜而覆蓋所述至少一個金屬配線層；以及 導電層，在形成於所述絕緣層的開口部內，不介隔所述金屬氧化膜而與所述至少一個金屬配線層的一部分直接接觸。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述金屬氧化膜的厚度為20 nm以上、100 nm以下。
  3. 如申請專利範圍第1項或第2項所述的半導體裝置，其中所述至少一個金屬配線層包含銅層，所述金屬氧化膜為銅氧化膜。
  4. 如申請專利範圍第1項或第2項所述的半導體裝置，其中 所述至少一個金屬配線層包含銅合金層， 所述銅合金層含有銅與銅以外的至少一種金屬元素， 所述金屬氧化膜包含銅與所述至少一種金屬元素。
  5. 如申請專利範圍第1項至第4項中任一項所述的半導體裝置，其中除與所述導電層接觸的部分以外，所述至少一個金屬配線層的所述上表面由所述金屬氧化膜覆蓋。
  6. 如申請專利範圍第1項至第5項中任一項所述的半導體裝置，其中所述至少一個金屬配線層具有由相同的金屬膜而形成的多個金屬層， 所述金屬氧化膜配置於所述多個金屬層的上表面及側面。
  7. 如申請專利範圍第1項至第6項中任一項所述的半導體裝置，其中所述至少一個金屬配線層包含源極配線層， 所述源極配線層包含所述薄膜電晶體的源電極及汲電極、以及與所述源電極電性連接的源極配線， 所述導電層於所述開口部內與所述汲電極直接接觸。
  8. 如申請專利範圍第1項至第7項中任一項所述的半導體裝置，其中所述至少一個金屬配線層包含閘極配線層， 所述閘極配線層包含所述薄膜電晶體的閘電極、以及與所述閘電極電性連接的閘極配線。
  9. 如申請專利範圍第1項至第8項中任一項所述的半導體裝置，其更包括與所述至少一個金屬配線層不同的其他金屬配線層， 所述其他金屬配線層的上表面由包含銅的其他金屬氧化膜覆蓋，側面或下表面與其他導電層直接接觸。
  10. 如申請專利範圍第1項至第9項中任一項所述的半導體裝置，其中所述薄膜電晶體具有通道蝕刻結構。
  11. 如申請專利範圍第1項至第10項中任一項所述的半導體裝置，其中所述氧化物半導體層包含In-Ga-Zn-O系半導體。
  12. 如申請專利範圍第11項所述的半導體裝置，其中所述氧化物半導體層包含結晶質部分。
  13. 一種半導體裝置的製造方法，其為製造包括基板、以及形成於所述基板上的以氧化物半導體層作為活性層的薄膜電晶體的半導體裝置的方法，所述半導體裝置的製造方法包括： （A）藉由於所述基板上形成包含銅的金屬膜，並進行所述金屬膜的圖案化，而獲得至少一個金屬配線層的步驟； （B）於所述至少一個金屬配線層的上表面，形成包含銅的金屬氧化膜的步驟； （C）以覆蓋所述至少一個金屬配線層的方式形成絕緣層的步驟； （D）藉由於所述絕緣層設置開口部，而使所述至少一個金屬配線層的上表面的一部分於所述開口部的底面露出的步驟；以及 （E）於所述開口部內，以與所述至少一個金屬配線層的所述上表面的一部分接觸的方式形成導電層的步驟。
  14. 如申請專利範圍第13項所述的半導體裝置的製造方法，其中步驟（B）為藉由進行氧化處理，對所述至少一個金屬配線層的表面進行氧化而形成所述金屬氧化膜的步驟。
  15. 如申請專利範圍第13項所述的半導體裝置的製造方法，其中步驟（B）為使用濺鍍法而於所述至少一個金屬配線層上形成所述金屬氧化膜的步驟。
  16. 如申請專利範圍第13項至第15項中任一項所述的半導體裝置的製造方法，其中步驟（D）包括： 於所述絕緣層設置所述開口部，而使所述金屬氧化膜露出的步驟；以及 藉由使用螯合洗滌，將所述金屬氧化膜中露出的部分去除，而使所述至少一個金屬配線層的所述上表面的一部分露出的步驟。
  17. 如申請專利範圍第13項至第16項中任一項所述的半導體裝置的製造方法，其中所述至少一個金屬配線層包含源極配線層。
  18. 如申請專利範圍第17項所述的半導體裝置的製造方法，其中於步驟（A）之前更包括形成成為所述薄膜電晶體的活性層的氧化物半導體層的步驟； 步驟（B）中，藉由進行氧化處理，而提高所述氧化物半導體層中至少成為通道區域的部分的表面的氧濃度，並且對所述源極配線層的表面進行氧化而形成所述金屬氧化膜。
  19. 如申請專利範圍第13項至第18項中任一項所述的半導體裝置的製造方法，其中所述至少一個金屬配線層包含閘極配線層。
  20. 如申請專利範圍第13項至第19項中任一項所述的半導體裝置的製造方法，其更包括形成其他金屬配線層的步驟， 所述其他金屬配線層的下表面或側面與其他導電層接觸，所述其他金屬配線層的上表面由包含銅的其他金屬氧化膜覆蓋。
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