DE102020127831A1 - Speicherarray-gatestrukturen - Google Patents

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memory cell
conductive lines
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Chun-Chieh Lu
Sai-Hooi Yeong
Bo-Feng YOUNG
Yu-Ming Lin
Chih-Yu Chang
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Abstract

Eine Speicherzelle weist einen Dünnfilmtransistor über einem Halbleitersubstrat auf. Der Dünnfilmtransistor umfasst: ein ferroelektrisches (FE) Material, das eine Wortleitung kontaktiert, wobei das FE-Material eine hafniumhaltige Verbindung ist und die hafniumhaltige Verbindung ein Seltenerdmetall enthält; und eine Oxidhalbleiterschicht (OS), die eine Source-Leitung und eine Bitleitung kontaktiert, wobei das FE-Material zwischen der OS-Schicht und der Wortleitung angeordnet ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Dieser Antrag beansprucht die Priorität der am 29. Mai 2020 eingereichten vorläufigen US-Patentanmeldung 63/031,730 , die hiermit durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Halbleiterspeicher werden in integrierten Schaltungen für elektronische Anwendungen eingesetzt, z.B. in Radios, Fernsehervorrichtungen, Mobiltelefonen und PCs. Die Halbleiterspeicher umfassen zwei Hauptkategorien. Zum einen sind es flüchtige Speicher; zum anderen sind es nichtflüchtige Speicher. Die flüchtigen Speicher umfassen Direktzugriffsspeicher (RAM), die ferner in zwei Unterkategorien unterteilt werden können, nämlich statische Direktzugriffsspeicher (SRAM) und dynamische Direktzugriffsspeicher (DRAM). Sowohl SRAM als auch DRAM sind flüchtig, da die darin gespeicherten Informationen ohne Stromversorgung verloren gehen.
  • Auf der anderen Seite können nichtflüchtige Speicher die gespeicherten Daten aufrechterhalten. Eine Art von nichtflüchtigem Halbleiterspeicher ist der ferroelektrische Direktzugriffsspeicher (FeRAM oder FRAM). Zu den Vorteilen von FeRAM zählen eine hohe Schreib-/Lesegeschwindigkeit und eine geringe Größe.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A, 1B und 1C zeigen eine perspektivische Ansicht, einen Schaltplan und eine Draufsicht eines Speicherarray gemäß einigen Ausführungsformen.
    • 2, 3A, 3B, 4, 5, 6, 7, 8A, 8B, 9A, 9B, 9C, 9E, 9F, 9G, 10A, 10B, 11, 12, 13, 14A, 14B, 14C, 15A, 15B, 15C, 16A, 16B, 16C, 17A, 17B, 17C, 18A, 18B, 18C, 19, 20, 21, 22, 23, 24, 25, 26A, 26B, 27, 28A, 28B, 28C und 28D zeigen verschiedene Ansichten bei Herstellung eines Speicherarrays gemäß einigen Ausführungsformen.
    • 29, 30 und 31 zeigen verschiedene Ansichten eines Speicherarrays gemäß einigen Ausführungsformen.
    • 32 zeigt eine Tabelle mit Ionenradius und bevorzugten Phasen verschiedener Elemente.
    • 33 zeigt ein Phasendiagramm für eine hafniumhaltige Verbindung der Ausführungsform.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, kann aber auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt grundsätzlich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen vor, die hierin diskutiert sind.
  • Ferner können hier der Einfachheit halber räumlich relative Begriffe wie „unten“, „unter“, „abwärts“, „oben“, „über“, „aufwärts“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmal(en) wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Abbildungen dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hier verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen stellen ein 3D-Speicherarray mit mehreren vertikal gestapelten Speicherzellen bereit. Jede Speicherzelle weist auf: einen Dünnfilmtransistor (TFT) mit einem Wortleitungsbereich, der als eine Gateelektrode dient, einen Bitleitungsbereich, der als eine erste Source/Drain-Elektrode dient, und einen Source-Leitungsbereich, der als eine zweite Source/Drain-Elektrode dient. Jeder TFT enthält außerdem ein ferroelektrisches Material (FE-Material) (z.B. als eine Gatedielektrikumschicht) und einen Oxidhalbleiter-Kanalbereich (OS-Kanalbereich).
  • 1A, 1B und 1C zeigen Beispiele eines Speicherarrays gemäß einigen Ausführungsformen. 1A zeigt ein Beispiel eines Abschnitts des Speicherarrays 200 in einer dreidimensionalen Ansicht, 1B zeigt ein Schaltbild des Speicherarrays 200 und 1C zeigt eine Draufsicht des Speicherarray 200 gemäß einigen Ausführungsformen. Das Speicherarray 200 weist mehrere Speicherzellen 202 auf, die in einem Netzwerk von Zeilen und Spalten angeordnet sein können. Die Speicherzellen 202 können ferner vertikal gestapelt sein, um ein dreidimensionales Speicherarray zu bilden, wodurch die Vorrichtungsdichte erhöht wird. Das Speicherarray 200 kann in BEOL (back end of line) eines Halbleiter-Dies angeordnet sein. Das Speicherarray kann beispielsweise in den Verbindungsschichten des Halbleiter-Dies angeordnet sein, z.B. über einer oder mehreren aktiven Vorrichtungen (z.B. Transistoren), die auf einem Halbleitersubstrat gebildet sind.
  • In einigen Ausführungsformen ist das Speicherarray 200 ein Flash-Speicherarray, wie z.B. ein NOR-Flash-Speicherarray oder dergleichen. Jede Speicherzelle 202 kann einen Dünnfilmtransistor (TFT) 204 mit einem ferroelektrischen Material (FE-Material) 90 als ein Gatedielektrikum aufweisen. In einigen Ausführungsformen ist ein Gate jedes TFT 204 elektrisch mit einer jeweiligen Wortleitung (z.B. einer leitenden Leitung 72) gekoppelt, ein erster Source/Drain-Bereich jedes TFT 204 ist elektrisch mit einer jeweiligen Bitleitung (z.B. einer leitenden Leitung 106) gekoppelt, und ein zweiter Source/Drain-Bereich jedes TFT 204 ist elektrisch mit einer jeweiligen Source-Leitung (z.B. einer leitenden Leitung 108) gekoppelt, die den zweiten Source/Drain-Bereich elektrisch mit Masse (Erdpotential) verbindet. Die Speicherzellen 202 in einer gleichen horizontalen Zeile des Speicherarrays 200 können eine Wortleitung gemeinsam nutzen, während die Speicherzellen in einer gleichen vertikalen Spalte des Speicherarrays 200 eine Source-Leitung und eine gemeinsame Bitleitung gemeinsam nutzen können.
  • Das Speicherarray 200 weist mehrere vertikal gestapelte leitende Leitungen 72 (z.B. Wortleitungen) auf, wobei dielektrischen Schichten 52 zwischen benachbarten leitenden Leitungen 72 angeordnet sind. Die leitenden Leitungen 72 erstrecken sich in einer Richtung parallel zu einer Hauptoberfläche eines darunterliegenden Substrats (in 1A und 1B nicht gesondert dargestellt). Die leitenden Leitungen 72 können eine stufenartige Konfiguration aufweisen, so dass untere leitende Leitungen 72 länger als obere leitende Leitungen 72 sind und sich seitlich über Endpunkte der oberen leitenden Leitungen 72 hinaus erstrecken. Beispielsweise sind in 1A mehrere gestapelte Schichten von leitenden Leitungen 72 dargestellt, wobei eine oberste leitende Leitung 72 die kürzeste ist und eine unterste leitende Leitung 72 die längste ist. Jeweilige Längen der leitenden Leitungen 72 können hin zu dem darunter liegenden Substrat zunehmen. Auf diese Weise kann ein Abschnitt jeder der leitenden Leitungen 72 von oberhalb des Speicherarrays 200 zugänglich sein und leitende Kontakte können zu einem freigelegten Abschnitt jeder der leitenden Leitungen 72 hergestellt werden.
  • Das Speicher-Array 200 umfasst ferner mehrere leitende Leitungen 106 (z.B. Bitleitungen) und leitende Leitungen 108 (z.B. Source-Leitungen) auf. Die leitenden Leitungen 106 und 108 können sich jeweils in einer Richtung senkrecht zu den leitenden Leitungen 72 erstrecken. Ein dielektrisches Material 98 ist zwischen den leitenden Leitungen 106 und 108 angeordnet und isoliert benachbarte leitende Leitungen 106 und leitende Leitungen 108. Paare der leitenden Leitungen 106 und 108 zusammen mit einer überkreuzenden leitenden Leitung 72 definieren Ränder jeder Speicherzelle 202 und ein dielektrisches Material 102 ist zwischen benachbarten Paaren der leitenden Leitungen 106 und 108 angeordnet und isoliert diese. In einigen Ausführungsformen sind die leitenden Leitungen 108 elektrisch mit Masse gekoppelt (geerdet). Obwohl 1A eine bestimmte Anordnung der leitenden Leitungen 106 relativ zu den leitenden Leitungen 108 zeigt, ist es erkennbar, dass in anderen Ausführungsformen die Anordnung der leitenden Leitungen 106 und 108 umgedreht (flipped) sein kann.
  • Das Speicherarray 200 kann auch eine Oxidhalbleiterschicht (OS-Schicht 92) aufweisen. Die OS-Schicht 92 kann Kanalbereiche für die TFTs 204 der Speicherzellen 202 bereitstellen. Wenn z.B. eine geeignete Spannung (z.B. höher als eine jeweilige Schwellspannung (Vth) eines zugehörigen TFT 204) über eine jeweilige leitende Leitung 72 angelegt wird, kann ein Bereich der OS-Schicht 92, der die leitende Leitung 72 überkreuzt, Strom von den leitenden Leitungen 106 zu den leitenden Leitungen 108 fließen lassen (z.B. in einer Richtung wie durch Pfeil 206 angedeutet).
  • Ein FE-Material 90 ist zwischen den leitenden Leitungen 72 und der OS-Schicht 92 angeordnet und das FE-Material 90 kann Gatedielektrika für die TFTs 204 bereitstellen. Somit kann das Speicherarray 200 ferner als ein ferroelektrisches FERAM-Array (ferroelectric random access memory) bezeichnet werden. In einigen Ausführungsformen kann das FE-Material 90 eine hafniumbasierte Verbindung sein, die ein Seltenerdmetall enthält. Das Seltenerdmetall kann einen größeren Ionenradius als Hafnium aufweisen. Das Seltenerdmetall kann z.B. Lanthan, Yttrium, Gadolinium, Cer, Strontium oder dergleichen sein. Die Aufnahme des Seltenerdmetalls kann es ermöglichen, dass das FE-Material 90 durch einen Temperprozess bei relativ niedriger Temperatur (z.B. bei etwa 400° C oder weniger) eine orthorhombische kristalline Struktur erreicht. Beispielsweise können die Dotierstoffe der Seltenen Erden in dem FE-Material 90 den Zusammensetzungsbereich einer stabilen orthorhombischen Phase der FE-Schicht 90 vergrößern. Auf diese Weise stellt die FE-Schicht 90, die ein Beispiel eines Seltenerdmetalls enthält, eine verbesserte BEOL-Integration für das Speicherfeld 200 mit einem niedrigen thermischen Budget bereit. Ferner kann durch die Aufnahme eines Seltenerdmetalls in das FE-Material 90 die intrinsische Ermüdungsleistung und Lebensdauer des FE-Materials 90 verbessert werden. Beispielsweise kann die Lebensdauer des FE-Materials 90 in experimentellen Daten im Vergleich zu einem FE-Material ohne Seltenerdmetalle um einen Faktor von mindestens zehn verbessert werden und das FE-Material 90 kann mindestens 108 Polarisationszyklen ohne signifikante Verschlechterung des FE-Materials 90 ermöglichen. Somit verbessern verschiedene Ausführungsformen die Zuverlässigkeit der resultierenden Vorrichtung und die Herstellungsfreundlichkeit.
  • Das FE-Material 90 kann in eine von zwei verschiedenen Richtungen polarisiert werden und die Polarisationsrichtung kann geändert werden, indem eine geeignete Spannungsdifferenz über das FE-Material 90 angelegt wird und ein geeignetes elektrisches Feld erzeugt wird. Die Polarisation kann relativ lokalisiert sein (z.B. im Allgemeinen enthalten in jedem Rand der Speicherzellen 202) und ein kontinuierlicher Bereich des FE-Materials 90 kann sich über mehrere Speicherzellen 202 erstrecken. Abhängig von der Polarisationsrichtung eines bestimmten Bereichs des FE-Materials 90 variiert die Schwellspannung eines zugehörigen TFT 204 und es kann ein digitaler Wert (z.B. 0 oder 1) gespeichert werden. Wenn z.B. ein Bereich des FE-Materials 90 eine erste elektrische Polarisationsrichtung aufweist, kann der zugehörige TFT 204 eine relativ niedrige Schwellspannung aufweisen, und wenn der Bereich des FE-Materials 90 eine zweite elektrische Polarisationsrichtung aufweist, kann der zugehörige TFT 204 eine relativ hohe Schwellspannung aufweisen. Die Differenz zwischen den beiden Schwellspannungen kann als Schwellspannungsverschiebung bezeichnet werden. Eine größere Schwellspannungsverschiebung macht es einfacher (z.B. weniger fehleranfällig), den in der jeweiligen Speicherzelle 202 gespeicherten digitalen Wert auszulesen.
  • Um einen Schreibvorgang an einer Speicherzelle 202 durchzuführen, wird eine Schreibspannung über einen Abschnitt des FE-Materials 90 angelegt, der der Speicherzelle 202 entspricht. Die Schreibspannung kann angelegt werden, indem z.B. entsprechende Spannungen an eine jeweilige leitende Leitung 72 (z.B. die Wortleitung) und die entsprechenden leitenden Leitungen 106/108 (z.B. die Bitleitung/Source-Leitung) angelegt wird. Durch das Anlegen der Schreibspannung über den Abschnitt des FE-Materials 90 kann die Polarisationsrichtung des Bereichs des FE-Materials 90 geändert werden. Dadurch kann auch die jeweilige Schwellspannung des zugehörigen TFT 204 von einer niedrigen Schwellspannung auf eine hohe Schwellspannung oder umgekehrt umgeschaltet werden und ein digitaler Wert in der Speicherzelle 202 kann somit gespeichert werden. Da die leitenden Leitungen 72 die leitenden Leitungen 106 und 108 überkreuzen, können einzelne Speicherzellen 202 für den Schreibvorgang ausgewählt werden.
  • Um einen Lesevorgang an der Speicherzelle 202 durchzuführen, wird eine Lesespannung (eine Spannung zwischen der niedrigen und der hohen Schwellspannung) an die entsprechende leitende Leitung 72 (z.B. die Weltlinie) angelegt. Abhängig von der Polarisationsrichtung des entsprechenden Bereichs des FE-Materials 90 wird der TFT 204 der Speicherzelle 202 eingeschaltet oder nicht eingeschaltet. Folglich kann die leitende Leitung 106 über die leitende Leitung 108 (z.B. eine mit Masse gekoppelte Source-Leitung) entladen werden oder nicht und der in der Speicherzelle 202 gespeicherte digitale Wert kann bestimmt werden. Da die leitenden Leitungen 72 die leitenden Leitungen 106 und 108 überkreuzen, können einzelne Speicherzellen 202 für den Lesevorgang ausgewählt werden.
  • 1A zeigt weitere Referenzquerschnitte des Speicherarrays 200 zur Bezugnahme in späteren Zeichnungen. Der Querschnitt B-B' verläuft entlang einer Längsachse der leitenden Leitungen 72 und in einer Richtung, z.B. parallel zu einer Stromflussrichtung der TFTs 204. Der Querschnitt C-C' verläuft senkrecht zu dem Querschnitt B-B' und ist parallel zu einer Längsachse der leitenden Leitungen 72. Der Querschnitt C-C' verläuft durch die leitenden Leitungen 106. Der Querschnitt D-D' ist parallel zu dem Querschnitt C-C' und erstreckt sich durch das dielektrische Material 102. Zwecks Klarheit beziehen sich nachfolgende Zeichnungen auf diese Referenzquerschnitte.
  • 2 bis 28B sind Ansichten von Zwischenstadien bei der Herstellung des Speicherarrays 200 gemäß einigen Ausführungsformen. In 2 bis 8B wird der Mehrschichtstapel 58 gebildet und Gräben werden in dem Mehrschichtstapel 58 gebildet, wodurch die leitenden Leitungen 72 gemäß einigen Ausführungsformen definiert werden. Die leitenden Leitungen 72 können den Wortleitungen in dem Speicherarray 200 entsprechen und die leitenden Leitungen 72 können ferner Gateelektroden für die resultierenden TFTs des Speicherarrays 200 bereitstellen. 3A und 8A stellen jeweils eine dreidimensionale Ansicht dar. 2, 3B, 4, 5, 6, 7 und 8B sind entlang des Referenzquerschnitts C-C' wie in 1A dargestellt.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie z.B. ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das dotiert (z.B. mit einem p-Typ- oder einem n-Typ Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, z.B. ein Silizium-Wafer. Generell ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann z.B. eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, aufgebracht. Andere Substrate, wie z.B. ein Mehrschicht- oder Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter einschließlich Silizium-Germanium, Galliumarsenidphosphid, Aluminium-Indiumarsenid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und/oder Gallium-Indiumarsenidphosphid oder Kombinationen hiervon umfassen.
  • 2 zeigt ferner Schaltungen, die über dem Substrat 50 gebildet werden können. Die Schaltungen umfassen aktive Vorrichtungen (z.B. Transistoren) auf einer oberen Oberfläche des Substrats 50. Die Transistoren können Gatedielektrikumschichten 202 auf der oberen Oberflächen des Substrats 50 und Gateelektroden 204 auf den Gatedielektrikumschichten 202 aufweisen. Source/Drain-Bereiche 206 sind in dem Substrat 50 auf gegenüberliegenden Seiten der Gatedielektrikumschichten 202 und der Gateelektroden 204 angeordnet. Gate-Abstandshalter 208 werden entlang Seitenwände der Gatedielektrikumschichten 202 gebildet und trennen die Source/Drain-Bereiche 206 von den Gateelektroden 204 durch jeweilige seitliche Abstände. In einigen Ausführungsformen können die Transistoren planare Feldeffekttransistoren (FETs), Finnen-Feldeffekttransistoren (FinFETs), Nano-Feldeffekttransistoren (NanoFETs) oder dergleichen sein.
  • Ein erstes ILD 210 umgibt und isoliert die Source/Drain-Bereiche 206, die Gatedielektrikumschichten 202 und die Gateelektroden 204 und ein zweites ILD 212 liegt über dem ersten ILD 210. Source/Drain-Kontakte 214 erstrecken sich durch das zweite ILD 212 und das erste ILD 210 und sind elektrisch mit den Source/Drain-Bereichen 206 und Gate-Kontakten 216 verbunden, die sich durch das zweite ILD 212 erstrecken und elektrisch mit den Gateelektroden 204 verbunden sind. Eine Verbindungsstruktur 220, die eine oder mehrere gestapelte dielektrische Schichten 224 und leitende Merkmale 222 aufweist, welche in der einen oder den mehreren dielektrischen Schichten 224 gebildet sind, liegt über dem zweiten ILD 212, den Source/Drain-Kontakten 214 und den Gate-Kontakten 216. Obwohl in 2 zwei gestapelte dielektrische Schichten 224 dargestellt sind, ist es zu verstehen, dass die Verbindungsstruktur 200 eine beliebige Anzahl dielektrischer Schichten 224 mit darin angeordneten leitenden Merkmalen 222 aufweisen kann. Die Zwischenverbindungsstruktur 220 kann elektrisch mit den Gate-Kontakten 216 und den Source/Drain-Kontakten 214 verbunden werden, um funktionelle Schaltungen zu bilden. In einigen Ausführungsformen können die durch die Zwischenverbindungsstruktur 220 gebildeten funktionellen Schaltungen Logikschaltungen, Speicherschaltungen, Leseverstärker, Controller, Ein-/Ausgabeschaltungen, Bildsensorschaltungen und dergleichen oder Kombinationen hiervon umfassen. Obwohl mit Bezug auf 2 Transistoren behandelt werden, die auf dem Substrat 50 gebildet sind, können auch andere aktive Vorrichtungen (z.B. Dioden oder dergleichen) und/oder passive Vorrichtungen (z.B. Kondensatoren, Widerstände oder dergleichen) als Teile der Funktionsschaltungen gebildet werden.
  • In 3A und 3B wird ein Mehrschichtstapel 58 über der Struktur von 2 gebildet. Das Substrat 50, die Transistoren, die ILDs und die Verbindungsstruktur 120 können zwecks der Einfachheit und Klarheit in späteren Zeichnungen entfallen. Obwohl der Mehrschichtstapel 58 in Kontakt mit den dielektrischen Schichten 224 der Verbindungsstruktur 220 dargestellt ist, kann eine beliebige Anzahl von Zwischenschichten zwischen dem Substrat 50 und dem Mehrschichtstapel 58 angeordnet werden. Beispielsweise können eine oder mehrere zusätzliche Verbindungsschichten, die leitende Merkmale in isolierenden Schichten enthalten (z.B. low-k-dielektrische Schichten), zwischen dem Substrat 50 und dem Mehrschichtstapel 58 angeordnet werden. In einigen Ausführungsformen können die leitenden Merkmale strukturiert werden, um Strom-, Masse- und/oder Signalleitungen für die aktiven Vorrichtungen auf dem Substrat 50 und/oder dem Speicherarray 200 bereitzustellen (siehe 1A und 1B).
  • Der Mehrschichtstapel 58 umfasst alternierende Schichten von leitenden Leitungen 72A-D (zusammen als leitende Schichten 54 bezeichnet) und dielektrischen Schichten 52A-C (zusammen als dielektrische Schichten 52 bezeichnet). Die leitenden Schichten 54 können in nachfolgenden Schritten strukturiert werden, um die leitenden Leitungen 72 (z.B. Wortleitungen) zu definieren. Die leitenden Schichten 54 können ein leitendes Material wie Kupfer, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Ruthenium, Aluminium, Kombinationen hiervon oder dergleichen enthalten und die dielektrischen Schichten 52 können ein isolierendes Material wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen hiervon oder dergleichen enthalten. Die leitenden Schichten 54 und die dielektrischen Schichten 52 können jeweils z.B. durch chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), plasmaunterstützte CVD (PECVD) oder dergleichen gebildet werden. Obwohl 3A und 3B eine bestimmte Anzahl von leitenden Schichten 54 und dielektrischen Schichten 52 zeigen, können in anderen Ausführungsformen eine andere Anzahl von leitenden Schichten 54 und dielektrischen Schichten 52 vorgesehen sein.
  • In 4 werden eine Hartmaske 80 und ein Photoresist 82 auf den Mehrschichtstapel 58 aufgebracht. Die Hartmaskenschicht 80 kann z.B. Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, die durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden können. Das Photoresist 82 kann z.B. durch eine Aufschleudertechnik gebildet werden.
  • In 5 wird das Photoresist 82 strukturiert, um Gräben 86 zu bilden. Die Photoresists können durch akzeptablen Photolithographie-Techniken strukturiert werden. Beispielsweise wird das Photoresist 82 zur Strukturierung an Licht ausgesetzt (belichtet). Nach dem Belichtungsprozess kann das Photoresist 82 entwickelt werden, um belichtete oder unbelichtete Abschnitte des Photoresists zu entfernen, je nachdem, ob ein Negativ- oder Positivphotoresist verwendet wird, wodurch eine Strukturierung der Formgräben 86 definiert wird.
  • In 6 wird eine Struktur des Photoresists 82 durch einen akzeptablen Ätzprozess auf die Hartmaske 84 übertragen, z.B. durch Nass- oder Trockenätzen, ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder dergleichen oder eine Kombination hiervon. Der Ätzvorgang kann anisotrop sein. Auf diese Weise werden Gräben 86 gebildet, die sich durch die Hartmaske 84 erstrecken. Das Photoresist 82 kann z.B. durch einen Veraschungsprozess entfernt werden.
  • In 7 wird eine Struktur der Hartmaske 84 durch einen oder mehrere akzeptable Ätzprozesse, wie z.B. Nass- oder Trockenätzen, ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination hiervon, auf den Mehrschichtstapel 58 übertragen. Die Ätzprozesse können anisotrop sein. So werden Gräben 86, die sich durch den Mehrschichtstapel 58 erstrecken, und die leitenden Leitungen 72 (z.B. Wortleitungen) aus den leitenden Schichten 54 gebildet. Durch das Ätzen von Gräben 86 durch die leitenden Schichten 54 können benachbarte leitende Leitungen 72 voneinander getrennt werden. Anschließend, wie in 8A und 8B gezeigt, kann die Hartmaske 84 durch einen akzeptables Prozess, wie z.B. einen Nassätzprozess, einen Trockenätzprozess, einen Planarisierungsprozess, Kombinationen hiervon oder dergleichen, entfernt werden.
  • 9A bis 14C zeigen die Bildung und Strukturierung von Kanalbereichen für die TFTs 204 (siehe 1B) in den Gräben 86. 9A, 10A und 14A stellen jeweils eine dreidimensionale Ansicht dar. In 9B, 9C, 9D, 10B, 11, 12, 13 und 14B sind Querschnittsansichten entlang der Linie C-C' in 1A dargestellt. 14C zeigt eine entsprechende Draufsicht der TFT-Struktur.
  • In 9A und 9B wird ein FE-Material 90 in den Gräben 86 konform abgeschieden. Das FE-Material 90 kann ein Material enthalten, das in der Lage ist, durch Anlegen einer geeigneten Spannungsdifferenz über das FE-Material 90 zwischen zwei verschiedenen Polarisationsrichtungen umzuschalten. Beispielsweise kann die Polarisation des FE-Materials 90 als Reaktion auf ein elektrisches Feld veränderlich sein, das durch Anlegen des Spannungsdifferentials entsteht.
  • Beispielsweise kann das FE-Material 90 ein hoch-k-dielektrisches Material enthalten, wie z.B. ein hafniumbasiertes (Hf-basiertes) dielektrisches Material oder dergleichen. In einigen Ausführungsformen ist das FE-Material 90 eine hafniumhaltige Verbindung, wie z.B. Hafnium-Zirkoniumoxid (HfZnO), Hafnium-Aluminiumoxid (HfAlO), Hafnium-Lanthanoxid (HfLaO), Hafnium-Ceroxid (HfCeO), Hafniumoxid (HfO), Hafnium-Gadoliniumoxid (HfGdO), Hafnium-Siliziumoxid (HfSiO), Hafnium-Zirkonium-Lanthanoxid (HfZrLaO), Hafnium-Zirkonium-Gadoliniumoxid (HfZrGdO), Hafnium-Zirkonium-Yttriumoxid (HfZrYO), Hafnium-Zirkonium-Ceroxid (HfZrCeO), Hafnium-Zirkonium-Strontiumoxid (HfZrSrO) oder dergleichen. Beispielsweise kann die hafniumhaltige Verbindung ferner ein Seltenerdmetall enthalten, wie z.B. ein Seltenerdmetall mit einem Ionenradius größer als Hafnium. In einigen Ausführungsformen kann das Seltenerdmetall Cer (Ce), Yttrium (Y), Gadolinium (Gd), Lanthan (La), Strontium (Sr) oder dergleichen sein. 32 zeigt eine Tabelle 300 mit den Ionenradien verschiedener Elemente und einer jeweiligen bevorzugten Phase (z.B. tetragonal (t) oder tetragonal/kubisch (t/c)) jedes der Elemente. Wie dort gezeigt können Seltenerdmetalle mit einem höheren Ionenradius als Hafnium eine bevorzugte Phase aufweisen, die tetragonal und kubisch (t/c) ist. Durch die Aufnahme dieser Seltenerdmetalle mit einer bevorzugten t/c-Phase in die hafniumhaltige Verbindung des FE-Materials 90 kann eine orthorhombische Gitterstruktur in dem FE-Material 90 bei einer relativ niedrigen Tempern-Temperatur (z.B. bei Temperaturen von etwa 400° C oder weniger) erreicht werden. Beispielsweise zeigt 33 ein Phasendiagramm 302 von Hafniumdioxid (HfO2), Zirkoniumdioxid (ZrO2) und einem Seltenerdmetalloxid (MO). In 33 ist der Zusammensetzungsbereich 304 der orthorhombischen Phase relativ groß und kann größer sein als der orthorhombische Zusammensetzungsbereich einer hafniumbasierten Verbindung ohne ein Seltenerdmetall. Durch die Aufnahme eines Seltenerdmetalls kann eine orthorhombische Gitterstruktur in dem FE-Material 90 relativ leicht erreicht werden (z.B. bei einer niedrigeren Temperatur) und das FE-Material 90 kann innerhalb des relativ geringen Wärmebudgets von BEOL-Prozessen gebildet werden (z.B. bei einer Temperatur, die die FEOL-Merkmale (front end of line features) wie aktive Vorrichtungen nicht beschädigt, die auf dem Substrat 50 gebildet werden).
  • Das FE-Material 90 wird in einigen Ausführungsformen durch einen ALD-Prozess gebildet. 9C, 9C, 9E und 9F zeigen Detailansichten des FE-Materials 90 während des ALD-Prozesses in einigen Ausführungsformen. Der ALD-Prozess kann das Bilden von mehreren Monoschichten 90A-C umfassen, wobei jede Monoschicht ein Molekül dick ist. Die Monoschicht 90A kann eine Monoschicht aus einem Seltenerdmetalloxid sein, wie z.B. einem Oxid eines Seltenerdmetalls mit einem größeren Ionenradius als Hafnium. In einigen Ausführungsformen ist die Monoschicht 90A CeO, YO, GdO, LaO, SrO oder dergleichen. Die Monoschicht 90B kann eine Monoschicht aus Zirkoniumdioxid (ZrO2) oder dergleichen sein und die Monoschicht 90C kann eine Monoschicht aus Hafniumdioxid (HfO2) oder dergleichen sein. Ein Material von jeder der Monoschichten 90A, 90B, 90C kann durch Einströmen eines oder mehrerer geeigneter Vorläufer in die ALD-Beschichtungskammer in den Formgräben 86 gebildet werden. Zur Bildung von Lanthanoxid kann z.B. La(fAMD)3 oder dergleichen als Vorläufer in die ALD-Kammer geleitet werden; zur Bildung von Yttriumoxid kann Y(CpBut)3 oder dergleichen als Vorläufer in die ALD-Kammer geleitet werden; zur Bildung von Gadoliniumoxid kann Gd(DPDMG)3 oder dergleichen als Vorläufer in die ALD-Kammer geleitet werden; zur Bildung von Ceroxid kann Ce(iPrCp)2(N-iPr-amd) oder dergleichen als Vorläufer in die ALD-Kammer geleitet werden; und zur Bildung von Yttriumoxid kann Y(CpBut)3 oder dergleichen als Vorläufer in die ALD-Kammer geleitet werden. Andere Vorläufer können in anderen Ausführungsformen verwendet werden.
  • Die Monoschichten 90A, 90B und 90C können in jeder geeigneten Reihenfolge abgeschieden werden. Beispielsweise zeigt 9C eine Ausführungsform, wobei die Monoschichten 90A, 90B und 90C gemäß einer sich wiederholender Struktur abgeschieden werden mit einer Monoschicht 90C, einer direkt auf der Monoschicht 90C abgeschiedenen Monoschicht 90B und einer direkt auf der Monoschicht 90B abgeschiedenen Monoschicht 90A. Als ein weiteres Beispiel zeigt 9D eine Ausführungsform, wobei die Monoschichten 90A, 90B und 90C gemäß einer sich wiederholenden Struktur abgeschieden werden mit einer Monoschicht 90C, einer direkt auf der Monoschicht 90C abgeschiedenen Monoschicht 90A und einer direkt auf der Monoschicht 90A abgeschiedenen Monoschicht 90B. Als ein weiteres Beispiel zeigt 9E eine Ausführungsform, wobei die Monoschichten 90A, 90B und 90C gemäß einer sich wiederholenden Struktur abgeschieden werden mit einer Monoschicht 90A, einer direkt auf der Monoschicht 90A abgeschiedenen Monoschicht 90C und einer direkt auf der Monoschicht 90C abgeschiedenen Monoschicht 90B. Als ein weiteres Beispiel zeigt 9D eine Ausführungsform, wobei mehrere Monoschichten 90C gebildet werden, mehrere Monoschichten 90B direkt auf den mehreren Monoschichten 90C gebildet werden und mehrere Monoschichten 90A direkt auf den mehreren Monoschichten 90B gebildet werden. 9C bis 9F zeigen eine bestimmte Menge und eine bestimmte Struktur der Monoschichten 90A, 90B und 90C nur zum Zwecke der Veranschaulichung. In anderen Ausführungsformen können andere Strukturen und/oder andere Mengen der Monoschichten 90A, 90B und 90C gebildet werden.
  • In einigen Ausführungsformen kann eine jeweilige Menge jeder der Monoschichten 90A, 90B und 90C so gewählt werden, dass das FE-Material 90 innerhalb des Zusammensetzungsbereichs seiner orthorhombischen Phase liegt (z.B. dem Bereich 304 in 33 gemäß einigen Ausführungsformen). Beispielsweise kann ein Molprozentsatz von Zirkonium in der FE-Schicht 90 in einem Bereich von etwa 40% bis etwa 70% liegen und ein Molprozentsatz des Seltenerdmetalls in der FE-Schicht 90 kann in einem Bereich von etwa 1% bis etwa 10% liegen. Der Molprozentsatz der Elemente in der FE-Schicht 90 kann gesteuert werden, indem eine geeignete Menge jeder der Monoschichten 90A, 90B oder 90C gebildet wird. Durch die Bildung des FE-Materials 90 mit der obigen Zusammensetzung kann das FE-Material 90 nach dem Tempern eine orthorhombische Gitterstruktur aufweisen. Es zeigte sich, dass, wenn die Mengen der verschiedenen Elemente (z.B. Zirkonium und/oder das Seltenerdmetall) außerhalb der vorgenannten Bereiche liegen, das FE-Material 90 möglicherweise keine orthorhombische Gitterstruktur nach dem Tempern aufweist.
  • Nachdem die verschiedenen Monoschichten (z.B. die Monoschichten 90A, 90B und 90C) abgeschieden sind, kann ein Tempervorgang durchgeführt werden. Als ein Ergebnis des Temperprozesses kann das FE-Material 90 eine kristalline Struktur mit einem orthorhombischen Gitter aufweisen. 9G zeigt ein Hafnium-Zirkonium-Seltenerdmetalloxid mit ferroelektrischer Phase, das aus dem Temperprozess resultiert. Das Tempern kann bei einer Temperatur von etwa 400° C oder weniger durchgeführt werden. Durch die Aufnahme des Seltenerdmetalls (z.B. mit einem größeren Ionenradius als Hafnium) in das FE-Material 90 kann durch das Tempern bei relativ niedriger Temperatur noch eine orthorhombische Gitterstruktur in dem FE-Material 90 erreicht werden. Somit kann die BEOL-Integration des Speicherarrays 200 verbessert werden. Ferner zeigte es sich, dass durch die Aufnahme des Seltenerdmetalls in das FE-Material 90 die Beständigkeit des FE-Materials 90 um einen Faktor von zehn oder mehr verbessert werden kann. Beispielsweise können 108 oder mehr Polarisationszyklen ohne signifikante Verschlechterung des FE-Materials 90 durchgeführt werden.
  • In 10A und 10B wird die OS-Schicht 92 in den Gräben 86 über dem FE-Material 90 konform abgeschieden. Die OS-Schicht 92 enthält ein Material, wie z.B. Zinkoxid (ZnO), Indium-Wolframoxid (InWO), Indium-Gallium-Zinkoxid (InGaZnO), Indium-Zinkoxid (InZnO), Indium-Zinnoxid (ITO), Kombinationen daraus oder dergleichen, das geeignet ist, einen Kanalbereich für einen TFT (z.B. die TFTs 204, siehe 1A) bereitzustellen. Die OS-Schicht 92 kann durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden. Die OS-Schicht 92 kann sich entlang Seitenwände und einer unteren Oberfläche der Gräben 86 über der FE-Schicht 90 erstrecken. Nach der Abscheidung der OS-Schicht 92 kann ein Temperschritt (z.B. in einem Temperaturbereich von etwa 3000 C bis etwa 4500 C) in sauerstoffartiger Umgebung durchgeführt werden, um die Ladungsträger der OS-Schicht 92 zu aktivieren.
  • In 11 wird eine dielektrische Schicht 98A in den Gräben 86 über der OS-Schicht 92 abgeschieden. Die dielektrische Schicht 98A kann z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, die durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden kann. Die dielektrische Schicht 98A kann sich entlang Seitenwände und einer unteren Oberfläche der Gräben 86 über der OS-Schicht 92 erstrecken.
  • In 12 werden untere Abschnitte der dielektrischen Schicht 98A in den Gräben 86 entfernt, z.B. durch eine Kombination von Photolithographie und Ätzen. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie z.B. Nass- oder Trockenätzen, ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination hiervon. Das Ätzen kann anisotrop sein.
  • Anschließend kann, wie auch in 12 dargestellt, die dielektrische Schicht 98A als eine Ätzmaske verwendet werden, um durch einen unteren Abschnitt der OS-Schicht 92 in den Gräben 86 zu ätzen. Das Ätzen kann durch jeder akzeptablen Ätzprozess erfolgen, wie z.B. durch Nass- oder Trockenätzen, reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination hiervon. Das Ätzen kann anisotrop sein. Das Ätzen der OS-Schicht 92 kann Abschnitte des FE-Materials 90 auf einer unteren Oberfläche der Gräben 86 freilegen. Auf diese Weise können Abschnitte der OS-Schicht 92 auf gegenüberliegenden Seitenwänden der Gräben 86 voneinander getrennt werden, was die Isolierung zwischen den Speicherzellen 202 des Speicherarrays 200 verbessert (siehe 1A).
  • In 13 kann ein zusätzliches dielektrisches Material 98B abgeschieden werden, um die verbleibenden Abschnitte der Gräben 86 zu füllen. Das dielektrische Material 98B kann die gleiche Materialzusammensetzung aufweisen und durch einen ähnlichen Prozess wie die dielektrische Schicht 98A gebildet werden. Das dielektrische Material 98B und die dielektrische Schicht 98A können im Folgenden zusammen als das dielektrische Material 98 bezeichnet werden.
  • In 14A bis 14C wird dann ein Entfernungsprozess an dem dielektrische Material 98, der OS-Schicht 92 und dem FE-Material 90 durchgeführt, um überschüssiges Material über dem Mehrschichtstapel 58 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzungsprozess, Kombinationen hiervon oder dergleichen verwendet werden. Der Planarisierungsprozess legt den Mehrschichtstapel 58 frei, so dass die obere Oberfläche des Mehrschichtstapels 58 nach Abschluss des Planarisierungsprozesses eben ist. 14C zeigt eine entsprechende Draufsicht der in 14A dargestellten Struktur.
  • 15A bis 18C zeigen Zwischenschritte bei der Herstellung der leitenden Leitungen 106 und 108 (z.B. Source-Leitungen und Bit-Leitungen) in dem Speicherarray 200. Die leitenden Leitungen 106 und 108 können sich in einer Richtung senkrecht zu den leitenden Leitungen 72 erstrecken, so dass einzelne Zellen des Speicherarrays 200 für Lese- und Schreiboperationen ausgewählt werden können. In 15A bis 18C zeigen Zeichnungen mit Endung „A“ jeweils eine 3D-Ansicht. In 15A bis 18C zeigen Zeichnungen mit Endung „B“ jeweils eine Draufsicht und Zeichnungen mit Endung „C“ zeigen eine entsprechende Querschnittsansicht entlang der Linie C-C' von 1A.
  • In 15A, 15B und 15C sind Gräben 100 durch die OS-Schicht 92 und das dielektrische Material 98 strukturiert. 15C zeigt eine Querschnittsansicht der Linie C-C' in 15B. Die Strukturierung der Gräben 100 kann z.B. durch eine Kombination von Photolithographie und Ätzen erfolgen. Die Gräben 100 können zwischen gegenüberliegenden Seitenwänden des FE-Materials 90 angeordnet werden und die Gräben 100 können benachbarte Stapel von Speicherzellen in dem Speicherarray 200 physisch trennen (siehe 1A).
  • In 16A, 16B und 16C wird ein dielektrisches Material 102 in den Gräben 100 abgeschieden und füllt sie. 16C zeigt eine Querschnittsansicht der Linie C-C' in 16B. Die dielektrische Schicht 102 kann z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, das durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden kann. Die dielektrische Schicht 102 kann sich entlang Seitenwände und einer unteren Oberfläche der Gräben 86 über der OS-Schicht 92 erstrecken. Nach der Abscheidung kann ein Planarisierungsprozess (z.B. ein CMP, Rückätzen oder dergleichen) durchgeführt werden, um überschüssige Abschnitte des dielektrischen Materials 102 zu entfernen. In der resultierenden Struktur können die oberen Oberflächen des Mehrschichtstapels 58, des FE-Materials 90, der OS-Schicht 92 und des dielektrischen Materials 102 im Wesentlichen eben sein (z.B. innerhalb prozessbedingten Schwankungen). In einigen Ausführungsformen können die Materialien der dielektrischen Materialien 98 und 102 so ausgewählt werden, dass sie selektiv relativ zueinander geätzt werden können. Beispielsweise ist das dielektrische Material 98 in einigen Ausführungsformen ein Oxid und das dielektrische Material 102 ist ein Nitrid. In einigen Ausführungsformen ist das dielektrische Material 98 ein Nitrid und das dielektrische Material 102 ein Oxid. Andere Materialien sind aber auch möglich.
  • In 17A, 17B und 17C werden Gräben 104 für die leitenden Leitungen 106 und 108 strukturiert. 17C zeigt eine Draufsicht von oben abwärts entlang der Linie C-C' in 17B. Die Gräben 104 werden strukturiert, indem das dielektrische Material 98 z.B. durch eine Kombination von Photolithographie und Ätzen strukturiert wird.
  • Beispielsweise kann ein Photoresist 118 über dem Mehrschichtstapel 58, dem dielektrischen Material 98, dem dielektrischen Material 102, der OS-Schicht 92 und dem FE-Material 90 abgeschieden werden. Das Photoresist 118 kann z.B. durch eine AufschleuderTechnik gebildet werden. Das Photoresist 82 wird strukturiert, um Öffnungen 120 zu definieren. Jede der Öffnungen 120 kann einen jeweiligen Bereich des dielektrischen Materials 102 überlappen und jede der Öffnungen 120 kann ferner zwei separate Bereiche des dielektrischen Materials 98 teilweise freilegen. Beispielsweise kann jede Öffnung 120 einen Bereich des dielektrischen Materials 102 freilegen, einen ersten Bereich des dielektrischen Materials 98 teilweise freilegen und einen zweiten Bereich des dielektrischen Materials 98 teilweise freilegen, der durch den Bereich des dielektrischen Materials 102 von dem ersten Bereich des dielektrischen Materials 98 getrennt ist. Auf diese Weise kann jede der Öffnungen 120 eine Strukturierung einer leitenden Leitung 106 und einer benachbarten leitenden Leitung 108 definieren, die durch das dielektrische Material 102 getrennt sind. Die Photoresists können durch akzeptable Photolithographie-Techniken strukturiert werden. Beispielsweise wird das Photoresist 82 zur Strukturierung an Licht ausgesetzt (belichtet). Nach dem Belichtungsprozess kann das Photoresist 82 entwickelt werden, um belichtete oder unbelichtete Abschnitte des Photoresists zu entfernen, je nachdem, ob ein Negativ- oder Positivphotoresist verwendet wird, wodurch eine Strukturierung der Formöffnungen 120 definiert wird.
  • Anschließend können Abschnitte des dielektrischen Materials 98, die durch die Öffnungen 120 freigelegt werden, z.B. durch Ätzen entfernt werden. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie z.B. Nass- oder Trockenätzen, ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination hiervon. Das Ätzen kann anisotrop sein. Der Ätzprozess kann ein Ätzmittel verwenden, das das dielektrische Material 98 ätzt, ohne das dielektrische Material 102 wesentlich zu ätzen. Folglich, obwohl die Öffnungen 120 das dielektrische Material 102 freilegen, wird das dielektrische Material 102 möglicherweise nicht signifikant entfernt. Eine Struktur der Gräben 104 kann den leitenden Leitungen 106 und 108 entsprechen (siehe 18A, 18B und 18C). Beispielsweise kann ein Abschnitt des dielektrischen Materials 98 zwischen jedem Paar von Gräben 104 verbleiben und das dielektrische Material 102 kann zwischen benachbarten Paaren von Gräben 104 angeordnet sein. Nachdem die Gräben 104 strukturiert sind, kann das Photoresist 118 entfernt werden z.B. durch Veraschung.
  • In 18A, 18B und 18C werden die Gräben 104 mit einem leitenden Material gefüllt, um die leitenden Leitungen 106 und 108 zu bilden. 18C zeigt eine Draufsicht von oben abwärts entlang der Linie C-C' in 18B. Die leitenden Leitungen 106 und 108 können jeweils ein leitendes Material enthalten, wie z.B. Kupfer, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Ruthenium, Aluminium, Kombinationen hiervon oder dergleichen, die jeweils z.B. durch CVD, ALD, PVD, PECVD oder dergleichen gebildet werden können. Nachdem die leitenden Leitungen 106 und das leitende Material abgeschieden sind, kann eine Planarisierung (z.B. ein CMP, Rückätzen oder dergleichen) durchgeführt werden, um überschüssige Abschnitte des leitenden Materials zu entfernen, wodurch die leitenden Leitungen 106 und 108 gebildet werden. In der resultierenden Struktur können die oberen Oberflächen des Mehrschichtstapels 58, des FE-Materials 90, der OS-Schicht 92, der leitenden Leitungen 106 und der leitenden Leitungen 108 im Wesentlichen eben sein (z.B. innerhalb von prozessbedingten Abweichungen). Die leitenden Leitungen 106 können den Bitleitungen in dem Speicherarray entsprechen und die leitenden Leitungen 108 können den Source-Leitungen im Speicherarray 200 entsprechen. Ferner können die leitenden Leitungen 106 und 108 Source/Drain-Elektroden für TFTs in dem Speicherarray 200 darstellen. Obwohl in 18C eine Querschnittsansicht gezeigt ist, die lediglich die leitenden Leitungen 106 darstellt, kann eine Querschnittsansicht der leitenden Leitungen 108 ähnlich sein.
  • 19 bis 28B sind Ansichten von Zwischenstadien bei der Herstellung einer Treppenstruktur des Speicherarrays 200 gemäß einigen Ausführungsformen. 19, 20, 21, 22, 23, 24, 25, 26B, 27 und 28B sind entlang des Referenzquerschnitts B-B' in 1 dargestellt. 26A und 28A sind in einer dreidimensionalen Ansicht dargestellt.
  • In 19 wird ein Photoresist 56 über dem Mehrschichtstapel 58 gebildet. Wie oben diskutiert, kann der Mehrschichtstapel 58 alternierende Schichten von den leitenden Leitungen 72 (bezeichnet mit 72A, 72B, 72C und 72D) und den dielektrischen Schichten 52 (bezeichnet mit 52A, 52B und 52C) aufweisen. Das Photoresist 56 kann durch eine Aufschleuder-Technik gebildet werden und durch akzeptable Photolithographie-Techniken strukturiert werden.
  • In 20 wird das Photoresist 56 strukturiert, um den Mehrschichtstapel 58 in den Bereichen 60 freizulegen, während die übrigen Abschnitte des Mehrschichtstapels 58 maskiert werden (z.B. Abschnitte, die das FE-Material 90, die OS-Schicht 92, die leitenden Leitungen 106 und die leitenden Leitungen 108 enthalten). Beispielsweise kann eine oberste Schicht des Mehrschichtstapels 58 (z.B. die leitenden Leitungen 72D) in den Bereichen 60 freigelegt werden. Das Photoresist kann Abschnitte des Mehrschichtstapels 58, der das FE-Material 90, die OS-Schicht 92, die leitenden Leitungen 106 und die leitenden Leitungen 108 enthält, maskieren und schützen, bis das Photoresist 56 entfernt ist (siehe 26A und 26B).
  • In 21 werden die freigelegten Abschnitte des Mehrschichtstapels 58 in den Bereichen 60 unter Verwendung des Photoresists 56 als eine Maske geätzt. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie z.B. Nass- oder Trockenätzen, ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination hiervon. Das Ätzen kann anisotrop sein. Das Ätzen kann Abschnitte der leitenden Leitungen 72D und der dielektrischen Schicht 52C in den Bereichen 60 entfernen und Öffnungen 61 definieren. Da die leitenden Leitungen 72D und die dielektrische Schicht 52C voneinander verschiedene Materialzusammensetzungen aufweisen, können die Ätzmittel, die zum Entfernen freigelegter Abschnitte dieser Schichten verwendet werden, unterschiedlich sein. In einigen Ausführungsformen wirkt die dielektrische Schicht 52C als eine Ätzstoppschicht, während die leitenden Leitungen 72D geätzt werden, und die leitenden Leitungen 72C wirken als eine Ätzstoppschicht, während die dielektrische Schicht 52C geätzt wird. Folglich können die Abschnitte der leitenden Schicht 54E und der leitenden Leitungen 72D selektiv entfernt werden, ohne die restlichen Schichten des Mehrschichtstapels 58 zu entfernen, und die Öffnungen 61 können bis zu einer gewünschten Tiefe verlängert (erweitert) werden. Alternativ kann ein zeitgesteuerter Ätzprozess verwendet werden, um das Ätzen der Öffnungen 61 zu stoppen, nachdem die Öffnungen 61 eine gewünschte Tiefe erreicht haben. In der resultierenden Struktur werden die leitenden Leitungen 72C in den Bereichen 60 freigelegt.
  • In 22 wird das Photoresists 56 getrimmt (beschnitten), um zusätzliche Abschnitte des Mehrschichtstapels 58 freizulegen. Das Photoresist kann durch akzeptable Photolithographie-Techniken getrimmt werden. Als ein Ergebnis des Trimmens wird die Breite des Photoresists 56 reduziert und Abschnitte des Mehrschichtstapels 58 in den Bereichen 60 und 62 können freigelegt werden. Beispielsweise kann eine obere Oberfläche der leitenden Leitungen 72C in den Bereichen 60 freigelegt werden und eine obere Oberfläche der leitenden Leitung 72D in den Bereichen 62 freigelegt werden.
  • In 23 werden Abschnitte der leitenden Leitungen 72D, der dielektrischen Schicht 52C, der leitenden Leitungen 72C und der dielektrischen Schicht 52B in den Bereichen 60 und 62 durch akzeptable Ätzprozesse unter Verwendung des Photoresists 56 als eine Maske entfernt. Das Ätzen kann durch jeden akzeptable Ätzprozess erfolgen, wie z.B. durch Nass- oder Trockenätzen, ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination hiervon. Das Ätzen kann anisotrop sein. Das Ätzen kann die Öffnungen 61 weiter in den Mehrschichtstapel 58 verlängern (erweitern). Da die leitenden Leitungen 72D/72C und die dielektrischen Schichten 52C/52B voneinander verschiedene Materialzusammensetzungen aufweisen, können die Ätzmittel, die zum Entfernen freigelegter Abschnitte dieser Schichten verwendet werden, unterschiedlich sein. In einigen Ausführungsformen dient die dielektrische Schicht 52C als eine Ätzstoppschicht beim Ätzen der leitenden Leitungen 72D; die leitenden Leitungen 72C dienen als eine Ätzstoppschicht beim Ätzen der dielektrischen Schicht 52C; die dielektrische Schicht 52B dient als eine Ätzstoppschicht beim Ätzen der leitenden Leitungen 72C; und die leitenden Leitungen 72B dienen als eine Ätzstoppschicht beim Ätzen der dielektrischen Schicht 52B. Folglich können Abschnitte der leitenden Leitungen 72D/72C und der dielektrischen Schicht 52C/52B selektiv entfernt werden, ohne die restlichen Schichten des Mehrschichtstapels 58 zu entfernen, und die Öffnungen 61 können bis zu einer gewünschten Tiefe verlängert werden. Ferner dienen ungeätzte Abschnitte der leitenden Leitungen 72 und dielektrischen Schichten 52 als eine Maske für darunterliegende Schichten während der Ätzprozesse und folglich kann eine vorherige Struktur der leitenden Leitungen 72D und der dielektrischen Schicht 52C (siehe 22) auf die darunterliegenden leitenden Leitungen 72C und die dielektrische Schicht 52B übertragen werden. In der resultierenden Struktur sind die leitenden Leitungen 72B in den Bereichen 60 und die leitenden Leitungen 72C in den Bereichen 62 freigelegt.
  • In 24 wird das Photoresist 56 getrimmt, um zusätzliche Abschnitte des Mehrschichtstapels 58 freizulegen. Das Photoresist kann durch akzeptable Photolithographie-Techniken getrimmt werden. Durch das Trimmen wird die Breite des Photoresists 56 reduziert und Abschnitte des Mehrschichtstapels 58 in den Bereichen 60, 62 und 64 können freigelegt werden. Beispielsweise können die oberen Oberflächen der leitenden Leitungen 72B in den Bereichen 60, die oberen Oberflächen der leitenden Leitungen 72C in den Bereichen 62 und die oberen Oberflächen der leitenden Leitungen 72D in den Bereichen 64 freigelegt werden.
  • In 25 werden Abschnitte der leitenden Leitungen 72D, 72C und 72B in den Bereichen 60, 62 und 64 durch akzeptable Ätzprozesse unter Verwendung des Photoresists 56 als eine Maske entfernt. Das Ätzen kann durch jeden akzeptable Ätzprozess erfolgen, wie z.B. durch Nass- oder Trockenätzen, ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder dergleichen oder eine Kombination hiervon. Das Ätzen kann anisotrop sein. Das Ätzen kann die Öffnungen 61 ferner in den Mehrschichtstapel 58 verlängern (erweitern). In einigen Ausführungsformen dient die dielektrische Schicht 52C als eine Ätzstoppschicht beim Ätzen der leitenden Leitung 72D; die dielektrische Schicht 52B dient als eine Ätzstoppschicht beim Ätzen der leitenden Leitungen 72C; und die dielektrische Schicht 52A dient als eine Ätzstoppschicht beim Ätzen der leitenden Leitungen 72B. Folglich können Abschnitte der leitenden Leitungen 72D, 72C und 72B selektiv entfernt werden, ohne die restlichen Schichten des Mehrschichtstapels 58 zu entfernen, und die Öffnungen 61 können bis zu einer gewünschten Tiefe erweitert werden. Ferner dient jede der dielektrischen Schichten 52 als eine Maske für darunterliegende Schichten während der Ätzprozesse und folglich kann eine vorherige Struktur der dielektrischen Schichten 52C/52B (siehe 24) auf die darunterliegenden leitenden Leitungen 72C/72B übertragen werden. In der resultierenden Struktur wird die dielektrische Schicht 52A in den Bereichen 60, die dielektrische Schicht 52B in den Bereichen 62 und die dielektrische Schicht 52C in den Bereichen 64 freigelegt.
  • In 26A und 26B kann das Photoresist 56 entfernt werden, z.B. durch einen akzeptablen Veraschungs- oder Wet-Stripping-Prozess. Auf diese Weise wird eine Treppenstruktur 68 gebildet. Die Treppenstruktur weist einen Stapel von alternierenden leitenden Leitungen 72 und dielektrischen Schichten 52 auf. Die unteren leitenden Leitungen 72 sind breiter und erstrecken sich seitlich über die oberen leitenden Leitungen 72 hinaus und die Breite jeder der Leiterschichten 72 nimmt hin zu dem Substrat 50 zu. Beispielsweise können die leitenden Leitungen 72A länger als die leitenden Leitungen 72B sein; die leitenden Leitungen 72B können länger als die leitenden Leitungen 72C sein; und die leitenden Leitungen 72C können länger als die leitenden Leitungen 72D sein. In nachfolgenden Verarbeitungsschritten können somit leitende Kontakte von oberhalb der Treppenstruktur 68 zu jeder der leitenden Leitungen 72 hergestellt werden.
  • In 27 wird ein IMD (inter metal dielectric) 70 über dem Mehrschichtstapel 58 abgeschieden. Das IMD 70 kann aus einem dielektrischen Material gebildet werden und kann durch jedes geeignete Verfahren, wie CVD, plasmaunterstützter CVD (PECVD) oder FCVD, abgeschieden werden. Die dielektrischen Materialien können Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Andere Isoliermaterialien können ebenfalls verwendet werden, die durch jedes akzeptable Verfahren hergestellt werden. Das IMD 70 erstreckt sich sowohl entlang Seitenwände der leitenden Leitungen 72 als auch entlang Seitenwände der dielektrischen Schichten 52. Ferner kann das IMD 70 obere Oberflächen jeder der dielektrischen Schichten 52 kontaktieren.
  • Wie in 27 ferner gezeigt, wird dann ein Entfernungsprozess an dem IMD 70 durchgeführt, um überschüssiges dielektrisches Material über dem Mehrschichtstapel 58 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess wie z.B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen hiervon oder dergleichen verwendet werden. Der Planarisierungsprozess legt den Mehrschichtstapel 58 frei, so dass obere Oberflächen des Mehrschichtstapels 58 und des IMD 70 nach Abschluss des Planarisierungsprozesses eben sind.
  • In 28A, 28B, 28C und 28D werden die Kontakte 110 mit den leitenden Leitungen 72, 106 und 108 verbunden. 28A zeigt eine perspektivische Ansicht des Speicherarrays 200; 28B zeigt eine Draufsicht des Speicherarrays 200; und 28C zeigt eine Querschnittsansicht der Vorrichtung und des darunterliegenden Substrats entlang der Linie 30C'-30C' von 28A; und 28D zeigt eine Querschnittsansicht der Vorrichtung entlang der Linie B-B' von 1A. In einigen Ausführungsformen kann die Treppenform der leitenden Leitungen 72 auf jeder der leitenden Leitungen 72 eine Oberfläche bereitstellen, auf welcher die leitenden Kontakte 110 landen können. Die Bildung der Kontakte 110 kann Strukturierungsöffnen in dem IMD 70 und in den dielektrischen Schichten 52 umfassen, um Abschnitte der leitenden Schichten 54 freizulegen, z.B. durch eine Kombination von Photolithographie und Ätzen. In den Öffnungen werden eine Auskleidung (nicht abgebildet), wie z.B. eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitendes Material gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitende Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des IMD 70 zu entfernen. Die verbleibende Auskleidung und das leitende Material bilden die Kontakte 110 in den Öffnungen.
  • Wie auch in der perspektivischen Ansicht von 28A dargestellt, können leitende Kontakte 112 und 114 auch zu den leitenden Leitungen 106 und 108 hergestellt werden. Die leitenden Kontakte 110, 112 und 114 können elektrisch mit den leitenden Leitungen 116A, 116B und 116C verbunden werden, die das Speicherarray mit einer darunter/darüberliegenden Schaltung (z.B. Steuerschaltung) und/oder Signal-, Strom- und Masseleitungen in dem Halbleiter-Die verbinden. Beispielsweise können leitende Durchkontaktierungen 118 durch das IMD 70 verlaufen, um die leitenden Leitungen 116C mit der darunterliegenden Schaltung der Verbindungsstruktur 220 und den aktiven Vorrichtungen auf dem Substrat 50 elektrisch zu verbinden, wie in 28C dargestellt. Andere leitende Durchkontaktierungen können durch das IMD 70 gebildet werden, um die leitenden Leitungen 116A und 116B mit der darunterliegenden Schaltung der Verbindungsstruktur 220 elektrisch zu verbinden. In alternativen Ausführungsformen können Leitungs- und/oder Stromversorgungsleitungen zu und von dem Speicherarray durch eine Interconnect-Struktur, die zusätzlich zu oder anstelle der Interconnect-Struktur 220 über dem Speicherarray 200 gebildet wird, bereitgestellt werden. Somit kann das Speicherarray 200 vervollständigt werden.
  • Obwohl die Ausführungsformen von 2 bis 28B eine bestimmte Struktur für die leitenden Leitungen 106 und 108 zeigen, sind auch andere Konfigurationen möglich. In diesen Ausführungsformen weisen z.B. die leitenden Leitungen 106 und 108 eine versetzte (verschachtelte) Struktur auf. In einigen Ausführungsformen sind die leitenden Leitungen 106 und 108 in einer gleichen Reihe des Arrays allesamt miteinander ausgerichtet. 29 zeigt eine Ansicht von oben nach unten und 30 zeigt eine Querschnittsansicht entlang der Linie C-C' von 28. 31 zeigt eine Querschnittsansicht entlang Linie D-D' von 29. In 29, 30 und 31 bezeichnen gleiche Bezugszeichen gleiche/ähnliche Elemente, die durch gleiche/ähnliche Prozesse gebildet werden, als die Elemente von 2 bis 28B.
  • Verschiedene Ausführungsformen stellen ein 3D-Speicherarray mit vertikal gestapelten Speicherzellen bereit. Die Speicherzellen weisen jeweils einen TFT mit einem FE-Gatedielektrikum und einem Oxidhalbleiter-Kanalbereich auf. In einigen Ausführungsformen kann das FE-Material 90 eine hafniumbasierte Verbindung sein, die ein Seltenerdmetall enthält. Das Seltenerdmetall kann einen größeren Ionenradius als Hafnium aufweisen. Das Seltenerdmetall kann z.B. Lanthan, Yttrium, Gadolinium, Cer, Strontium oder dergleichen sein. Die Aufnahme des Seltenerdmetalls kann es ermöglichen, dass das FE-Material 90 eine orthorhombische kristalline Struktur mit einem Temper-Prozess bei relativ niedriger Temperatur (z.B. bei etwa 400° C oder weniger) erreicht. Beispielsweise können die Dotierstoffe der Seltenen Erden in dem FE-Material 90 den Zusammensetzungsbereich einer stabilen orthorhombischen Phase der FE-Schicht 90 vergrößern. Auf diese Weise schafft es die FE-Schicht 90, die ein Beispiel eines Seltenerdmetalls enthält, eine verbesserte BEOL-Integration für das Speicherarray 200 mit einem niedrigen thermischen Budget. Ferner kann durch die Aufnahme eines Seltenerdmetalls in das FE-Material 90 die intrinsische Ermüdungsleistung und die Beständigkeit des FE-Materials 90 verbessert werden. Beispielsweise kann die Lebensdauer des FE-Materials 90 in experimentellen Daten im Vergleich zu einem FE-Material ohne Seltenerdmetalle um einen Faktor von mindestens zehn verbessert werden und das FE-Material 90 kann mindestens 108 Polarisationszyklen ohne signifikante Verschlechterung des FE-Materials 90 ermöglichen. Somit verbessern verschiedene Ausführungsformen die Zuverlässigkeit der resultierenden Vorrichtung und vereinfachen die Herstellung.
  • In einigen Ausführungsformen weist eine Speicherzelle auf: einen Dünnfilmtransistor über einem Halbleitersubstrat. Der Dünnfilmtransistor umfasst: ein ferroelektrisches Material (FE-Material), das eine Wortleitung kontaktiert, wobei das FE-Material eine hafniumhaltige Verbindung ist und die hafniumhaltige Verbindung ein Seltenerdmetall enthält; und eine Oxidhalbleiterschicht (OS), die eine Source-Leitung und eine Bitleitung kontaktiert, wobei das FE-Material zwischen der OS-Schicht und der Wortleitung angeordnet ist. Optional weist das Seltenerdmetall in einigen Ausführungsformen einen Ionenradius auf, der größer als ein Ionenradius von Hafnium ist. Optional, in einigen Ausführungsformen, ist das Seltenerdmetall Lanthan, Yttrium, Gadolinium, Cer oder Strontium. In einigen Ausführungsformen kann die hafniumhaltige Verbindung auch ein Oxid sein. In einigen Ausführungsformen kann die hafniumhaltige Verbindung auch Zirkonium enthalten. In einigen Ausführungsformen kann die hafniumhaltige Verbindung auch eine orthorhombische Gitterkristallstruktur aufweisen. Optional, in einigen Ausführungsformen, verläuft eine Längsachse der Wortleitung parallel zu einer Hauptoberfläche eines Halbleitersubstrats, eine Längsachse der Source-Leitung verläuft senkrecht zu der Hauptoberfläche des Halbleitersubstrats und eine Längsachse der Bitleitung verläuft senkrecht zu der Hauptoberfläche des Halbleitersubstrats.
  • In einigen Ausführungsformen weist eine Vorrichtung auf: ein Halbleitersubstrat; eine erste Speicherzelle über dem Halbleitersubstrat, wobei die erste Speicherzelle einen ersten Dünnfilmtransistor umfasst, wobei der erste Dünnfilmtransistor aufweist: einen ersten Abschnitt eines ferroelektrischen Materials, wobei der erste Abschnitt des ferroelektrischen Materials auf einer Seitenwand einer ersten Wortleitung liegt und das ferroelektrische Material ein Seltenerdmetall enthält; und einen ersten Kanalbereich auf einer Seitenwand des ferroelektrischen Materials, wobei der erste Kanalbereich ein Oxidhalbleitermaterial enthält; und eine zweite Speicherzelle über der ersten Speicherzelle. Optional, in einigen Ausführungsformen, enthält das ferroelektrische Material HfLaO, HfCeO, HfGdO, HfZrLaO, HfZrGdO, HfZrYO, HfZrCeO, HfZrSrO oder eine Kombination hiervon. Optional weist das ferroelektrische Material in einigen Ausführungsformen eine kristalline Struktur mit einem orthorhombischen Gitter auf. Optional, in einigen Ausführungsformen, erstreckt sich das Oxidhalbleitermaterial durchgehend von einer Seitenwand einer Bitleitung zu einer Seitenwand einer Source-Leitung, wobei sich die Source-Leitung und die Bitleitung jeweils entlang einer Richtung senkrecht zu einer Hauptoberfläche des Halbleitersubstrats erstrecken. Optional, in einigen Ausführungsformen, weist die zweite Speicherzelle einen zweiten Dünnfilmtransistor auf, wobei der zweite Dünnfilmtransistor aufweist: einen zweiten Abschnitt des ferroelektrischen Materials, wobei der zweite Abschnitt des ferroelektrischen Materials eine zweite Wortleitung über der ersten Wortleitung kontaktiert, und die zweite Wortleitung und die erste Wortleitung durch eine dielektrische Schicht voneinander getrennt sind; und einen zweiten Kanalbereich. Optional, in einigen Ausführungsformen, ist die erste Wortleitung länger als die zweite Wortleitung. In einigen Ausführungsformen enthält das Oxidhalbleitermaterial optional ZnO, InWO, InGaZnO, InZnO, ITO oder eine Kombination hiervon.
  • In einigen Ausführungsformen umfasst ein Verfahren: Strukturieren eines ersten Grabens, der durch eine erste leitende Leitung verläuft; Abscheiden eines FE-Materials (FE-Materials) entlang Seitenwände und einer unteren Oberfläche des ersten Grabens, wobei das Abscheiden des FE-Materials einen Atomschichtabscheidungsprozess (ALD) umfasst, um eine hafniumhaltige Verbindung abzuscheiden, wobei die hafniumhaltige Verbindung ferner ein Seltenerdmetall enthält; und Abscheiden einer Oxidhalbleiterschicht (OS) über dem FE-Material, wobei sich die OS-Schicht entlang der Seitenwände und der unteren Oberfläche des ersten Grabens erstreckt. Optional, in einigen Ausführungsformen, umfasst der ALD-Prozess: Bilden einer ersten Monoschicht aus Hafniumoxid; und Bilden einer zweiten Monoschicht aus einem Seltenerdmetalloxid über der ersten Monoschicht. Optional, in einigen Ausführungsformen, umfasst der ALD-Prozess ferner: Bilden einer dritten Monoschicht aus Zirkoniumoxid zwischen der ersten Monoschicht und der zweiten Monoschicht. Optional, in einigen Ausführungsformen, umfasst der ALD-Prozess ferner: Bilden einer dritten Monoschicht aus Zirkoniumoxid über der zweiten Monoschicht. Optional, in einigen Ausführungsformen, umfasst der ALD-Prozess ferner Bilden einer vierten Monoschicht aus Hafniumoxid, die mit der ersten Monoschicht in Kontakt steht, und Bilden einer fünften Monoschicht aus einem Seltenerdmetalloxid, die direkt mit der zweiten Monoschicht in Kontakt steht. Optional, in einigen Ausführungsformen, umfasst das Verfahren ferner Durchführen eines Temper-Prozesses auf dem FE-Material bei einer Temperatur von 400° C oder weniger nach dem Abscheiden des FE-Materials, wobei das FE-Material als ein Ergebnis des Temper-Prozesses eine orthorhombische Gitterstruktur aufweist.
  • Vorstehenden sind die Merkmale verschiedener Ausführungsformen umrissen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne weiteres als Grundlage für die Gestaltung oder Änderung anderer Prozesse und Strukturen verwendet werden kann, um die gleichen Zwecke zu verwirklichen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erreichen. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Substitutionen und Modifikationen vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/031730 [0001]

Claims (20)

  1. Speicherzelle aufweisend: einen Dünnfilmtransistor über einem Halbleitersubstrat, wobei der Dünnfilmtransistor umfasst: - ein ferroelektrisches Material, FE-Material, das eine Wortleitung kontaktiert, wobei das FE-Material eine hafniumhaltige Verbindung ist und die hafniumhaltige Verbindung ein Seltenerdmetall enthält; und - eine Oxidhalbleiterschicht, OS-Schicht, die eine Source-Leitung und eine BitLeitung kontaktiert, wobei das FE-Material zwischen der OS-Schicht und der Wortleitung angeordnet ist.
  2. Speicherzelle nach Anspruch 1, in der das Seltenerdmetall einen Ionenradius aufweist, der größer als der Ionenradius von Hafnium ist.
  3. Speicherzelle nach Anspruch 1 oder 2, wobei das Seltenerdmetall Lanthan, Yttrium, Gadolinium, Cer oder Strontium ist.
  4. Speicherzelle nach einem der vorstehenden Ansprüche, wobei die hafniumhaltige Verbindung ein Oxid ist.
  5. Speicherzelle nach einem der vorstehenden Ansprüche, wobei die hafniumhaltige Verbindung ferner Zirkonium enthält.
  6. Speicherzelle nach einem der vorstehenden Ansprüche, wobei die hafniumhaltige Verbindung eine orthorhombische Gitterkristallstruktur aufweist.
  7. Speicherzelle nach einem der vorstehenden Ansprüche, wobei eine Längsachse der Wortleitung parallel zu einer Hauptoberfläche eines Halbleitersubstrats verläuft, eine Längsachse der Source-Leitung senkrecht zu der Hauptoberfläche des Halbleitersubstrats verläuft und eine Längsachse der Bitleitung senkrecht zu der Hauptoberfläche des Halbleitersubstrats verläuft.
  8. Vorrichtung aufweisend: ein Halbleitersubstrat; eine erste Speicherzelle über dem Halbleitersubstrat, wobei die erste Speicherzelle einen ersten Dünnfilmtransistor umfasst, wobei der erste Dünnfilmtransistor aufweist: - einen ersten Abschnitt eines ferroelektrischen Materials, wobei der erste Abschnitt des ferroelektrischen Materials auf einer Seitenwand einer ersten Wortleitung liegt und das ferroelektrische Material ein Seltenerdmetall enthält; und - einen ersten Kanalbereich auf einer Seitenwand des ferroelektrischen Materials, wobei der erste Kanalbereich ein Oxidhalbleitermaterial enthält; und eine zweite Speicherzelle über der ersten Speicherzelle.
  9. Vorrichtung nach Anspruch 8, wobei das ferroelektrische Material HfLaO, HfCeO, HfGdO, HfZrLaO, HfZrGdO, HfZrYO, HfZrCeO, HfZrSrO oder eine Kombination hiervon umfasst.
  10. Vorrichtung nach Anspruch 8 oder 9, wobei das ferroelektrische Material eine kristalline Struktur mit einem orthorhombischen Gitter aufweist.
  11. Vorrichtung nach einem der Ansprüche 8 bis 10, wobei sich das Oxidhalbleitermaterial durchgehend von einer Seitenwand einer Bitleitung zu einer Seitenwand einer Source-Leitung erstreckt, und wobei sich die Source-Leitung und die Bitleitung jeweils entlang einer Richtung senkrecht zu einer Hauptoberfläche des Halbleitersubstrats erstrecken.
  12. Vorrichtung nach einem der Ansprüche 8 bis 11, wobei die zweite Speicherzelle einen zweiten Dünnfilmtransistor aufweist, wobei der zweite Dünnfilmtransistor umfasst: - einen zweiten Abschnitt des ferroelektrischen Materials, wobei der zweite Abschnitt des ferroelektrischen Materials eine zweite Wortleitung über der ersten Wortleitung kontaktiert und die zweite Wortleitung und die erste Wortleitung durch eine dielektrische Schicht getrennt sind; und - einen zweiten Kanalbereich.
  13. Vorrichtung nach Anspruch 12, wobei die erste Wortleitung länger als die zweite Wortleitung ist.
  14. Vorrichtung nach einem der Ansprüche 8 bis 13, wobei das Oxidhalbleitermaterial ZnO, InWO, InGaZnO, InZnO, ITO oder eine Kombination hiervon enthält.
  15. Verfahren umfassend: Strukturieren eines ersten Grabens, der durch eine erste leitende Leitung verläuft; Abscheiden eines ferroelektrischen Materials, FE-Materials, entlang Seitenwände und einer unteren Oberfläche des ersten Grabens, wobei das Abscheiden des FE-Materials einen Atomschichtabscheidungsprozess, ALD-Prozess, umfasst, um eine hafniumhaltige Verbindung abzuscheiden, und wobei die hafniumhaltige Verbindung ferner ein Seltenerdmetall enthält; und Abscheiden einer Oxidhalbleiterschicht, OS-Schicht, über dem FE-Material, wobei sich die OS-Schicht entlang der Seitenwände und der unteren Oberfläche des ersten Grabens erstreckt.
  16. Verfahren nach Anspruch 15, wobei der ALD-Prozess umfasst: Bilden einer ersten Monoschicht aus Hafniumoxid; und Bilden einer zweiten Monoschicht aus einem Seltenerdmetalloxid über der ersten Monoschicht.
  17. Verfahren nach Anspruch 16, wobei der ALD-Prozess ferner umfasst: Bilden einer dritten Monoschicht aus Zirkoniumoxid zwischen der ersten Monoschicht und der zweiten Monoschicht.
  18. Verfahren nach Anspruch 16, wobei der ALD-Prozess ferner umfasst: Bilden einer dritten Monoschicht aus Zirkoniumoxid über der zweiten Monoschicht.
  19. Verfahren nach Anspruch 17 oder 18, wobei der ALD-Prozess ferner umfasst: Bildung einer vierten Monoschicht aus Hafniumoxid, die die erste Monoschicht kontaktiert; und Bilden einer fünften Monoschicht aus einem Seltenerdmetalloxid, die die zweite Monoschicht direkt kontaktiert.
  20. Verfahren nach einem der Ansprüche 15 bis 19, ferner umfassend: nach dem Abscheiden des FE-Materials, Durchführen eines Temper-Prozesses an dem FE-Material bei einer Temperatur von 400° C oder weniger, wobei das FE-Material eine orthorhombische Gitterstruktur als Ergebnis des Temper-Prozesses aufweist.
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