DE102019104255A1 - Eingebettete ferroelektrische speicherzelle - Google Patents

Eingebettete ferroelektrische speicherzelle Download PDF

Info

Publication number
DE102019104255A1
DE102019104255A1 DE102019104255.0A DE102019104255A DE102019104255A1 DE 102019104255 A1 DE102019104255 A1 DE 102019104255A1 DE 102019104255 A DE102019104255 A DE 102019104255A DE 102019104255 A1 DE102019104255 A1 DE 102019104255A1
Authority
DE
Germany
Prior art keywords
feram
layer
substrate
gate
selection gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102019104255.0A
Other languages
English (en)
Other versions
DE102019104255B4 (de
Inventor
Tzu-Yu Chen
Kuo-Chi Tu
Wen-Ting Chu
Yong-Shiuan Tsair
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/267,668 external-priority patent/US10930333B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019104255A1 publication Critical patent/DE102019104255A1/de
Application granted granted Critical
Publication of DE102019104255B4 publication Critical patent/DE102019104255B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

Bei einigen Ausführungsformen betrifft die vorliegende Erfindung eine Speicherstruktur. Die Speicherstruktur weist einen Source-Bereich und einen Drain-Bereich auf, die in einem Substrat angeordnet sind. Ein Auswahl-Gate ist über dem Substrat zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist. Ein FeRAM-Bauelement (FeRAM: ferroelektrischer Direktzugriffsspeicher) ist über dem Substrat zwischen dem Auswahl-Gate und dem Source-Bereich angeordnet. Das FeRAM-Bauelement weist ein ferroelektrisches Material auf, das zwischen dem Substrat und einer leitfähigen Elektrode angeordnet ist.

Description

  • Verweis auf verwandte Anmeldung
  • Die vorliegende Anmeldung beansprucht die Priorität der am 29. August 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/724.289 , die durch Bezugnahme aufgenommen ist.
  • Hintergrund der Erfindung
  • Zahlreiche moderne elektronische Geräte enthalten einen elektronischen Speicher, der zum Speichern von Daten konfiguriert ist. Ein elektronischer Speicher kann ein flüchtiger Speicher oder ein nichtflüchtiger Speicher sein. Ein flüchtiger Speicher speichert Daten, solange er eingeschaltet ist, während ein nichtflüchtiger Speicher Daten auch dann speichern kann, wenn kein Strom mehr zugeführt wird. Ein ferroelektrischer Direktzugriffsspeicher (FeRAM) ist ein aussichtsreicher Kandidat für eine nichtflüchtige Speichertechnologie der nächsten Generation. Dies ist darauf zurückzuführen, dass FeRAM-Speicher zahlreiche Vorteile bieten, wie etwa kurze Schreibzeit, lange Lebensdauer, niedriger Energieverbrauch und geringe Anfälligkeit für eine Beschädigung durch Strahlung.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Schnittansicht einiger Ausführungsformen einer Speicherstruktur mit einer FeRAM-Zelle (FeRAM: ferroelektrischer Direktzugriffsspeicher).
    • 2A zeigt eine Schnittansicht einiger weiterer Ausführungsformen einer Speicherstruktur mit einer FeRAM-Zelle.
    • 2B zeigt eine Schnittansicht einiger alternativer Ausführungsformen einer FeRAM-Zelle.
    • 3 zeigt eine Schnittansicht einiger Ausführungsformen eines integrierten Chips mit einer eingebetteten FeRAM-Zelle.
    • 4A zeigt ein Prinzipschaltbild einiger Ausführungsformen der offenbarten FeRAM-Zelle.
    • 4B ist eine Tabelle, die einige Ausführungsformen von beispielhaften Betriebsbedingungen der offenbarten FeRAM-Zelle zeigt.
    • 4C zeigt ein Prinzipschaltbild einiger Ausführungsformen einer Speicherstruktur mit einer Mehrzahl von FeRAM-Zellen.
    • Die 5 bis 26 zeigen Schnittansichten einiger Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einer eingebetteten FeRAM-Zelle.
    • 27 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einer eingebetteten FeRAM-Zelle.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Eingebettete Speicher werden in modernen integrierten Chips häufig verwendet. Eingebettete Speicher sind elektronische Speicher-Bauelemente, die auf dem gleichen integrierten Chip wie logische Bauelemente (z. B. ein Prozessor oder ASIC) angeordnet sind. Durch Einbetten von Speicher-Bauelementen und logischen Bauelementen auf dem gleichen integrierten Chip können die leitfähigen Verbindungen zwischen den Speicher-Bauelementen und den logischen Bauelementen verkürzt werden, sodass der Energieverbrauch eines integrierten Chips gesenkt wird und/oder seine Leistungsfähigkeit erhöht wird.
  • FeRAM-Bauelemente (FeRAM: ferroelektrischer Direktzugriffsspeicher) sind aussichtsreiche Kandidaten für eingebettete Speicheranwendungen. FeRAM-Bauelemente können in eine FeRAM-Matrix als eine Mehrzahl von 1T-Zellen (1T: ein Transistor) integriert werden. Die mehreren 1T-Zellen weisen jeweils einen Kanalbereich auf, der seitlich zwischen einem Source-Bereich und einem Drain-Bereich angeordnet ist. Ein ferroelektrisches Material ist vertikal zwischen dem Kanalbereich und einer darüber befindlichen leitfähigen Elektrode angeordnet. Das ferroelektrisches Material kann in Abhängigkeit von Ladungen, die in dem Kanalbereich gespeichert sind, und/oder einer Vorspannung, die an die leitfähige Elektrode angelegt wird, einen Datenzustand (der z. B. einer logischen 0 oder 1 entspricht) speichern.
  • Es ist jedoch festgestellt worden, dass unerwünschte Ströme in Kanalbereichen von nicht-gewählten 1T-FeRAM-Zellen fließen können. Die unerwünschten Ströme können den Energieverbrauch einer FeRAM-Matrix erhöhen und/oder Lese-Operationen der FeRAM-Matrix beeinträchtigen. Weiterhin ist festgestellt worden, dass die unerwünschten Ströme in Kanalbereichen von nicht-gewählten 1T-FeRAM-Zellen mit abnehmender Größe der 1T-FeRAM-Zellen einen stärkeren Einfluss auf den Energieverbrauch und/oder die Lese-Operationen einer FeRAM-Matrix haben können.
  • Die vorliegende Erfindung betrifft bei einigen Ausführungsformen einen integrierten Chip mit einer eingebetteten FeRAM-Zelle. Die eingebettete FeRAM-Zelle weist einen Source-Bereich und einen Drain-Bereich auf, die in einem Substrat angeordnet sind. Ein Auswahl-Gate ist über dem Substrat zwischen dem Source-Bereich und dem Drain-Bereich angeordnet, und ein FeRAM-Bauelement ist über dem Substrat zwischen dem Auswahl-Gate und dem Source-Bereich angeordnet. Das FeRAM-Bauelement weist eine ferroelektrische Schicht auf, die zwischen dem Substrat und einer leitfähigen Elektrode angeordnet ist. Das Auswahl-Gate und/oder die leitfähige Elektrode sind so konfiguriert, dass sie selektiv Zugriff auf das FeRAM-Bauelement (z. B. Lesen und/oder Schreiben von Daten) gewähren. Durch Verwenden eines Auswahl-Gates zum selektiven Zugreifen auf das FeRAM-Bauelement arbeitet die Speicherzelle effektiv als eine 1,5T-FeRAM-Zelle (z. B. eine FeRAM-Zelle, die so konfiguriert ist, dass sie so umgeschaltet wird, dass sie auf Grund von Gatespannungen, die an mehr als einer leitfähigen Elektrode aufgenommen werden, Zugriff auf das FeRAM-Bauelement gewährt), sodass ein relativ niedriger Strom in den Kanalbereichen der nicht-gewählten FeRAM-Zellen erzielt wird und dadurch der Energieverbrauch und/oder die Lese-Operationen der FeRAM-Matrix verbessert werden.
  • 1 zeigt eine Schnittansicht einiger Ausführungsformen einer Speicherstruktur 100 mit einer FeRAM-Zelle.
  • Die Speicherstruktur 100 weist eine Mehrzahl von FeRAM-Zellen 104a und 104b auf, die jeweils so konfiguriert sind, dass sie einen Datenzustand (z. B. eine logische o oder 1) speichern. Die Mehrzahl von FeRAM-Zellen 104a und 104b ist über einem Substrat 102 zwischen Drain-Bereichen 106a und 106b und einem gemeinsamen Source-Bereich 108 in dem Substrat 102 angeordnet. Bei einigen Ausführungsformen umfasst die Mehrzahl von FeRAM-Zellen 104a und 104b zum Beispiel eine erste FeRAM-Zelle 104a, die zwischen einem ersten Drain-Bereich 106a und dem gemeinsamen Source-Bereich 108 angeordnet ist, und eine zweite FeRAM-Zelle 104b, die zwischen einem zweiten Drain-Bereich 106b und dem gemeinsamen Source-Bereich 108 angeordnet ist.
  • Die Mehrzahl von FeRAM-Zellen 104a und 104b weist jeweils ein FeRAM-Bauelement 110 und ein Auswahl-Gate 112 auf. Das FeRAM-Bauelement 110 weist ein ferroelektrisches Material 114 auf, das zwischen dem Substrat 102 und einer darüber befindlichen leitfähigen Elektrode 116 angeordnet ist. Das Auswahl-Gate 112 ist entlang einer ersten Seite des FeRAM-Bauelements 110, zwischen dem FeRAM-Bauelement 110 und einem nächstgelegenen der Drain-Bereiche 106a und 106b, angeordnet.
  • Bei einigen Ausführungsformen ist eine erste Seite des Auswahl-Gates 112 durch einen ersten Seitenwand-Abstandshalter 118a seitlich von der ersten Seite des FeRAM-Bauelements 110 beabstandet. Bei einigen Ausführungsformen ist ein zweiter Seitenwand-Abstandshalter 118b entlang einer zweiten Seite des FeRAM-Bauelements 110 angeordnet, und ein dritter Seitenwand-Abstandshalter 118c ist entlang einer zweiten Seite des Auswahl-Gates 112 angeordnet. Bei einigen Ausführungsformen weisen der erste Seitenwand-Abstandshalter 118a, der zweite Seitenwand-Abstandshalter 118b und der dritte Seitenwand-Abstandshalter 118c ein oder mehrere gleiche Materialien auf. Bei einigen Ausführungsformen weisen der erste Seitenwand-Abstandshalter 118a, der zweite Seitenwand-Abstandshalter 118b und der dritte Seitenwand-Abstandshalter 118c ein oder mehrere unterschiedliche Materialien auf.
  • Bei einigen Ausführungsformen sind das ferroelektrische Material 114 und das Auswahl-Gate 112 mittels einer dielektrischen Grenzflächenschicht 120 von dem Substrat 102 getrennt. Bei einigen Ausführungsformen erstreckt sich die Grenzflächenschicht 120 von einer Position direkt unter dem ferroelektrischen Material 114 durchgehend bis direkt unter das Auswahl-Gate 112. Eine ILD-Struktur 122 (ILD: Zwischenschicht-Dielektrikum) ist über dem Substrat 102 angeordnet und umschließt seitlich die Mehrzahl von FeRAM-Zellen 104a und 104b. Leitfähige Kontakte 124 verlaufen so durch die ILD-Struktur 122, dass sie die Drain-Bereiche 106a und 106b, den gemeinsamen Source-Bereich 108, die leitfähige Elektrode 116 und das Auswahl-Gate 112 kontaktieren.
  • Während des Betriebs können eine oder mehrere Vorspannungen an die leitfähige Elektrode 116 und das Auswahl-Gate 112 angelegt werden. Die eine oder die mehreren Vorspannungen bewirken, dass sich Ladungsträger (z. B. Elektronen und/oder Löcher) in einem Kanalbereich 126 zwischen den Drain-Bereichen 106a und 106b in dem gemeinsamen Source-Bereich 108 ansammeln. Die Vorspannungen und/oder die Ladungsträger erzeugen elektrische Felder, die durch das ferroelektrische Material 114 verlaufen. Die elektrischen Felder sind so konfiguriert, dass sie in Abhängigkeit von den angelegten Vorspannungen und/oder den Ladungsträgern Positionen von elektrischen Dipolen in dem ferroelektrischen Material 114 ändern. Wenn die magnetische Polarisation des ferroelektrischen Materials 114 eine erste Polarisation hat, speichert das FeRAM-Bauelement 110 Daten digital als einen ersten Bitwert (z. B. eine logisch o). Wenn hingegen die magnetische Polarisation des ferroelektrischen Materials 114 eine zweite Polarisation hat, speichert das FeRAM-Bauelement 110 Daten digital als einen zweiten Bitwert (z. B. eine logisch 1).
  • Normalerweise kann bei FeRAM-Zellen ein geringer Leckstrom in Kanalbereichen von nicht-gewählten FeRAM-Zellen auftreten. Das Auswahl-Gate 112 ist jedoch so konfiguriert, dass es den Kanalstrom für nicht-gewählte FeRAM-Zellen reduziert, sodass der Energieverbrauch einer FeRAM-Matrix gesenkt wird. Außerdem kann, im Vergleich zu anderen üblicherweise verwendeten Speicherarten (z. B. einem eingebetteten Flash-Speicher, bei dem ein Lösch-Gate verwendet werden kann), auf Grund seiner relativ einfachen Funktionsweise das FeRAM-Bauelement 110 mit einem relativ einfachen Herstellungsverfahren hergestellt werden, sodass es kostengünstig produziert werden kann.
  • 2A zeigt eine Schnittansicht einiger weiterer Ausführungsformen einer Speicherstruktur 200 mit einer FeRAM-Zelle.
  • Die Speicherstruktur 200 weist eine Mehrzahl von FeRAM-Zellen 104a und 104b auf, die über einem Substrat 102 angeordnet sind. Bei einigen Ausführungsformen können Isolationsstrukturen 202 in dem Substrat 102 auf gegenüberliegenden Seiten der Mehrzahl von FeRAM-Zellen 104a und 104b angeordnet sein. Die Isolationsstrukturen 202 können ein oder mehrere dielektrische Materialien aufweisen, die in Gräben angeordnet sind, die von Innenflächen des Substrats 110 definiert werden. Bei einigen Ausführungsformen können die Isolationsstrukturen 202 STI-Strukturen (STI: flache Grabenisolation) umfassen. Bei einigen dieser Ausführungsformen können die Isolationsstrukturen 202 ein und dieselbe Isolationsstruktur umfassen, die durchgehend in einer geschlossenen Schleife um einen Umfang der Mehrzahl von FeRAM-Zellen 104a und 104b verläuft.
  • Die Mehrzahl von FeRAM-Zellen 104a und 104b weist jeweils ein FeRAM-Bauelement 110 und ein Auswahl-Gate 112 auf, die zwischen Drain-Bereichen 106a und 106b und einem gemeinsamen Source-Bereich 108 angeordnet sind. Bei einigen Ausführungsformen kann das Auswahl-Gate 112 ein leitfähiges Material, wie etwa dotiertes Polysilizium, ein Metall oder dergleichen, aufweisen. Bei einigen Ausführungsformen können die Drain-Bereiche 106a und 106b und der gemeinsame Source-Bereich 108 eine erste Dotierungsart haben, die einer zweiten Dotierungsart des Substrats 102 entgegengesetzt ist. Bei einigen Ausführungsformen verläuft der gemeinsame Source-Bereich 108 durchgehend senkrecht zu der (z. B. in die) Ebene des Papierblatts zwischen zwei oder mehr FeRAM-Zellen (nicht dargestellt), sodass eine Source-Leitung entsteht. Bei einigen Ausführungsformen ist eine Silizidschicht 204 über den Drain-Bereichen 106a und 106b und dem gemeinsamen Source-Bereich 108 angeordnet. Die Silizidschicht 204 kann Nickel, Cobalt oder dergleichen aufweisen.
  • Bei einigen Ausführungsformen können die Drain-Bereiche 106a und 106b eine andere Dotierungskonzentration und/oder Form als der gemeinsame Source-Bereich 108 haben. Zum Beispiel können bei einigen Ausführungsformen die Drain-Bereiche 106a und 106b eine niedrigere Dotierungskonzentration als der gemeinsame Source-Bereich 108 haben. Durch die niedrigere Dotierungskonzentration der Drain-Bereiche 106a und 106b wird ein GIDL-Strom (Gate-induzierter Drain-Leckstrom) in den FeRAM-Zellen 104a und 104b abgeschwächt.
  • Das FeRAM-Bauelement 110 weist ein ferroelektrisches Material 114 und eine leitfähige Elektrode 116 auf, die über dem ferroelektrischen Material 114 angeordnet ist. Bei einigen Ausführungsformen ist das ferroelektrische Material 114 von dem Substrat 102 mittels einer dielektrischen Grenzflächenschicht 120 getrennt. Bei einigen Ausführungsformen hat die Grenzflächenschicht 120 eine im Wesentlichen ebene Oberfläche zwischen der ersten FeRAM-Zelle 104a und der zweiten FeRAM-Zelle 104b. Bei einigen Ausführungsformen kann die dielektrische Grenzflächenschicht 120 ein Oxid, ein Nitrid, ein Carbid oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die leitfähige Elektrode 116 eine Ätzstoppschicht 208 und ein leitfähiges Material 210 aufweisen. Bei verschiedenen Ausführungsformen kann das ferroelektrische Material 114 mit Silizium dotiertes Hafniumoxid (Si-dotiertes HfO2), Bleititanat, Blei-Zirconat-Titanat (PZT), Blei-Lanthan-Zirconat-Titanat, Strontium-Bismut-Tantalat (SBT), Bismut-Lanthan-Titanat (BLT), Bismut-Neodym-Titanat (BNT) oder dergleichen umfassen. Bei einigen Ausführungsformen kann die Ätzstoppschicht 208 Aluminium, Ruthenium, Palladium, Hafnium, Zirconium, Titan oder dergleichen aufweisen. Bei einigen Ausführungsformen kann das leitfähige Material 210 Polysilizium, Aluminium, Kupfer oder dergleichen sein. Bei einigen Ausführungsformen kann das leitfähige Material 210 das gleiche Material (z. B. Polysilizium) wie das Auswahl-Gate 112 sein.
  • Ein erstes Seitenwand-Abstandshaltermaterial 212 ist entlang gegenüberliegenden Seiten des FeRAM-Bauelements 110 angeordnet. Bei einigen Ausführungsformen verläuft das erste Seitenwand-Abstandshaltermaterial 212 durchgehend so, dass es Seitenwände des leitfähigen Materials 210, der Ätzstoppschicht 208 und des ferroelektrischen Materials 114 direkt kontaktiert. Bei einigen Ausführungsformen kann das erste Seitenwand-Abstandshaltermaterial 212 durchgehend so verlaufen, dass es die Seitenwände des leitfähigen Materials 210, der Ätzstoppschicht 208 und des ferroelektrischen Materials 114 direkt kontaktiert und vollständig bedeckt. Ein zweites Seitenwand-Abstandshaltermaterial 214 ist mittels des ersten Seitenwand-Abstandshaltermaterials 212 von den gegenüberliegenden Seiten des FeRAM-Bauelements 110 getrennt. Das zweite Seitenwand-Abstandshaltermaterial 214 trennt auch das erste Seitenwand-Abstandshaltermaterial 212 von dem Auswahl-Gate 112. Ein drittes Seitenwand-Abstandshaltermaterial 216 ist entlang einer Seite des FeRAM-Bauelements 110, die von einem nächstgelegenen Auswahl-Gate weg zeigt, und entlang einer Seite des Auswahl-Gates 112 angeordnet, die von einem nächstgelegenen FeRAM-Bauelement 110 weg zeigt.
  • Das erste Seitenwand-Abstandshaltermaterial 212, das zweite Seitenwand-Abstandshaltermaterial 214 und das dritte Seitenwand-Abstandshaltermaterial 216 haben im Wesentlichen gleiche Höhen. Bei einigen Ausführungsformen erstrecken sich das erste Seitenwand-Abstandshaltermaterial 212, das zweite Seitenwand-Abstandshaltermaterial 214 und das dritte Seitenwand-Abstandshaltermaterial 216 jeweils von einer ersten horizontalen Ebene, die entlang einer Unterseite des ferroelektrischen Materials 114 verläuft, bis zu einer zweiten horizontalen Ebene, die entlang einer Oberseite des leitfähigen Materials 210 verläuft. Bei einigen Ausführungsformen weisen das erste Seitenwand-Abstandshaltermaterial 212, das zweite Seitenwand-Abstandshaltermaterial 214 und das dritte Seitenwand-Abstandshaltermaterial 216 unterschiedliche Materialien auf. Zum Beispiel kann das erste Seitenwand-Abstandshaltermaterial 212 ein Nitrid (z. B. Siliziumnitrid) aufweisen, das zweite Seitenwand-Abstandshaltermaterial 214 kann ein Oxid (z. B. Siliziumoxid) aufweisen, und das dritte Seitenwand-Abstandshaltermaterial 216 kann ein Carbid (z. B. Siliziumcarbid) aufweisen.
  • Eine Kontakt-Ätzstoppschicht (CESL) 218 ist über dem Substrat 102 und entlang Seitenwänden des dritten Seitenwand-Abstandshaltermaterials 216 angeordnet. Die CESL 218 trennt das dritte Seitenwand-Abstandshaltermaterial 216 seitlich von einer ersten ILD-Schicht (ILD: Zwischenebenendielektrikum) 122a, die die Mehrzahl von FeRAM-Zellen 104a und 104b seitlich umschließt. Bei einigen Ausführungsformen hat die CESL 218 eine Oberseite, die im Wesentlichen koplanar mit Oberseiten der leitfähigen Elektrode 116, des Auswahl-Gates 112 und der ersten ILD-Schicht 122a ist. Bei einigen Ausführungsformen kann die CESL 218 ein Carbid (z. B. Siliziumcarbid), ein Nitrid (z. B. Siliziumnitrid) oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die erste ILD-Schicht 122a ein Oxid (z. B. Siliziumoxid), Borsilicatglas (BSG), Phosphorsilicatglas (PSG) oder dergleichen aufweisen.
  • Eine zweite ILD-Schicht 122b ist über der ersten ILD-Schicht 122a angeordnet, und über der zweiten ILD-Schicht 122b ist eine IMD-Schicht 122c (IMD: Zwischenmetall-Dielektrikum) angeordnet. Bei einigen Ausführungsformen können die zweite ILD-Schicht 122b und/oder die IMD-Schicht 122c Borphosphorsilicatglas (BPSG), Borsilicatglas (BSG), Phosphorsilicatglas (PSG), mit Fluor dotiertes Siliziumdioxid, mit Kohlenstoff dotiertes Siliziumdioxid oder dergleichen aufweisen. Leitfähige Kontakte 124 erstrecken sich von einer Oberseite der zweiten ILD-Schicht 122b bis zu den Drain-Bereichen 106a und 106b, dem gemeinsamen Source-Bereich 108, dem Auswahl-Gate 112 (nicht dargestellt) und der leitfähigen Elektrode 116 (nicht dargestellt). In der IMD-Schicht 122c sind leitfähige Verbindungsdrähte 220 angeordnet. Die leitfähigen Verbindungsdrähte 220 sind mit den leitfähigen Kontakten 124 elektrisch verbunden. Bei einigen Ausführungsformen können die leitfähigen Kontakte 124 und/oder die leitfähigen Verbindungsdrähte 220 ein Metall wie Wolfram, Kupfer oder dergleichen aufweisen.
  • Bei einigen Ausführungsformen kann einer der leitfähigen Kontakte 124, der sich direkt über dem gemeinsamen Source-Bereich 108 befindet, die erste ILD-Schicht 122a seitlich kontaktieren (z. B. so, dass der leitfähige Kontakt durch die erste ILD-Schicht 122a von der CESL 218 getrennt ist). Bei anderen Ausführungsformen (nicht dargestellt) erstreckt sich eine Grenzfläche zwischen dem einen der leitfähigen Kontakte 124, der sich direkt über dem gemeinsamen Source-Bereich 108 befindet, und der CESL 218 vertikal bis zu einer horizontalen Ebene, die entlang einer Oberseite der FeRAM-Bauelemente 110 verläuft.
  • 2B zeigt eine Schnittansicht einiger alternativer Ausführungsformen einer FeRAM-Zelle 222.
  • Die FeRAM-Zelle 222 weist ein ferroelektrisches Material 114 und eine leitfähige Elektrode 116 auf. Bei einigen Ausführungsformen kann die FeRAM-Zelle 222 dadurch hergestellt werden, dass eine Schicht aus einem leitfähigen Material über einer Schicht aus einem ferroelektrischen Material abgeschieden wird und die Schichten aus dem leitfähigen und dem ferroelektrischen Material anschließend strukturiert werden. Durch das Strukturieren nehmen die Breiten des ferroelektrischen Materials 114 und der leitfähigen Elektrode 116 ab, da ein Abstand von einem Substrat 102 auf Grund eines selektiven Ätzprozesses größer wird, der zum Definieren der FeRAM-Zelle 222 verwendet wird. Bei einigen Ausführungsformen sind die Seitenwände des ferroelektrischen Materials 114 und der leitfähigen Elektrode 116 mit einem oder mehreren von Null verschiedenen Winkeln in Bezug zu Linien 224 abgewinkelt, die senkrecht zu einer Oberseite des Substrats 102 sind. Bei einigen Ausführungsformen sind Seitenwände des ferroelektrischen Materials 114 zum Beispiel mit einem Winkel α in Bezug zu einer Linie 224 abgewinkelt, die senkrecht zu einer Oberseite des Substrats 102 ist, und Seitenwände der leitfähigen Elektrode 116 sind mit einem Winkel β in Bezug zu einer Linie 224 abgewinkelt, die senkrecht zu einer Oberseite des Substrats 102 ist. Bei einigen Ausführungsformen können α und β im Wesentlichen gleich groß sein. Bei anderen Ausführungsformen können α und β verschieden sein. Bei einigen Ausführungsformen können α und β etwa 0° bis etwa 30° betragen. Bei einigen Ausführungsformen können α und β 0° bis 30° betragen.
  • Bei einigen Ausführungsformen können die Selektivitäten von Ätzmitteln, die zum Ätzen der leitfähigen Elektrode 116 und des ferroelektrischen Materials 114 verwendet werden, unterschiedlich sein, sodass die leitfähige Elektrode 116 und das ferroelektrische Material 114 mit unterschiedlichen Geschwindigkeiten geätzt werden. Durch die unterschiedlichen Ätzselektivitäten können die Ätzmittel die leitfähige Elektrode und das ferroelektrische Material mit unterschiedlichen seitlichen Ätzraten ätzen, sodass eine Unterseite der leitfähigen Elektrode 116 eine geringere Breite als eine Oberseite des ferroelektrischen Materials 114 hat. Durch die geringere Breite der Unterseite der leitfähigen Elektrode 116 erstreckt sich die Oberseite des ferroelektrischen Materials durchgehend über gegenüberliegende Seiten der leitfähigen Elektrode 116 mit von Null verschiedenen Abständen hinaus. Bei anderen Ausführungsformen kann die Unterseite der leitfähigen Elektrode 116 eine Breite haben, die im Wesentlichen gleich einer Breite der Oberseite des ferroelektrischen Materials 114 ist.
  • Bei einigen Ausführungsformen kann eine dielektrische Grenzflächenschicht 120 eine erste Dicke t1 direkt unter dem ferroelektrischen Material 114 und eine zweite Dicke t2 direkt unter dem Auswahl-Gate 112 haben. Bei einigen Ausführungsformen ist die erste Dicke t1 von der zweiten Dicke t2 verschieden (z. B. größer als diese). Bei einigen Ausführungsformen kann die erste Dicke t1 zum Beispiel um etwa o nm bis etwa 5 nm größer als die zweite Dicke t2 sein. Bei diesen Ausführungsformen erstrecken sich das erste Seitenwand-Abstandshaltermaterial 212, das zweite Seitenwand-Abstandshaltermaterial 214 und das dritte Seitenwand-Abstandshaltermaterial 216 jeweils von einer Position unter dem ferroelektrischen Material 114 bis zu einer Oberseite der leitfähigen Elektrode 116. Bei anderen Ausführungsformen (nicht dargestellt) ist die erste Dicke t1 im Wesentlichen gleich der zweiten Dicke t2 . Bei noch weiteren Ausführungsformen (nicht dargestellt) kann die dielektrische Grenzflächenschicht 120 eine erste Dicke direkt unter dem ferroelektrischen Material 114, eine zweite Dicke direkt unter dem Auswahl-Gate 112 und eine dritte Dicke außerhalb des Auswahl-Gates 112 und des ferroelektrischen Materials 114 haben. Bei diesen Ausführungsformen kann die erste Dicke größer als die zweite Dicke (z. B. um etwa o nm bis etwa 5 nm) sein, und die zweite Dicke kann (z. B. um etwa 0 nm bis etwa 5 nm) größer als die dritte Dicke sein.
  • 3 zeigt eine Schnittansicht einiger weiterer Ausführungsformen eines integrierten Chips 300, der eine eingebettete FeRAM-Zelle aufweist.
  • Der integrierte Chip 300 weist ein Substrat 102 mit einem eingebetteten Speicherbereich 302a auf, der mittels eines Grenzbereichs 302b von einem Logikbereich 302c getrennt ist. Bei einigen Ausführungsformen kann das Substrat 102 eine ausgesparte Fläche 101a in dem eingebetteten Speicherbereich 302a haben. Die ausgesparte Fläche 101a ist unter einer Oberseite 101u des Substrats 102 mit einem von Null verschiedenen Abstand d ausgespart. Bei einigen Ausführungsformen können Isolationsstrukturen 202 in Gräben in dem Substrat 102 in dem eingebetteten Speicherbereich 302a und dem Logikbereich 302c angeordnet sein.
  • Eine Mehrzahl von FeRAM-Zellen 104a und 104b ist über der ausgesparten Fläche 101a angeordnet. Die Mehrzahl von FeRAM-Zellen 104a und 104b weist jeweils ein FeRAM-Bauelement 110 und ein Auswahl-Gate 112 auf. Bei einigen Ausführungsformen hat das FeRAM-Bauelement 110 eine Höhe von etwa 500 Å bis etwa 1000 Å. Bei anderen Ausführungsformen hat das FeRAM-Bauelement eine Höhe von etwa 600 Å bis etwa 900 Å. Bei einigen Ausführungsformen beträgt der von Null verschiedene Abstand d etwa 100 Å bis etwa 200 Å. Die Höhe des FeRAM-Bauelements 110 und der von Null verschiedene Abstand d vergrößern ein CMP-Fenster (CMP: chemisch-mechanische Planarisierung) des FeRAM-Bauelements 110 während der Herstellung von Transistorbauelementen (z. B. High-k-Metall-Gate-Transistorbauelementen) in dem Logikbereich 302c.
  • Bei einigen Ausführungsformen weist der Grenzbereich 302b eine Grenzstruktur 304 auf, die über dem Substrat 102 angeordnet ist und den eingebetteten Speicherbereich 302a von dem Logikbereich 302c trennt. Die Grenzstruktur 304 weist eine Grenz-Isolationsstruktur 306, eine Dummy-Speicherstruktur 308 und eine Dummy-Logikstruktur 310 auf.
  • Die Grenz-Isolationsstruktur 306 erstreckt sich in einen Graben hinein, der zwischen der Oberseite 101u des Substrats 102 und der ausgesparten Fläche 101a des Substrats 102 angeordnet ist. Die Grenz-Isolationsstruktur 306 kann ein oder mehrere dielektrische Materialien (z. B. ein Oxid, ein Nitrid, ein Carbid und/oder dergleichen) aufweisen, die in dem Graben angeordnet sind. Die Grenz-Isolationsstruktur 306 weist eine erste abgeschrägte Seitenwand 306a und eine zweite abgeschrägte Seitenwand 306b auf, die einen Ätzhügel 306h entlang einer Oberseite der Grenz-Isolationsstruktur 306 definieren. Bei einigen Ausführungsformen kann der Ätzhügel 306h dichter an dem eingebetteten Speicherbereich 302a als an dem Logikbereich 302c sein. Bei einigen Ausführungsformen ist die erste abgeschrägte Seitenwand 306a mit einem flacheren Winkel als die zweite abgeschrägte Seitenwand 306b geneigt.
  • Über dem Ätzhügel 306h ist die Dummy-Speicherstruktur 308 angeordnet. Die Dummy-Speicherstruktur 308 weist eine untere Dummy-Speicherschicht 312 und eine obere Dummy-Speicherschicht 314 über der unteren Dummy-Speicherschicht 312 auf. Bei einigen Ausführungsformen kann die untere Dummy-Speicherschicht 312 zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbid, Polysilizium, Aluminiumkupfer, Tantal, Tantalnitrid, Titannidrid oder dergleichen aufweisen. Die untere Dummy-Speicherschicht 312 ist ein anderes Material als die obere Dummy-Speicherschicht 314 und kann zum Beispiel Siliziumoxid, Siliziumnitrid oder dergleichen aufweisen. Bei einigen Ausführungsformen weist die untere Dummy-Speicherschicht 312 Siliziumoxid auf, und die obere Dummy-Speicherschicht 314 weist Polysilizium auf. Bei einigen Ausführungsformen hat die Dummy-Speicherstruktur 308 eine im Wesentlichen vertikale Seitenwand, die zu dem eingebetteten Speicherbereich 302a zeigt, und eine abgeschrägte Seitenwand, die zu dem Logikbereich 302c zeigt. Bei einigen Ausführungsformen ist das dritte Seitenwand-Abstandshaltermaterial 216 zwischen der im Wesentlichen vertikalen Seitenwand und einer CESL 218 angeordnet, wobei die abgeschrägte Seitenwand die CESL 218 direkt kontaktiert.
  • Die Dummy-Logikstruktur 310 ist über der Grenz-Isolationsstruktur 306, zwischen der Dummy-Speicherstruktur 308 und dem Logikbereich 302c, angeordnet. Die Dummy-Logikstruktur 310 weist eine dielektrische Gateschicht 316 und eine darüber befindliche obere Dummy-Logikschicht 322 auf. Bei einigen Ausführungsformen kann eine Ätzstoppschicht 320 zwischen der dielektrischen Gateschicht 316 und der oberen Dummy-Logikschicht 322 angeordnet sein. Bei einigen Ausführungsformen kann die obere Dummy-Logikschicht 322 Polysilizium oder ein anderes geeignetes Material aufweisen.
  • Der Logikbereich 302c weist ein Transistorbauelement 324 auf. Das Transistorbauelement 324 weist eine Gate-Elektrode 326 auf, die über der Oberseite 101u des Substrats 102 zwischen einem zweiten Source-Bereich 328a und einem zweiten Drain-Bereich 328b angeordnet ist. Bei einigen Ausführungsformen können der zweite Source-Bereich 328a und der zweite Drain-Bereich 328b einen Wannenbereich 330 kontaktieren, der unter der Gate-Elektrode 326 angeordnet ist und eine Dotierungsart hat, die von der des zweiten Source-Bereichs 328a und des zweiten Drain-Bereichs 328b verschieden ist. Bei einigen Ausführungsformen ist die Gate-Elektrode 326 durch eine dielektrische Gateschicht 316 von dem Substrat 102 getrennt. Bei einigen Ausführungsformen kann eine Ätzstoppschicht 320 zwischen der dielektrischen Gateschicht 316 und der Gate-Elektrode 326 angeordnet sein. Bei einigen Ausführungsformen kann eine dielektrische Grenzflächenschicht 332 zwischen der dielektrischen Gateschicht 316 und dem Substrat 102 angeordnet sein.
  • Bei einigen Ausführungsformen kann die Gate-Elektrode 326 eine Metall-Gate-Elektrode (die z. B. Aluminium, Ruthenium, Palladium oder dergleichen aufweist) sein, und die dielektrische Gateschicht 316 kann ein High-k-Dielektrikum (das z. B. Aluminiumoxid, Hafniumoxid oder dergleichen umfasst) sein. Bei einigen Ausführungsformen kann die Ätzstoppschicht 320 Tantalnitrid oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die dielektrische Grenzflächenschicht 332 ein Oxid (z. B. Siliziumoxid oder dergleichen) aufweisen. Bei anderen Ausführungsformen (nicht dargestellt) kann die Gate-Elektrode 326 Polysilizium aufweisen, und die dielektrische Gateschicht 316 kann ein Oxid oder ein High-k-Dielektrikum (z. B. Siliziumdioxid) aufweisen. Bei diesen Ausführungsformen kann die Ätzstoppschicht 320 weggelassen werden.
  • Ein erstes Logik-Seitenwand-Abstandshaltermaterial 334 ist entlang gegenüberliegenden Seiten des Transistorbauelements 324 angeordnet. Bei einigen Ausführungsformen ist ein zweites Logik-Seitenwand-Abstandshaltermaterial 336 entlang gegenüberliegenden Seiten des Transistorbauelements 324 angeordnet. Bei einigen Ausführungsformen kann das erste Logik-Seitenwand-Abstandshaltermaterial 334 ein anderes dielektrisches Material (z. B. Siliziumnitrid) als das zweite Logik-Seitenwand-Abstandshaltermaterial 336 (z. B. Siliziumoxid) sein. Bei einigen Ausführungsformen kann das erste Logik-Seitenwand-Abstandshaltermaterial 334 das gleiche Material wie ein erstes Seitenwand-Abstandshaltermaterial (212 von 2A) in dem eingebetteten Speicherbereich 302a sein, und das zweite Logik-Seitenwand-Abstandshaltermaterial 336 kann das gleiche Material wie ein drittes Seitenwand-Abstandshaltermaterial (216 von 2A) sein.
  • 4A zeigt ein Prinzipschaltbild einer offenbarten FeRAM-Zelle 400.
  • Die FeRAM-Zelle 400 weist ein Auswahl-Gate 112 und ein FeRAM-Bauelement 110 auf, die zwischen einer Bitleitung (die z. B. dem ersten Drain-Bereich 106a von 1 entspricht) und einer Source-Leitung (die z. B. dem gemeinsamen Source-Bereich 108 von 1 entspricht) angeordnet sind. Das FeRAM-Bauelement 110 weist ein ferroelektrisches Material 114 auf, das zwischen einem Kanalbereich 126 und einer leitfähigen Elektrode 116 angeordnet ist. Das Auswahl-Gate 112 ist mit einer Wortleitung verbunden, während die leitfähige Elektrode 116 mit einer Steuergateleitung verbunden ist, die so konfiguriert ist, dass sie unabhängig von der Wortleitung vorgespannt wird.
  • 4B ist eine Tabelle 402, die einige Ausführungsformen von beispielhaften Betriebsbedingungen der offenbarten FeRAM-Zelle 400 von 4A zeigt. Es dürfte wohlverstanden sein, dass auf Grund einer angelegten Spannung Datenzustände in die FeRAM-Zelle geschrieben werden. Zum Beispiel wird durch Anlegen einer positiven Spannung über der FeRAM-Zelle ein erster Datenzustand in die FeRAM-Zelle geschrieben, während durch Anlegen einer negativen Spannung über der FeRAM-Zelle ein zweiter Datenzustand in die FeRAM-Zelle geschrieben wird.
  • Wie in einer Zeile 404 der Tabelle 402 angegeben ist, werden zum Schreiben eines ersten Datenzustands (der z. B. einer logischen 1 entspricht) in ein FeRAM-Bauelement (110 von 4A) die Source-Leitung (SL) und die Bitleitung (BL) auf etwa 0 V gehalten, eine Wortleitung (WL), die mit dem Auswahl-Gate (112 von 4A) verbunden ist, wird auf etwa o V bis etwa 1 V gehalten, und die Steuergateleitung (CGL) wird auf einer von Null verschiedenen Vorspannung Vprog gehalten. Wie in einer Zeile 406 der Tabelle 402 angegeben ist, werden zum Schreiben eines zweiten Datenzustands (der z. B. einer logischen 0 entspricht) in ein FeRAM-Bauelement (110 von 4A) die Source-Leitung (SL) und die Bitleitung (BL) auf von Null verschiedenen Vorspannungen Vprog gehalten, und die Wortleitung (WL) und die Steuergateleitung (CGL) werden auf etwa 0 V gehalten.
  • Durch die Polarisation des ferroelektrischen Materials (114 von 4A) kann die Schwellenspannung des FeRAM-Bauelements (110 von 4A) geändert werden, sodass durch Detektieren einer Änderung der Schwellenspannung des FeRAM-Bauelements (110 von 4A) ein Datenzustand aus dem FeRAM-Bauelement (110 von 4A) gelesen werden kann. Wie in einer Zeile 408 der Tabelle 402 angegeben ist, wird zum Lesen eines Datenzustands aus dem FeRAM-Bauelement (110 von 4A) die Bitleitung (BL) auf etwa 0 V gehalten, die Wortleitung (WL) wird auf etwa 0,5 V bis 1,8 V gehalten, die Source-Leitung (SL) wird auf etwa 0,5 V bis Vdd gehalten, und die Steuergateleitung (CGL) wird auf etwa o V bis Vdd gehalten.
  • Es dürfte wohlverstanden sein, dass sich der Wert der von Null verschiedenen Vorspannung Vprog in Abhängigkeit von dem ferroelektrischen Material des FeRAM-Bauelements (110 von 4A) ändern kann. Zum Beispiel kann für ein FeRAM-Bauelement mit einem ferroelektrischen Material aus Hafniumoxid eine andere von Null verschiedene Vorspannung Vprog (z. B. ist Vprog etwa gleich 6 V) als für ein FeRAM-Bauelement mit einem ferroelektrischen Material aus PZT verwendet werden.
  • 4C zeigt eine Speicherstruktur 410 mit einer Mehrzahl von FeRAM-Zellen 400a bis 400d.
  • Die Mehrzahl von FeRAM-Zellen 400a bis 400d ist in einer Speichermatrix 412 in Zeilen und/oder Spalten angeordnet. Die Mehrzahl von FeRAM-Zellen 400a bis 400d in einer Zeile ist mittels eines Auswahl-Gates 112 funktionsfähig mit Wortleitungen WL1 und WL2 und Steuergateleitungen CGL1 und CGL1 verbunden. Die Mehrzahl von FeRAM-Zellen 400a bis 400d in einer Spalte ist funktionsfähig mit Bitleitungen BL1 und BL2 und Source-Leitungen SL1 und SL2 verbunden.
  • Die Wortleitungen WL1 und WL2 , die Bitleitungen BL1 und BL2 , die Source-Leitungen SL1 und SL2 und die Steuergateleitungen CGL1 und CGL1 sind mit einer Steuerschaltung 414 verbunden. Bei einigen Ausführungsformen weist die Steuerschaltung 414 Folgendes auf: einen Wortleitungsdecoder 416, der mit den Wortleitungen WL1 und WL2 verbunden ist; einen Bitleitungsdecoder 418, der mit den Bitleitungen BL1 und BL2 verbunden ist; einen Source-Leitungsdecoder 420, der mit den Source-Leitungen SL1 und SL2 verbunden ist; und einer Steuergatedecoder 422, der mit den Steuergateleitungen CGL1 und CGL1 verbunden ist. Der Wortleitungsdecoder 416 ist so konfiguriert, dass er eine Vorspannung selektiv an eine der Wortleitungen WL1 und WL2 anlegt. Gleichzeitig ist der Bitleitungsdecoder 418 so konfiguriert, dass er eine Vorspannung selektiv an eine der Bitleitungen BL1 und BL2 anlegt. Der Source-Leitungsdecoder 420 ist so konfiguriert, dass er eine Vorspannung selektiv an eine der Source-Leitungen SL1 und SL2 anlegt, und der Steuergatedecoder 422 ist so konfiguriert, dass er eine Vorspannung selektiv an eine der Steuergateleitungen CGL1 und CGL2 anlegt. Durch selektives Anlegen von Vorspannungen an eine der Wortleitungen WL1 und WL2 , der Bitleitungen BL1 und BL2 , der Source-Leitungen SL1 und SL2 und der Steuergateleitungen CGL1 und CGL2 kann die Mehrzahl von FeRAM-Zellen 400a bis 400d so betrieben werden, dass sie unterschiedliche Datenzustände speichert.
  • Die 5 bis 25 zeigen Schnittansichten 500 bis 2500 einiger Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einer eingebetteten FeRAM-Zelle. Obwohl die 5 bis 25 für ein Verfahren beschrieben werden, dürfte wohlverstanden sein, dass die in den 5 bis 25 offenbarten Strukturen nicht auf dieses Verfahren beschränkt sind, sondern als Strukturen eigenständig und unabhängig von dem Verfahren 1800 sein können.
  • Wie in einer Schnittansicht 500 von 5 gezeigt ist, wird ein Substrat 102 bereitgestellt. Bei verschiedenen Ausführungsformen kann das Substrat 102 jede Art von Halbleiterkörper (z. B. Silizium-/CMOS-Grundmaterial, SiGe, SOI usw.), wie etwa einen Halbleiterwafer oder einen oder mehrere Dies auf einem Wafer, sowie jede andere Art von Halbleiter- und/oder Epitaxialschichten aufweisen, die darauf hergestellt sind und/oder in anderer Weise damit assoziiert sind. Das Substrat 102 hat einen eingebetteten Speicherbereich 302a und einen Logikbereich 302c, die seitlich durch einen Grenzbereich 302b getrennt sind.
  • Über dem Substrat 102 wird eine erste Maskierungsstruktur 501 hergestellt. Bei einigen Ausführungsformen kann die erste Maskierungsstruktur 501 eine mehrschichtige Maskierungsstruktur mit einer ersten Maskierungsschicht 502 und einer zweiten Maskierungsschicht 504 sein. Zum Beispiel kann bei einigen Ausführungsformen die erste Maskierungsschicht 502 ein Oxid (z. B. Siliziumoxid) aufweisen, und die zweite Maskierungsschicht 504 kann ein Nitrid (z. B. Siliziumnitrid) aufweisen.
  • Wie in einer Schnittansicht 600 von 6 gezeigt ist, wird die erste Maskierungsstruktur 501 selektiv so strukturiert, dass sie den Logikbereich 302c bedeckt und den eingebetteten Speicherbereich 302a freilegt. Bei einigen Ausführungsformen bedeckt die erste Maskierungsstruktur 501 außerdem einen Teil des Grenzbereichs 302b. Bei einigen Ausführungsformen wird die erste Maskierungsstruktur 501 dadurch selektiv strukturiert, dass eine Fotoresistschicht 604 über der ersten Maskierungsstruktur 501 hergestellt wird und anschließend die erste Maskierungsstruktur 501 mit einem ersten Ätzmittel 602 in Bereichen behandelt wird, die nicht von der Fotoresistschicht 604 bedeckt sind. Bei einigen Ausführungsformen kann vor der Herstellung der Fotoresistschicht 604 ein Resistschutzoxid 606 über einem Teil der ersten Maskierungsstruktur 501 abgeschieden werden.
  • Wie in einer Schnittansicht 700 von 7 gezeigt ist, wird ein thermischer Oxidationsprozess an dem Substrat 102 durchgeführt. Durch den thermischen Oxidationsprozess entsteht ein thermisches Oxid 704 auf einer Oberfläche des Substrats 102, die nicht von der ersten Maskierungsstruktur 501 bedeckt ist. Durch die Bildung des thermischen Oxids 704 wird ein Teil des Substrats 102 in dem eingebetteten Speicherbereich 302a aufgezehrt, sodass ein vertiefter Bereich mit einer ausgesparten Fläche 101a des Substrats 102 in dem eingebetteten Speicherbereich 302a entsteht. Die ausgesparte Fläche 101a ist unter einer Oberseite 101u des Substrats 102 mit einem von Null verschiedenen Abstand d vertieft.
  • Wie in einer Schnittansicht 800 von 8 gezeigt ist, wird das thermische Oxid (704 von 7) entfernt. Durch Entfernen des thermischen Oxids (704 von 7) wird die ausgesparte Fläche 101a des Substrats 102 freigelegt. Obwohl in den 6 bis 8 der eingebettete Speicherbereich 302a des Substrats 102 mit einem thermischen Oxidationsprozess ausgespart wird, dürfte wohlverstanden sein, dass bei alternativen Ausführungsformen das Substrat 102 in dem eingebetteten Speicherbereich 302a durch selektives Ätzen des Substrats 102 in Bereichen ausgespart werden kann, die nicht von der ersten Maskierungsstruktur 501 bedeckt sind.
  • Wie in einer Schnittansicht 900 von 9 gezeigt ist, wird eine dielektrische Padschicht 902 über dem Substrat 102 hergestellt, und über der dielektrischen Padschicht 902 wird eine erste Schutzschicht 904 hergestellt. Bei einigen Ausführungsformen kann die dielektrische Padschicht 902 ein Oxid aufweisen, das mit einem thermischen Oxidationsprozess erzeugt wird. Bei einigen Ausführungsformen kann die erste Schutzschicht 904 ein Nitrid, ein Carbid oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die erste Schutzschicht 904 mit einem Abscheidungsverfahren, z. B. einer physikalischen Aufdampfung (PVD), einer chemischen Aufdampfung (CVD), einer plasmaunterstützten chemischen Aufdampfung (PECVD), einer Atomlagenabscheidung (ALD) oder dergleichen, hergestellt werden.
  • Wie in einer Schnittansicht 1000 von 10 gezeigt ist, wird eine Mehrzahl von Isolationsstrukturen 202 in dem eingebetteten Speicherbereich 302a und dem Logikbereich 302c hergestellt. Außerdem wird eine Grenz-Isolationsstruktur 306 in dem Grenzbereich 302b hergestellt.
  • Bei einigen Ausführungsformen können die Mehrzahl von Isolationsstrukturen 202 und die Grenz-Isolationsstruktur 306 durch selektives Strukturieren der dielektrischen Padschicht 902 und der ersten Schutzschicht 904 so hergestellt werden, dass eine Mehrzahl von Öffnungen entsteht, die durch die dielektrische Padschicht 902 und die erste Schutzschicht 904 verlaufen. Anschließend wird das Substrat 102 entsprechend der Mehrzahl von Öffnungen geätzt, um eine Mehrzahl von Gräben 1002 in dem Substrat 102 zu erzeugen. Die Mehrzahl von Gräben 1002 wird mit einem oder mehreren dielektrischen Materialien gefüllt. Bei einigen Ausführungsformen können das eine oder die mehreren dielektrischen Materialien mit einem Abscheidungsprozess so abgeschieden werden, dass sie die Mehrzahl von Gräben 1002 füllen und über einer Oberseite der ersten Schutzschicht 904 verlaufen. Anschließend kann (entlang einer Linie 1004) ein erster Planarisierungsprozess (z. B. eine chemisch-mechanische Planarisierung) durchgeführt werden, um das eine oder die mehreren dielektrischen Materialien über einer Oberseite der ersten Schutzschicht 904 zu entfernen und um die Mehrzahl von Isolationsstrukturen 202 und die Grenz-Isolationsstruktur 306 zu definieren. Bei einigen Ausführungsformen können das eine oder die mehreren dielektrischen Materialien ein Oxid (z. B. Siliziumoxid), ein Nitrid und/oder dergleichen sein.
  • Wie in einer Schnittansicht 1100 von 11 gezeigt ist, wird eine dritte Maskierungsschicht 1102 über dem eingebetteten Speicherbereich 302a und einem Teil des Grenzbereichs 302b hergestellt. Die Isolationsstrukturen 202 und ein Teil der Grenz-Isolationsstruktur 306, der nicht von der dritten Maskierungsschicht 1102 bedeckt ist, werden anschließend mit einem zweiten Ätzmittel 1104 behandelt. Mit dem zweiten Ätzmittel 1104 werden die Isolationsstrukturen 202 und der Teil der Grenz-Isolationsstruktur 306 ausgespart, der nicht von der dritten Maskierungsschicht 1102 bedeckt ist. Bei einigen Ausführungsformen erhält die Grenz-Isolationsstruktur 306 durch das zweite Ätzmittel 1104 eine erste geneigte Seitenwand. Die dritte Maskierungsschicht 1102 hält die erste Schutzschicht 904 in dem Logikbereich 302c, sodass die erste Schutzschicht 904 anschließend während einer gesonderten Ätzung bei der Herstellung von Logikbauelementen in dem Logikbereich 302c entfernt werden kann. Dadurch kann die Herstellung der Logikbauelemente besser beherrscht werden, sodass die Kompatibilität der Logikbauelemente mit dem eingebetteten Speicherbereich 302a erhöht wird.
  • Wie in einer Schnittansicht 1200 von 12 gezeigt ist, werden die dielektrische Padschicht 902 und die erste Schutzschicht 904 aus dem eingebetteten Speicherbereich 302a entfernt. Bei einigen Ausführungsformen können die dielektrische Padschicht 902 und die erste Schutzschicht 904 dadurch entfernt werden, dass sie entsprechend der dritten Maskierungsschicht (1102 von 11) selektiv geätzt werden.
  • Wie in einer Schnittansicht 1300 von 13 gezeigt ist, wird in dem eingebetteten Speicherbereich 302a über dem Substrat 102 eine dielektrische Grenzflächenschicht 120 hergestellt. Bei einigen Ausführungsformen kann die dielektrische Grenzflächenschicht 120 ein Oxid aufweisen, das mit einem thermischen Oxidationsprozess erzeugt wird. Bei anderen Ausführungsformen kann die dielektrische Grenzflächenschicht 120 eine andere dielektrische Schicht (z. B. ein Nitrid und/oder ein Carbid) umfassen, die mit einem Abscheidungsprozess hergestellt wird.
  • Ein FeRAM-Stapel 1301 wird über der dielektrischen Grenzflächenschicht 120 in dem eingebetteten Speicherbereich 302a, dem Grenzbereich 302b und dem Logikbereich 302c hergestellt. Der FeRAM-Stapel 1301 umfasst eine ferroelektrische Schicht 1302 und eine oder mehrere leitfähige Schichten über der ferroelektrischen Schicht 1302. Bei einigen Ausführungsformen können die eine oder die mehreren leitfähigen Schichten eine Ätzstoppschicht 1304 und eine leitfähige Elektrodenschicht 1306 umfassen. Bei einigen Ausführungsformen können die ferroelektrische Schicht 1302 und die eine oder die mehreren leitfähigen Schichten mit einer Mehrzahl von getrennten Abscheidungsprozessen (z. B. PVD, CVD, PECVD, ALD oder dergleichen) hergestellt werden.
  • Bei verschiedenen Ausführungsformen kann die ferroelektrische Schicht 1302 mit Silizium dotiertes Hafniumoxid (Si-dotiertes HfO2 ), Bleititanat, Blei-Zirconat-Titanat (PZT), Blei-Lanthan-Zirconat-Titanat, Strontium-Bismut-Tantalat (SBT), Bismut-Lanthan-Titanat (BLT), Bismut-Neodym-Titanat (BNT) oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die Ätzstoppschicht 1304 Aluminium, Ruthenium, Palladium, Hafnium, Zirconium, Titan oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die leitfähige Elektrodenschicht 1306 Polysilizium oder dergleichen aufweisen.
  • Wie in einer Schnittansicht 1400 von 14 gezeigt ist, wird der FeRAM-Stapel (1301 von 13) selektiv strukturiert, um eine Mehrzahl von FeRAM-Bauelement-Stapeln 1402a und 1402b in dem eingebetteten Speicherbereich 302a herzustellen. Die Mehrzahl von FeRAM-Bauelement-Stapeln 1402a und 1402b kann jeweils ein ferroelektrisches Material 114, eine Ätzstoppschicht 208 und ein leitfähiges Material 210 umfassen. Der FeRAM-Stapel (1301 von 13) wird selektiv geätzt, um außerdem einen Dummy-Opferstapel 1404 in dem Grenzbereich 302b und dem Logikbereich 302c herzustellen. Der Dummy-Opferstapel 1404 ist so konfiguriert, dass er ein Prozessfenster für spätere Planarisierungsprozesse (z. B. CMP-Prozesse) dadurch vergrößert, dass er eine konstruktive Abstützung für den Planarisierungsprozess bietet.
  • Bei einigen Ausführungsformen kann der FeRAM-Stapel (1301 von 13) dadurch selektiv strukturiert werden, dass eine Hartmaske 1405 über dem FeRAM-Stapel hergestellt wird. Anschließend kann der FeRAM-Stapel mit einem dritten Ätzmittel 1410 behandelt werden, das den FeRAM-Stapel in Bereichen entfernt, die nicht von der Hartmaske 1405 bedeckt sind. Bei einigen Ausführungsformen kann die Hartmaske 1405 eine mehrschichtige Hartmaske mit einer ersten Hartmaskenschicht 1406 und einer zweiten Hartmaskenschicht 1408 über der ersten Hartmaskenschicht 1406 sein. Bei einigen Ausführungsformen kann die erste Hartmaskenschicht 1406 ein dielektrisches Material, wie etwa Siliziumnitrid, Siliziumcarbid oder dergleichen, aufweisen. Bei einigen Ausführungsformen kann die zweite Hartmaskenschicht 1408 Siliziumoxid oder dergleichen aufweisen.
  • Wie in einer Schnittansicht 1500 von 15 gezeigt ist, wird ein erstes Seitenwand-Abstandshaltermaterial 212 entlang gegenüberliegenden Seitenwänden der Mehrzahl von FeRAM-Bauelement-Stapeln 1402a und 1402b hergestellt. Anschließend wird ein zweites Seitenwand-Abstandshaltermaterial 214 entlang gegenüberliegenden Seitenwänden des ersten Seitenwand-Abstandshaltermaterials 212 hergestellt. Bei einigen Ausführungsformen können das erste Seitenwand-Abstandshaltermaterial 212 und das zweite Seitenwand-Abstandshaltermaterial 214 durch Abscheiden von getrennten Abstandshalterschichten auf der Mehrzahl von FeRAM-Bauelement-Stapeln 1402a und 1402b hergestellt werden. Die getrennten Abstandshalterschichten werden anschließend geätzt, um sie von horizontalen Flächen zu entfernen, sodass das erste Seitenwand-Abstandshaltermaterial 212 und das zweite Seitenwand-Abstandshaltermaterial 214 entlang gegenüberliegenden Seiten der Mehrzahl von FeRAM-Bauelement-Stapeln 1402a und 1402b zurückbleiben. Bei verschiedenen Ausführungsformen können die getrennten Abstandshalterschichten Siliziumnitrid, Siliziumdioxid (SiO2), Siliziumoxidnitrid (SiON) oder ein ähnliches Material aufweisen.
  • Über dem Substrat 102 und entlang Seitenwänden des zweiten Seitenwand-Abstandshaltermaterials 214 wird eine Auswahl-Gateschicht 1502 hergestellt. Bei verschiedenen Ausführungsformen kann die Auswahl-Gateschicht 1502 dotiertes Polysilizium, ein Metall oder ein anderes leitfähiges Material aufweisen. Die Auswahl-Gateschicht 1502 kann bis zu einer Höhe hergestellt werden, die kleiner als eine Höhe der Mehrzahl von FeRAM-Bauelement-Stapeln 1402a und 1402b ist. Bei einigen Ausführungsformen kann die Auswahl-Gateschicht 1502 zum Beispiel mit einem Abscheidungsverfahren (z. B. PVD, CVD, ALD, PECVD oder dergleichen) hergestellt werden, bei dem ein Auswahl-Gatematerial (z. B. dotiertes Polysilizium) so abgeschieden wird, dass es die Mehrzahl von FeRAM-Bauelement-Stapeln 1402a und 1402b bedeckt. Anschließend wird das Auswahl-Gatematerial bis zu einer Höhe rückgeätzt, die kleiner als die der Auswahl-Gateschicht 1502 ist (z. B. bis zu einer Höhe von etwa 50 nm bis etwa 150 nm). Bei einigen Ausführungsformen kann vor der Durchführung der Rückätzung eine Planarisierungsschicht, z. B. ein unterer Antireflexbelag (BARC), so hergestellt werden, dass sie das Auswahl-Gatematerial bedeckt. Die Planarisierungsschicht bildet eine planare Oberseite über der Mehrzahl von FeRAM-Bauelement-Stapeln 1402a und 1402b und führt dazu, dass die resultierende Auswahl-Gateschicht 1502 im Wesentlichen ebene Oberseiten benachbart zu der Mehrzahl von FeRAM-Bauelement-Stapeln 1402a und 1402b hat. Bei einigen Ausführungsformen kann die Rückätzung mit einem Trockenätzprozess durchgeführt werden.
  • Über der Auswahl-Gateschicht 1502 wird eine Hartmaskenschicht 1504 hergestellt. Die Hartmaskenschicht 1504 kann mit einem Abscheidungsverfahren (z. B. PVD, CVD, ALD, PECVD oder dergleichen) bis zu einer Dicke von etwa 30 nm bis etwa 80 nm hergestellt werden. Bei einigen Ausführungsformen weist die Hartmaskenschicht 1504 Vorsprünge 1506 direkt über der Mehrzahl von FeRAM-Bauelement-Stapeln 1402a und 1402b auf. Bei einigen Ausführungsformen kann die Hartmaskenschicht 1504 Siliziumnitrid, Siliziumcarbid oder dergleichen aufweisen.
  • Wie in einer Schnittansicht 1600 von 16 gezeigt ist, wird die Hartmaskenschicht 1504 selektiv strukturiert, und anschließend wird die Auswahl-Gateschicht (1502 von 15) entsprechend der Hartmaskenschicht 1504 strukturiert, um Auswahl-Gates 112 zu definieren, die entlang ersten Seiten der FeRAM-Bauelement-Stapel 1402a und 1402b angeordnet sind. Bei einigen Ausführungsformen können die Hartmaskenschicht 1504 und die Auswahl-Gateschicht (1502 von 15) mit einer Deckätzung (z. B. unmaskiert) strukturiert werden, bei der die Auswahl-Gateschicht (1502 von 15) von Bereichen entfernt wird, die von einer dünneren Schicht der Hartmaskenschicht 1504 bedeckt sind. Bei einigen Ausführungsformen können die Auswahl-Gates 112 eine Höhe h1 , die etwa 50 nm bis etwa 150 nm beträgt, und eine Breite w1 haben, die etwa 30 nm bis etwa 80 nm beträgt. Die Höhe der Auswahl-Gates 112 definiert die elektrische Leistungsfähigkeit (z. B. Bauelement-Leckstrom oder dergleichen) der Auswahl-Gates 112.
  • Wie in einer Schnittansicht 1700 von 17 gezeigt ist, wird ein Rest der Auswahl-Gateschicht (1502 von 15) zwischen zweiten Seiten der FeRAM-Bauelement-Stapel 1402a und 1402b entfernt. Bei einigen Ausführungsformen kann der Rest der Auswahl-Gateschicht (1502 von 15) mit einem fotolithografischen Prozess und einem anschließenden selektiven Ätzprozess entfernt werden. Zum Beispiel kann über dem Substrat 102 eine Maskierungsschicht (z. B. eine Fotoresistschicht) mit Seitenwänden hergestellt werden, die eine Öffnung direkt über der Auswahl-Gateschicht (1502 von 15) zwischen den zweiten Seiten der FeRAM-Bauelement-Stapel 1402a und 1402b definieren. Anschließend wird die Auswahl-Gateschicht (1502 von 15) mit einem Ätzmittel entsprechend der Öffnung in der Maskierungsschicht behandelt, um den Rest der Auswahl-Gateschicht (1502 von 15) zu entfernen. Nach Beendigung des Ätzprozesses kann auch die Maskierungsschicht entfernt werden.
  • Nach dem Entfernen des Rests der Auswahl-Gateschicht (1502 von 15) wird ein gemeinsamer Source-Bereich 108 in dem Substrat 102 zwischen den zweiten Seiten der FeRAM-Bauelement-Stapel 1402a und 1402b hergestellt. Bei einigen Ausführungsformen wird der gemeinsame Source-Bereich 108 durch selektives Implantieren einer Dotandenspezies in das Substrat 102 hergestellt.
  • Über dem Substrat 102 wird eine untere Dummy-Speicherschicht 312 hergestellt. Die untere Dummy-Speicherschicht 312 verläuft durchgehend über den FeRAM-Bauelement-Stapeln 1402a und 1402b und dem Dummy-Opferstapel 1404. Bei einigen Ausführungsformen kann die untere Dummy-Speicherschicht 312 zum Beispiel ein Oxid, wie etwa Siliziumdioxid, aufweisen. Bei anderen Ausführungsformen kann die untere Dummy-Speicherschicht 312 Polysilizium aufweisen.
  • Über dem Substrat 102 wird eine vierte Maskierungsschicht 1702 hergestellt. Die vierte Maskierungsschicht 1702 bedeckt den eingebetteten Speicherbereich 302a, den Grenzbereich 302b und den Logikbereich 302c. Bei einigen Ausführungsformen kann die vierte Maskierungsschicht 1702 eine Oberseite mit einer Wölbung mit einer ersten Höhe über dem eingebetteten Speicherbereich 302a und einer zweiten Höhe über dem Logikbereich 302c haben. Bei einigen Ausführungsformen kann die vierte Maskierungsschicht 1702 eine Polysiliziumschicht umfassen.
  • Wie in einer Schnittansicht 1800 von 18 gezeigt ist, wird ein Planarisierungsprozess an der vierten Maskierungsschicht 1702 durchgeführt. Der Planarisierungsprozess wird entlang einer Linie 1802 durchgeführt, um eine planare Fläche zu erzeugen, die von einer Position über dem eingebetteten Speicherbereich 302a bis zu einer Position über dem Logikbereich 302c verläuft. Bei einigen Ausführungsformen kann der Planarisierungsprozess ein CMP-Prozess sein.
  • Wie in einer Schnittansicht 1900 von 19 gezeigt ist, wird die vierte Maskierungsschicht 1702 selektiv geätzt, um sie von dem Logikbereich 302c und einem Teil des Grenzbereichs 302b zu entfernen. Anschließend wird die Grenz-Isolationsstruktur 306 geätzt, um eine zweite geneigte Seitenwand 306b herzustellen. Die erste und die zweite geneigte Seitenwand definieren einen Ätzhügel 306h entlang einer Oberseite der Grenz-Isolationsstruktur 306.
  • Bei einigen Ausführungsformen können die vierte Maskierungsschicht 1702 und die Grenz-Isolationsstruktur 306 selektiv mit einem oder mehreren Ätzmitteln 1902 entsprechend einer fünften Maskierungsschicht 1904 behandelt werden, die über dem eingebetteten Speicherbereich 302a und einem Teil des Grenzbereichs 302b hergestellt wird. Bei einigen Ausführungsformen können die vierte Maskierungsschicht 1702 und die Grenz-Isolationsstruktur 306 mit dem gleichen Ätzmittel selektiv geätzt werden. Bei anderen Ausführungsformen kann die vierte Maskierungsschicht 1702 mit einem vierten Ätzmittel selektiv geätzt werden, und die Grenz-Isolationsstruktur 306 kann mit einem fünften Ätzmittel, das von dem vierten Ätzmittel verschieden ist, selektiv geätzt werden. Zum Beispiel kann bei einigen Ausführungsformen die vierte Maskierungsschicht 1702 mit einem Ätzmittel selektiv geätzt werden, das Phosphorsäure (H3PO4) oder dergleichen aufweist. Danach kann die Grenz-Isolationsstruktur 306 mit einem Nassätzmittel geätzt werden, das Fluorwasserstoffsäure (HF) oder dergleichen aufweist.
  • Bei einigen Ausführungsformen können das eine oder die mehreren Ätzmittel 1902 auch den Dummy-Opferstapel (1404 von 18), die erste Maskierungsschicht (502 von 18) und die zweite Maskierungsschicht (504 von 18) entfernen. Bei einigen Ausführungsformen kann eine dielektrische Grenzflächenschicht 332 über dem Substrat 102 in dem Logikbereich 302c hergestellt werden, nachdem die erste Maskierungsschicht 502 und die zweite Maskierungsschicht 504 entfernt worden sind. Bei einigen Ausführungsformen kann die dielektrische Grenzflächenschicht 332 ein Oxid (z. B. Siliziumoxid oder dergleichen) aufweisen. Bei einigen Ausführungsformen kann die dielektrische Grenzflächenschicht 332 in dem Logikbereich 302c eine andere Dicke als eine dielektrische Grenzflächenschicht (120 von 13) in dem eingebetteten Speicherbereich 302a haben. Bei einigen Ausführungsformen kann außerdem ein Wannenbereich 330 in dem Substrat 102 in dem Logikbereich 302c hergestellt werden, nachdem die erste Maskierungsschicht 502 und die zweite Maskierungsschicht 504 entfernt worden sind.
  • Wie in einer Schnittansicht 2000 von 20 gezeigt ist, wird ein Opfergatestapel 2002 über dem Substrat 102 hergestellt. Der Opfergatestapel 2002 verläuft durchgehend von einer Position in dem Logikbereich 302c bis zu einer Position über der vierten Maskierungsschicht 1702 in dem eingebetteten Speicherbereich 302a. Bei einigen Ausführungsformen kann der Opfergatestapel 2002 eine dielektrische Gateschicht 316, eine Opfergate-Elektrodenschicht 2004 und eine Hartmaske 2006 aufweisen. Bei einigen Ausführungsformen kann eine Ätzstoppschicht 320 zwischen der dielektrischen Gateschicht 316 und der Opfergate-Elektrodenschicht 2004 angeordnet werden. Bei einigen Ausführungsformen kann die Opfergate-Elektrodenschicht 2004 Polysilizium aufweisen. Bei einigen Ausführungsformen kann die Hartmaske 2006 eine mehrschichtige Hartmaske mit einer ersten Hartmaskenschicht 2008 (z. B. SiN) und einer zweiten Hartmaskenschicht 2010 (z. B. Siliziumoxid) über der ersten Hartmaskenschicht 2008 sein.
  • Bei einigen Ausführungsformen kann die dielektrische Gateschicht 316 ein Highk-Dielektrikum, wie etwa Aluminiumoxid, Hafniumoxid oder dergleichen, aufweisen. Bei einigen Ausführungsformen kann die Ätzstoppschicht 320 Tantalnitrid oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die erste Hartmaskenschicht 2008 ein dielektrisches Material, wie etwa Siliziumnitrid, Siliziumcarbid oder dergleichen, aufweisen. Bei einigen Ausführungsformen kann die zweite Hartmaskenschicht 2010 Siliziumoxid oder dergleichen aufweisen.
  • Wie in einer Schnittansicht 2100 von 21 gezeigt ist, wird eine Dicke der Opfergate-Elektrodenschicht 2004 in dem eingebetteten Speicherbereich 302a und in einem Teil des Grenzbereichs 302b reduziert. Bei einigen Ausführungsformen kann die Dicke der Opfergate-Elektrodenschicht 2004 um etwa 50 % bis etwa 75 % reduziert werden. Bei einigen Ausführungsformen kann die Dicke der Opfergate-Elektrodenschicht 2004 dadurch reduziert werden, dass eine sechste Maskierungsschicht 2102 über der Hartmaske 2006 in dem Logikbereich 302c und einem Teil des Grenzbereichs 302b hergestellt wird. Anschließend werden die Hartmaske 2006 und die Opfergate-Elektrodenschicht 2004 mit einem sechsten Ätzmittel 2104 in Bereichen behandelt, die nicht von der sechsten Maskierungsschicht 2102 bedeckt sind.
  • Wie in einer Schnittansicht 2200 von 22 gezeigt ist, wird der Opfergatestapel 2002 mit einem Strukturierungsprozess strukturiert, um eine Dummy-Gatestruktur 2202 in dem Logikbereich 302c zu definieren und eine Dummy-Logikstruktur 310 über dem Grenzbereich 302b zu definieren. Bei einigen Ausführungsformen wird bei dem Strukturierungsprozess die zweite Hartmaskenschicht 2010 vertikal und seitlich geätzt. Bei diesen Ausführungsformen führt die Nähe der Dummy-Logikstruktur 310 zu einem Rand der zweiten Hartmaskenschicht 210 dazu, dass die zweite Hartmaskenschicht 2010, die (nach dem Strukturierungsprozess) entlang einer Oberseite der Dummy-Logikstruktur 310 zurückbleibt, äußere Seitenwände hat, die mit unterschiedlichen Winkeln orientiert sind. Die vierte Maskierungsschicht (1702 von 21) wird ebenfalls geätzt, um eine Dummy-Speicherstruktur 308 über dem Ätzhügel 306h in der Grenz-Isolationsstruktur 306 zu definieren.
  • Bei einigen Ausführungsformen kann ein erstes Logik-Seitenwand-Abstandshaltermaterial 334 entlang Seitenwänden des Opfergatestapels 2002 und der Dummy-Speicherstruktur 308 abgeschieden werden. Außerdem kann ein drittes Seitenwand-Abstandshaltermaterial 216 entlang Seitenwänden der FeRAM-Bauelement-Stapel 1402a und 1402b abgeschieden werden, und ein zweites Logik-Seitenwand-Abstandshaltermaterial 336 kann entlang Seitenwänden des Opfergatestapels 2002, der Dummy-Speicherstruktur 308, der Dummy-Logikstruktur 310 und des Auswahl-Gates 112 abgeschieden werden. Bei einigen Ausführungsformen können das erste Logik-Seitenwand-Abstandshaltermaterial 334, das zweite Logik-Seitenwand-Abstandshaltermaterial 336 und das dritte Seitenwand-Abstandshaltermaterial 216 dadurch hergestellt werden, dass ein oder mehrere dielektrische Materialien über dem Substrat 102 abgeschieden werden und anschließend geätzt werden, um sie von horizontalen Flächen zu entfernen. Bei einigen Ausführungsformen können durch Ätzen des einen oder der mehreren dielektrischen Materialien diese auch von einer Seitenwand der zweiten Hartmaskenschicht 2010 entfernt werden, die zu den FeRAM-Bauelement-Stapeln 1402a und 1402b zeigt. Bei diesen Ausführungsformen haben das erste Logik-Seitenwand-Abstandshaltermaterial 334 und/oder das zweite Logik-Seitenwand-Abstandshaltermaterial 336 unterschiedliche Höhen entlang gegenüberliegenden Seitenwänden der Dummy-Speicherstruktur 308. Bei einigen Ausführungsformen können das eine oder die mehreren dielektrischen Materialien ein Oxid, ein Nitrid, ein Carbid oder dergleichen umfassen.
  • In dem eingebetteten Speicherbereich 302a werden Drain-Bereiche 106a und 106b hergestellt, und in dem Logikbereich 302c werden ein zweiter Source-Bereich 328a und ein zweiter Drain-Bereich 328b hergestellt. Bei einigen Ausführungsformen werden die Drain-Bereiche 106a und 106b mit einem ersten Implantationsprozess hergestellt, während der zweite Source-Bereich 328a und der zweite Drain-Bereich 328b mit einem zweiten Implantationsprozess hergestellt werden. Bei einigen Ausführungsformen sind der erste und der zweite Implantationsprozess der gleiche Implantationsprozess. Bei einigen Ausführungsformen haben die Drain-Bereiche 106a und 106b die gleiche Dotierungsart wie der gemeinsame Source-Bereich 108, während der zweite Source-Bereich 328a und der zweite Drain-Bereich 328b eine zu dem Wannenbereich 330 entgegengesetzte Dotierungsart haben.
  • Ein Silizidierungsprozess wird durchgeführt, um eine Silizidschicht 204 entlang Oberseiten der Drain-Bereiche 106a und 106b, des gemeinsamen Source-Bereichs 108, des zweiten Source-Bereichs 328a und des zweiten Drain-Bereichs 328b herzustellen. Bei einigen Ausführungsformen kann bei dem Silizidierungsprozess auch ein Silizid auf der leitfähigen Elektrode 116 und/oder dem Auswahl-Gate 112 abgeschieden werden. Bei einigen Ausführungsformen kann der Silizidierungsprozess so erfolgen, dass eine Metallschicht (z. B. eine Nickelschicht) abgeschieden wird und anschließend ein thermischer Glühprozess (z. B. eine rasche thermische Glühung) durchgeführt wird, um die Silizidschicht 204 herzustellen.
  • Wie in einer Schnittansicht 2300 von 23 gezeigt ist, wird eine erste ILD-Schicht 122a (ILD: Zwischenebenen-Dielektrikum) über dem Substrat 102 hergestellt. Die erste ILD-Schicht 122a umschließt seitlich die Mehrzahl von FeRAM-Bauelement-Stapeln (1402a und 1402b von 22), die Dummy-Speicherstruktur 308, die Dummy-Logikstruktur 310 und die Dummy-Gatestruktur 2202. Bei verschiedenen Ausführungsformen kann die erste ILD-Schicht 122a durch eine CVD-Abscheidung unter Verwendung eines Hohes-Seitenverhältnis-Prozesses (HARP) (d. h., mit einem HARP-Oxid) auf dem Substrat 102 abgeschieden werden. Bei einigen Ausführungsformen kann die erste ILD-Schicht 122a zum Beispiel ein Oxid oder Borphosphorsilicatglas aufweisen, das mit einem CVD-Prozess abgeschieden wird. Nach der Herstellung der ersten ILD-Schicht 122a kann ein vierter Planarisierungsprozess entlang einer Linie 2302 durchgeführt werden, um Oberseiten der Dummy-Gatestruktur 2202 in dem Logikbereich 302c freizulegen und um FeRAM-Zellen 104a und 104b in dem eingebetteten Speicherbereich 302a zu definieren.
  • Wie in einer Schnittansicht 2400 von 24 gezeigt ist, wird die Opfergate-Elektrodenschicht (2004 von 23) von der Dummy-Gatestruktur (2004 von 23) entfernt, um einen Gate-Elektroden-Hohlraum 2402 zu definieren. Bei einigen Ausführungsformen kann die Opfergate-Elektrodenschicht (2004 von 23) dadurch entfernt werden, dass sie selektiv mit einem siebenten Ätzmittel 2404 behandelt wird.
  • Wie in einer Schnittansicht 2500 von 25 gezeigt ist, wird eine Gate-Elektrode 326 in dem Gate-Elektroden-Hohlraum 2402 hergestellt. Bei einigen Ausführungsformen kann die Gate-Elektrode 326 dadurch hergestellt werden, dass ein oder mehrere Metall-Gate-Materialien 2502 in dem Gate-Elektroden-Hohlraum 2402 und über der ersten ILD-Schicht 122a abgeschieden werden. Bei einigen Ausführungsformen können das eine oder die mehreren Metall-Gate-Materialien 2502 mit einem Abscheidungsverfahren (z. B. PVD, CVD, ALD, PECVD oder dergleichen) abgeschieden werden. Anschließend wird ein fünfter Planarisierungsprozess entlang einer Linie 2504 durchgeführt. Bei dem fünften Planarisierungsprozess wird ein Teil des einen oder der mehreren Metall-Gate-Materialien 2502 über der ersten ILD-Schicht 122a entfernt, um eine Gate-Elektrode 326 zu definieren. Bei einigen Ausführungsformen können das eine oder die mehreren Metall-Gate-Materialien 2502 ein n-Gate-Metall, wie etwa Aluminium, Tantal, Titan, Hafnium, Zirconium, Titansilizid, Tantalnitrid, Tantalsiliziumnitrid, Chrom, Wolfram, Kupfer, Titan-Aluminium oder dergleichen, aufweisen. Bei anderen Ausführungsformen können das eine oder die mehreren Metall-Gate-Materialien 2502 ein p-Gate-Metall, wie etwa Nickel, Cobalt, Molybdän, Platin, Blei, Gold, Tantalnitrid, Molybdänsilizid, Ruthenium, Chrom, Wolfram, Kupfer oder dergleichen, aufweisen.
  • Wie in einer Schnittansicht 2600 von 26 gezeigt ist, werden leitfähige Kontakte 124 in einer zweiten ILD-Schicht 122b über der ersten ILD-Schicht 122a hergestellt. Außerdem werden leitfähige Verbindungsdrähte 220 in einer IMD-Schicht 122c über der zweiten ILD-Schicht 122b hergestellt.
  • Bei einigen Ausführungsformen können die leitfähigen Kontakte 124 und/oder die leitfähigen Verbindungsdrähte 220 mit einem Damascene-Prozess hergestellt werden. Zum Beispiel können bei einigen Ausführungsformen die leitfähigen Kontakte 124 dadurch hergestellt werden, dass die zweite ILD-Schicht 122b über der ersten ILD-Schicht 122a hergestellt wird, die zweite ILD-Schicht 122b selektiv geätzt wird, um Durchkontaktierungsöffnungen zu erzeugen, und anschließend ein erstes leitfähiges Material in den Durchkontaktierungsöffnungen abgeschieden wird. Bei einigen Ausführungsformen kann das erste leitfähige Material zum Beispiel Wolfram (W) oder Titannidrid (TiN) sein. Ebenso können bei einigen Ausführungsformen die leitfähigen Verbindungsdrähte 220 dadurch hergestellt werden, dass die dritte IMD-Schicht 122c über der zweiten ILD-Schicht 122b hergestellt wird, die IMD-Schicht 122c selektiv geätzt wird, um Gräben zu erzeugen, und anschließend ein zweites leitfähiges Material in den Gräben abgeschieden wird. Bei einigen Ausführungsformen kann das zweite leitfähige Material zum Beispiel Kupfer (Cu) und/oder Aluminium (Al) sein.
  • 27 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 2700 zum Herstellen eines integrierten Chips mit einer eingebetteten FeRAM-Zelle.
  • Das Ablaufdiagramm 2700 wird zwar als eine Reihe von Schritten oder Ereignissen dargestellt und beschrieben, aber es dürfte wohlverstanden sein, dass die dargestellte Reihenfolge dieser Schritte oder Ereignisse nicht in einem beschränkenden Sinn ausgelegt werden darf. Zum Beispiel können einige Schritte in anderen Reihenfolgen und/oder gleichzeitig mit anderen Schritten oder Ereignissen als den hier dargestellten und/oder beschriebenen stattfinden. Darüber hinaus brauchen nicht alle dargestellten Schritte einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementieren, und ein oder mehrere der hier beschriebenen Schritte können in einem oder mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
  • In einem Schritt 2702 wird ein Substrat bereitgestellt. Das Substrat weist einen eingebetteten Speicherbereich auf, der durch einen Grenzbereich von einem Logikbereich getrennt ist. 5 zeigt eine Schnittansicht 500 einiger Ausführungsformen, die dem Schritt 2702 entsprechen.
  • In einem Schritt 2704 wird das Substrat in dem eingebetteten Speicherbereich ausgespart. Die 6 bis 8 zeigen Schnittansichten 600 bis 800 einiger Ausführungsformen, die dem Schritt 2704 entsprechen.
  • In einem Schritt 2706 wird eine Mehrzahl von Isolationsstrukturen in dem eingebetteten Speicherbereich und dem Logikbereich hergestellt. Die 9 bis 12 zeigen Schnittansichten 900 bis 1200 einiger Ausführungsformen, die dem Schritt 2706 entsprechen.
  • In einem Schritt 2708 wird eine Grenz-Isolationsstruktur in dem Grenzbereich hergestellt. Die 9 bis 12 zeigen Schnittansichten 900 bis 1200 einiger Ausführungsformen, die dem Schritt 2708 entsprechen.
  • In einem Schritt 2710 wird eine Mehrzahl von Speicherbauelement-Stapeln in dem eingebetteten Speicherbereich hergestellt. Die 13 und 14 zeigen Schnittansichten 1300 und 1400 einiger Ausführungsformen, die dem Schritt 2710 entsprechen.
  • In einem Schritt 2712 werden Auswahl-Gates entlang Seitenwänden der Speicherbauelement-Stapel hergestellt. Die 15 und 16 zeigen Schnittansichten 1500 und 1600 einiger Ausführungsformen, die dem Schritt 2712 entsprechen.
  • In einem Schritt 2714 wird eine Maskierungsschicht über dem eingebetteten Speicherbereich hergestellt. Die Maskierungsschicht legt den Logikbereich und einen Teil des eingebetteten Speicherbereichs frei. Die 17 und 18 zeigen Schnittansichten 1700 und 1800 einiger Ausführungsformen, die dem Schritt 2714 entsprechen.
  • In einem Schritt 2716 wird die Grenz-Isolationsstruktur entsprechend der Maskierungsschicht strukturiert. 19 zeigt eine Schnittansicht 1900 einiger Ausführungsformen, die dem Schritt 2716 entsprechen.
  • In einem Schritt 2718 wird ein Opfer-Transistorstapel über der Maskierungsschicht und in dem Logikbereich hergestellt. Der Opfer-Transistorstapel umfasst eine Opfer-Gate-Elektrode. Die 20 bis 22 zeigen Schnittansichten 2000 bis 2200 einiger Ausführungsformen, die dem Schritt 2718 entsprechen.
  • In einem Schritt 2720 wird der Opfergatestapel strukturiert, um den Opfer-Transistorstapel in dem Logikbereich sowie eine Dummy-Speicherstruktur und eine Dummy-Logikstruktur über der Grenz-Isolationsstruktur zu definieren. Die 20 bis 22 zeigen Schnittansichten 2000 bis 2200 einiger Ausführungsformen, die dem Schritt 2720 entsprechen.
  • In einem Schritt 2722 wird eine erste ILD-Schicht (ILD: Zwischenebenen-Dielektrikum) über dem Substrat abgeschieden. 23 zeigt eine Schnittansicht 2300 einiger Ausführungsformen, die dem Schritt 2722 entsprechen.
  • In einem Schritt 2724 wird ein Planarisierungsprozess durchgeführt, um eine Oberseite der Opfer-Gate-Elektrode freizulegen. 23 zeigt eine Schnittansicht 2300 einiger Ausführungsformen, die dem Schritt 2724 entsprechen.
  • In einem Schritt 2726 wird die Opfer-Gate-Elektrode durch ein Metall-Gate ersetzt. Die 24 und 25 zeigen Schnittansichten 2400 und 2500 einiger Ausführungsformen, die dem Schritt 2726 entsprechen.
  • In einem Schritt 2728 werden leitfähige Kontakte in einer zweiten ILD-Schicht über dem Substrat hergestellt. 26 zeigt eine Schnittansicht 2600 einiger Ausführungsformen, die dem Schritt 2728 entsprechen.
  • Bei einigen Ausführungsformen betrifft die vorliegende Erfindung also einen integrierten Chip mit einer eingebetteten FeRAM-Zelle, die ein Auswahl-Gate aufweist, das so konfiguriert ist, dass es selektiv Zugriff auf ein FeRAM-Bauelement gewährt. Das Auswahl-Gate ermöglicht einen relativ niedrigen Strom in Kanalbereichen von nichtgewählten FeRAM-Zellen, sodass der Energieverbrauch und/oder die Lese-Operationen einer FeRAM-Matrix verbessert werden.
  • Bei einigen Ausführungsformen betrifft die vorliegende Erfindung eine Speicherstruktur. Die Speicherstruktur weist Folgendes auf: einen Source-Bereich und einen Drain-Bereich, die in einem Substrat angeordnet sind; ein Auswahl-Gate, das über dem Substrat zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist; und ein FeRAM-Bauelement (FeRAM: ferroelektrischer Direktzugriffsspeicher), das über dem Substrat zwischen dem Auswahl-Gate und dem Source-Bereich angeordnet ist, wobei das FeRAM-Bauelement ein ferroelektrisches Material aufweist, das zwischen dem Substrat und einer leitfähigen Elektrode angeordnet ist. Bei einigen Ausführungsformen weisen das Auswahl-Gate und die leitfähige Elektrode Polysilizium auf. Bei einigen Ausführungsformen weist die leitfähige Elektrode eine Ätzstoppschicht auf, die eine Oberseite des ferroelektrischen Materials kontaktiert. Bei einigen Ausführungsformen weist die Speicherstruktur weiterhin einen Seitenwand-Abstandshalter auf, der zwischen dem Auswahl-Gate und dem FeRAM-Bauelement angeordnet ist. Bei einigen Ausführungsformen weist der Seitenwand-Abstandshalter ein dielektrisches Material auf, das durchgehend so verläuft, dass es eine Seitenwand der leitfähigen Elektrode und eine Seitenwand des ferroelektrischen Materials direkt kontaktiert und vollständig bedeckt. Bei einigen Ausführungsformen weist die Speicherstruktur weiterhin eine dielektrische Grenzflächenschicht auf, die sich durchgehend von einer Position zwischen dem Auswahl-Gate und dem Substrat bis zu einer Position zwischen dem ferroelektrischen Material und dem Substrat erstreckt. Bei einigen Ausführungsformen hat die dielektrische Grenzflächenschicht eine erste Dicke direkt unter dem ferroelektrischen Material und eine zweite Dicke direkt unter dem Auswahl-Gate, wobei die erste Dicke von der zweiten Dicke verschieden ist. Bei einigen Ausführungsformen weist die Speicherstruktur weiterhin Folgendes auf: eine ILD-Schicht (ILD: Zwischenebenen-Dielektrikum), die über dem Substrat angeordnet ist; einen ersten leitfähigen Kontakt, der sich von einer Oberseite der ILD-Schicht bis zu dem Auswahl-Gate erstreckt; und einen zweiten leitfähigen Kontakt, der sich von der Oberseite der ILD-Schicht bis zu der leitfähigen Elektrode erstreckt. Bei einigen Ausführungsformen weist das Substrat eine ausgesparte Fläche auf, die sich zwischen einer ersten Seitenwand und einer zweiten Seitenwand des Substrats erstreckt, um einen vertieften Bereich in einer Oberseite des Substrats zu definieren, wobei das FeRAM-Bauelement über der ausgesparten Fläche und direkt zwischen der ersten Seitenwand und der zweiten Seitenwand angeordnet ist. Bei einigen Ausführungsformen weist die Speicherstruktur weiterhin einen Wortleitungsdecoder, der durch eine Wortleitung mit dem Auswahl-Gate verbunden ist; und einen Steuergatedecoder auf, der durch eine Steuergateleitung, die parallel zu der Wortleitung verläuft, mit der leitfähigen Elektrode verbunden ist.
  • Bei anderen Ausführungsformen betrifft die vorliegende Erfindung einen integrierten Chip. Der integrierte Chip weist Folgendes auf: einen gemeinsamen Source-Bereich, der in einer ausgesparten Fläche eines Substrats zwischen einem ersten Drain-Bereich und einem zweiten Drain-Bereich angeordnet ist, wobei die ausgesparte Fläche unter einer Oberseite des Substrats mit einem von Null verschiedenen Abstand ausgespart ist; eine Grenz-Isolationsstruktur, die seitlich zwischen der ausgesparten Fläche und der Oberseite angeordnet ist; eine erste FeRAM-Zelle (FeRAM: ferroelektrischer Direktzugriffsspeicher), die ein erstes Auswahl-Gate, das über der ausgesparten Fläche zwischen dem gemeinsamen Source-Bereich und dem ersten Drain-Bereich angeordnet ist, und ein erstes FeRAM-Bauelement aufweist, das über der ausgesparten Fläche zwischen dem ersten Auswahl-Gate und dem gemeinsamen Source-Bereich angeordnet ist; und eine zweite FeRAM-Zelle, die ein zweites Auswahl-Gate, das über der ausgesparten Fläche zwischen dem gemeinsamen Source-Bereich und dem zweiten Drain-Bereich angeordnet ist, und ein zweites FeRAM-Bauelement aufweist, das über der ausgesparten Fläche zwischen dem zweiten Auswahl-Gate und dem gemeinsamen Source-Bereich angeordnet ist. Bei einigen Ausführungsformen weist das erste FeRAM-Bauelement ein leitfähiges Material auf, das durch eine Ätzstoppschicht von einem ferroelektrischen Material getrennt ist. Bei einigen Ausführungsformen weisen das erste FeRAM-Bauelement und das erste Auswahl-Gate das gleiche Material auf. Bei einigen Ausführungsformen weist das erste FeRAM-Bauelement ein ferroelektrisches Material und eine leitfähige Elektrode auf, die über dem ferroelektrischen Material angeordnet ist. Bei einigen Ausführungsformen ist das erste Auswahl-Gate mit einer Wortleitung verbunden, und die leitfähige Elektrode ist mit einer Steuergateleitung verbunden, die so konfiguriert ist, dass sie unabhängig von der Wortleitung vorgespannt wird. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin einen Seitenwand-Abstandshalter auf, der seitlich zwischen dem ersten Auswahl-Gate und dem ersten FeRAM-Bauelement angeordnet ist. Bei einigen Ausführungsformen weist der Seitenwand-Abstandshalter ein erstes Seitenwand-Abstandshaltermaterial, das das ferroelektrische Material und die leitfähige Elektrode direkt kontaktiert; und ein zweites Seitenwand-Abstandshaltermaterial auf, das das erste Auswahl-Gate direkt kontaktiert, wobei das erste Seitenwand-Abstandshaltermaterial und das zweite Seitenwand-Abstandshaltermaterial im Wesentlichen gleiche Höhen haben. Bei einigen Ausführungsformen erstreckt sich der Seitenwand-Abstandshalter von einer ersten horizontalen Ebene, die entlang einer Unterseite des ersten FeRAM-Bauelements verläuft, bis zu einer zweiten horizontalen Ebene, die entlang einer Oberseite des ersten FeRAM-Bauelements verläuft.
  • Bei noch weiteren Ausführungsformen betrifft die vorliegende Erfindung ein Verfahren zum Herstellen einer Speicherstruktur. Das Verfahren weist die folgenden Schritte auf: Herstellen einer dielektrischen Grenzflächenschicht über einem Substrat; Abscheiden eines FeRAM-Stapels (FeRAM: ferroelektrischer Direktzugriffsspeicher) über der dielektrischen Grenzflächenschicht, wobei der FeRAM-Stapel eine ferroelektrische Schicht und eine oder mehrere leitfähige Schichten über der ferroelektrischen Schicht umfasst; Strukturieren des FeRAM-Stapels, um einen FeRAM-Bauelementstapel zu definieren; Herstellen einer Auswahl-Gateschicht, die den FeRAM-Bauelementstapel seitlich umschließt; Strukturieren der Auswahl-Gateschicht, um ein Auswahl-Gate entlang einer zweiten Seite des FeRAM-Bauelementstapels zu definieren; Herstellen eines gemeinsamen Source-Bereichs in dem Substrat entlang einer ersten Seite des FeRAM-Bauelementstapels; und Herstellen eines Drain-Bereichs in dem Substrat, wobei der Drain-Bereich durch das Auswahl-Gate von dem FeRAM-Bauelementstapel getrennt wird. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Aussparen eines Teils des Substrats, um eine ausgesparte Fläche des Substrats zu erzeugen, die unter einer Oberseite des Substrats ausgespart ist, wobei der FeRAM-Bauelementstapel und das Auswahl-Gate direkt über der ausgesparten Fläche hergestellt werden.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/724289 [0001]

Claims (20)

  1. Speicherstruktur mit: einem Source-Bereich und einem Drain-Bereich, die in einem Substrat angeordnet sind; einem Auswahl-Gate, das über dem Substrat zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist; und einer FeRAM-Vorrichtung (FeRAM: ferroelektrischer Direktzugriffsspeicher), die über dem Substrat zwischen dem Auswahl-Gate und dem Source-Bereich angeordnet ist, wobei die FeRAM-Vorrichtung ein ferroelektrisches Material aufweist, das zwischen dem Substrat und einer leitfähigen Elektrode angeordnet ist.
  2. Speicherstruktur nach Anspruch 1, wobei das Auswahl-Gate und die leitfähige Elektrode Polysilizium aufweisen.
  3. Speicherstruktur nach Anspruch 1 oder 2, wobei die leitfähige Elektrode eine Ätzstoppschicht aufweist, die eine Oberseite des ferroelektrischen Materials kontaktiert.
  4. Speicherstruktur nach einem der vorhergehenden Ansprüche, die weiterhin einen Seitenwand-Abstandshalter aufweist, der zwischen dem Auswahl-Gate und der FeRAM-Vorrichtung angeordnet ist.
  5. Speicherstruktur nach Anspruch 4, wobei der Seitenwand-Abstandshalter ein dielektrisches Material aufweist, das durchgehend so verläuft, dass es eine Seitenwand der leitfähigen Elektrode und eine Seitenwand des ferroelektrischen Materials direkt kontaktiert und vollständig bedeckt.
  6. Speicherstruktur nach einem der vorhergehenden Ansprüche, die weiterhin eine dielektrische Grenzflächenschicht aufweist, die sich durchgehend von einer Position zwischen dem Auswahl-Gate und dem Substrat bis zu einer Position zwischen dem ferroelektrischen Material und dem Substrat erstreckt.
  7. Speicherstruktur nach Anspruch 6, wobei die dielektrische Grenzflächenschicht eine erste Dicke direkt unter dem ferroelektrischen Material und eine zweite Dicke direkt unter dem Auswahl-Gate hat, wobei die erste Dicke von der zweiten Dicke verschieden ist.
  8. Speicherstruktur nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: eine ILD-Schicht (ILD: Zwischenebenen-Dielektrikum), die über dem Substrat angeordnet ist; einen ersten leitfähigen Kontakt, der sich von einer Oberseite der ILD-Schicht bis zu dem Auswahl-Gate erstreckt; und einen zweiten leitfähigen Kontakt, der sich von der Oberseite der ILD-Schicht bis zu der leitfähigen Elektrode erstreckt.
  9. Speicherstruktur nach einem der vorhergehenden Ansprüche, wobei das Substrat eine ausgesparte Fläche aufweist, die sich zwischen einer ersten Seitenwand und einer zweiten Seitenwand des Substrats erstreckt, um einen vertieften Bereich in einer Oberseite des Substrats zu definieren, wobei die FeRAM-Vorrichtung über der ausgesparten Fläche und direkt zwischen der ersten Seitenwand und der zweiten Seitenwand angeordnet ist.
  10. Speicherstruktur nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: einen Wortleitungsdecoder, der durch eine Wortleitung mit dem Auswahl-Gate verbunden ist; und einen Steuergatedecoder, der durch eine Steuergateleitung, die parallel zu der Wortleitung verläuft, mit der leitfähigen Elektrode verbunden ist.
  11. Integrierter Chip mit: einem gemeinsamen Source-Bereich, der in einer ausgesparten Fläche eines Substrats zwischen einem ersten Drain-Bereich und einem zweiten Drain-Bereich angeordnet ist, wobei die ausgesparte Fläche unter einer Oberseite des Substrats mit einem von Null verschiedenen Abstand ausgespart ist; einer Grenz-Isolationsstruktur, die seitlich zwischen der ausgesparten Fläche und der Oberseite angeordnet ist; einer ersten FeRAM-Zelle (FeRAM: ferroelektrischer Direktzugriffsspeicher), die ein erstes Auswahl-Gate, das über der ausgesparten Fläche zwischen dem gemeinsamen Source-Bereich und dem ersten Drain-Bereich angeordnet ist, und eine erste FeRAM-Vorrichtung aufweist, die über der ausgesparten Fläche zwischen dem ersten Auswahl-Gate und dem gemeinsamen Source-Bereich angeordnet ist; und einer zweien FeRAM-Zelle, die ein zweites Auswahl-Gate, das über der ausgesparten Fläche zwischen dem gemeinsamen Source-Bereich und dem zweiten Drain-Bereich angeordnet ist, und eine zweite FeRAM-Vorrichtung aufweist, die über der ausgesparten Fläche zwischen dem zweiten Auswahl-Gate und dem gemeinsamen Source-Bereich angeordnet ist.
  12. Integrierter Chip nach Anspruch 11, wobei die erste FeRAM-Vorrichtung ein leitfähiges Material aufweist, das durch eine Ätzstoppschicht von einem ferroelektrischen Material getrennt ist.
  13. Integrierter Chip nach Anspruch 11 oder 12, wobei die erste FeRAM-Vorrichtung und das erste Auswahl-Gate das gleiche Material aufweisen.
  14. Integrierter Chip nach einem der Ansprüche 11 bis 13, wobei die erste FeRAM-Vorrichtung ein ferroelektrisches Material und eine leitfähige Elektrode aufweist, die über dem ferroelektrischen Material angeordnet ist.
  15. Integrierter Chip nach Anspruch 14, wobei das erste Auswahl-Gate mit einer Wortleitung verbunden ist und die leitfähige Elektrode mit einer Steuergateleitung verbunden ist, die so konfiguriert ist, dass sie unabhängig von der Wortleitung vorgespannt wird.
  16. Integrierter Chip nach einem der Ansprüche 11 bis 15, der weiterhin einen Seitenwand-Abstandshalter aufweist, der seitlich zwischen dem ersten Auswahl-Gate und der ersten FeRAM-Vorrichtung angeordnet ist.
  17. Integrierter Chip nach Anspruch 16, wobei der Seitenwand-Abstandshalter Folgendes aufweist: ein erstes Seitenwand-Abstandshaltermaterial, das das ferroelektrische Material und die leitfähige Elektrode direkt kontaktiert; und ein zweites Seitenwand-Abstandshaltermaterial, das das erste Auswahl-Gate direkt kontaktiert, wobei das erste Seitenwand-Abstandshaltermaterial und das zweite Seitenwand-Abstandshaltermaterial im Wesentlichen gleiche Höhen haben
  18. Integrierter Chip nach Anspruch 17, wobei sich der Seitenwand-Abstandshalter von einer ersten horizontalen Ebene, die entlang einer Unterseite der ersten FeRAM-Vorrichtung verläuft, bis zu einer zweiten horizontalen Ebene erstreckt, die entlang einer Oberseite der ersten FeRAM-Vorrichtung verläuft.
  19. Verfahren zum Herstellen einer Speicherstruktur mit den folgenden Schritten: Herstellen einer dielektrischen Grenzflächenschicht über einem Substrat; Abscheiden eines FeRAM-Stapels (FeRAM: ferroelektrischer Direktzugriffsspeicher) über der dielektrischen Grenzflächenschicht, wobei der FeRAM-Stapel eine ferroelektrische Schicht und eine oder mehrere leitfähige Schichten über der ferroelektrischen Schicht umfasst; Strukturieren des FeRAM-Stapels, um einen FeRAM-Vorrichtungsstapel zu definieren; Herstellen einer Auswahl-Gateschicht, die den FeRAM-Vorrichtungsstapel seitlich umschließt; Strukturieren der Auswahl-Gateschicht, um ein Auswahl-Gate entlang einer zweiten Seite des FeRAM-Vorrichtungsstapels zu definieren; Herstellen eines gemeinsamen Source-Bereichs in dem Substrat entlang einer ersten Seite des FeRAM-Vorrichtungsstapels; und Herstellen eines Drain-Bereichs in dem Substrat, wobei der Drain-Bereich durch das Auswahl-Gate von dem FeRAM-Vorrichtungsstapel getrennt ist.
  20. Verfahren nach Anspruch 19, das weiterhin Folgendes umfasst: Aussparen eines Teils des Substrats, um eine ausgesparte Fläche des Substrats zu erzeugen, die unter einer Oberseite des Substrats ausgespart ist, wobei der FeRAM-Vorrichtungsstapel und das Auswahl-Gate direkt über der ausgesparten Fläche hergestellt werden.
DE102019104255.0A 2018-08-29 2019-02-20 Speicherstruktur mit FeRAM-Vorrichtung und Verfahren zu deren Herstellung sowie ein integrierter Chip mit einer ersten FeRAM-Zelle und einer zweiten FeRAM-Zelle Active DE102019104255B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862724289P 2018-08-29 2018-08-29
US62/724,289 2018-08-29
US16/267,668 US10930333B2 (en) 2018-08-29 2019-02-05 Embedded ferroelectric memory cell
US16/267,668 2019-02-05

Publications (2)

Publication Number Publication Date
DE102019104255A1 true DE102019104255A1 (de) 2020-03-05
DE102019104255B4 DE102019104255B4 (de) 2023-03-16

Family

ID=69527486

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019104255.0A Active DE102019104255B4 (de) 2018-08-29 2019-02-20 Speicherstruktur mit FeRAM-Vorrichtung und Verfahren zu deren Herstellung sowie ein integrierter Chip mit einer ersten FeRAM-Zelle und einer zweiten FeRAM-Zelle

Country Status (3)

Country Link
US (2) US11869564B2 (de)
KR (1) KR102334173B1 (de)
DE (1) DE102019104255B4 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437084B2 (en) * 2018-08-29 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded ferroelectric memory cell
US20220351769A1 (en) * 2018-08-29 2022-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded ferroelectric memory cell

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11706928B2 (en) 2020-10-30 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
EP4203066A1 (de) * 2021-12-21 2023-06-28 IMEC vzw Ferrofet mit geteiltem gate

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6112500A (ja) * 1984-06-27 1986-01-20 日産自動車株式会社 液体捕集装置
JP3144599B2 (ja) * 1992-09-30 2001-03-12 ローム株式会社 半導体装置、その製造方法、および使用方法
JP3144597B2 (ja) * 1992-09-30 2001-03-12 ローム株式会社 強誘電体不揮発性メモリの構造および製造方法
US5541870A (en) 1994-10-28 1996-07-30 Symetrix Corporation Ferroelectric memory and non-volatile memory cell for same
JP2001168296A (ja) 1999-12-14 2001-06-22 Matsushita Electronics Industry Corp 不揮発性記憶装置およびその駆動方法
KR100406536B1 (ko) 2001-03-28 2003-11-20 주식회사 하이닉스반도체 산소확산방지막으로서 알루미늄 산화막을 구비하는강유전체 메모리 소자 및 그 제조 방법
US6960801B2 (en) 2001-06-14 2005-11-01 Macronix International Co., Ltd. High density single transistor ferroelectric non-volatile memory
KR100355662B1 (ko) * 2001-08-25 2002-10-11 최웅림 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법
US6587367B1 (en) * 2002-03-19 2003-07-01 Texas Instruments Incorporated Dummy cell structure for 1T1C FeRAM cell array
US7419895B2 (en) 2003-10-23 2008-09-02 Micron Technology, Inc. NAND memory arrays
JP2010123590A (ja) 2008-11-17 2010-06-03 Toshiba Corp 半導体記憶装置
KR20100080190A (ko) 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자 및 그 제조 방법
KR101188551B1 (ko) * 2009-12-16 2012-10-10 주식회사 동부하이텍 플래시 메모리 소자 및 플래시 메모리 소자의 제조 방법
US20130264620A1 (en) 2012-04-06 2013-10-10 Texas Instruments Incorporated Integrated circuit having ferroelectric memory with dense via barrier
US9679909B2 (en) 2015-06-25 2017-06-13 Taiwan Samiconductor Manufacturing Co., Ltd. Method for manufacturing a finger trench capacitor with a split-gate flash memory cell
US9460770B1 (en) 2015-09-01 2016-10-04 Micron Technology, Inc. Methods of operating ferroelectric memory cells, and related ferroelectric memory cells
US10090036B2 (en) 2015-12-21 2018-10-02 Imec Vzw Non-volatile memory cell having pinch-off ferroelectric field effect transistor
US9831262B2 (en) 2015-12-30 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
US10636471B2 (en) 2016-04-20 2020-04-28 Micron Technology, Inc. Memory arrays, ferroelectric transistors, and methods of reading and writing relative to memory cells of memory arrays
US9852785B2 (en) * 2016-05-27 2017-12-26 Taiwan Semiconductor Manufacturing Company Limited Memories with metal-ferroelectric-semiconductor (MFS) transistors
US20190237470A1 (en) * 2018-01-31 2019-08-01 Sandisk Technologies Llc Vertical 1t ferroelectric memory cells, memory arrays and methods of forming the same
KR102578816B1 (ko) * 2018-03-16 2023-09-15 에스케이하이닉스 주식회사 강유전성 메모리 장치
JP7123622B2 (ja) * 2018-05-18 2022-08-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11004867B2 (en) * 2018-06-28 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory in high-k first technology
US10930333B2 (en) * 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
DE102019104255B4 (de) * 2018-08-29 2023-03-16 Taiwan Semiconductor Manufacturing Co. Ltd. Speicherstruktur mit FeRAM-Vorrichtung und Verfahren zu deren Herstellung sowie ein integrierter Chip mit einer ersten FeRAM-Zelle und einer zweiten FeRAM-Zelle
US11723213B2 (en) * 2018-09-28 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structures pertaining to improved ferroelectric random-access memory (FeRAM)
US11183503B2 (en) * 2019-07-31 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell having top and bottom electrodes defining recesses
US11309353B2 (en) * 2020-04-30 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer-defined back-end transistor as memory selector
CN113689904A (zh) * 2020-07-03 2021-11-23 长江存储科技有限责任公司 用于对三维FeRAM中的存储单元进行读取和写入的方法
US11763857B2 (en) * 2021-05-14 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US20230209836A1 (en) * 2021-12-29 2023-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437084B2 (en) * 2018-08-29 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded ferroelectric memory cell
US20220351769A1 (en) * 2018-08-29 2022-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded ferroelectric memory cell
US11869564B2 (en) * 2018-08-29 2024-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded ferroelectric memory cell

Also Published As

Publication number Publication date
KR102334173B1 (ko) 2021-12-06
DE102019104255B4 (de) 2023-03-16
KR20200026668A (ko) 2020-03-11
US20220351769A1 (en) 2022-11-03
US20240071455A1 (en) 2024-02-29
US11869564B2 (en) 2024-01-09

Similar Documents

Publication Publication Date Title
DE102015213529B4 (de) Vorrichtung mit einer Floating-Gate-Elektrode und einer Schicht aus ferroelektrischem Material und Verfahren zu ihrer Herstellung
DE102019104255B4 (de) Speicherstruktur mit FeRAM-Vorrichtung und Verfahren zu deren Herstellung sowie ein integrierter Chip mit einer ersten FeRAM-Zelle und einer zweiten FeRAM-Zelle
DE102021100089B4 (de) Dreidimensionale speichervorrichtung und verfahren
DE102019107906A1 (de) Untere Elektrodenstruktur in Speichervorrichtungen
DE102017115340A1 (de) Halbleiter-bauelement und herstellungsverfahren dafür
DE102019127070A1 (de) Verfahren zum bilden einer speicherzelle
DE102015213498A1 (de) Verfahren zur Herstellung einer Halbleiterstruktur, die ein ferroelektrisches Material enthält und Halbleiterstruktur, die einen ferroelektrischen Transistor umfasst
DE102020128755A1 (de) Speicherarray-treppenstruktur
DE102019115270A1 (de) Eingebetteter ferroelektrischer speicher in high-k-first-technologie
DE102018110185A1 (de) Speichervorrichtung und Herstellung dergleichen
DE102019129279A1 (de) Integrationsverfahren für Speicherzelle
DE102019113416A1 (de) Durchkontaktierungs-Aufsetzverbesserung für Speicherbauelement
DE102019100488A1 (de) Rram-struktur
DE102020133751A1 (de) Speicherarray-isolationsstrukturen
DE102021100353A1 (de) Dreidimensionale speichervorrichtung und deren herstellungsverfahren
DE102020134397A1 (de) Speicherarraykontaktstrukturen
DE102022100084A1 (de) Zugangstransistor mit einer metalloxidsperrschicht und verfahren zu dessen herstellung
DE102021112578A1 (de) Speicherbauelement und verfahren zum bilden davon
DE102011004757B4 (de) Vertikale Speichertransistoren mit einem sich frei einstellenden Körperpotential, die in Vollsubstratbauelementen hergestellt sind und vergrabene Abfrage- und Wortleitungen aufweisen und Verfahren zur Herstellung der Speichertransistoren
DE102020133522A1 (de) Speicherarray-source-/drain-elektrodenstrukturen
DE102021100674A1 (de) Speicherarray mit epitaktischer sourceleitung und bitleitung
DE102019129239A1 (de) Rram-struktur
DE102020122380B3 (de) Datenspeicherelement und herstellungsverfahren dafür
DE102018127329A1 (de) Anti-Dishing-Struktur für eingebetteten Speicher
DE102021113058A1 (de) Nachbehandlungsprozesse für eine ionenstrahlätzung eines magnetischen tunnelkontakts und damit hergestellte strukturen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115020

Ipc: H10B0053000000

R018 Grant decision by examination section/examining division
R020 Patent grant now final