DE102019129239A1

DE102019129239A1 - Rram-struktur

Info

Publication number: DE102019129239A1
Application number: DE102019129239.5A
Authority: DE
Inventors: Chieh-Fei Chiu; Wen-Ting Chu; Yong-Shiuan Tsair; Yu-Wen LIAO; Chin-Yu MEI; Po-Hao Tseng
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2019-10-15
Filing date: 2019-10-30
Publication date: 2021-04-15
Also published as: US11107982B2; CN112670314B; US20210384421A1; CN112670314A; KR102286997B1; KR20210045272A; US20210111339A1; TWI763077B; TW202130005A

Abstract

Die vorliegende Erfindung betrifft bei einigen Ausführungsformen einen integrierten Chip. Der integrierte Chip weist eine untere Zwischenebenendielektrikum-Struktur (ILD-Struktur) auf, die eine Mehrzahl von unteren Interconnect-Schichten über einem Substrat umschließt. Über der unteren ILD-Struktur ist ein Ätzstoppmaterial angeordnet. Über einer Oberseite des Ätzstoppmaterials ist eine untere Elektrode angeordnet. Eine Datenspeicherstruktur ist auf einer Oberseite der unteren Elektrode angeordnet und ist so konfiguriert ist, dass sie einen Datenzustand speichert. Eine obere Elektrode ist auf einer Oberseite der Datenspeicherstruktur angeordnet. Eine erste Interconnect-Durchkontaktierung kontaktiert die Oberseite der unteren Elektrode, und eine zweite Interconnect-Durchkontaktierung kontaktiert die obere Elektrode.

Description

Hintergrund
Zahlreiche moderne elektronische Geräte enthalten einen elektronischen Speicher, der zum Speichern von Daten konfiguriert ist. Ein elektronischer Speicher kann ein flüchtiger oder ein nichtflüchtiger Speicher sein. Ein flüchtiger Speicher speichert Daten, wenn er eingeschaltet ist, während ein nichtflüchtiger Speicher Daten auch dann speichern kann, wenn der Strom abgeschaltet wird. RRAM-Bauelemente (RRAM: resistiver Direktzugriffsspeicher) sind aussichtsreiche Kandidaten für eine nichtflüchtige Speichertechnologie der nächsten Generation. Dies liegt daran, dass RRAM-Bauelemente zahlreiche Vorzüge bieten, wie etwa eine kurze Schreibzeit, eine hohe Beständigkeit, einen niedrigen Energieverbrauch und eine geringe Anfälligkeit für eine Beschädigung durch Strahlung.
Figurenliste
Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.

1 zeigt eine Schnittansicht einiger Ausführungsformen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
2 zeigt eine Schnittansicht einiger weiterer Ausführungsformen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Die 3A und 3B zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Die 4A und 4B zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Die 5A und 5B zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Die 6A und 6B zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Die 7A und 7B zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Die 8 und 9 zeigen Schnittansichten einiger weiterer Ausführungsformen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Die 10 bis 21 zeigen Schnittansichten einiger Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
22 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.

Detaillierte Beschreibung
Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
Zahlreiche moderne integrierte Chips haben eingebettete Speichermatrizen, die auf dem gleichen integrierten Chip wie Logikbauelemente angeordnet sind. Ein RRAM-Bauelement (RRAM: resistiver Direktzugriffsspeicher) ist eine Art von Speicherbauelement, das als eingebetteter Speicher problemlos in einen integrierten Chip integriert werden kann. Dies liegt daran, das RRAM-Bauelemente normalerweise in einem BEOL-Verbindungsstapel (BEOL: Back End of Line) angeordnet werden, sodass sie keine große Fläche eines Halbleitermaterials auf dem integrierten Chip-Die einnehmen. RRAM-Bauelemente können zum Beispiel auf einer Verbindungsschicht (z. B. einer Interconnect-Durchkontaktierungsschicht) in einem eingebetteten Speicherbereich angeordnet werden, während die gleiche Verbindungsschicht zum Trassieren zwischen Logikbauelementen in einem benachbarten Logikbereich verwendet werden kann.
RRAM-Bauelemente weisen normalerweise eine Datenspeicherschicht auf, die zwischen einer unteren und einer oberen Elektrode angeordnet ist. Die untere Elektrode kann mittels einer Untere-Elektrode-Durchkontaktierung mit einer darunter befindlichen Verbindungsschicht verbunden werden, während die obere Elektrode mittels einer Obere-Elektrode-Durchkontaktierung mit einer darüber befindlichen Verbindungsschicht verbunden werden kann. Die Untere-Elektrode-Durchkontaktierung erstreckt sich durch eine Schicht aus einem dielektrischen Material (z. B. Siliziumcarbid), die unter der unteren Elektrode angeordnet ist. Um ein gutes Prozessfenster für die Untere-Elektrode-Durchkontaktierung aufrechtzuerhalten, kann die Schicht aus dielektrischem Material eine Höhe von 300 Ä bis 500 Ä haben, sodass sich eine Gesamthöhe für das RRAM-Bauelement ergibt, die größer als 1000 Ä sein kann.
Wenn die Größe von integrierten Chip-Komponenten verringert wird, werden auch die Quer- und vertikalen Abmessungen der Interconnect-Schichten in einem BEOL-Verbindungsstapel kleiner. Zum Beispiel kann eine Höhe einer Interconnect-Durchkontaktierungsschicht (z. B. einer V3-Schicht) von einem Technologieknoten bis zu einem nächsten Technologieknoten um 20 % bis 30 % abnehmen. Da RRAM-Bauelemente in einem BEOL-Verbindungsstapel angeordnet sind, können Stufenhöhen-Probleme (z. B. schlechte lithografische Fokussierung über einem Retikelfeld) zwischen einem eingebetteten Speicherbereich und einem benachbarten Logikbereich entstehen, wenn die Höhe der RRAM-Bauelemente nicht reduziert wird. Die Stufenhöhen-Probleme können zu Prozessfenster-Problemen in darüber befindlichen Interconnect-Schichten führen, sodass die Ausbeute und/oder die Zuverlässigkeit eines integrierten Chips verringert werden können.
Die vorliegende Erfindung betrifft bei einigen Ausführungsformen ein RRAM-Bauelement, bei dem eine relativ geringe Höhe (z. B. 600 Ä bis 800 Ä) dadurch erreicht wird, dass eine Untere-Elektrode-Durchkontaktierung keine darüber befindliche untere Elektrode des RRAM-Bauelements kontaktiert. Bei einigen Ausführungsformen weist das offenbarte RRAM-Bauelement eine Datenspeicherstruktur auf, die zwischen einer unteren Elektrode und einer oberen Elektrode angeordnet ist. Eine erste Interconnect-Durchkontaktierung kontaktiert eine Oberseite der oberen Elektrode, und eine zweite Interconnect-Durchkontaktierung kontaktiert eine Oberseite der unteren Elektrode. Dadurch, dass Oberseiten der unteren Elektrode und der oberen Elektrode mit darüber befindlichen Interconnect-Durchkontaktierungen in Kontakt gebracht werden, kann die Höhe des RRAM-Bauelements reduziert werden, wodurch Prozessfenster-Probleme in darüber befindlichen Interconnect-Schichten abgeschwächt werden.
1 zeigt eine Schnittansicht einiger Ausführungsformen eines integrierten Chips 100 mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Der integrierte Chip 100 weist ein Zugriffsbauelement 104 auf, das in einem Substrat 102 angeordnet ist. Bei einigen Ausführungsformen kann das Zugriffsbauelement 104 ein Transistorbauelement sein, z. B. ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET), ein Bipolartransistor (BJT), ein Transistor mit hoher Elektronenbeweglichkeit (HEMT) oder dergleichen. Eine untere Zwischenebenendielektrikum-Struktur (ILD-Struktur) 106 ist über dem Substrat 102 angeordnet und umschließt das Zugriffsbauelement 104. Die untere ILD-Struktur 106 umschließt wiederum eine Mehrzahl von unteren Interconnect-Schichten 108, die mit dem Zugriffsbauelement 104 elektrisch verbunden sind.
Über der unteren ILD-Struktur 106 ist ein Ätzstoppmaterial 110 angeordnet. Über einer Oberseite 110u des Ätzstoppmaterials 110 ist ein RRAM-Bauelement 112 angeordnet. Die Oberseite 110u des Ätzstoppmaterials 110 erstreckt sich zusammenhängend zwischen äußersten Seitenwänden des RRAM-Bauelements 112. Bei einigen Ausführungsformen kann sich das gesamte RRAM-Bauelement 112 über der Oberseite 110u des Ätzstoppmaterials 110 befinden. Bei einigen Ausführungsformen kann das RRAM-Bauelement 112 die Oberseite 110u des Ätzstoppmaterials 110 direkt kontaktieren.
Das RRAM-Bauelement 112 weist eine Datenspeicherstruktur 116 auf, die zwischen einer unteren Elektrode 114 und einer oberen Elektrode 118 angeordnet ist. Bei einigen Ausführungsformen kann eine Hartmaske 120 über der unteren Elektrode 118 angeordnet werden. Die untere Elektrode 114 erstreckt sich zusammenhängend über eine oder mehrere äußerste Seitenwände der Datenspeicherstruktur 116 hinaus. Bei einigen Ausführungsformen erstreckt sich die untere Elektrode 114 mit einer ersten Strecke di über eine erste äußerste Seitenwand der Datenspeicherstruktur 116 hinaus und mit einer zweiten Strecke d₂ über eine gegenüberliegende zweite äußerste Seitenwand der Datenspeicherstruktur 116 hinaus. Bei einigen Ausführungsformen ist die zweite Strecke d₂ größer als die erste Strecke d₁. Bei einigen Ausführungsformen kann die erste Strecke di in einem ersten Bereich von etwa 0 nm bis etwa 60 nm liegen. Bei einigen Ausführungsformen kann die zweite Strecke d₂ in einem zweiten Bereich von etwa 10 nm bis etwa 100 nm liegen. Bei einigen Ausführungsformen sind Seitenwand-Abstandshalter 122 über der unteren Elektrode 114 und entlang Seitenwänden der Datenspeicherstruktur 116, der oberen Elektrode 118 und der Hartmaske 120 angeordnet.
Die Datenspeicherstruktur 116 ist so konfiguriert, dass sie unterschiedliche Datenzustände dadurch speichert, dass sie reversible Änderungen zwischen einem hochohmigen Zustand, der mit einem ersten Datenzustand (z. B. einer 0) assoziiert ist, und einem niederohmigen Zustand durchläuft, der mit einem zweiten Datenzustand (z. B. einer 1) assoziiert ist. Um während des Betriebs zum Beispiel einen niederohmigen Zustand in der Datenspeicherstruktur 116 zu erzielen, kann eine erste Gruppe von Vorspannungsbedingungen für die untere Elektrode 114 und die obere Elektrode 118 verwendet werden. Durch die erste Gruppe von Vorspannungsbedingungen wird Sauerstoff aus der Datenspeicherstruktur 116 zu der oberen Elektrode 118 getrieben, wodurch ein leitfähiger Faden 117 aus Sauerstoff-Leerstellen über die Datenspeicherstruktur 116 hinweg entsteht. Um hingegen einen hochohmigen Zustand in der Datenspeicherstruktur 116 zu erzielen, kann eine zweite Gruppe von Vorspannungsbedingungen für die untere Elektrode 114 und die obere Elektrode 118 verwendet werden. Durch die zweite Gruppe von Vorspannungsbedingungen wird der leitfähige Faden 117 dadurch unterbrochen, dass Sauerstoff aus der oberen Elektrode 118 zu der Datenspeicherstruktur 116 getrieben wird.
Über dem Ätzstoppmaterial 110 und dem RRAM-Bauelement 112 ist eine obere ILD-Struktur 124 angeordnet. In der oberen ILD-Struktur 124 sind obere Verbindungsstrukturen angeordnet. Die oberen Verbindungsstrukturen umfassen eine erste obere Interconnect-Durchkontaktierung 126a, die auf einer Oberseite 118u der oberen Elektrode 118 angeordnet ist, und eine zweite obere Interconnect-Durchkontaktierung 126b, die auf einer Oberseite 114u der unteren Elektrode 114 angeordnet ist. Die erste obere Interconnect-Durchkontaktierung 126a ist mit einem ersten Interconnect-Draht 128a verbunden, und die zweite obere Interconnect-Durchkontaktierung 126b ist mit einem zweiten Interconnect-Draht 128b verbunden. Der zweite Interconnect-Draht 128b ist wiederum mit einer dritten oberen Interconnect-Durchkontaktierung 126c verbunden, die durch die Mehrzahl von unteren Interconnect-Schichten 108 mit dem Zugriffsbauelement 104 verbunden ist.
Dadurch, dass die untere Elektrode 114 und die obere Elektrode 118 entlang Oberseiten miteinander in Kontakt gebracht werden, kann eine Höhe des RRAM-Bauelements 112 relativ klein gehalten werden (da z. B. eine Untere-Elektrode-Durchkontaktierung in dem Bauelement fehlt). Bei einigen Ausführungsformen kann das RRAM-Bauelement 112 zum Beispiel eine Höhe h von etwa 600 Ä bis etwa 800 Ä haben. Bei anderen Ausführungsformen kann das RRAM-Bauelement 112 eine Höhe h von etwa 700 Ä bis etwa 800 Ä haben. Dadurch, dass die Höhe h des RRAM-Bauelements 112 relativ klein gehalten wird, wird ein Stufenhöhen-Unterschied zwischen einem eingebetteten Speicherbereich und einem peripheren Logikbereich vermieden, und damit verbundene Prozessfenster-Probleme werden abgeschwächt.
2 zeigt eine Schnittansicht einiger weiterer Ausführungsformen eines integrierten Chips 200 mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Der integrierte Chip 200 weist eine untere ILD-Struktur 106 auf, die über einem Substrat 102 angeordnet ist. Die untere ILD-Struktur 106 weist eine Mehrzahl von unteren ILD-Schichten 106a bis 106c auf, die aufeinandergestapelt sind und durch Ätzstoppschichten 107a und 107b getrennt sind. Bei einigen Ausführungsformen kann die Mehrzahl von unteren ILD-Schichten 106a bis 106c Siliziumdioxid, dotiertes Siliziumdioxid (z. B. Kohlenstoff-dotiertes Siliziumdioxid), Siliziumoxidnitrid, Borsilicatglas (BSG), Phosphorsilicatglas (PSG), Borphosphorsilicatglas (BPSG) und/oder Fluorsilicatglas (FSG) oder dergleichen aufweisen. Bei einigen Ausführungsformen können die Ätzstoppschichten 107a und 107b Siliziumcarbid, Siliziumnitrid, Titannidrid, Tantalnitrid oder dergleichen aufweisen.
In der unteren ILD-Struktur 106 ist eine Mehrzahl von unteren Interconnect-Schichten 108 angeordnet. Die Mehrzahl von unteren Interconnect-Schichten 108 weist leitfähige Kontakte 202, Verbindungsdrähte 204 und Interconnect-Durchkontaktierungen 206 auf, die jeweils von einer der Mehrzahl von unteren ILD-Schichten 106a bis 106c umschlossen sind. Zum Beispiel kann der leitfähige Kontakt 202 von einer ersten unteren ILD-Schicht 106a umschlossen sein, ein erster der Verbindungsdrähte 204 kann von einer zweiten unteren ILD-Schicht 106b umschlossen sein, usw. Bei einigen Ausführungsformen weisen die Verbindungsdrähte 204 und die Interconnect-Durchkontaktierungen 206 jeweils eine Diffusionssperrschicht auf, die einen Metallkern umschließt. Bei einigen Ausführungsformen kann der Metallkern Kupfer, Wolfram, Aluminium oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die Diffusionssperrschicht Titannidrid, Tantalnitrid oder dergleichen aufweisen.
Über der Mehrzahl von unteren ILD-Schichten 106a bis 106c kann ein Ätzstoppmaterial 110 angeordnet werden, und über dem Ätzstoppmaterial 110 kann ein RRAM-Bauelement 112 angeordnet werden. Bei einigen Ausführungsformen kann das Ätzstoppmaterial 110 eine erste Dicke direkt unter dem RRAM-Bauelement 112 und eine zweite Dicke seitlich außerhalb des RRAM-Bauelements 112 haben. Bei einigen Ausführungsformen kann das Ätzstoppmaterial 110 eine erste Dicke von etwa 100 Ä bis etwa 200 Ä haben. Bei anderen Ausführungsformen kann das Ätzstoppmaterial 110 eine erste Dicke von etwa 150 Ä haben. Bei einigen Ausführungsformen haben die erste Dicke und die zweite Dicke eine erste Höhendifferenz Δh₁. Bei einigen Ausführungsformen kann die erste Höhendifferenz Δh₁ etwa 0 Ä bis etwa 15 Ä betragen. Bei verschiedenen Ausführungsformen kann das Ätzstoppmaterial 110 Siliziumoxidnitrid, Siliziumdioxid, Siliziumcarbid, Siliziumnitrid, Tetraethylorthosilicat (TEOS), ein Low-k-Dielektrikum oder dergleichen sein.
Das RRAM-Bauelement 112 weist eine Datenspeicherstruktur 116 auf, die zwischen einer unteren Elektrode 114 und einer oberen Elektrode 118 angeordnet ist. Die untere Elektrode 114 hat eine erste Breite, und die Datenspeicherstruktur 116 hat eine zweite Breite, die kleiner als die erste Breite ist. Durch die Differenz zwischen den Breiten der unteren Elektrode 114 und der Datenspeicherstruktur 116 erstreckt sich die untere Elektrode 114 seitlich über eine oder mehrere äußerste Seitenwände der Datenspeicherstruktur 116 hinaus. Bei einigen Ausführungsformen kann die untere Elektrode 114 eine erste Oberseite 114u₁ die sich direkt unter der Datenspeicherstruktur 116 befindet, und eine zweite Oberseite 114u₂ haben, die sich seitlich außerhalb der Datenspeicherstruktur 116 befindet. Die erste Oberseite 114u₁ und die zweite Oberseite 114u₂ bewirken, dass die untere Elektrode 114 eine erste Dicke direkt unter der Datenspeicherstruktur 116 und eine zweite Dicke seitlich außerhalb der Datenspeicherstruktur 116 hat. Bei einigen Ausführungsformen beträgt die erste Dicke etwa 200 Ä bis etwa 400 Ä. Bei einigen Ausführungsformen haben die erste Dicke und die zweite Dicke eine zweite Höhendifferenz Δh₂. Bei einigen Ausführungsformen kann die zweite Höhendifferenz Δh₂ etwa 0 Ä bis etwa 15 Ä betragen.
Bei einigen Ausführungsformen weist die untere Elektrode 114 einen Belag 114a und ein leitfähiges Material 114b über dem Belag 114a auf. Bei einigen Ausführungsformen kann der Belag 114a ein Metallnitrid, wie etwa Titannidrid, Tantalnitrid oder dergleichen, aufweisen. Bei einigen Ausführungsformen kann das leitfähige Material 114b ein Metall sein, wie etwa Titan, Tantal, Wolfram oder dergleichen. Bei einigen Ausführungsformen kann die obere Elektrode 118 Titan, Tantal, Wolfram, Tantalnitrid und/oder Titannidrid oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die Datenspeicherstruktur 116 ein Metall, ein Metalloxidnitrid oder ein Verbundmetalloxid aufweisen. Bei verschiedenen Ausführungsformen kann die Datenspeicherstruktur 116 zum Beispiel Hafniumoxid, Zirconiumoxid, Aluminiumoxid, Nickeloxid, Tantaloxid, Titanoxid oder dergleichen aufweisen.
Bei einigen Ausführungsformen kann die obere Elektrode 118 eine Dicke von etwa 150 Ä bis etwa 350 Ä haben. Bei einigen Ausführungsformen kann die Datenspeicherstruktur 116 eine Dicke von etwa 25 Ä bis etwa 100 Ä haben. Die Dicken der unteren Elektrode 114, der Datenspeicherstruktur 116 und/oder der oberen Elektrode 118 verhindern, dass eine Gesamthöhe des RRAM-Bauelements 112 so groß wird, dass sie zu Stufenhöhen-Problemen führt, die andere Bereiche eines integrierten Chips (z. B. eines Logikbereichs) und/oder darüber befindliche Interconnect-Schichten beeinträchtigen können.
Bei einigen Ausführungsformen kann eine Verkappungsschicht 208 zwischen der Datenspeicherstruktur 116 und der oberen Elektrode 118 angeordnet werden. Die Verkappungsschicht 208 kann so konfiguriert sein, dass sie Sauerstoff speichert, der resistive Änderungen in der Datenspeicherstruktur 116 ermöglichen kann. Über der oberen Elektrode 118 ist eine Hartmaske 120 angeordnet. Bei einigen Ausführungsformen kann die Verkappungsschicht 208 ein Metall (z. B. Titan, Tantal, Hafnium, Platin, Aluminium oder dergleichen) oder ein Metalloxid (z. B. Titanoxid, Hafniumoxid, Zirconiumoxid, Germaniumoxid, Cäsiumoxid oder dergleichen) aufweisen.
Entlang gegenüberliegenden Seiten der oberen Elektrode 118 und der Hartmaske 120 sind Seitenwand-Abstandshalter 122 angeordnet. Bei einigen Ausführungsformen sind die Seitenwand-Abstandshalter 122 direkt über der zweiten Oberseite 114u₁ der unteren Elektrode 114 angeordnet. Bei anderen Ausführungsformen (nicht dargestellt) können die Seitenwand-Abstandshalter 122 direkt über der ersten Oberseite 114u₁ der unteren Elektrode 114 angeordnet werden. Bei einigen Ausführungsformen können die Seitenwand-Abstandshalter 122 das gleiche Material wie die Hartmaske 120 aufweisen. Zum Beispiel können bei einigen Ausführungsformen die Hartmaske 120 und die Seitenwand-Abstandshalter 122 ein Carbid (z. B. Siliziumcarbid), ein Nitrid (z. B. Siliziumnitrid), ein Oxid (z. B. Siliziumoxidnitrid) oder dergleichen aufweisen. Bei anderen Ausführungsformen können die Seitenwand-Abstandshalter 122 ein anderes Material als die Hartmaske 120 aufweisen.
Über den Abstandshaltern 122 und der Hartmaske 120 ist eine Schutzschicht 210 angeordnet. Die Schutzschicht 210 erstreckt sich zusammenhängend von oberhalb der Hartmaske 120 bis zu dem Ätzstoppmaterial 110. Bei einigen Ausführungsformen kontaktiert die Schutzschicht 210 die untere Elektrode 114 auf gegenüberliegenden Seiten der Datenspeicherstruktur 116. Bei einigen Ausführungsformen kann die Schutzschicht 210 ein Carbid, ein Oxid, ein Nitrid, TEOS oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die Schutzschicht 210 das gleiche Material (z. B. Siliziumcarbid, Siliziumnitrid oder dergleichen) wie das Ätzstoppmaterial 110 sein. Bei diesen Ausführungsformen kann sich das Ätzstoppmaterial 110 bis zu einer Oberseite erstrecken, die sich vertikal zwischen einem unteren und einem oberen Teil der unteren Elektrode 114 befindet.
Über der Schutzschicht 210 ist eine obere ILD-Struktur 124 angeordnet. In der oberen ILD-Struktur 124 sind obere Interconnect-Durchkontaktierungen 126a bis 126c und obere Verbindungsdrähte 128a und 128b angeordnet. Die oberen Interconnect-Durchkontaktierungen 126a bis 126c und die oberen Verbindungsdrähte 128a und 128b erstrecken sich von einer Oberseite der oberen ILD-Struktur 124 bis zu der oberen Elektrode 118 und der unteren Elektrode 114. Bei einigen Ausführungsformen kann die obere ILD-Struktur 124 Kohlenstoff-dotiertes Siliziumdioxid, Siliziumoxidnitrid, BSG, PSG, BPSG, FSG, ein poröses dielektrisches Material oder dergleichen aufweisen. Bei verschiedenen Ausführungsformen können die oberen Interconnect-Durchkontaktierungen 126a bis 126c und die oberen Verbindungsdrähte 128a und 128b ein leitfähiges Material wie Kupfer, Wolfram und/oder Aluminium aufweisen.
Bei einigen Ausführungsformen können die oberen Interconnect-Durchkontaktierungen 126a bis 126c eine erste obere Interconnect-Durchkontaktierung 126a, die die obere Elektrode 118 kontaktiert, und eine zweite obere Interconnect-Durchkontaktierung 126b umfassen, die die untere Elektrode 114 kontaktiert. Bei einigen Ausführungsformen hat die erste obere Interconnect-Durchkontaktierung 126a eine Unterseite, die die obere Elektrode 118 kontaktiert, und eine erste Breite w₁. Bei einigen Ausführungsformen hat die zweite obere Interconnect-Durchkontaktierung 126b eine Unterseite, die die untere Elektrode 114 kontaktiert, und eine zweite Breite w₂. Bei einigen Ausführungsformen ist die erste Breite w₁ größer als die zweite Breite w₂.
Die 3A und 3B zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Wie in einer Schnittansicht 300A von 3A gezeigt ist, weist der integrierte Chip ein Substrat 102 mit einem eingebetteten Speicherbereich 302 und einem Logikbereich 304 auf. In dem eingebetteten Speicherbereich 302 sind RRAM-Bauelemente 112a und 112b über einem Ätzstoppmaterial 110 angeordnet. Die RRAM-Bauelemente 112a und 112b weisen jeweils eine Datenspeicherstruktur 116 auf, die zwischen einer unteren Elektrode 114 und einer oberen Elektrode 118 angeordnet ist. Die unteren Elektroden 114 von benachbarten der RRAM-Bauelemente 112a und 112b können durch einen Abstand s beabstandet sein. Bei einigen Ausführungsformen kann der Abstand s etwa 2 nm bis etwa 100 nm betragen. Bei anderen Ausführungsformen kann der Abstand s größer als 100 nm sein.
In dem Logikbereich 304 ist ein Logikbauelement 306 in dem Substrat 102 angeordnet. Bei einigen Ausführungsformen kann das Logikbauelement 306 ein Transistorbauelement (z. B. ein MOSFET, ein BJT, ein HEMT oder dergleichen) sein. Eine oder mehrere weitere Interconnect-Schichten 307 sind mit dem Logikbauelement 306 verbunden. Die eine oder die mehreren weiteren Interconnect-Schichten 307 weisen einen leitfähigen Kontakt 308, einen Interconnect-Draht 310 und eine Interconnect-Durchkontaktierung 312 auf.
3B zeigt eine Draufsicht der RRAM-Bauelemente 112a und 112b von 3A (3A ist entlang der Schnittlinie A - A' von 3B erstellt). Zum besseren Verständnis der in 3B gezeigten Draufsicht der RRAM-Bauelemente 112a und 112b sind andere Schichten als die untere Elektrode 114, die obere Elektrode 118, die Seitenwand-Abstandshalter 122 und die oberen Interconnect-Durchkontaktierungen 126a und 126b weggelassen.
Wie in der Draufsicht 300B gezeigt ist, erstrecken sich die Seitenwand-Abstandshalter 122 zusammenhängend um äußerste Seitenwände der oberen Elektrode 118 in einem nicht unterbrochenen Ring. Bei einigen Ausführungsformen kann die untere Elektrode 114 eine erste Breite 318 entlang einer ersten Richtung 314 haben, und die obere Elektrode 118 kann eine zweite Breite 320 entlang der ersten Richtung 314 haben. Bei einigen Ausführungsformen kann die zweite Breite 320 kleiner als die erste Breite 318 sein. Bei einigen Ausführungsformen erstreckt sich entlang der ersten Richtung 314 und entlang einer zweiten Richtung 316, die senkrecht zu der ersten Richtung 314 ist, die untere Elektrode 114 zusammenhängend über gegenüberliegende Seiten des Seitenwand-Abstandshalters 122 hinaus.
Bei einigen Ausführungsformen kann sich die untere Elektrode 114 mit einer ersten Strecke 322 bzw. einer zweiten Strecke 324 entlang der ersten Richtung 314 über gegenüberliegende äußerste Seitenwände des Seitenwand-Abstandshalters 122 hinaus erstrecken. Bei einigen Ausführungsformen kann die erste Strecke 322 im Wesentlichen gleich der zweiten Strecke 324 sein. Bei anderen Ausführungsformen kann die erste Strecke 322 von der zweiten Strecke 324 verschieden sein.
Die 4A und 4B zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Wie in einer Schnittansicht 400A von 4A gezeigt ist, weist der integrierte Chip ein RRAM-Bauelement 112 auf, das auf einem Ätzstoppmaterial 110 über einem Substrat 102 angeordnet ist. Das RRAM-Bauelement 112 weist eine Datenspeicherstruktur 116 auf, die zwischen einer unteren Elektrode 114 und einer oberen Elektrode 118 angeordnet ist. Entlang Seitenwänden der unteren Elektrode 114 ist ein erster Seitenwand-Abstandshalter 122a angeordnet. Ein zweiter Seitenwand-Abstandshalter 122b ist entlang Seitenwänden der oberen Elektrode 118 angeordnet. Die untere Elektrode 114 erstreckt sich über äußerste Seitenwände des zweiten Seitenwand-Abstandshalters 122b hinaus, sodass der erste Seitenwand-Abstandshalter 122a seitlich von dem zweiten Seitenwand-Abstandshalter 122b beabstandet ist. Bei einigen Ausführungsformen hat der erste Seitenwand-Abstandshalter 122a eine Höhe, die im Wesentlichen gleich einer Höhe der unteren Elektrode 114 ist, und der zweite Seitenwand-Abstandshalter 122b hat eine Höhe, die von einem unteren Teil der Datenspeicherstruktur 116 bis zu einem oberen Teil der Hartmaske 120 über der oberen Elektrode 118 reicht.
Über dem ersten Seitenwand-Abstandshalter 122a und dem zweiten Seitenwand-Abstandshalter 122b ist eine Schutzschicht 210 angeordnet. Bei einigen Ausführungsformen (nicht dargestellt) kann sich der erste Seitenwand-Abstandshalter 122a zusammenhängend zwischen Seitenwänden der unteren Elektroden in benachbarten RRAM-Bauelementen erstrecken. Bei anderen Ausführungsformen ist der erste Seitenwand-Abstandshalter 122a entlang den Seitenwänden der unteren Elektroden in benachbarten RRAM-Bauelementen angeordnet, die durch die Schutzschicht 210 und/oder durch eine obere ILD-Struktur 124 getrennt sein können, die über der Schutzschicht 210 angeordnet ist.
Wie in einer Draufsicht 400B von 4B gezeigt ist, erstreckt sich der erste Seitenwand-Abstandshalter 122a zusammenhängend um äußerste Seitenwände der unteren Elektrode 114 in einem ersten nicht unterbrochenen Ring, und der zweite Seitenwand-Abstandshalter 122b erstreckt sich zusammenhängend um äußerste Seitenwände der oberen Elektrode 118 in einem zweiten nicht unterbrochenen Ring. Der erste Seitenwand-Abstandshalter 122a ist von dem zweiten Seitenwand-Abstandshalter 122b entlang einer ersten Richtung 314 und entlang einer zweiten Richtung 316 beabstandet, die senkrecht zu der ersten Richtung 314 ist.
Die 5A und 5B zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Wie in einer Schnittansicht 500A von 5A gezeigt ist, weist der integrierte Chip ein RRAM-Bauelement 112 auf, das über einem Ätzstoppmaterial 110 über einem Substrat 102 angeordnet ist. Das RRAM-Bauelement 112 weist eine Datenspeicherstruktur 116 zwischen einer unteren Elektrode 114 und einer oberen Elektrode 118 auf. Entlang Seitenwänden der unteren Elektrode 114, der Datenspeicherstruktur 116, der oberen Elektrode 118 und der Hartmaske 120 ist ein Seitenwand-Abstandshalter 122 angeordnet. Der Seitenwand-Abstandshalter 122 hat eine erste Unterseite, die die untere Elektrode 114 kontaktiert, und eine zweite Unterseite, die das Ätzstoppmaterial 110 kontaktiert. Der Seitenwand-Abstandshalter 122 weist weiterhin eine untere Seitenwand 122S_L und eine obere Seitenwand 122S_u auf, die sich über der unteren Seitenwand 122S_L befindet. Entlang einer ersten Seite des RRAM-Bauelements 112 können sich die untere Seitenwand 122S_L und die obere Seitenwand 122S_u an einer Position vertikal zwischen einem unteren und einem oberen Teil der Datenspeicherstruktur 116 schneiden. Entlang einer gegenüberliegenden zweiten Seite des RRAM-Bauelements 112 ist die untere Seitenwand 122S_L seitlich von der oberen Seitenwand 122S_u beabstandet.
Wie in einer Draufsicht 500B von 5B gezeigt ist, erstreckt sich die obere Seitenwand 122S_u des Seitenwand-Abstandshalters 122 um die obere Elektrode 118, während sich die untere Seitenwand 122S_L um die untere Elektrode 114 und die obere Elektrode 118 erstreckt. Die untere Seitenwand 122S_L erstreckt sich in entgegengesetzten Richtungen seitlich nach außen über die obere Seitenwand 122S_u hinaus.
Bei einigen Ausführungsformen können die untere Elektrode 114 und die obere Elektrode 118 unterschiedliche Breiten haben, die entlang einer ersten Richtung 314 gemessen werden. Zum Beispiel kann die untere Elektrode 114 eine erste Breite 502 haben, und die obere Elektrode 118 kann eine zweite Breite 504 haben, die kleiner als die erste Breite 502 ist. Bei einigen Ausführungsformen ist die erste Breite 502 größer als die zweite Breite 504 und kleiner als eine dritte Breite 506, die entlang der ersten Richtung 314 zwischen der oberen Seitenwand 122S_u des Seitenwand-Abstandshalters 122 und der unteren Elektrode 114 gemessen wird.
Die 6A und 6B zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Wie in einer Schnittansicht 600A von 6A gezeigt ist, weist der integrierte Chip ein RRAM-Bauelement 112 auf, das über einem Ätzstoppmaterial 110 über einem Substrat 102 angeordnet ist. Das RRAM-Bauelement 112 weist eine Datenspeicherstruktur 116 zwischen einer unteren Elektrode 114 und einer oberen Elektrode 118 auf. Entlang Seitenwänden der Datenspeicherstruktur 116, der oberen Elektrode 118 und der Hartmaske 120 ist ein Seitenwand-Abstandshalter 122 angeordnet.
Entlang einer ersten Seite des RRAM-Bauelements 112 ist eine äußere Seitenwand des Seitenwand-Abstandshalters 122 im Wesentlichen zu einer äußersten Seitenwand der unteren Elektrode 114 ausgerichtet. Durch Ausrichten der äußersten Seitenwand der unteren Elektrode 114 zu einer äußeren Seitenwand des Seitenwand-Abstandshalters 122 kann ein selbstjustierter Strukturierungsprozess zum Strukturieren der äußersten Seitenwand der unteren Elektrode 114 verwendet werden, wodurch ein kleinerer Abstand zwischen unteren Elektroden von benachbarten RRAM-Bauelementen in einer Matrix bereitgestellt wird. Entlang einer gegenüberliegenden zweiten Seite des RRAM-Bauelements erstreckt sich die untere Elektrode 114 über eine äußere Seitenwand des Seitenwand-Abstandshalters 122 hinaus. Dadurch, dass sich die untere Elektrode 114 über die äußere Seitenwand des Seitenwand-Abstandshalters 122 hinaus erstreckt, kann die untere Elektrode 114 von einer zweiten oberen Interconnect-Durchkontaktierung 126b elektrisch kontaktiert werden, um eine Höhe des RRAM-Bauelements 112 zu reduzieren.
Bei einigen Ausführungsformen kann der Seitenwand-Abstandshalter 122 eine erste Breite 602 entlang einer ersten Seite des RRAM-Bauelements 112 und eine zweite Breite 604 entlang einer zweiten Seite des RRAM-Bauelements 112 haben. Bei einigen Ausführungsformen kann die erste Breite 602 im Wesentlichen gleich der zweiten Breite 604 sein. Bei anderen Ausführungsformen kann die erste Breite 602 kleiner als die zweite Breite 604 sein.
Wie in einer Draufsicht 600B von 6B gezeigt ist, kann die untere Elektrode 114 unterschiedliche Breiten haben, die entlang einer ersten Richtung 314 an unterschiedlichen seitlichen Positionen entlang einer zweiten Richtung 316 gemessen werden. Zum Beispiel kann die untere Elektrode 114 eine erste Breite 606 haben, die entlang der ersten Richtung 314 an einer Position gemessen wird, die sich direkt unter der oberen Elektrode 118 und dem Seitenwand-Abstandshalter 122 befindet. Die untere Elektrode 114 kann außerdem eine zweite Breite 608 haben, die entlang der ersten Richtung 314 an einer Position seitlich außerhalb der oberen Elektrode 118 und des Seitenwand-Abstandshalters 122 gemessen wird. Bei einigen Ausführungsformen kann die erste Breite 606 größer als die zweite Breite 608 sein.
Bei einigen Ausführungsformen kann die untere Elektrode 114 entlang einer ersten Linie 610, die in der zweiten Richtung 316 verläuft, zentriert werden, und die obere Elektrode 118 kann entlang einer zweiten Linie 612, die in der zweiten Richtung 316 verläuft, zentriert werden. Bei einigen Ausführungsformen ist die erste Linie 610 von der zweiten Linie 612 entlang der ersten Richtung 314 durch einen von null verschiedenen Abstand 614 versetzt (d. h., beabstandet). Bei anderen Ausführungsformen (nicht dargestellt) können die erste Linie 610 und die zweite Linie 612 im Wesentlichen entlang der ersten Richtung 314 ausgerichtet werden (z. B. nicht beabstandet).
Die 7A und 7B zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Wie in einer Schnittansicht 700A von 7A gezeigt ist, weist der integrierte Chip ein RRAM-Bauelement 112 auf, das über einem Ätzstoppmaterial 110 über einem Substrat 102 angeordnet ist. Das RRAM-Bauelement 112 weist eine Datenspeicherstruktur 116 zwischen einer unteren Elektrode 114 und einer oberen Elektrode 118 auf. Entlang Seitenwänden der Datenspeicherstruktur 116, der oberen Elektrode 118 und der Hartmaske 120 ist ein Seitenwand-Abstandshalter 122 angeordnet. Entlang einer ersten Seite des RRAM-Bauelements 112 ist der Seitenwand-Abstandshalter 122 entlang einer äußersten Seitenwand der unteren Elektrode 114 angeordnet, sodass sich der Seitenwand-Abstandshalter 122 vertikal von einem oberen Teil der Hartmaske 120 bis zu einem unteren Teil der unteren Elektrode 114 erstreckt. Entlang einer gegenüberliegenden zweiten Seite des RRAM-Bauelements 112 erstreckt sich die untere Elektrode 114 seitlich über eine Seitenwand des Seitenwand-Abstandshalters 122 hinaus.
Wie in einer Draufsicht 700B von 7B gezeigt ist, kann die untere Elektrode 114 (die durch eine Strichlinie dargestellt ist) Seitenwände haben, die ihre Positionen entlang einer ersten Richtung 314 an unterschiedlichen Positionen entlang einer zweiten Richtung 316 ändern. Bei diesen Ausführungsformen kann die untere Elektrode 114 Seitenwände haben, die sich in der zweiten Richtung 316 erstrecken und von oben betrachtet eine Aussparung zeigen.
8 zeigt eine Schnittansicht einiger weiterer Ausführungsformen eines integrierten Chips 800 mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Der integrierte Chip 800 weist ein Zugriffsbauelement 104 auf, das in einem Substrat 102 angeordnet ist. Eine Mehrzahl von unteren Interconnect-Schichten 108 ist in einer über dem Substrat 102 befindlichen unteren ILD-Struktur 106 und das Zugriffsbauelement 104 umschließend angeordnet. Bei einigen Ausführungsformen weist das Zugriffsbauelement 104 eine Gate-Elektrode 104e auf, die von dem Substrat 102 durch ein Gatedielektrikum 104g vertikal getrennt ist und seitlich zwischen einem Source-Bereich 104s und einem Drain-Bereich 104d angeordnet ist. Die Gate-Elektrode 104e kann mit einer Wortleitung WL verbunden werden, während der Source-Bereich 104s mit einer Sourceleitung SL verbunden werden kann.
Ein RRAM-Bauelement 112 ist über einem Ätzstoppmaterial 110 auf der unteren ILD-Struktur 106 angeordnet. Das RRAM-Bauelement 112 weist eine Datenspeicherstruktur 116 zwischen einer unteren Elektrode 114 und einer oberen Elektrode 118 auf. Auf der oberen Elektrode 118 ist eine erste obere Interconnect-Durchkontaktierung 126a angeordnet. Die erste obere Interconnect-Durchkontaktierung 126a verbindet die obere Elektrode 118 mittels eines ersten Interconnect-Drahts 128a mit einer Bitleitung BL. Auf einer Oberseite der unteren Elektrode 114 ist eine zweite obere Interconnect-Durchkontaktierung 126b angeordnet. Die zweite obere Interconnect-Durchkontaktierung 126b ist mit einem zweiten Interconnect-Draht 128b verbunden. Eine dritte obere Interconnect-Durchkontaktierung 126c verbindet den zweiten Interconnect-Draht 128b mittels einer Mehrzahl von unteren Interconnect-Schichten 108 mit dem Drain-Bereich 104d des Zugriffsbauelements 104.
Bei einigen Ausführungsformen kann der zweite Interconnect-Draht 128b eine erste äußere Seitenwand und eine zweite äußere Seitenwand haben, die in entgegengesetzte Richtungen zeigen. Normalerweise sind die Verbindungsdrähte und/oder die Interconnect-Durchkontaktierungen mit einem Mindestabstand beabstandet, der von Entwurfsgrundregeln definiert wird. Um eine Größe einer RRAM-Zelle, die das RRAM-Bauelement 112 aufweist, zu reduzieren, kann die erste äußere Seitenwand des zweiten Interconnect-Drahts 128b zu einer äußeren Seitenwand der zweiten oberen Interconnect-Durchkontaktierung 126b ausgerichtet werden, und die zweite äußere Seitenwand des zweiten Interconnect-Drahts 128b kann zu einer äußeren Seitenwand der dritten oberen Interconnect-Durchkontaktierung 126c ausgerichtet werden.
9 zeigt eine Schnittansicht einiger weiterer Ausführungsformen eines integrierten Chips 900 mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Der integrierte Chip 900 weist ein RRAM-Bauelement 112 auf, das über einer unteren ILD-Struktur 106 angeordnet ist, die eine Mehrzahl von unteren Interconnect-Schichten 108 umschließt. Das RRAM-Bauelement 112 weist eine Datenspeicherstruktur 116 zwischen einer unteren Elektrode 114 und einer oberen Elektrode 118 auf. Auf der oberen Elektrode 118 ist eine erste obere Interconnect-Durchkontaktierung 126a angeordnet. Auf einer Oberseite der unteren Elektrode 114 ist eine zweite obere Interconnect-Durchkontaktierung 902 angeordnet. Bei einigen Ausführungsformen kann die erste obere Interconnect-Durchkontaktierung 126a eine kleinere Breite als die zweite obere Interconnect-Durchkontaktierung 902 haben. Bei einigen Ausführungsformen kann sich die zweite obere Interconnect-Durchkontaktierung 902 von einer Position direkt über der unteren Elektrode 114 bis zu einer Position seitlich außerhalb der unteren Elektrode 114 erstrecken. Bei diesen Ausführungsformen kann sich die zweite obere Interconnect-Durchkontaktierung 902 zusammenhängend bis zu einer der Mehrzahl von unteren Interconnect-Schichten 108 erstrecken. Dadurch, dass die zweite obere Interconnect-Durchkontaktierung 902 in Kontakt mit der unteren Elektrode 114 und der einen der Mehrzahl von unteren Interconnect-Schichten 108 gebracht wird, kann eine Fläche einer RRAM-Zelle, die das RRAM-Bauelement 112 aufweist, verkleinert werden.
Die 10 bis 21 zeigen Schnittansichten 1000 bis 2100 einiger Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind. Die 10 bis 21 werden zwar für ein Verfahren beschrieben, aber es dürfte wohlverstanden sein, dass die in diesen Figuren gezeigten Strukturen nicht auf ein solches Verfahren beschränkt sind, sondern als Strukturen eigenständig und unabhängig von dem Verfahren verwendet werden können.
Wie in einer Schnittansicht 1000 von 10 gezeigt ist, wird ein Substrat 102 bereitgestellt. Das Substrat 102 kann einen eingebetteten Speicherbereich 302 und einen Logikbereich 304 aufweisen. In dem Speicherbereich 302 des Substrats 102 wird ein Logikbauelement 306 hergestellt. Bei verschiedenen Ausführungsformen kann das Substrat 102 jede Art von Halbleiterkörper (z. B. Silizium, SiGe, SOI usw.), wie etwa einen Halbleiterwafer oder einen oder mehrere Dies auf einem Wafer, sowie jede andere Art von damit assoziierten Halbleiter- und/oder Epitaxialschichten umfassen. Bei einigen Ausführungsformen kann das Logikbauelement 306 ein Transistor sein. Bei diesen Ausführungsformen kann das Logikbauelement 306 durch Abscheiden einer dielektrischen Gateschicht und einer Gate-Elektrodenschicht über dem Substrat 102 hergestellt werden. Anschließend werden die dielektrische Gateschicht und die Gate-Elektrodenschicht strukturiert, um ein Gatedielektrikum (z. B. 306g) und eine Gate-Elektrode (z. B. 306e) herzustellen. Das Substrat 102 kann dann implantiert werden, um einen Source-Bereich (z. B. 306s) und einen Drain-Bereich (z. B. 306d) in dem Substrat 102 auf gegenüberliegenden Seiten der Gate-Elektrode (z. B. 306e) herzustellen.
Wie in einer Schnittansicht 1100 von 11 gezeigt ist, werden eine oder mehrere weitere Interconnect-Schichten 307 in einer unteren ILD-Struktur 106 über dem Substrat 102 hergestellt, die eine oder mehrere untere ILD-Schichten 106a und 106b umfasst. Bei einigen Ausführungsformen können die eine oder die mehreren unteren ILD-Schichten 106a und 106b eine erste untere ILD-Schicht 106a und eine zweite untere ILD-Schicht 106b umfassen, die durch eine erste Ätzstoppschicht 107a getrennt sind. Bei einigen Ausführungsformen können die eine oder die mehreren weiteren Interconnect-Schichten 307 einen leitfähigen Kontakt 308 und einen Interconnect-Draht 310 aufweisen. Bei weiteren Ausführungsformen (nicht dargestellt) können die eine oder die mehreren weiteren Interconnect-Schichten 307 eine Interconnect-Durchkontaktierung aufweisen. Die eine oder die mehreren weiteren Interconnect-Schichten 307 können wie folgt hergestellt werden: Herstellen einer der einen oder der mehreren unteren ILD-Schichten 106a und 106b (z. B. aus einem Oxid, einem Low-k-Dielektrikum oder einem Ultra-Low-k-Dielektrikum) über dem Substrat 102; selektives Ätzen der unteren ILD-Schicht, um eine Durchkontaktierungsöffnung und/oder einen Graben in der unteren ILD-Schicht zu definieren; Abscheiden eines leitfähigen Materials (z. B. Kupfer, Aluminium usw.) in der Durchkontaktierungsöffnung und/oder dem Graben; und Durchführen eines Planarisierungsprozesses (z. B. einer chemisch-mechanischen Polierung).
Wie in einer Schnittansicht 1200 von 12 gezeigt ist, wird ein Ätzstoppmaterial 110 über der unteren ILD-Struktur 106 abgeschieden. Bei einigen Ausführungsformen kann das Ätzstoppmaterial 110 ein Oxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxidnitrid und/oder TEOS oder dergleichen umfassen. Bei einigen Ausführungsformen kann das Ätzstoppmaterial 110 mit einem Abscheidungsverfahren abgeschieden werden, z. B. durch physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), plasmaunterstützte chemische Aufdampfung (PECVD), Atomlagenabscheidung (ALD), Sputtern usw. Bei einigen Ausführungsformen kann das Ätzstoppmaterial 110 mit einer Dicke von etwa 100 Ä bis etwa 200 Ä abgeschieden werden. Bei anderen Ausführungsformen kann das Ätzstoppmaterial 110 mit einer Dicke von etwa 125 Ä bis etwa 175 Ä abgeschieden werden. Bei noch weiteren Ausführungsformen kann das Ätzstoppmaterial 110 mit einer Dicke von etwa 150 Ä abgeschieden werden. Durch die Dicke des Ätzstoppmaterials 110 kann ein darüber befindliches RRAM-Bauelement (z. B. 112a und 112b von 18) relativ klein bleiben (z. B. kleiner als etwa 800 Ä).
Wie in einer Schnittansicht 1300 von 13 gezeigt ist, wird ein RRAM-Bauelementstapel 1302 über dem Ätzstoppmaterial 110 hergestellt. Der RRAM-Bauelementstapel 1302 umfasst eine Untere-Elektrode-Schicht 1304, eine Datenspeicherschicht 1306, die über der Untere-Elektrode-Schicht 1304 hergestellt ist, eine Obere-Elektrode-Schicht 1308, die über der Datenspeicherschicht 1306 hergestellt ist, und eine Hartmaskenschicht 1310, die über der Obere-Elektrode-Schicht 1308 hergestellt ist. Bei einigen Ausführungsformen können die Untere-Elektrode-Schicht 1304, die Datenspeicherschicht 1306, die Obere-Elektrode-Schicht 1308 und die Hartmaskenschicht 1310 mit einer Mehrzahl von unterschiedlichen Abscheidungsverfahren (z. B. CVD, PECVD, Sputtern, ALD oder dergleichen) hergestellt werden.
Wie in einer Schnittansicht 1400 von 14 gezeigt ist, wird eine erste Maskierungsschicht 1402 über der Hartmaskenschicht 1310 hergestellt. Bei einigen Ausführungsformen kann die erste Maskierungsschicht 1402 ein lichtempfindliches Material aufweisen. Bei diesen Ausführungsformen kann das lichtempfindliche Material aufgeschleudert werden und anschließend mit elektromagnetischer Strahlung entsprechend einer Fotomaske selektiv bestrahlt werden. Durch die elektromagnetische Strahlung wird die Löslichkeit von bestrahlten Bereichen in dem lichtempfindlichen Material modifiziert, sodass lösliche Bereiche definiert werden. Das lichtempfindliche Material wird dann entwickelt, um die erste Maskierungsschicht 1402 durch Entfernen der löslichen Bereiche zu definieren.
Wie in einer Schnittansicht 1500 von 15 gezeigt ist, wird ein erster Strukturierungsprozess durchgeführt, um eine Datenspeicherstruktur 116, eine obere Elektrode 118 und eine Hartmaske 120 zu definieren. Bei dem ersten Strukturierungsprozess werden die Hartmaskenschicht (1310 von 14), die Obere-Elektrode-Schicht (1308 von 14) und die Datenspeicherschicht (1306 von 14) mit einem ersten Ätzmittel 1502 entsprechend der ersten Maskierungsschicht 1402 selektiv behandelt, um die Datenspeicherstruktur 116, die obere Elektrode 118 und die erste Hartmaske 120 zu definieren.
Wie in einer Schnittansicht 1600 von 16 gezeigt ist, werden Seitenwand-Abstandshalter 122 entlang Seitenwänden der Datenspeicherstruktur 116, der oberen Elektrode 118 und der Hartmaske 120 hergestellt. Bei verschiedenen Ausführungsformen können die Seitenwand-Abstandshalter 122 Siliziumnitrid, Siliziumdioxid, Siliziumoxidnitrid oder dergleichen aufweisen. Bei einigen Ausführungsformen können die Seitenwand-Abstandshalter 122 durch Herstellen einer Abstandshalterschicht über dem Substrat hergestellt werden. Anschließend wird die Abstandshalterschicht mit einem Ätzmittel (z. B. einem Trockenätzmittel) behandelt, das die Abstandshalterschicht von horizontalen Flächen entfernt. Bei dem Entfernen der Abstandshalterschicht von den horizontalen Flächen bleibt ein Teil der Abstandshalterschicht entlang gegenüberliegenden Seiten der Datenspeicherstruktur 116, der oberen Elektrode 118 und der Hartmaske 120 als die Seitenwand-Abstandshalter 122 zurück.
Wie in einer Schnittansicht 1700 von 17 gezeigt ist, wird eine zweite Maskierungsschicht 1702 hergestellt. Bei einigen Ausführungsformen kann die zweite Maskierungsschicht 1702 ein lichtempfindliches Material (z. B. ein Fotoresist) aufweisen.
Wie in einer Schnittansicht 1800 von 18 gezeigt ist, wird ein zweiter Strukturierungsprozess entsprechend der zweiten Maskierungsschicht 1702 durchgeführt, um ein erstes RRAM-Bauelement 112a und ein zweites RRAM-Bauelement 112b zu definieren. Bei dem zweiten Strukturierungsprozess wird die Untere-Elektrode-Schicht (1304 von 17) selektiv mit einem zweiten Ätzmittel 1802 behandelt, um die untere Elektrode 114 zu definieren.
Wie in einer Schnittansicht 1900 von 19 gezeigt ist, wird eine Schutzschicht 210 über dem ersten RRAM-Bauelement 112a und dem zweiten RRAM-Bauelement 112b hergestellt. Bei einigen Ausführungsformen kann die Schutzschicht 210 mit einem Abscheidungsverfahren (z. B. PVD, CVD, PECVD, ALD, Sputtern usw.) hergestellt werden. Bei verschiedenen Ausführungsformen kann die Schutzschicht 210 Siliziumcarbid und/oder TEOS oder dergleichen aufweisen.
Wie in einer Schnittansicht 2000 von 20 gezeigt ist, wird eine obere ILD-Struktur 124 über der Schutzschicht 210 hergestellt. Die obere ILD-Struktur 124 wird so hergestellt, dass sie das erste RRAM-Bauelement 112a und das zweite RRAM-Bauelement 112b bedeckt. Bei einigen Ausführungsformen kann die obere ILD-Struktur 124 mit einem Abscheidungsverfahren (z. B. PVD, CVD, PECVD, ALD oder dergleichen) hergestellt werden. Bei verschiedenen Ausführungsformen kann die obere ILD-Struktur 124 Siliziumdioxid, Kohlenstoff-dotiertes Siliziumdioxid, Siliziumoxidnitrid, BSG, PSG, BPSG, FSG, ein poröses dielektrisches Material oder dergleichen aufweisen.
Wie in einer Schnittansicht 2100 von 21 gezeigt ist, werden obere Interconnect-Durchkontaktierungen 126a bis 126c und obere Verbindungsdrähte 128a und 128b in der oberen ILD-Struktur 124 in dem eingebetteten Speicherbereich 302 hergestellt. Die oberen Interconnect-Durchkontaktierungen 126a bis 126c umfassen eine erste obere Interconnect-Durchkontaktierung 126a, die eine Oberseite der oberen Elektrode 118 kontaktiert, und eine zweite obere Interconnect-Durchkontaktierung 126b, die eine Oberseite der unteren Elektrode 114 kontaktiert.
Außerdem werden eine oder mehrere weitere Interconnect-Schichten 310 bis 312 in der oberen Verbindungsstruktur 124 in dem Logikbereich 304 hergestellt. Bei einigen Ausführungsformen können die oberen Interconnect-Durchkontaktierungen 126a bis 126c und die oberen Verbindungsdrähte 128a und 128b gleichzeitig mit der einen oder den mehreren weiteren Interconnect-Schichten 310 bis 312 wie folgt hergestellt werden: selektives Ätzen der oberen ILD-Struktur 124, um Durchkontaktierungsöffnungen und/oder Gräben in der oberen ILD-Struktur 124 zu definieren; Abscheiden eines leitfähigen Materials (z. B. Kupfer, Aluminium usw.) in den Durchkontaktierungsöffnungen und/oder den Gräben; und Durchführen eines Planarisierungsprozesses (z. B. einer chemisch-mechanischen Polierung).
22 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 2200 zum Herstellen eines integrierten Chips mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Das Verfahren 2200 wird hier zwar als eine Reihe von Schritten oder Ereignissen dargestellt und beschrieben, aber es dürfte wohlverstanden sein, dass die dargestellte Reihenfolge dieser Schritte oder Ereignisse nicht in einem beschränkenden Sinn ausgelegt werden darf. Zum Beispiel können einige Schritte in anderen Reihenfolgen und/oder gleichzeitig mit anderen Schritten oder Ereignissen als denen ausgeführt werden, die hier dargestellt und/oder beschrieben werden. Darüber hinaus sind möglicherweise nicht alle dargestellten Schritte erforderlich, um hier einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementieren. Außerdem können eine oder mehrere der hier beschriebenen Schritte in nur einem Schritt oder in mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
In einem Schritt 2202 werden eine oder mehrere Interconnect-Schichten in einer unteren Zwischenebenendielektrikum-Struktur (ILD-Struktur) über einem Substrat hergestellt.
11 zeigt eine Schnittansicht 1100 einiger Ausführungsformen, die dem Schritt 2202 entsprechen.
In einem Schritt 2204 wird ein Ätzstoppmaterial über der unteren ILD-Struktur abgeschieden. 12 zeigt eine Schnittansicht 1200 einiger Ausführungsformen, die dem Schritt 2204 entsprechen.
In einem Schritt 2206 werden eine Untere-Elektrode-Schicht, eine Datenspeicherschicht, eine Obere-Elektrode-Schicht und eine Hartmaskenschicht nacheinander über dem Ätzstoppmaterial hergestellt. 13 zeigt eine Schnittansicht 1300 einiger Ausführungsformen, die dem Schritt 2206 entsprechen.
In einem Schritt 2208 wird ein erster Strukturierungsprozess an der Datenspeicherschicht, der Obere-Elektrode-Schicht und der Hartmaskenschicht durchgeführt, um eine Datenspeicherstruktur, eine obere Elektrode und eine Hartmaske zu definieren. Die 14 und 15 zeigen Schnittansichten 1400 und 1500 einiger Ausführungsformen, die dem Schritt 2208 entsprechen.
In einem Schritt 2210 werden Seitenwand-Abstandshalter entlang Seitenwänden der Datenspeicherstruktur, der oberen Elektrode und der Hartmaske hergestellt. Bei einigen Ausführungsformen können die Seitenwand-Abstandshalter nach dem Schritt 2212 hergestellt werden. 16 zeigt eine Schnittansicht 1600 einiger Ausführungsformen, die dem Schritt 2210 entsprechen.
In einem Schritt 2212 wird ein zweiter Strukturierungsprozess an der Untere-Elektrode-Schicht durchgeführt, um ein erstes RRAM-Bauelement und ein zweites RRAM-Bauelement zu definieren, die jeweils eine Datenspeicherstruktur haben, die zwischen der unteren Elektrode und der oberen Elektrode angeordnet ist. Die 17 und 18 zeigen Schnittansichten 1700 und 1800 einiger Ausführungsformen, die dem Schritt 2212 entsprechen.
In einem Schritt 2214 wird eine Schutzschicht über dem ersten RRAM-Bauelement und dem zweiten RRAM-Bauelement hergestellt. 19 zeigt eine Schnittansicht 1900 einiger Ausführungsformen, die dem Schritt 2214 entsprechen.
In einem Schritt 2216 werden obere Interconnect-Durchkontaktierungen in einer oberen ILD-Struktur über der Schutzschicht und auf Oberseiten der oberen Elektrode und der unteren Elektrode hergestellt. Die 20 und 21 zeigen Schnittansichten 2000 und 2100 einiger alternativer Ausführungsformen, die dem Schritt 2216 entsprechen.
Die vorliegende Erfindung wird zwar in Verbindung mit einem RRAM-Bauelement beschrieben, aber es dürfte wohlverstanden sein, dass die vorliegende Erfindung nicht auf RRAM-Bauelemente beschränkt ist, sondern auch für andere Arten von Speicherbauelementen (z. B. FeRAM, MRAM oder dergleichen) verwendet werden kann.
Dementsprechend betrifft bei einigen Ausführungsformen die vorliegende Erfindung einen integrierten Chip mit einem RRAM-Bauelement, das eine untere und eine obere Elektrode aufweist, die mit darüber befindlichen Interconnect-Durchkontaktierungen verbunden sind.
Bei einigen Ausführungsformen betrifft die vorliegende Erfindung einen integrierten Chip. Der integrierte Chip weist Folgendes auf: eine untere Zwischenebenendielektrikum-Struktur (ILD-Struktur), die eine Mehrzahl von unteren Interconnect-Schichten über einem Substrat umschließt; ein Ätzstoppmaterial, das über der unteren ILD-Struktur angeordnet ist; eine untere Elektrode, die über einer Oberseite des Ätzstoppmaterials angeordnet ist; eine Datenspeicherstruktur, die auf einer Oberseite der unteren Elektrode angeordnet ist und so konfiguriert ist, dass sie einen Datenzustand speichert; eine obere Elektrode, die auf der Datenspeicherstruktur angeordnet ist; eine erste Interconnect-Durchkontaktierung, die die Oberseite der unteren Elektrode kontaktiert; und eine zweite Interconnect-Durchkontaktierung, die die obere Elektrode kontaktiert. Bei einigen Ausführungsformen erstreckt sich die Oberseite des Ätzstoppmaterials zusammenhängend zwischen äußersten Seitenwänden der unteren Elektrode. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin einen oder mehrere Seitenwand-Abstandshalter auf, die über der unteren Elektrode und entlang gegenüberliegenden Seitenwänden der Datenspeicherstruktur und der oberen Elektrode angeordnet sind. Bei einigen Ausführungsformen hat die untere Elektrode eine erste Dicke direkt unter der Datenspeicherstruktur und eine zweite Dicke direkt unter dem einen oder den mehreren Seitenwand-Abstandshaltern, wobei die zweite Dicke kleiner als die erste Dicke ist. Bei einigen Ausführungsformen erstreckt sich die untere Elektrode über gegenüberliegende äußerste Seitenwände des einen oder der mehreren Seitenwand-Abstandshalter hinaus. Bei einigen Ausführungsformen erstreckt sich die Oberseite der unteren Elektrode über gegenüberliegende äußerste Seitenwände der Datenspeicherstruktur hinaus, und der eine oder die mehreren Seitenwand-Abstandshalter bedecken Seitenwände der unteren Elektrode. Bei einigen Ausführungsformen erstrecken sich der eine oder die mehreren Seitenwand-Abstandshalter zusammenhängend von einer Seitenwand der oberen Elektrode bis zu einer Seitenwand der unteren Elektrode. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin einen Seitenwand-Abstandshalter auf, der äußerste Seitenwände der oberen Elektrode und der unteren Elektrode bedeckt, wobei der Seitenwand-Abstandshalter eine erste Unterseite, die die untere Elektrode kontaktiert, und eine zweite Unterseite aufweist, die das Ätzstoppmaterial kontaktiert. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin Folgendes auf: eine Hartmaske, die über der oberen Elektrode angeordnet ist; einen Seitenwand-Abstandshalter, der entlang äußersten Seitenwänden der oberen Elektrode und der Hartmaske angeordnet ist; und eine Schutzschicht, die die Hartmaske, den Seitenwand-Abstandshalter, die Oberseite der unteren Elektrode und das Ätzstoppmaterial kontaktiert. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin Folgendes auf: einen ersten Interconnect-Draht, der einen oberen Teil der zweiten Interconnect-Durchkontaktierung kontaktiert; und eine dritte Interconnect-Durchkontaktierung, die einen unteren Teil des ersten Interconnect-Drahts kontaktiert und sich durch das Ätzstoppmaterial bis zu der Mehrzahl von unteren Interconnect-Schichten erstreckt, wobei die Mehrzahl von unteren Interconnect-Schichten die dritte Interconnect-Durchkontaktierung mit einer Transistorvorrichtung verbindet, die in dem Substrat und direkt unter der unteren Elektrode angeordnet ist. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin Folgendes auf: einen ersten Seitenwand-Abstandshalter, der entlang Seitenwänden der oberen Elektrode angeordnet ist; und einen zweiten Seitenwand-Abstandshalter, der entlang Seitenwänden der unteren Elektrode angeordnet ist, wobei der erste Seitenwand-Abstandshalter von dem zweiten Seitenwand-Abstandshalter seitlich beabstandet ist.
Bei weiteren Ausführungsformen betrifft die vorliegende Erfindung einen integrierten Chip. Der integrierte Chip weist Folgendes auf: eine untere Elektrode, die über einem Ätzstoppmaterial über einem Substrat angeordnet ist; eine Datenspeicherstruktur, die auf einer Oberseite der unteren Elektrode angeordnet ist und so konfiguriert ist, dass sie einen Datenzustand speichert; eine obere Elektrode, die auf einer Oberseite der Datenspeicherstruktur angeordnet ist; eine erste Interconnect-Durchkontaktierung, die die Oberseite der unteren Elektrode kontaktiert; eine zweite Interconnect-Durchkontaktierung, die eine Oberseite der oberen Elektrode kontaktiert; und einen Seitenwand-Abstandshalter, der über der unteren Elektrode und entlang gegenüberliegenden Seitenwänden der Datenspeicherstruktur und der oberen Elektrode angeordnet ist, wobei sich die untere Elektrode über gegenüberliegende äußerste Seiten des Seitenwand-Abstandshalters hinaus erstreckt. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin Folgendes auf: einen Interconnect-Draht, der einen oberen Teil der ersten Interconnect-Durchkontaktierung kontaktiert; und eine dritte Interconnect-Durchkontaktierung, die einen unteren Teil des Interconnect-Drahts kontaktiert und sich durch das Ätzstoppmaterial bis zu einer Mehrzahl von unteren Interconnect-Schichten erstreckt, die mit einer Zugriffsvorrichtung verbunden sind. Bei einigen Ausführungsformen erstreckt sich das Ätzstoppmaterial bis zu einer Position, die sich vertikal zwischen einem unteren und einem oberen Teil der unteren Elektrode befindet. Bei einigen Ausführungsformen erstreckt sich entlang einer ersten Richtung und entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, die untere Elektrode über die obere Elektrode hinaus. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin Folgendes auf: eine Hartmaske, die über der oberen Elektrode angeordnet ist; und eine Schutzschicht, die über der Hartmaske angeordnet ist, wobei die Schutzschicht die untere Elektrode auf gegenüberliegenden Seiten der Datenspeicherstruktur kontaktiert. Bei einigen Ausführungsformen weist die erste Interconnect-Durchkontaktierung eine Unterseite auf, die die untere Elektrode kontaktiert und eine erste Breite hat, und die zweite Interconnect-Durchkontaktierung weist eine zweite Unterseite auf, die die obere Elektrode kontaktiert und eine zweite Breite hat, wobei die zweite Breite von der ersten Breite verschieden ist. Bei einigen Ausführungsformen hat das Ätzstoppmaterial eine Dicke in einem Bereich von etwa 100 Ä bis etwa 200 Ä.
Bei noch weiteren Ausführungsformen betrifft die vorliegende Erfindung ein Verfahren zum Herstellen eines integrierten Chips. Das Verfahren weist die folgenden Schritte auf: Herstellen eines Ätzstoppmaterials über einer unteren Zwischenebenendielektrikum-Struktur (ILD-Struktur) auf einem Substrat; nacheinander Abscheiden einer Untere-Elektrode-Schicht, einer Datenspeicherschicht und einer Obere-Elektrode-Schicht über dem Ätzstoppmaterial; Durchführen eines ersten Strukturierungsprozesses an der Obere-Elektrode-Schicht und der Datenspeicherschicht entsprechend einer ersten Maskierungsschicht, um eine obere Elektrode und eine Datenspeicherstruktur zu definieren; Herstellen von Seitenwand-Abstandshaltern entlang gegenüberliegenden Seiten der oberen Elektrode und der Datenspeicherstruktur; Durchführen eines zweiten Strukturierungsprozesses an der Untere-Elektrode-Schicht entsprechend einer zweiten Maskierungsschicht, um eine untere Elektrode zu definieren; Herstellen einer oberen ILD-Struktur über dem Ätzstoppmaterial; und Herstellen einer ersten Interconnect-Durchkontaktierung und einer zweiten Interconnect-Durchkontaktierung in der oberen ILD-Struktur, wobei die erste Interconnect-Durchkontaktierung eine Oberseite der unteren Elektrode kontaktiert und die zweite Interconnect-Durchkontaktierung eine Oberseite der oberen Elektrode kontaktiert. Bei einigen Ausführungsformen wird die zweite Maskierungsschicht über den Seitenwand-Abstandshaltern und der Untere-Elektrode-Schicht hergestellt.
Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims

Integrierter Chip mit: einer unteren Zwischenebenendielektrikum-Struktur (ILD-Struktur), die eine Mehrzahl von unteren Interconnect-Schichten über einem Substrat umschließt; einem Ätzstoppmaterial, das über der unteren ILD-Struktur angeordnet ist; einer unteren Elektrode, die über einer Oberseite des Ätzstoppmaterials angeordnet ist; einer Datenspeicherstruktur, die auf einer Oberseite der unteren Elektrode angeordnet ist und so konfiguriert ist, dass sie einen Datenzustand speichert; einer oberen Elektrode, die auf der Datenspeicherstruktur angeordnet ist; einer ersten Interconnect-Durchkontaktierung, die die Oberseite der unteren Elektrode kontaktiert; und einer zweiten Interconnect-Durchkontaktierung, die die obere Elektrode kontaktiert.
Integrierter Chip nach Anspruch 1, wobei sich die Oberseite des Ätzstoppmaterials zusammenhängend zwischen äußersten Seitenwänden der unteren Elektrode erstreckt.
Integrierter Chip nach Anspruch 1 oder 2, der weiterhin einen oder mehrere Seitenwand-Abstandshalter aufweist, die über der unteren Elektrode und entlang gegenüberliegenden Seitenwänden der Datenspeicherstruktur und der oberen Elektrode angeordnet sind.
Integrierter Chip nach Anspruch 3, wobei die untere Elektrode eine erste Dicke direkt unter der Datenspeicherstruktur und eine zweite Dicke direkt unter dem einen oder den mehreren Seitenwand-Abstandshaltern hat, wobei die zweite Dicke kleiner als die erste Dicke ist.
Integrierter Chip nach Anspruch 3 oder 4, wobei sich die untere Elektrode über gegenüberliegende äußerste Seitenwände des einen oder der mehreren Seitenwand-Abstandshalter hinaus erstreckt.
Integrierter Chip nach einem der Ansprüche 3 bis 5, wobei sich die Oberseite der unteren Elektrode über gegenüberliegende äußerste Seitenwände der Datenspeicherstruktur hinaus erstreckt, und der eine oder die mehreren Seitenwand-Abstandshalter Seitenwände der unteren Elektrode bedecken.
Integrierter Chip nach einem der Ansprüche 3 bis 6, wobei sich der eine oder die mehreren Seitenwand-Abstandshalter zusammenhängend von einer Seitenwand der oberen Elektrode bis zu einer Seitenwand der unteren Elektrode erstrecken.
Integrierter Chip nach einem der vorhergehenden Ansprüche, der weiterhin einen Seitenwand-Abstandshalter aufweist, der äußerste Seitenwände der oberen Elektrode und der unteren Elektrode bedeckt, wobei der Seitenwand-Abstandshalter eine erste Unterseite, die die untere Elektrode kontaktiert, und eine zweite Unterseite aufweist, die das Ätzstoppmaterial kontaktiert.
Integrierter Chip nach einem der vorhergehenden Ansprüche, der weiterhin Folgendes aufweist: eine Hartmaske, die über der oberen Elektrode angeordnet ist; einen Seitenwand-Abstandshalter, der entlang äußersten Seitenwänden der oberen Elektrode und der Hartmaske angeordnet ist; und eine Schutzschicht, die die Hartmaske, den Seitenwand-Abstandshalter, die Oberseite der unteren Elektrode und das Ätzstoppmaterial kontaktiert.
Integrierter Chip nach einem der vorhergehenden Ansprüche, der weiterhin Folgendes aufweist: einen ersten Interconnect-Draht, der einen oberen Teil der zweiten Interconnect-Durchkontaktierung kontaktiert; und eine dritte Interconnect-Durchkontaktierung, die einen unteren Teil des ersten Interconnect-Drahts kontaktiert und sich durch das Ätzstoppmaterial bis zu der Mehrzahl von unteren Interconnect-Schichten erstreckt, wobei die Mehrzahl von unteren Verbindungsschichten die dritte Interconnect-Durchkontaktierung mit einer Transistorvorrichtung verbindet, die in dem Substrat und direkt unter der unteren Elektrode angeordnet ist.
Integrierter Chip nach einem der vorhergehenden Ansprüche, der weiterhin Folgendes aufweist: einen ersten Seitenwand-Abstandshalter, der entlang Seitenwänden der oberen Elektrode angeordnet ist; und einen zweiten Seitenwand-Abstandshalter, der entlang Seitenwänden der unteren Elektrode angeordnet ist, wobei der erste Seitenwand-Abstandshalter von dem zweiten Seitenwand-Abstandshalter seitlich beabstandet ist.
Integrierter Chip mit: einer unteren Elektrode, die über einem Ätzstoppmaterial über einem Substrat angeordnet ist; einer Datenspeicherstruktur, die auf einer Oberseite der unteren Elektrode angeordnet ist und so konfiguriert ist, dass sie einen Datenzustand speichert; einer oberen Elektrode, die auf einer Oberseite der Datenspeicherstruktur angeordnet ist; einer ersten Interconnect-Durchkontaktierung, die die Oberseite der unteren Elektrode kontaktiert; einer zweiten Interconnect-Durchkontaktierung, die eine Oberseite der oberen Elektrode kontaktiert; und einem Seitenwand-Abstandshalter, der über der unteren Elektrode und entlang gegenüberliegenden Seitenwänden der Datenspeicherstruktur und der oberen Elektrode angeordnet ist, wobei sich die untere Elektrode über gegenüberliegende äußerste Seiten des Seitenwand-Abstandshalters hinaus erstreckt.
Integrierter Chip nach Anspruch 12, der weiterhin Folgendes aufweist: einen Interconnect-Draht, der einen oberen Teil der ersten Interconnect-Durchkontaktierung kontaktiert; und eine dritte Interconnect-Durchkontaktierung, die einen unteren Teil des Interconnect-Drahts kontaktiert und sich durch das Ätzstoppmaterial bis zu einer Mehrzahl von unteren Interconnect-Schichten erstreckt, die mit einer Zugriffsvorrichtung verbunden sind.
Integrierter Chip nach Anspruch 12 oder 13, wobei sich das Ätzstoppmaterial bis zu einer Position erstreckt, die sich vertikal zwischen einem unteren und einem oberen Teil der unteren Elektrode befindet.
Integrierter Chip nach einem der Ansprüche 12 bis 14, wobei entlang einer ersten Richtung und entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, sich die untere Elektrode über die obere Elektrode hinaus erstreckt.
Integrierter Chip nach einem der Ansprüche 12 bis 15, der weiterhin Folgendes aufweist: eine Hartmaske, die über der oberen Elektrode angeordnet ist; und eine Schutzschicht, die über der Hartmaske angeordnet ist, wobei die Schutzschicht die untere Elektrode auf gegenüberliegenden Seiten der Datenspeicherstruktur kontaktiert.
Integrierter Chip nach einem der Ansprüche 12 bis 16, wobei die erste Interconnect-Durchkontaktierung eine Unterseite aufweist, die die untere Elektrode kontaktiert und eine erste Breite hat, und die zweite Interconnect-Durchkontaktierung eine zweite Unterseite aufweist, die die obere Elektrode kontaktiert und eine zweite Breite hat, wobei die zweite Breite von der ersten Breite verschieden ist.
Integrierter Chip nach einem der Ansprüche 12 bis 17, wobei das Ätzstoppmaterial eine Dicke in dem Bereich von etwa 100 Ä bis etwa 200 Ä hat.
Verfahren zum Herstellen eines integrierten Chips mit den folgenden Schritten: Herstellen eines Ätzstoppmaterials über einer unteren Zwischenebenendielektrikum-Struktur (ILD-Struktur) auf einem Substrat; nacheinander Abscheiden einer Untere-Elektrode-Schicht, einer Datenspeicherschicht und einer Obere-Elektrode-Schicht über dem Ätzstoppmaterial; Durchführen eines ersten Strukturierungsprozesses an der Obere-Elektrode-Schicht und der Datenspeicherschicht entsprechend einer ersten Maskierungsschicht, um eine obere Elektrode und eine Datenspeicherstruktur zu definieren; Herstellen von Seitenwand-Abstandshaltern entlang gegenüberliegenden Seiten der oberen Elektrode und der Datenspeicherstruktur; Durchführen eines zweiten Strukturierungsprozesses an der Untere-Elektrode-Schicht entsprechend einer zweiten Maskierungsschicht, um eine untere Elektrode zu definieren; Herstellen einer oberen ILD-Struktur über dem Ätzstoppmaterial; und Herstellen einer ersten Interconnect-Durchkontaktierung und einer zweiten Interconnect-Durchkontaktierung in der oberen ILD-Struktur, wobei die erste Interconnect-Durchkontaktierung eine Oberseite der unteren Elektrode kontaktiert und die zweite Interconnect-Durchkontaktierung eine Oberseite der oberen Elektrode kontaktiert.
Verfahren nach Anspruch 19, wobei die zweite Maskierungsschicht über den Seitenwand-Abstandshaltern und der Untere-Elektrode-Schicht hergestellt wird.