CN112670314B - 集成芯片及其形成方法 - Google Patents

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Abstract

在一些实施例中，本发明涉及一种集成芯片。集成芯片包括围绕衬底上方的多个下部互连层的下部层间介电(ILD)结构。蚀刻停止材料设置在下部ILD结构上方。底部电极布置在蚀刻停止材料的上表面上方，数据存储结构设置在底部电极的上表面上，并且配置成存储数据状态，并且顶部电极设置在数据存储结构的上表面上。第一互连通孔接触底部电极的上表面，第二互连通孔接触顶部电极。本申请的实施例还提供形成集成芯片的方法。

Description

集成芯片及其形成方法
技术领域
本申请的实施例涉及集成芯片及其形成方法。
背景技术
许多现代电子设备包含配置成用以存储数据的电子存储器。电子存储器可以是易失性存储器或者非易失性存储器。易失性存储器在通电时会存储数据，而非易失性存储器在断电时能够存储数据。电阻随机存取存储器(RRAM)器件是用于下一代非易失性存储器技术的一个有希望的候选者。这是因为RRAM器件提供了很多优点，包括写入时间快、耐用性高、功耗低、以及对辐射损坏的敏感性低。
发明内容
本申请的实施例提供了一种集成芯片，包括：下部层间介电(ILD)结构，围绕衬底上方的多个下部互连层；蚀刻停止材料，设置在下部ILD结构上方；底部电极，布置在蚀刻停止材料的上表面上方；数据存储结构，设置在底部电极的上表面上，并且配置成存储数据状态；顶部电极，设置在数据存储结构上；第一互连通孔，接触底部电极的上表面；以及第二互连通孔，接触顶部电极。
本申请的实施例提供了一种集成芯片，包括：底部电极，布置在衬底上方的蚀刻停止材料上方；数据存储结构，设置在底部电极的上表面上，并且配置成存储数据状态；顶部电极，设置在数据存储结构的上表面上；第一互连通孔，接触底部电极的上表面；第二互连通孔，接触顶部电极的上表面；以及侧壁间隔件，设置在底部电极上方，并且沿着数据存储结构和顶部电极的相对的侧壁设置，其中，底部电极延伸超过侧壁间隔件的相对的最外侧。
本申请的实施例提供了一种形成集成芯片的方法，包括：在衬底上的下部层间介电(ILD)结构上方形成蚀刻停止材料；在蚀刻停止材料上方顺序沉积底部电极层、数据存储层和顶部电极层；根据第一掩膜层在顶部电极层和数据存储层上实施第一图案化工艺，以限定顶部电极和数据存储结构；沿着顶部电极和数据存储结构的相对侧形成侧壁间隔件；根据第二掩膜层在底部电极层上实施第二图案化工艺，以限定底部电极；在蚀刻停止材料上方形成上部ILD结构；以及在上部ILD结构内形成第一互连通孔和第二互连通孔，其中，第一互连通孔接触底部电极的上表面，第二互连通孔接触顶部电极的上表面。
本申请的实施例提供了电阻随机存取存储器(RRAM)结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了具有RRAM器件的集成芯片的一些实施例的截面图，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极；
图2示出了具有RRAM器件的集成芯片的一些另外的实施例的截面图，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极；
图3A-图3B示出了具有RRAM器件的集成芯片的一些另外的实施例，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极；
图4A-图4B示出了具有RRAM器件的集成芯片的一些另外的实施例，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极；
图5A-图5B示出了具有RRAM器件的集成芯片的一些另外的实施例，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极；
图6A-图6B示出了具有RRAM器件的集成芯片的一些另外的实施例，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极；
图7A-图7B示出了具有RRAM器件的集成芯片的一些另外的实施例，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极；
图8-图9示出了具有RRAM器件的集成芯片的一些另外的实施例的截面图，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极；
图10-图21示出了形成具有RRAM器件的集成芯片的方法的一些实施例的截面图，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极；
图22示出了形成具有RRAM器件的集成芯片的方法的一些实施例的流程图，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
许多现代集成芯片具有嵌入式存储器阵列，该嵌入式存储器阵列与逻辑器件设置在同一集成芯片管芯上。电阻随机存取存储器(RRAM)器件是一种可以轻松集成至集成芯片中作为嵌入式存储器的存储器器件。这是因为RRAM器件通常设置在线路后端(BEOL)互连堆叠件内，因此它们不会在集成芯片管芯上消耗半导体材料的较大面积。例如，RRAM器件可以布置在嵌入式存储器区内的互连层(例如，互连通孔层)上，而相同的互连层可以用于在相邻逻辑区内的逻辑器件之间进行布线。
RRAM器件通常包括设置在底部电极和顶部电极之间的数据存储层。底部电极可以通过底部电极通孔连接至下面的互连层，而顶部电极可以通过顶部电极通孔连接至上面的互连层。底部电极通孔延伸穿过位于底部电极下方的介电材料层(例如，碳化硅)。为了保持良好的工艺窗口用于底部电极通孔，介电材料层可能具有在300埃至500埃之间的高度，导致RRAM器件的整体高度可能大于1000埃。
随着集成芯片部件的尺寸缩放，BEOL互连堆叠件内的互连层的横向和垂直尺寸均减小。例如，从一个技术节点至下一技术节点，互连通孔层(例如，V3层)的高度可以缩小20％至30％。由于将RRAM器件设置在BEOL互连堆叠件中，因此如果无法降低RRAM器件的高度，可能会引起嵌入式存储器区和相邻逻辑区之间的阶跃高度问题(例如掩模版区上方的光刻聚焦不良)。阶跃高度问题可能导致上面的互连层中的工艺窗口问题，这可能降低集成芯片的良率和/或可靠性。
在一些实施例中，本发明涉及一种RRAM器件，该RRAM器件通过不具有接触上面的RRAM器件的底部电极的底部电极通孔而达到相对较小的高度(例如在600埃和800埃之间)。在一些实施例中，所公开的RRAM器件包括设置在底部电极和顶部电极之间的数据存储结构。第一互连通孔接触顶部电极的上表面，第二互连通孔接触底部电极的上表面。通过使底部电极和顶部电极的上表面与上面的互连通孔接触，可以减小RRAM器件的高度，从而减轻上面的互连层中的工艺窗口问题。
图1示出了具有RRAM器件的集成芯片100的一些实施例的截面图，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极。
集成芯片100包括布置在衬底102内的访问器件104。在一些实施例中，访问器件104可以包括晶体管器件(例如MOSFET、双极结型晶体管(BJT)、高电子迁移率晶体管(HEMT)等)。在一些实施例中，衬底102可以包括半导体材料(例如硅、锗等)。下部层间介电(ILD)结构106布置在衬底102上方并且围绕访问器件104。下部ILD结构106还围绕电连接至访问器件104的多个下部互连层108。
蚀刻停止材料110设置在下部ILD结构106上方。电阻随机存取存储器(RRAM)器件112设置在蚀刻停止材料110的上表面110u上方。蚀刻停止材料的上表面110u在RRAM器件112的最外侧壁之间连续地延伸。在一些实施例中，整个RRAM器件112可以位于蚀刻停止材料110的上表面110u之上。在一些实施例中，RRAM器件112可以直接接触蚀刻停止材料110的上表面110u。
RRAM器件112包括布置在底部电极114和顶部电极118之间的数据存储结构116。在一些实施例中，硬掩模120可以设置在顶部电极118上方。底部电极114连续地延伸超过数据存储结构116的一个或者多个最外侧壁。在一些实施例中，底部电极114超过数据存储结构116的第一最外侧壁延伸第一距离d1，并且超过数据存储结构116的相对的第二最外侧壁延伸第二距离d2。在一些这样的实施例中，第二距离d2大于第一距离d1。在一些实施例中，第一距离d1可以在约0nm和约60nm之间的第一范围内。在一些实施例中，第二距离d2可以在约10nm和约100nm之间的第二范围内。在一些实施例中，侧壁间隔件122设置在底部电极114上方，并且沿着数据存储结构116、顶部电极118和硬掩模120的侧壁设置。
数据存储结构116配置成通过在与第一数据状态(例如“0”)相关的高电阻状态和与第二数据状态(例如“1”)相关的低电阻状态之间经历可逆变化来存储不同的数据状态。例如，在运行期间，为了在数据存储结构116内实现低电阻状态，可以将第一组偏置条件施加至底部电极114和顶部电极118。第一组偏置条件将氧从数据存储结构116驱动至顶部电极118，从而穿过数据存储结构116形成氧空位的导电细丝117。可替代地，为了在数据存储结构116内实现高电阻状态，可以将第二组偏置条件施加至底部电极114和顶部电极118。第二组偏置条件通过将氧从顶部电极118驱动至数据存储结构116来破坏导电细丝117。
上部ILD结构124设置在蚀刻停止材料110和RRAM器件112上方。上部互连结构设置在上部ILD结构124内。上部互连结构包括设置在顶部电极118的上表面上的第一上部互连通孔126a，和设置在底部电极114的上表面114u上的第二上部互连通孔126b。第一上部互连通孔126a连接至第一互连线128a，第二上部互连通孔126b连接至第二互连线128b。第二互连线128b进一步连接至第三上部互连通孔126c，该第三上部互连通孔126c通过多个下部互连层108连接至访问器件104。
通过沿着上表面接触底部电极114和顶部电极118两者，可以使RRAM器件112的高度相对较小(例如由于从器件中省略了底部电极通孔)。例如，在一些实施例中，RRAM器件112可以具有在约600埃和约800埃之间的范围内的高度h。在其他实施例中，RRAM器件112可以具有在约700埃和约800埃之间的范围内的高度h。通过使RRAM器件112的高度h相对较小，可以防止嵌入式存储器区和外围逻辑区之间的阶跃高度差，并且减轻相关的工艺窗口问题。
图2示出了具有RRAM器件的集成芯片200的一些另外的实施例的截面图，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极。
集成芯片200包括设置在衬底102上方的下部ILD结构106。下部ILD结构106包括彼此堆叠并且通过蚀刻停止层107a-107b间隔开的多个下部层间介电(ILD)层106a-106c。在一些实施例中，多个下部ILD层106a-106c可以包括二氧化硅、掺杂的二氧化硅(例如碳掺杂的二氧化硅)、氧氮化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅玻璃(FSG)等的一种或者多种。在一些实施例中，蚀刻停止层107a-107b可以包括碳化硅、氮化硅、氮化钛、氮化钽等。
多个下部互连层108布置在下部ILD结构106内。多个下部互连层108包括分别由多个下部ILD层106a-106c的一者围绕的导电接触件202、互连线204和互连通孔206。例如，导电接触件202可以由第一下部ILD层106a围绕，互连线204的第一条可以由第二下部ILD层106b围绕，等等。在一些实施例中，互连线204和互连通孔206分别包括围绕金属芯的扩散阻挡层。在一些实施例中，金属芯可以包括铜、钨、铝等。在一些实施例中，扩散阻挡层可以包括氮化钛、氮化钽等。
蚀刻停止材料110可以设置在多个下部ILD层106a-106c上方，并且RRAM器件112可以设置在蚀刻停止材料110上方。在一些实施例中，蚀刻停止材料110可以具有位于RRAM器件112的正下方的第一厚度，和位于RRAM器件112的横向外侧的第二厚度。在一些实施例中，蚀刻停止材料110可以具有在约100埃和约200埃之间的范围内的第一厚度。在其他实施例中，蚀刻停止材料110可以具有约150埃的第一厚度。在一些实施例中，第一厚度和第二厚度具有第一高度差Δh1。在一些实施例中，第一高度差Δh1可以在约0埃和约15埃之间的范围内。在各种实施例中，蚀刻停止材料110可以包括氧氮化硅、二氧化硅、碳化硅、氮化硅、原硅酸四乙酯(TEOS)、低κ电介质等的一种或者多种。
RRAM器件112包括设置在底部电极114和顶部电极118之间的数据存储结构116。底部电极114具有第一宽度，并且数据存储结构116具有小于第一宽度的第二宽度。底部电极114和数据存储结构116之间的宽度差导致底部电极114横向延伸超过数据存储结构116的一个或者多个最外侧壁。在一些实施例中，底部电极114可以具有设置在数据存储结构116的正下方的第一上表面114u1，和设置在数据存储结构116的横向外侧的第二上表面114u2。第一上表面114u1和第二上表面114u2使得底部电极114具有位于数据存储结构116的正下方的第一厚度，和位于数据存储结构116的横向外侧的第二厚度。在一些实施例中，第一厚度在约200埃和约400埃之间的范围内。在一些实施例中，第一厚度和第二厚度具有第二高度差Δh2。在一些实施例中，第二高度差Δh2可以在约0埃和约15埃之间的范围内。
在一些实施例中，底部电极114可以包括衬垫114a和衬垫114a上面的导电材料114b。在一些实施例中，衬垫114a可以包括金属氮化物，例如氮化钛、氮化钽等。在一些实施例中，导电材料114b可以包括金属，例如钛、钽、钨等。在一些实施例中，顶部电极118可以包括钛、钽、钨、氮化钽、氮化钛等的一种或者多种。在一些实施例中，数据存储结构116可以包括金属、金属氧氮化物或者化合物-金属氧化物。例如，在各种实施例中，数据存储结构116可以包括氧化铪、氧化锆、氧化铝、氧化镍、氧化钽、氧化钛等。
在一些实施例中，顶部电极118可以具有在约150埃和约350埃之间的范围内的厚度。在一些实施例中，数据存储结构116可以具有在约25埃和约100埃之间的范围内的厚度。底部电极114、数据存储结构116和/或顶部电极118的厚度防止RRAM器件112的整体高度变得太大以至于出现可能影响集成芯片的其他区域(例如逻辑区)和/或上面的互连层的阶跃高度问题。
在一些实施例中，覆盖层208可以设置在数据存储结构116和顶部电极118之间。覆盖层208配置成存储氧，这可以促进数据存储结构116内的电阻变化。硬掩模120设置在顶部电极118上方。在一些实施例中，覆盖层208可以包括金属(例如，诸如钛、钽、铪、铂、铝等)或者金属氧化物(例如，诸如氧化钛、氧化铪、氧化锆、氧化锗、氧化铯等)。
侧壁间隔件122沿着顶部电极118和硬掩模120的相对侧设置。在一些实施例中，侧壁间隔件122设置在底部电极114的第二上表面114u2的正上方。在其他实施例(未示出)中，侧壁间隔件122可以设置在底部电极114的第一上表面114u1的正上方。在一些实施例中，侧壁间隔件122可以包括与硬掩模120的材料相同的材料。例如，在一些实施例中，硬掩模120和侧壁间隔件122可以包括碳化物(例如碳化硅)、氮化物(例如氮化硅)、氧化物(例如氧氮化硅)等。在其他实施例中，侧壁间隔件122可以包括不同于硬掩模120的材料的材料。
保护层210设置在侧壁间隔件122和硬掩模120上方。保护层210从硬掩模120的上方至蚀刻停止材料110连续地延伸。在一些实施例中，保护层210接触数据存储结构116的相对侧上的底部电极114。在一些实施例中，保护层210可以包括碳化物、氧化物、氮化物、TEOS等。在一些实施例中，保护层210可以是与蚀刻停止材料110相同的材料(例如碳化硅、氮化硅等)。在这样的实施例中，蚀刻停止材料110的材料可以延伸至垂直于底部电极114的底部和顶部之间的上表面。
上部ILD结构124布置在保护层210上方。上部互连通孔126a-126c和上部互连线128a-128b设置在上部ILD结构124内。上部互连通孔126a-126c和上部互连线128a-128b从上部ILD结构124的上表面延伸至顶部电极118和底部电极114。在一些实施例中，上部ILD结构124可以包括碳掺杂的二氧化硅、氧氮化硅、BSG、PSG、BPSG、FSG、多孔介电材料等。在各种实施例中，上部互连通孔126a-126c和上部互连线128a-128b可以包括导电材料，例如铜、钨和/或铝。
在一些实施例中，上部互连通孔126a-126c可以包括接触顶部电极118的第一上部互连通孔126a和接触底部电极114的第二上部互连通孔126b。在一些实施例中，第一上部互连通孔126a具有与顶部电极118接触并且具有第一宽度w1的底面。在一些实施例中，第二上部互连通孔126b具有与底部电极114接触并且具有第二宽度w2的底面。在一些实施例中，第一宽度w1大于第二宽度w2。
图3A-图3B示出了具有RRAM器件的集成芯片的一些另外的实施例，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极。
如图3A的截面图300A所示，集成芯片包括衬底102，衬底102包括嵌入式存储器区302和逻辑区304。在嵌入式存储器区302内，RRAM器件112a-112b布置在蚀刻停止材料110上方。RRAM器件112a-112b分别包括设置在底部电极114和顶部电极118之间的数据存储结构116。RRAM器件112a-112b的相邻RRAM器件的底部电极114可以通过间隔s间隔开。在一些实施例中，间隔s在约2nm和约100nm之间的范围内。在其他实施例中，间隔s可以大于100nm。
在逻辑区304内，逻辑器件306布置在衬底102内。在一些实施例中，逻辑器件306可以包括晶体管器件(例如MOSFET、BJT、HEMT等)。一个或者多个另外的互连层307连接至逻辑器件306。一个或者多个另外的互连层307包括导电接触件308、互连线310和互连通孔312。
图3B示出了图3A的RRAM器件112a-112b的俯视图(图3A是沿着图3B的截面线A-A'截取)。为了简化理解，图3B所示的RRAM器件112a-112b的俯视图省略了除底部电极114、顶部电极118、侧壁间隔件122和上部互连通孔126a-126b之外的层。
如俯视图300B所示，侧壁间隔件122以不间断的环形围绕顶部电极118的最外侧壁连续地延伸。在一些实施例中，底部电极114可以沿着第一方向314具有第一宽度318，而顶部电极118可以沿着第一方向314具有第二宽度320。在一些实施例中，第二宽度320可以小于第一宽度318。在一些实施例中，底部电极114沿着第一方向314和沿着垂直于第一方向314的第二方向316连续地延伸超过侧壁间隔件122的相对侧。
在一些实施例中，底部电极114可以沿着第一方向314延伸分别超过侧壁间隔件122的相对的最外侧壁以第一距离322和第二距离324。在一些实施例中，第一距离322可以基本等于第二距离324。在其他实施例中，第一距离322可以不同于第二距离324。
图4A-图4B示出了具有RRAM器件的集成芯片的一些另外的实施例，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极。
如图4A的截面图400A所示，集成芯片包括RRAM器件112，该RRAM器件112设置在衬底102上方的蚀刻停止材料110上。RRAM器件112包括设置在底部电极114和顶部电极118之间的数据存储结构116。第一侧壁间隔件122a沿着底部电极114的侧壁设置。第二侧壁间隔件122b沿着顶部电极118的侧壁设置。底部电极114延伸超过第二侧壁间隔件122b的最外侧壁，使得第一侧壁间隔件122a与第二侧壁间隔件122b横向间隔开。在一些实施例中，第一侧壁间隔件122a具有基本等于底部电极114的高度的高度，并且第二侧壁间隔件122b具有从数据存储结构116的底部延伸至顶部电极118上方的硬掩模120的顶部的高度。
保护层210设置在第一侧壁间隔件122a和第二侧壁间隔件122b两者上方。在一些实施例(未示出)中，第一侧壁间隔件122a可以在相邻的RRAM器件内的底部电极的侧壁之间连续地延伸。在其他实施例中，沿着相邻RRAM器件内的底部电极的侧壁设置的第一侧壁间隔件122a可以通过保护层210和/或通过设置在保护层210上方的上部ILD结构124间隔开。
如图4B的俯视图400B所示，第一侧壁间隔件122a以第一不间断的环形围绕底部电极114的最外侧壁连续地延伸，第二侧壁间隔件122b以第二不间断的环形围绕顶部电极118的最外侧壁连续地延伸。第一侧壁间隔件122a沿着第一方向314和沿着垂直于第一方向314的第二方向316与第二侧壁间隔件122b间隔开。
图5A-图5B示出了具有RRAM器件的集成芯片的一些另外的实施例，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极。
如图5A的截面图500A所示，集成芯片包括RRAM器件112，该RRAM器件112设置在衬底102上方的蚀刻停止材料110上方。RRAM器件112包括位于底部电极114和顶部电极118之间的数据存储结构116。沿着底部电极114、数据存储结构116、顶部电极118和硬掩模120的侧壁设置侧壁间隔件122。侧壁间隔件122具有与底部电极114接触的第一下表面和与蚀刻停止材料110接触的第二下表面。侧壁间隔件122还包括下部侧壁122SL和设置在下部侧壁122SL上方的上部侧壁122Su。沿着RRAM器件112的第一侧，下部侧壁122SL和上部侧壁122Su可以在垂直于数据存储结构116的底部和顶部之间的位置处相交。沿着RRAM器件的相对的第二侧，下部侧壁122SL与上部侧壁122Su横向间隔开。
如图5B的俯视图500B所示，侧壁间隔件122的上部侧壁122Su围绕顶部电极118延伸，而下部侧壁122SL围绕底部电极114和顶部电极118延伸。下部侧壁122SL沿着相对的方向横向向外延伸超过上部侧壁122Su。
在一些实施例中，底部电极114和顶部电极118可以具有沿着第一方向314测量的不同宽度。例如，底部电极114可以具有第一宽度502，而顶部电极118可以具有小于第一宽度502的第二宽度504。在一些实施例中，第一宽度502大于第二宽度504并且小于在侧壁间隔件122的上部侧壁122Su之间沿着第一方向314测量的第三宽度506。
图6A-图6B示出具有RRAM器件的集成芯片的一些另外的实施例，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极。
如图6A的截面图600A所示，集成芯片包括RRAM器件112，该RRAM器件112设置在衬底102上方的蚀刻停止材料110上方。RRAM器件112包括位于底部电极114和顶部电极118之间的数据存储结构116。侧壁间隔件122沿着数据存储结构116、顶部电极118和硬掩模120的侧壁设置。
沿着RRAM器件112的第一侧，侧壁间隔件122的外侧壁与底部电极114的最外侧壁基本对齐。通过使底部电极114的最外侧壁与侧壁间隔件122的外侧壁对齐，可以使用自对准图案化工艺来图案化底部电极114的最外侧壁，从而在阵列内的相邻RRAM器件的底部电极之间提供较小的距离。沿着RRAM器件112的相对的第二侧，底部电极114延伸超过侧壁间隔件122的外侧壁。通过使底部电极114延伸超过侧壁间隔件122的外侧壁，底部电极114可以通过第二上部互连通孔126b来电接触，从而减小RRAM器件112的高度。
在一些实施例中，侧壁间隔件122可以具有沿着RRAM器件112的第一侧的第一宽度602，和沿着RRAM器件112的第二侧的第二宽度604。在一些实施例中，第一宽度602可以基本等于第二宽度604。在其他实施例中，第一宽度602可以小于第二宽度604。
如图6B的俯视图600B所示，底部电极114可以具有沿着第一方向314在沿着第二方向316的不同横向位置处测量的不同宽度。例如，底部电极114可以具有在顶部电极118和侧壁间隔件122正下方的位置处沿着第一方向314测量的第一宽度606。底部电极114还可以具有在顶部电极118和侧壁间隔件122横向外侧位置处沿着第一方向314测量的第二宽度608。在一些实施例中，第一宽度606可以大于第二宽度608。
在一些实施例中，底部电极114可以沿着在第二方向316上延伸的第一线610居中，而顶部电极118可以沿着在第二方向316上延伸的第二线612居中。在一些实施例中，第一线610沿着第一方向314与第二线612偏移(即间隔开)非零距离614。在其他实施例(未示出)中，第一线610和第二线612可以沿着第一方向314基本对齐(例如未间隔开)。
图7A至图7B示出了具有RRAM器件的集成芯片的一些另外的实施例，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极。
如图7A的截面图700A所示，集成芯片包括RRAM器件112，该RRAM器件112设置在衬底102上方的蚀刻停止材料110上方。RRAM器件112包括位于底部电极114和顶部电极118之间的数据存储结构116。侧壁间隔件122沿着数据存储结构116、顶部电极118和硬掩模120的侧壁设置。沿着RRAM器件112的第一侧，侧壁间隔件122沿着底部电极114的最外侧壁设置，从而侧壁间隔件122从硬掩模120的顶部垂直延伸至底部电极114的底部。沿着RRAM器件112的相对的第二侧，底部电极114横向地延伸超过侧壁间隔件122的侧壁。
如图7B的俯视图700B所示，在一些实施例中，底部电极114(以虚线示出)可以具有沿着第一方向314在沿着第二方向316的不同位置处改变位置的侧壁。在一些这样的实施例中，底部电极114可以具有沿着第二方向316延伸的侧壁，当从俯视图观察时，侧壁呈现凸出。
图8示出了具有RRAM器件的集成芯片800的一些另外的实施例的截面图，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极。
集成芯片800包括设置在衬底102内的访问器件104。多个下部互连层108设置在位于衬底102上方并且围绕访问器件104的下部ILD结构106内。在一些实施例中，访问器件104包括栅极电极104e，栅极电极104e通过栅极电介质104g与衬底102垂直地间隔开，并且横向地位于源极区104s和漏极区104d之间。栅极电极104e可以连接至字线WL，而源极区104s可以连接至源线SL。
RRAM器件112设置在下部ILD结构106上的蚀刻停止材料110上方。RRAM器件112包括位于底部电极114和顶部电极118之间的数据存储结构116。第一上部互连通孔126a设置在顶部电极118上。第一上部互连通孔126a通过第一互连线128a将顶部电极连接至位线BL。第二上部互连通孔126b设置在底部电极114的上表面上。第二上部互连通孔126b连接至第二互连线128b。第三上部互连通孔126c通过多个下部互连层108将第二互连线128b连接至访问器件104的漏极区104d。
在一些实施例中，第二互连线128b可以具有面向相对的方向的第一外侧壁和第二外侧壁。通常，互连线和/或互连通孔通过由设计接地规则限定的最小距离间隔开。为了减小包括RRAM器件112的RRAM单元的尺寸，第二互连线128b的第一外侧壁可以与第二上部互连通孔126b的外侧壁对齐，并且第二互连线128b的第二外侧壁可以与第三上部互连通孔126c的外侧壁对齐。
图9示出了具有RRAM器件的集成芯片900的一些另外的实施例的截面图，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极。
集成芯片900包括RRAM器件112，该RRAM器件112设置在围绕多个下部互连层108的下部ILD结构106上方。RRAM器件112包括位于底部电极114和顶部电极118之间的数据存储结构116。第一上部互连通孔126a设置在顶部电极118上。第二上部互连通孔902设置在底部电极114的上表面上。在一些实施例中，第一上部互连通孔126a的宽度可以小于第二上部互连通孔902的宽度。在一些实施例中，第二上部互连通孔902可以从底部电极114正上方延伸至底部电极114横向外侧的位置。在这样的实施例中，第二上部互连通孔902可以连续地延伸至多个下部互连层108中的一个。通过使第二上部互连通孔902接触底部电极114和多个下部互连层108中的一个，可以减小包括RRAM器件112的RRAM单元的面积。
图10-图21示出了形成具有RRAM器件的集成芯片的方法的一些实施例的截面图1000-2100，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极。虽然相关于方法描述了图10-图21，但是应该理解的是，图10-图21中公开的结构不限于这些方法，而是可以独立地作为独立于该方法的结构。
如图10的截面图1000所示，提供了衬底102。衬底102包括嵌入式存储器区302和逻辑区304。逻辑器件306形成在衬底102的逻辑区304内。在各种实施例中，衬底102可以是任何类型的半导体本体(例如硅、SiGe、SOI等)，例如半导体晶圆和/或一个或者多个晶圆上管芯，以及与其关联的任何其他类型的半导体和/或外延层。在一些实施例中，逻辑器件306可以包括晶体管。在一些这样的实施例中，逻辑器件306可以通过在衬底102上方沉积栅极电介质膜和栅极电极膜来形成。随后对栅极电介质膜和栅极电极膜进行图案化，以形成栅极电介质(例如306g)和栅极电极(例如306e)。随后可以注入衬底102，以在栅极电极(例如306e)的相对侧上的衬底102内形成源极区(例如306s)和漏极区(例如306d)。
如图11的截面图1100所示，在下部ILD结构106内形成一个或者多个另外的互连层307，该下部ILD结构106包括位于衬底102上方的一个或者多个下部ILD层106a-106b。在一些实施例中，一个或者多个下部ILD层106a-106b可以包括通过第一蚀刻停止层107a间隔开的第一下部ILD层106a和第二下部ILD层106b。在一些实施例中，一个或者多个另外的互连层307可以包括导电接触件308和互连线310。在一些另外的实施例(未示出)中，一个或者多个另外的互连层307可以进一步包括互连通孔。可以通过如下方式来形成一个或者多个另外的互连层307：在衬底102上方形成一个或者多个下部ILD层106a-106b(例如氧化物、低k电介质或者超低k电介质)的一个、选择性地蚀刻下部ILD层以在下部ILD层内限定通孔和/或沟槽、在通孔和/或沟槽内形成导电材料(例如铜、铝等)、以及实施平坦化工艺(例如化学机械平坦化工艺)。
如图12的截面图1200所示，蚀刻停止材料110形成在下部ILD结构106上方。在一些实施例中，蚀刻停止材料110可包括氧化物、氮化硅、碳化硅、氧氮化硅、TEOS等的一种或者多种。在一些实施例中，可以通过沉积工艺(例如物理气相沉积(PVD)、化学气相沉积(CVD)、PE-CVD、原子层沉积(ALD)、溅射等)形成蚀刻停止材料110。在一些实施例中，蚀刻停止材料110可以形成为在约100埃和约200埃之间的范围内的厚度。在其他实施例中，蚀刻停止材料110可以形成为在约125埃和约175埃之间的范围内的厚度。在其他实施例中，蚀刻停止材料110可以形成为约150埃的厚度。蚀刻停止材料110的厚度允许上面的RRAM器件(例如图18的112a-112b)保持为相对较小(例如小于约800埃)。
如图13的截面图1300所示，RRAM器件堆叠件1302形成在蚀刻停止材料110上方。RRAM器件堆叠件1302包括底部电极层1304、在底部电极层1304上方形成的数据存储层1306、在数据存储层1306上方形成的顶部电极层1308、以及在顶部电极层1308上方形成的硬掩模层1310。在一些实施例中，底部电极层1304、数据存储层1306、顶部电极层1308和硬掩模层1310可以通过多种不同的沉积工艺(例如CVD、PE-CVD、溅射、ALD等)来形成。
如图14的截面图1400所示，第一掩模层1402形成在硬掩模层1310上方。在一些实施例中，第一掩模层1402可包括感光材料。在一些这样的实施例中，可以根据光掩模将感光材料旋转，然后选择性地将其暴露于电磁辐射。电磁辐射修改了感光材料内曝光区域的溶解度，从而限定可溶区域。随后将感光材料显影以通过去除可溶区域来限定第一掩模层1402。
如图15的截面图1500所示，实施第一图案化工艺以限定数据存储结构116、顶部电极118和硬掩模120。第一图案化工艺选择性地将硬掩模层(图14的1310)、顶部电极层(图14的1308)和数据存储层(图14的1306)暴露于根据第一掩模层1402的第一蚀刻剂1502，以限定数据存储结构116、顶部电极118和硬掩模120。
如图16的截面图1600所示，侧壁间隔件122沿着数据存储结构116、顶部电极118和硬掩模120的侧壁形成。在各种实施例中，侧壁间隔件122可以包括氮化硅、二氧化硅、氧氮化硅等。在一些实施例中，侧壁间隔件122可以通过在衬底上方形成间隔件层而形成。随后将间隔件层暴露于蚀刻剂(例如干蚀刻剂)，该蚀刻剂从水平表面去除间隔件层。从水平表面去除间隔件层，沿着数据存储结构116、顶部电极118和硬掩模120的相对侧留下间隔件层的一部分作为侧壁间隔件122。
如图17的截面图1700所示，形成第二掩模层1702。在一些实施例中，第二掩模层1702可以包括感光材料(例如光刻胶)。
如图18的截面图1800所示，根据第二掩模层1702实施第二图案化工艺，以限定第一RRAM器件112a和第二RRAM器件112b。第二图案化工艺选择性地将底部电极层(图17的1304)暴露于第二蚀刻剂1802，以限定底部电极114。
如图19的截面图1900所示，保护层210形成在第一RRAM器件112a和第二RRAM器件112b上方。在一些实施例中，可以使用沉积技术(例如PVD、CVD、PE-CVD、ALD、溅射等)形成保护层210。在各种实施例中，保护层210可以包括碳化硅、TEOS等的一种或者多种。
如图20的截面图2000所示，上部ILD结构124形成在保护层210上方。上部ILD结构124形成为覆盖第一RRAM器件112a和第二RRAM器件112b。在一些实施例中，上部ILD结构124可以通过沉积工艺(例如PVD、CVD、PE-CVD、ALD等)形成。在各种实施例中，上部ILD结构124可以包括二氧化硅、碳掺杂的二氧化硅、氧氮化硅、BSG、PSG、BPSG、FSG、多孔介电材料等。
如图21的截面图2100所示，上部互连通孔126a-126c和上部互连线128a-128b形成在嵌入式存储器区302中的上部ILD结构124内。上部互连通孔126a-126c包括与顶部电极118的上表面接触的第一上部互连通孔126a，和与底部电极114的上表面接触的第二上部互连通孔126b。
一个或者多个另外的互连层310-312也形成在逻辑区304内的上ILD结构124中。在一些实施例中，上部互连通孔126a-126c和上部互连线128a-128b可以通过以下方式与一个或者多个另外的互连层310-312同时形成：选择性地蚀刻上部ILD结构124以在上部ILD结构124内限定通孔和/或沟槽、在通孔和/或沟槽内形成导电材料(例如铜、铝等)、以及实施平坦化工艺(例如化学机械平坦化工艺)。在一些实施例中，平坦化工艺可以包括化学机械平坦化(CMP)工艺。
图22示出了形成具有RRAM器件的集成芯片的方法2200的一些实施例的流程图，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极。
尽管方法2200在本文中图示和描述为一系列动作或者事件，但是应该理解的是，这样的动作或者事件的图示顺序不应以限制性的意义来解释。例如，除了本文图示和/或描述的那些动作或者事件之外，某些动作可以以不同的顺序发生和/或与其他动作或者事件同时发生。另外，可能不需要所有示出的动作来实现本文描述的一个或者多个方面或者实施例。另外，本文描述的一个或者多个动作可以在一个或者多个单独的动作和/或阶段中执行。
在2202，在衬底上方的下部层间介电(ILD)结构内形成一个或者多个互连层。图11示出了对应于动作2202的一些实施例的截面图1100。
在2204，在下部ILD结构上方形成蚀刻停止材料。图12示出了对应于动作2204的一些实施例的截面图1200。
在2206，在蚀刻停止材料上方顺序形成底部电极层、数据存储层、顶部电极层和硬掩模层。图13示出了对应于动作2206的一些实施例的截面图1300。
在2208，在数据存储层、顶部电极层和硬掩模层上实施第一图案化工艺，以限定数据存储结构、顶部电极和硬掩模。图14-图15示出了对应于动作2208的一些实施例的截面图1400-1500。
在2210，沿着数据存储结构、顶部电极和硬掩模的侧壁形成侧壁间隔件。在一些可替代实施例中，可以在动作2212之后形成侧壁间隔件。图16示出了对应于动作2210的一些实施例的截面图1600。
在2212，在底部电极层上实施第二图案化工艺，以限定第一RRAM器件和第二RRAM器件，其分别具有设置在底部电极和顶部电极之间的数据存储结构。图17-图18示出了对应于动作2212的一些实施例的截面图1700-1800。
在2214，在第一RRAM器件和第二RRAM器件上方形成保护层。图19示出了对应于动作2214的一些实施例的截面图1900。
在2216，在保护层上方的上部ILD结构内并且至顶部电极和底部电极的上表面上形成上部互连通孔。图20-图21示出了对应于动作2216的一些可替代实施例的截面图2000-2100。
虽然相关于RRAM器件描述了本发明，但是应该理解的是，本发明不限于RRAM器件，而是还可以应用于其他类型的存储器器件(例如FeRAM、MRAM等)。
因此，在一些实施例中，本发明涉及一种具有RRAM器件的集成芯片，该RRAM器件包括连接至上面的互连通孔的底部电极和顶部电极。
在一些实施例中，本发明涉及一种集成芯片。集成芯片包括：下部层间介电(ILD)结构，围绕衬底上方的多个下部互连层；蚀刻停止材料，设置在下部ILD结构上方；底部电极，布置在蚀刻停止材料的上表面上方；数据存储结构，设置在底部电极的上表面上，并且配置成存储数据状态；顶部电极，设置在数据存储结构上；第一互连通孔，接触底部电极的上表面；第二互连通孔，接触顶部电极。在一些实施例中，蚀刻停止材料的上表面在底部电极的最外侧壁之间连续地延伸。在一些实施例中，集成芯片还包括：一个或者多个侧壁间隔件，设置在底部电极上方，并且沿着数据存储结构和顶部电极的相对的侧壁设置。在一些实施例中，底部电极具有位于数据存储结构正下方的第一厚度和位于一个或者多个侧壁间隔件正下方的第二厚度，第二厚度小于第一厚度。在一些实施例中，底部电极延伸超过一个或者多个侧壁间隔件的相对的最外侧壁。在一些实施例中，底部电极的上表面延伸超过数据存储结构的相对的最外侧壁；所述一个或者多个侧壁间隔件覆盖底部电极的侧壁。在一些实施例中，一个或者多个侧壁间隔件从顶部电极的侧壁连续地延伸至底部电极的侧壁。在一些实施例中，集成芯片还包括：侧壁间隔件，覆盖顶部电极和底部电极的最外侧壁，该侧壁间隔件具有接触底部电极的第一下表面和接触蚀刻停止材料的第二下表面。在一些实施例中，集成芯片还包括：硬掩模，设置在顶部电极上方；侧壁间隔件，沿着顶部电极和硬掩模的最外侧壁设置；以及保护层，接触硬掩模、侧壁间隔件、底部电极的上表面、以及蚀刻停止材料。在一些实施例中，集成芯片还包括：第一互连线，接触第二互连通孔的顶部；以及第三互连通孔，接触第一互连线的底部，并且延伸穿过蚀刻停止材料至多个下部互连层，多个下部互连层将第三互连通孔连接至设置在衬底内并且位于底部电极正下方的晶体管器件。在一些实施例中，集成芯片还包括：第一侧壁间隔件，沿着顶部电极的侧壁设置；以及第二侧壁间隔件，沿着底部电极的侧壁设置，第一侧壁间隔件与第二侧壁间隔件横向间隔开。
在其他实施例中，本发明涉及一种集成芯片。集成芯片包括：底部电极，布置在衬底上方的蚀刻停止材料上方；数据存储结构，设置在底部电极的上表面上，并且配置成存储数据状态；顶部电极，设置在数据存储结构的上表面上；第一互连通孔，接触底部电极的上表面；第二互连通孔，接触顶部电极的上表面；以及侧壁间隔件，设置在底部电极上方，并且沿着数据存储结构和顶部电极的相对的侧壁设置，底部电极延伸超过侧壁间隔件的相对的最外侧。在一些实施例中，集成芯片还包括：互连线，接触第一互连通孔的顶部；以及第三互连通孔，接触互连线的底部，并且延伸穿过蚀刻停止材料至连接至访问器件的多个下部互连层。在一些实施例中，蚀刻停止材料的材料延伸至垂直于底部电极的底部和顶部之间的位置。在一些实施例中，底部电极沿着第一方向和沿着垂直于第一方向的第二方向延伸超过顶部电极。在一些实施例中，集成芯片还包括：硬掩模，设置在顶部电极上方；以及保护层，设置在硬掩模上方，该保护层在数据存储结构的相对侧上接触底部电极。在一些实施例中，第一互连通孔具有下表面，该下表面接触底电极并且具有第一宽度；并且第二互连通孔具有第二下表面，该第二下表面接触顶部电极并且具有第二宽度，第二宽度不同于第一宽度。在一些实施例中，蚀刻停止材料具有在约100埃和约200埃之间的范围内的厚度。
在其他实施例中，本发明涉及一种形成集成芯片的方法。该方法包括：在衬底上的下部层间介电(ILD)结构上方形成蚀刻停止材料；在蚀刻停止材料上方顺序沉积底部电极层、数据存储层和顶部电极层；根据第一掩膜层在顶部电极层和数据存储层上实施第一图案化工艺，以限定顶部电极和数据存储结构；沿着顶部电极和数据存储结构的相对侧形成侧壁间隔件；根据第二掩膜层在底部电极层上实施第二图案化工艺，以限定底部电极；在蚀刻停止材料上方形成上部ILD结构；以及在上部ILD结构内形成第一互连通孔和第二互连通孔，第一互连通孔接触底部电极的上表面，第二互连通孔接触顶部电极的上表面。在一些实施例中，第二掩模层形成在侧壁间隔件和底部电极层上方。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (20)

1.一种集成芯片，包括：
下部层间介电结构，围绕衬底上方的多个下部互连层；
蚀刻停止材料，设置在所述下部层间介电结构上方；
底部电极，布置在所述蚀刻停止材料的上表面上方；
数据存储结构，设置在所述底部电极上，并且配置成存储数据状态；
顶部电极，设置在所述数据存储结构上；
第一互连通孔，接触所述底部电极；
第二互连通孔，接触所述顶部电极；以及
第一侧壁间隔件，沿着所述顶部电极的侧壁布置并且具有位于所述底部电极的上表面上方的最底表面，其中，所述底部电极的所述上表面沿着第一方向和垂直于所述第一方向的第二方向横向延伸超过所述第一侧壁间隔件的最外边缘，所述第一方向和所述第二方向平行于所述底部电极的所述上表面。
2.根据权利要求1所述的集成芯片，其中，所述蚀刻停止材料的所述上表面在所述底部电极的最外侧壁之间连续地延伸。
3.根据权利要求1所述的集成芯片，还包括：
第二侧壁间隔件，沿着所述底部电极的侧壁设置，并且与所述第一侧壁间隔件的所述最外边缘间隔开非零距离，其中，所述底部电极的最底表面和所述第二侧壁间隔件接触所述蚀刻停止材料。
4.根据权利要求1所述的集成芯片，其中，所述底部电极具有位于所述数据存储结构正下方的第一厚度和位于所述第一侧壁间隔件正下方的第二厚度，所述第二厚度小于所述第一厚度。
5.根据权利要求3所述的集成芯片，其中，所述第一侧壁间隔件包括碳化物。
6.根据权利要求3所述的集成芯片，其中，所述第一侧壁间隔件包括沿着所述顶部电极的侧壁布置的第一弯曲表面并且所述第二侧壁间隔件包括从所述第一弯曲表面向外突出并且沿着所述底部电极的侧壁延伸的第二弯曲表面。
7.根据权利要求6所述的集成芯片，其中，所述第一侧壁间隔件从所述顶部电极的侧壁连续地延伸至所述底部电极的所述上表面。
8.根据权利要求1所述的集成芯片，其中：
所述第一侧壁间隔件具有接触所述底部电极的第一下表面。
9.根据权利要求1所述的集成芯片，还包括：
硬掩模，设置在所述顶部电极上方；
其中，所述侧壁间隔件，沿着所述顶部电极和所述硬掩模的最外侧壁设置；以及
保护层，接触所述硬掩模、所述第一侧壁间隔件、所述底部电极的所述上表面、以及所述蚀刻停止材料。
10.根据权利要求1所述的集成芯片，还包括：
第一互连线，接触所述第二互连通孔的顶部；以及
第三互连通孔，接触所述第一互连线的底部，并且延伸穿过所述蚀刻停止材料至所述多个下部互连层，其中，所述多个下部互连层将所述第三互连通孔连接至设置在所述衬底内并且位于所述底部电极正下方的晶体管器件。
11.根据权利要求1所述的集成芯片，还包括：
第二侧壁间隔件，沿着所述底部电极的侧壁设置，所述第一侧壁间隔件与所述第二侧壁间隔件横向间隔开。
12.一种集成芯片，包括：
底部电极，布置在衬底上方的蚀刻停止材料上方；
数据存储结构，设置在所述底部电极上方，并且配置成存储数据状态；
顶部电极，设置在所述数据存储结构的上表面上；
第一互连通孔，接触所述底部电极的所述上表面；
第二互连通孔，接触所述顶部电极的上表面；
互连线，接触所述第一互连通孔的顶部；
第三互连通孔，接触所述互连线的底部，并且延伸穿过所述蚀刻停止材料至连接至访问器件的多个下部互连层；以及
侧壁间隔件，设置在所述底部电极上方，并且沿着所述数据存储结构和所述顶部电极的相对的侧壁设置，其中，所述底部电极延伸超过所述侧壁间隔件的相对的最外侧。
13.根据权利要求12所述的集成芯片，其中，所述侧壁间隔件包括碳化物。
14.根据权利要求12所述的集成芯片，其中，所述蚀刻停止材料的材料延伸至垂直于所述底部电极的底部和顶部之间的位置。
15.根据权利要求12所述的集成芯片，其中，所述底部电极沿着第一方向和沿着垂直于所述第一方向的第二方向延伸超过所述顶部电极。
16.根据权利要求12所述的集成芯片，还包括：
硬掩模，设置在所述顶部电极上方；以及
保护层，设置在所述硬掩模上方，其中，所述保护层在所述数据存储结构的相对侧上接触所述底部电极。
17.根据权利要求12所述的集成芯片，
其中，所述第一互连通孔具有下表面，所述下表面接触所述底部电极并且具有第一宽度；并且
其中，所述第二互连通孔具有第二下表面，所述第二下表面接触所述顶部电极并且具有第二宽度，所述第二宽度不同于所述第一宽度。
18.根据权利要求12所述的集成芯片，其中，所述蚀刻停止材料具有在100埃和200埃之间的范围内的厚度。
19.一种形成集成芯片的方法，包括：
在衬底上的下部层间介电结构上方形成蚀刻停止材料；
在所述蚀刻停止材料上方顺序沉积底部电极层、数据存储层和顶部电极层；
根据第一掩膜层在所述顶部电极层和所述数据存储层上实施第一图案化工艺，以限定顶部电极和数据存储结构；
沿着所述顶部电极和所述数据存储结构的相对侧形成侧壁间隔件；
根据第二掩膜层在所述底部电极层上实施第二图案化工艺，以限定底部电极，其中，所述底部电极的上表面沿着第一对相对方向和垂直于所述第一对相对方向的第二对相对方向横向延伸超过所述侧壁间隔件的最外边缘，所述第一对相对方向和所述第二对相对方向平行于所述蚀刻停止材料的上表面；
在所述蚀刻停止材料上方形成上部层间介电结构；以及
在所述上部层间介电结构内形成第一互连通孔和第二互连通孔，其中，所述第一互连通孔接触所述底部电极的上表面，所述第二互连通孔接触所述顶部电极的上表面。
20.根据权利要求19所述的方法，其中，所述侧壁间隔件物理接触所述顶部电极的侧壁。
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