CN101189721A - 半导体装置及其制造方法 - Google Patents

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Abstract

在半导体衬底(10)的上方形成铁电电容器(42)后，形成直接覆盖铁电电容器(42)的阻挡膜(46)。然后，形成与铁电电容器(42)连接的布线(56a等)。进一步，在布线(42)的上方形成阻挡膜(58)。而且，在形成阻挡膜(46)时形成层叠体，上述层叠体至少具有两种组分不同并且可防止氢或水扩散的防扩散膜(46a以及46b)。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种适合用于具有铁电电容器的非易失性存储器的半导体装置及其制造方法。
背景技术
近年来，随着数码技术的发展，对大容量的数据高速处理或保存的趋势越来越高。为此，要求用于电子设备的半导体装置具有高集成化以及高性能化。
于是，为了实现半导体存储装置(DRAM)的高集成化，对于用铁电材料或者高介电常数材料代替氧化硅或者氮化硅来作为构成DRAM的电容元件的电容绝缘膜的技术，正进行着广泛的研究和开发。
另外，为了实现在低压下且高速完成写入动作以及读取动作的非易失性RAM，对于将具有自发极化特性的铁电膜用作电容绝缘膜的铁电存储器(FeRAM)，也正进行着积极的研究和开发。
铁电存储器利用铁电体的磁滞特性来存储信息。铁电存储器中，在每个存储单元都设置有铁电电容器，该铁电电容器铁电膜而作为一对电极之间的电容器电介质膜。在铁电体中，电极之间施加的电压相应而产生极化，即使解除施加电压，也会残留自发极化。而且，若施加电压的极性发生反转，则自发极化的极性也发生反转。因此，只要检测自发极化，则可以读出信息。而且，铁电存储器具有动作迅速、电力消耗低、写入/读取的耐久性优良等特征。
但是，在铁电存储器的设计以及制造中，需要克服铁电电容器的电气特性容易因从外部侵入的氢气或水分而劣化的性质。在具有由Pt膜构成的下部电极、由PbZr1-XTiXO3(PZT)膜构成的铁电膜、由Pt膜构成的上部电极的以往的铁电电容器中，若在氢气分压为40Pa(0.3Torr)左右的环境中将衬底加热至200℃左右，则PbZr1-XTiXO3膜的铁电特性几乎全部丧失。另外，若在铁电电容器吸附水分的状态下、或者水分存在于铁电电容器的附近的状态下进行热处理，则铁电膜的铁电特性会显著降低。
因此，以往在制造铁电存储器时，在形成铁电膜之后，一直选择尽可能少产生水分并且可在低温下进行的处理。特别是，在形成层间绝缘膜时，一直选择采用氢气产生量较少的原料气体的CVD(Chemical VaporDeposition：化学气相沉积)法等。
另外，提出了形成有覆盖铁电电容器的阻挡膜的结构、以及在铁电电容器的上方形成阻挡膜的结构。作为阻挡膜，主要采用氧化铝膜。这是因为氧化铝膜具有防止氢气及水分扩散的功能。
但是，形成贯通氧化铝膜的希望形状的接触孔是困难的。这是因为氧化铝膜几乎不与蚀刻气体反应，而需要进行溅射蚀刻。若将氧化铝膜做成薄膜则可以提高加工精度，但由于氧化铝膜的覆盖率(coverage)比较低，因此不能维持充分的阻挡效果。
专利文献1：JP特开2002-176149号公报
专利文献2：JP特开2004-71932号公报
专利文献3：JP特开200 1-111007号公报
发明内容
本发明的目的在于，提供一种能够在维持阻挡效果的同时提高接触孔的加工精度的半导体装置及其制造方法。
为了解决上述课题，本申请的发明人等进行悉心研究的结果，想到了如下所示的诸多方式。
本发明的第一半导体装置中，设置有铁电电容器和阻挡膜，该铁电电容器形成于半导体衬底的上方，该阻挡膜覆盖上述铁电电容器。上述阻挡膜为层叠体，其下层是从由氧化铝膜、氮化铝膜以及氮氧化铝膜组成的组中选出的一种膜，其上层是从氧化钛膜、氧化钽膜、氧化锆膜以及氮化钽膜中选出的一种膜。
本发明的第二半导体装置中，设置有有铁电电容器和阻挡膜，该铁电电容器形成于半导体衬底的上方，该阻挡膜形成于上述铁电电容器的上方。并且，上述阻挡膜为层叠体，其下层是从由氧化铝膜、氮化铝膜以及氮氧化铝膜组成的组中选出的一种膜，其上层是从氧化钛膜、氧化钽膜、氧化锆膜以及氮化钽膜中选出的一种膜。
本发明的第三半导体装置中，设置有铁电电容器、布线以及阻挡膜，该铁电电容器形成于半导体衬底的上方，该布线连接至上述铁电电容器，该阻挡膜形成于上述布线的上方。并且，上述阻挡膜为层叠体，其下层是从由氧化铝膜、氮化铝膜以及氮氧化铝膜组成的组中选出的一种膜，其上层是从氧化钛膜、氧化钽膜、氧化锆膜以及氮化钽膜中选出的一种膜。
本发明的半导体装置的制造方法中，在半导体衬底的上方形成铁电电容器后，形成直接覆盖上述铁电电容器的第一阻挡膜。接着，形成与上述铁电电容器连接的布线。接着，在上述布线的上方形成第二阻挡膜。但是，在上述形成第一阻挡膜的工序以及上述形成第二阻挡膜的工序中的至少一个工序包括形成层叠体的工序，其中，该层叠体至少具有两种防扩散膜，该两种防扩散膜成分不同且可防止氢或水的扩散。
附图说明
图1是表示根据本发明实施方式的方法制造的铁电存储器(半导体装置)的存储单元阵列结构的电路图。
图2A是将本发明的第一实施方式的铁电存储器的制作方法按照工序顺序表示的剖面图。
图2B是继图2A将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2C是继图2B将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2D是继图2C将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2E是继图2D将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2F是继图2E将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2G是继图2F将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2H是继图2G将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2I是继图2H将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2J是继图2I将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2K是继图2J将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2L是继图2K将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2M是继图2L将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2N是继图2M将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2O是继图2N将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2P是继图2O将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2Q是继图2P将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2R是继图2Q将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2S是继图2R将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2T是继图2S将铁电存储器的制造方法按照工序顺序表示的剖面图。
图2U是继图2T将铁电存储器的制造方法按照工序顺序表示的剖面图。
图3A是表示形成阻挡膜46的方法的剖面图。
图3B是表示形成阻挡膜46的另一种方法的剖面图。
图4A是表示分子量为2的物质(H2)的TDS分析结果的曲线图。
图4B是表示分子量为18的物质(H2O)的TDS分析结果的曲线图。
图5A是将本发明的第二实施方式的铁电存储器的制作方法按照工序顺序表示的剖面图。
图5B是继图5A将铁电存储器的制造方法按照工序顺序表示的剖面图。
图5C是继图5B将铁电存储器的制造方法按照工序顺序表示的剖面图。
图6A是表示形成阻挡膜58的方法的剖面图。
图6B是表示形成阻挡膜58的另一种方法的剖面图。
图7是表示本发明的第三实施方式的铁电存储器的剖面图。
图8是表示本发明的第四实施方式的铁电存储器的剖面图。
图9是表示本发明的第五实施方式的铁电存储器的剖面图。
图10是表示本发明的第六实施方式的铁电存储器的剖面图。
图11是表示本发明的第七实施方式的铁电存储器的剖面图。
图12A是将本发明的第八实施方式的铁电存储器的制造方法按照工序顺序表示的剖面图。
图12B是继图12A将铁电存储器的制造方法按照工序顺序表示的剖面图。
图12C是继图12B将铁电存储器的制造方法按照工序顺序表示的剖面图。
图12D是继图12C将铁电存储器的制造方法按照工序顺序表示的剖面图。
图13是表示本发明的第九实施方式的铁电存储器的剖面图。
图14A是表示专利文献3中记载的技术中分子量为2的物质(H2)的TDS分析结果的曲线图。
图14B是表示专利文献3中记载的技术中分子量为18的物质(H2O)的TDS分析结果的曲线图。
具体实施方式
下面，参照附图具体说明本发明的实施方式。图1是表示根据本发明实施方式的方法制造的铁电存储器(半导体装置)的存储单元阵列结构的电路图。
该存储单元阵列中，设置有向一个方向延伸的多条位(bit)线3、向相对于位线3的延伸方向垂直的方向延伸的多条字(word)线4以及板(plate)线5。而且，以与由这些位线3、字线4以及板线5构成的格栅耦合的方式，按照阵列状配置有铁电存储器的多个存储单元。在各存储单元中，设置有铁电电容器(存储部)1以及MOS晶体管(开关部)2。
MOS晶体管2的栅极与字线4连接。另外，MOS晶体管2的一个源极及漏极与位线3连接，另一个源极及漏极则与铁电电容器1的一个电极连接。而且，铁电电容器1的另一个电极与板线5连接。另外，各字线4以及板线5被在与它们的延伸方向相同的方向上排列的多个MOS晶体管2所共有。同样，各位线3被在与其延伸方向相同的方向上排列的多个MOS晶体管2所共有。字线4以及板线5延伸的方向、位线3延伸的方向，有时也分别称之为行向、列向。但是，位线3、字线4以及板线5的配置并不限于如上所述。
在如此构成的铁电存储器的存储单元阵列中，根据设置在铁电电容器1中的铁电膜的极化状态来存储信息。
(第一实施方式)
下面，说明本发明的第一实施方式。但是，在此为了便于说明，将半导体装置的剖面结构与其制造方法一起说明。图2A至图2U是将本发明的第一实施方式的铁电存储器(半导体装置)的制作方法按照工序顺序表示的剖面图。
首先，如图2A所示，例如用LOCOS(Local Oxidation of Silicon：硅的局部氧化)法在硅衬底等的半导体衬底10上形成用于划定元件区域的元件分离区域12。接着，用离子注入法，通过导入掺杂物杂质而形成阱14a以及14b。接着，在元件区域形成晶体管24，该晶体管24具有栅绝缘膜16、栅电极(栅布线)18、绝缘膜19、侧壁绝缘膜20以及源极/漏极扩散层22。该晶体管24相当于图1中的MOS晶体管2。
接着，如图2B所示，例如用等离子CVD(Chemical Vapor Deposition)法，在整个面上形成例如膜厚为200nm的SiON膜25。进一步，用等离子TEOSCVD法，在整个面上形成例如膜厚为600nm的氧化硅膜26。由SiON膜25以及氧化硅膜26构成层间绝缘膜27。
接着，如图2C所示，例如用CMP法对层间绝缘膜27的表面进行平坦化处理。接着，在一氧化二氮(N2O)或者氮气(N2)环境中，例如进行650℃、30分钟的热处理。
接着，如图2D所示，例如用等离子TEOSCVD法，在整个面上形成例如膜厚为100nm的氧化硅膜34。其结果，表面更加平坦。接着，在使用N2O气体而产生的等离子环境中，例如进行350℃、2分钟的热处理。其结果，氧化硅膜34的表面稍微被氮化，从而氧化硅膜34变得难以吸湿。
接着，如图2E所示，例如用溅射法或者CVD法，在整个面上形成例如膜厚为20～50nm的氧化铝膜36a。接着，例如用RTA(Rapid ThermalAnnealing：快速退火)法，在氧气环境中进行热处理。热处理温度例如设定为650℃、热处理时间例如设定为1～2分钟。接着，例如用溅射法，在整个面上形成例如膜厚为100nm～200nm的Pt膜36b，并将其作为下部电极膜。由氧化铝膜36a以及Pt膜36b构成铁电电容器层叠膜36。
接着，同样如该图2E所示，例如用溅射法在整个面上形成铁电膜38。作为铁电膜38，例如形成膜厚为100nm～250nm的PZT膜。另外，铁电膜38的形成方法并不限于溅射法。例如，也可以用溶胶凝胶法、MOD(Metal Organic Deposition：有机金属沉积法)法、MOCVD法等形成铁电膜38。
接着，例如用RTA法，在氧气环境中进行热处理。热处理温度例如设定为550℃～600℃、热处理时间例如设定为60秒～120秒。接着，同样如该图2E所示，例如用溅射法或者MOCVD法，形成例如膜厚为25nm～75nm的IrOx膜40a。
接着，在氩气以及氧气环境中，例如进行600℃～800℃、10秒～100秒的热处理。其结果，构成铁电膜38的铁电材料完全结晶化的同时，铁电膜38和IrOx膜40a之间的界面变得平滑(flat)。接着，用溅射法或者MOCVD法，形成例如膜厚为150nm～250nm的IrOY膜40b。此时，为了抑制工序劣化，将IrOY膜40b的氧组成比Y设定为比IrOx膜40a的氧组成比X高。由IrOx膜40a以及IrOY膜40b构成铁电电容器的上部电极膜40。
接着，如图2F所示，例如用旋涂法，在整个面上形成光致抗蚀剂膜98，并通过光刻法将光致抗蚀剂膜98刻画为铁电电容器的上部电极的平面形状。接着，对上部电极膜40进行蚀刻。作为蚀刻气体，例如可以使用Ar气体以及Cl2气体。之后，去除光致抗蚀剂膜98。接着，例如在氧气环境中，例如进行400℃～700℃、30分钟～120分钟的热处理。该热处理用于防止上部电极(所刻画的上部电极膜40)的表面产生异常。
接着，如图2G所示，例如用旋涂法，在整个面上形成光致抗蚀剂膜100，并通过光刻法将光致抗蚀剂膜100刻画为电容器绝缘膜的平面形状。接着，对铁电膜38进行蚀刻。之后，去除光致抗蚀剂膜100。接着，在氧气环境中，例如进行300℃～400℃、30分钟～120分钟的热处理。
接着，如图2H所示，例如用溅射法或者CVD法，形成阻挡膜44。作为阻挡膜44，例如形成膜厚为20～50nm的氧化铝膜。接着，在氧气环境中进行例如400～600℃、30～120分钟的热处理。
接着，如图2I所示，例如用旋涂法，在整个面上形成光致抗蚀剂膜102，并通过光刻法将光致抗蚀剂膜102刻画为铁电电容器的下部电极的平面形状。接着，对阻挡膜44以及下部电极膜36进行蚀刻。其结果，形成了下部电极。由所刻画的上部电极膜46、铁电膜38以及下部电极膜36构成铁电电容器42，该铁电电容器42相当于图1中的铁电电容器1。另外，阻挡膜44以覆盖上部电极膜40以及铁电膜38的方式残留。然后，去除光致抗蚀剂膜102。接着，在氧气环境中，进行例如400～600℃、30～120分钟的热处理。
接着，如图2J所示，例如用旋涂法或CVD法，在整个面上形成阻挡膜46。在本实施方式中，如图3A所示，在形成阻挡膜46时，首先例如用溅射法或CVD法，形成例如膜厚为20nm的氧化铝膜46a。接着，例如用溅射法或CVD法，在氧化铝膜46a上形成例如膜厚为20nm～30nm的氧化钛膜46b。
另外，在形成阻挡膜46时，如图3B所示，也可以形成例如膜厚为20nm～30nm的氧化钛膜46b，并在其上形成例如膜厚为20nm的氧化铝膜46a。
另外，无论是先形成氧化铝膜46a还是还形成氧化钛膜46b，都优选在形成后面的膜(氧化钛膜46b或者氧化铝膜46a)之前，在含氧气的环境中进行例如300℃～800℃(优选为500℃～700℃)、30分钟～120分钟的热处理。作为含氧气的环境，可以举出只含有氧的环境、含有氩以及氧的环境、含有氮以及氧的环境等。
另外，在形成氧化钛膜46b时，也可以用溅射法形成金属钛膜，然后通过在氧气环境中例如进行300℃～700℃、1分钟～120分钟的退火来氧化金属钛膜。而且，短时间的退火例如可用RTA法来进行，而长时间的退火例如可采用通常的立式炉或者卧式炉来进行。
在形成阻挡膜46后，在氧气环境中进行例如500℃～700℃、30分钟～120分钟的热处理。其结果，氧被供给至铁电膜38，从而恢复铁电电容器42的电特性。
接着，如图2K所示，例如用等离子TEOSCVD法，形成由例如膜厚为1500nm的硅氧化物构成的层间绝缘膜48。
接着，如图2L所示，例如用CMP法对层间绝缘膜48的表面进行平坦化处理。接着，在使用N2O气体或N2气体而产生的等离子环境中，进行例如350℃、2分钟的热处理。热处理的结果，层间绝缘膜48中的水分被去除的同时，层间绝缘膜48的膜性质发生变化，使得水分难以侵入到层间绝缘膜48中。另外，通过该热处理，层间绝缘膜48的表面被氮化，层间绝缘膜48的表面上形成SiON膜(未图示)。
接着，如图2M所示，用光刻法或者蚀刻法，在层间绝缘膜48、阻挡膜46、氧化硅膜34以及层间绝缘膜27上形成到达源极/漏极扩散层22的接触孔50a及50b。
如果只形成氧化铝膜来作为阻挡膜46并且为了提高耐湿性而使该氧化铝膜变厚，此时由于氧化铝膜的加工困难，因此难以将接触孔加工成所希望的形状。与此相比，在本实施方式中，形成氧化钛膜46b来作为阻挡膜46的一部分，而该氧化钛膜46b容易与蚀刻气体(例如氯、氟)反应。另外，由于氧化钛膜46b也会起到阻挡效果，因此，氧化铝膜46a薄也可以。而且，能够容易的用氩气对薄的氧化铝膜46a进行溅射蚀刻。因此，在本实施方式中，能够容易地形成所希望形状的接触孔50a及50b。
接着，例如用溅射法，在整个面上形成例如膜厚为20nm的Ti膜(未图示)。接着，例如用溅射法，在整个面上形成例如膜厚为50nm的TiN膜(未图示)。由这些Ti膜以及TiN膜构成阻挡金属膜(未图示)。接着，例如用CVD法，在整个面上形成例如膜厚为500nm的钨膜。接着，例如用CMP法，对钨膜以及阻挡金属膜进行研磨，直至露出层间绝缘膜48的表面为止。其结果，如图2N所示，含钨的导体插件54a、54b分别埋入到接触孔50a及50b内。接着，例如使用氩气来进行等离子洗涤。由此，存在于导体插件54a以及54b表面的自然氧化膜等被去除。
接着，如图2O所示，例如用CVD法，在整个面上形成例如膜厚为100nm的SiON膜104。接着，用光刻法以及干刻法，在SiON膜104、层间绝缘膜48、阻挡膜46以及阻挡膜44上，形成到达铁电电容器42的上部电极40的接触孔52a和到达铁电电容器42的下部电极36的接触孔52b。
接着，在氧气环境中，进行例如400℃～600℃、30分钟～120分钟的热处理。其结果，氧被供给至铁电膜38，从而恢复铁电电容器42的电特性。另外，也可以不在氧气环境中进行该热处理，而是在臭氧环境中进行该热处理。在臭氧环境中进行热处理时，氧也被供给至铁电膜38，从而恢复铁电电容器42的电特性。
经过如此的退火后，如图2P所示，通过蚀刻来去除SiON膜104。然后，在其整个面上依次层叠例如膜厚为150nm的TiN膜(未图示)、例如膜厚为550nm的AlCu合金膜(未图示)、例如膜厚为5nm的Ti膜(未图示)、膜厚为150nm的TiN膜(未图示)。其结果，形成了由TiN膜、AlCu合金膜、Ti膜以及TiN膜构成的导体膜。
接着，同样如该图2P所示，用光刻法以及干刻法对导体膜刻画图案。其结果，形成了第一层的金属布线层56a、56b以及56c。即，形成与上部电极40以及导体插件54a电连接的布线56a、与下部电极36电连接的布线56b、以及与导体插件54b电连接的布线56c。接着，在氧气环境中，进行例如350℃、30分钟的热处理。
接着，如图2Q所示，例如用溅射法或者CVD法，在整个面上形成阻挡膜58。作为阻挡膜58，形成例如膜厚为20nm～70nm的氧化铝膜。其结果，布线56a、56b以及56c的上表面以及侧面被阻挡膜58所覆盖。
接着，如图2R所示，例如用等离子TEOSCVD法，在整个面上形成例如膜厚为2600nm的氧化硅膜60。其次，例如用CMP法，对氧化硅膜60的表面进行平坦化处理。
接着，在使用N2O气体或者N2气体而产生的等离子环境中，进行例如350℃、4分钟的热处理。热处理的结果，氧化硅膜60中的水分被除去的同时，氧化硅膜60的膜性质发生变化，使得水分难以侵入到氧化硅膜64中。通过该热处理，氧化硅膜64的表面被氮化，在氧化硅膜64的表面形成SiON膜(未图示)。由阻挡膜58以及氧化硅膜60构成层间绝缘膜66。
接着，同样如该图2R所示，用光刻法以及干刻法，在氧化硅膜60以及阻挡膜58上形成到达布线56c的接触孔68。接着，在N2环境中进行例如350℃、120分钟的热处理。接着，例如用溅射法，在整个面上形成例如膜厚为50nm的TiN膜(未图示)，并将其作为阻挡金属膜。接着，用CVD法，在整个面上形成例如膜厚为500nm的钨膜。接着，例如用EB(蚀刻)法对钨膜进行蚀刻，直至露出TiN膜的表面为止。其结果，含钨的导体插件70分别被埋入到接触孔68内。
接着，在整个面上依次层叠例如膜厚为500nm的AlCu合金膜、例如膜厚为5nm的Ti膜、例如膜厚为150nm的TiN膜。其结果，形成了由TiN膜、AlCu合金膜、Ti膜以及TiN膜构成的导体膜。接着，用光刻法以及干刻法，对导体膜刻画图案。其结果，如图2S所示，形成了第二层的金属布线层72a以及72b。布线72b与导体插件70电连接。接着，用溅射法或者CVD法，在整个面上形成阻挡膜74。作为阻挡膜74，形成例如膜厚为20～70nm的氧化铝膜。
接着，如图2T所示，例如用等离子TEOSCVD法，在整个面上形成例如膜厚为2200nm的氧化硅膜76。接着，例如用CMP法，对氧化硅膜76的表面进行平坦化处理。接着，在使用N2O气体或者N2气体而产生的等离子环境中，进行例如350℃、4分钟的热处理。热处理的结果，氧化硅膜76中的水分被除去的同时，氧化硅膜76的膜性质发生变化，使得水分难以侵入到氧化硅膜76中。而且通过该热处理，氧化硅膜76的表面被氮化，在氧化硅膜76的表面形成SiON膜(未图示)。由阻挡膜74以及氧化硅膜76构成层间绝缘膜78。
接着，同样如该图2T所示，用光刻法以及干刻法，在氧化硅膜76以及阻挡膜74上形成到达布线72a的接触孔84a、到达布线72b的接触孔84b。接着，在N2环境中进行例如350℃、120分钟的热处理。接着，例如用溅射法，在整个面上形成例如膜厚为50nm的TiN膜(未图示)，并将其作为阻挡金属膜。接着，用CVD法，在整个面上形成例如膜厚为500nm的钨膜。接着，例如用EB法对钨膜进行蚀刻，直至露出TiN膜的表面为止。其结果，含钨的导体插件86a、86b分别被埋入到接触孔84a、84b内。
接着，在整个面上依次层叠例如膜厚为500nm的AlCu合金膜、例如膜厚为150nm的TiN膜。其结果，形成了由TiN膜、AlCu合金膜以及TiN膜构成的导体膜。接着，用光刻法以及干刻法，对导体膜刻画图案。其结果，同样如该图2T所示，形成了第三层的金属布线层88a以及88b。即，形成了与导体插件86a电连接的布线88a、以及与导体插件88b电连接的布线88b。
接着，如图2U所示，例如用等离子TEOSCVD法，在整个面上形成例如膜厚为100nm的氧化硅膜90。接着，在使用N2O气体或者N2气体而产生的等离子环境中，进行例如350℃、2分钟的热处理。热处理的结果，氧化硅膜90中的水分被除去的同时，使氧化硅膜90的膜性质发生变化，使得水分难以侵入到氧化硅膜90中。通过该热处理，氧化硅膜90的表面被氮化，在氧化硅膜90的表面形成SiON膜(未图示)。
接着，同样如该图2U所示，例如用CVD法，形成例如膜厚为350nm的氮化硅膜92。氮化硅膜92能够隔断水分，可防止因水分引起第一～第三层的金属布线层等腐蚀的现象。接着，通过用光致抗蚀剂膜(未图示)对氮化硅膜92以及氧化硅膜90刻画图案，在氮化硅膜92以及氧化硅膜90上形成到达布线(焊盘)88b的开口部96a。然后去除光致抗蚀剂膜。
接着，如该图2U所示，例如用旋涂法，形成例如膜厚为2μm～6μm的聚酰亚胺树脂膜94。接着，用光刻法在聚酰亚胺树脂94形成露出开口部96a的开口部96b。由开口部96a以及96b构成焊接用的开口部96。如此地，完成了半导体装置。
在如此的本实施方式中，如上所述，由于阻挡膜46由氧化铝膜46a以及氧化钛膜46b构成，因此，在确保充分的阻挡效果的同时，能够使其加工变得容易。由此，能够容易地形成所希望形状的接触孔50a以及50b。
因此，特别是在加速寿命试验之一的PTHS(Pressure TemperatureHumidity Stress)试验(JEDEC规格等)中，可以得到良好的试验结果。
另外，在图2U中，为了方便，开口部96位于俯视时与铁电电容器42重叠的位置，但从布局考虑，优选含开口部96的盘区域设置在形成有铁电电容器42等元件的区域周围。
接着，在利用TEOS所形成的氧化硅膜上形成各种阻挡膜，对该阻挡膜实施的升温热脱附谱分析(TDS：Temperature Desorption Spectroscopy)的结果加以说明。在此。作为阻挡膜，采用了试样a：在膜厚为20nm的氧化铝膜上，形成膜厚为30nm的氧化钛膜的阻挡膜；试样b：在膜厚为20nm的氧化铝膜上，形成膜厚为20nm的氧化钛膜的阻挡膜；试样c：在膜厚为30nm的氧化钛膜上，形成膜厚为20nm的氧化铝膜的阻挡膜；试样d：只用膜厚为50nm的氧化铝膜构成的阻挡膜。将其结果示于图4A及图4B中。图4A表示分子量为2的物质(H2)的分析结果，图4B表示分子量为18的物质(H2O)的分析结果。
如图4A所示，在只用氧化铝膜构成阻挡膜的试样d(◆)中，在300℃以上时氢的发生量增加。在不仅含有氧化铝膜而且还含有氧化钛膜的试样a(●)、试样b(▲)以及试样c(■)中，在低于700℃时氢几乎不增加。根据该结果，可以认为阻挡膜46阻挡氢透过的能力非常高。
另外，如图4B所示，在试样d(◆)中，与试样a(●)、试样b(▲)以及试样c(■)相比较，在700℃以上时的水发生量的增加明显。另外，在最表面存在氧化铝膜的试样c(■)以及试样d(◆)中，虽然在200℃附近水的发生量增加，但在最表面存在氧化钛膜的试样a(●)以及试样b(▲)中没有发生这样的现象。由此可认为，作为阻挡膜优选在氧化铝膜上形成氧化钛膜的阻挡膜。
(第二实施方式)
下面，对本发明的第二实施方式加以说明。在此为了便于说明，将半导体装置的剖面结构与其制造方法一起说明。图5A至图5C是将本发明的第二实施方式的铁电存储器(半导体装置)的制作方法按照工序顺序表示的剖面图。
如图5A所示，本实施方式中，首先与第一实施方式同样的进行直至形成第一层布线56a、56b以及56c的处理。接着，在氧气环境中，进行例如350℃、30分钟的热处理。接着，同样如该图5A所示，在整个面上形成阻挡膜58。其结果，布线56a、56b以及56c的上表面以及侧面被阻挡膜58所覆盖。
但是，在本实施方式中，如图6A所示在形成阻挡膜58时，首先，例如用溅射法或者CVD法形成例如膜厚为20nm的氧化铝膜58a。接着，例如用溅射法或CVD法，在氧化铝膜58上形成例如膜厚为20nm的氧化钛膜58b。
而且，在形成阻挡膜58b时，也可以如图6B所示，形成例如膜厚为20nm～30nm的氧化钛膜58b，然后在其上形成例如膜厚为20nm的氧化铝膜58a。
另外，无论是先形成氧化铝膜58a还是先形成氧化钛膜58b，都优选在形成后面的膜(氧化钛膜58b或者氧化铝膜58a)之前，在含氧气的环境中进行例如500℃～700℃、30分钟～120分钟的热处理。
另外，在形成氧化钛膜58b时，也可以用溅射法形成金属钛膜，然后通过在氧气环境中进行例如300℃～700℃、1分钟～120分钟的退火来氧化金属钛膜。
形成阻挡膜58之后，如图5B所示，与第一实施方式同样的进行从氧化硅膜60的形成至第二层布线72a以及72b的形成的处理。但是，在本实施方式中，形成氧化钛膜58b来作为阻挡膜58的一部分，而该氧化钛膜58b容易与蚀刻气体(例如氯、氟)反应。另外，氧化钛膜58b也可以起到阻挡效果，因此，氧化铝膜58a薄也可以。而且，能够很容易地用氩气对薄的氧化铝膜58a进行溅射蚀刻。因此，在本实施方式中，接触孔68的形成变得更加容易。
形成第二层布线72a以及72b之后，同样如该图5B所示，在整个面上形成阻挡膜74。其结果，布线72a以及72b的上表面以及侧面被阻挡膜74所覆盖。
但是，在本实施方式中，形成阻挡膜74时，首先如用溅射法或CVD法形成例如膜厚为20nm的氧化铝膜74a。接着，例如用溅射法或CVD法，在氧化铝膜74a上形成例如膜厚为20nm的氧化钛膜74b。
另外，在形成阻挡膜74时，也可以例如形成膜厚为20nm～30nm的氧化钛膜74b，然后在其上形成例如膜厚为20nm的氧化铝膜74a。
另外，无论是先形成氧化铝膜74a还是先形成氧化钛膜74b，都优选在形成后面的膜(氧化钛膜74b或者氧化铝膜74a)之前，在含氧气的环境中进行例如500℃～700℃、30分钟～120分钟的热处理。
另外，在形成氧化钛膜74b时，也可以用溅射法形成金属钛膜，然后通过在氧气环境中进行例如300℃～700℃、1分钟～120分钟的退火来氧化金属钛膜。
形成阻挡膜74之后，如图5C所示，与第一实施方式同样的进行从氧化硅膜76的形成至开口部96的形成的处理，从而完成半导体装置。但是，在本实施方式中，形成氧化钛膜74b来作为阻挡膜74的一部分，而该氧化钛膜74b容易与蚀刻气体(例如氯、氟)反应。另外，氧化钛膜74b也可以起到阻挡效果，因此，氧化铝膜74a薄也可以。而且，能够很容易地用氩气对薄的氧化铝膜74a进行溅射蚀刻。因此，在本实施方式中，接触孔84a以及84b的形成变得更加容易。
根据该第二实施方式，能够得到与第一实施方式相同的效果。而且，由于将覆盖布线的阻挡膜做成含氧化钛膜的层叠体，因此，接触孔的蚀刻变得更加容易。由此，不易产生接触不良。另外，对水分以及氢的阻挡效果也很充分。
另外，在第一以及第二实施方式中，将布线层的数量设定为3，但也可以将布线层的数量设定为4以上。而且，也可以仅针对一部分布线层形成由层叠体构成的阻挡膜。
(第三实施方式)
下面，对第三实施方式进行说明。图7是表示本发明的第三实施方式的铁电存储器(半导体装置)的剖面图。
在第二实施方式中，布线72a以及72b直接被阻挡层74所覆盖。与此相对，在第三实施方式中，将阻挡膜74做成平坦膜。即，在平坦化的氧化硅膜76上形成氧化硅膜80，并在其上形成由氧化铝膜74a以及氧化钛膜74b构成的阻挡膜74。进一步，在阻挡膜74形成有氧化硅膜82。而且，在氧化硅膜82上形成有布线88a以及88b等。
制造第三实施方式的半导体装置时，与第二实施方式同样地进行直至形成布线72a以及72b的处理，然后例如用等离子TEOSCVD法，在整个面上形成例如膜厚为2200nm的氧化硅膜76。接着，例如用CMP法对氧化硅膜76的表面进行平坦化处理。接着，在使用N2O气体或者N2气体而产生的等离子环境中，进行例如350℃、4分钟的热处理。该热处理的结果，氧化硅膜76中的水分被除去的同时，氧化硅膜76的膜性质发生变化，使得水分难以侵入到氧化硅膜76中。而且通过该热处理，氧化硅膜76的表面被氮化，在氧化硅膜76的表面形成SiON膜(未图示)。
接着，例如用等离子TEOSCVD法，在整个面上形成例如膜厚为100nm的氧化硅膜80。由于在被平坦化的氧化硅膜76上形成氧化硅膜80，因此，氧化硅膜80变得平坦。接着，在使用N2O气体或者N2气体而产生的等离子环境中，进行例如350℃、2分钟的热处理。该热处理的结果，氧化硅膜80中的水分被除去的同时，氧化硅膜80的膜性质发生变化，使得水分难以侵入到氧化硅膜80中。而且通过该热处理，氧化硅膜80的表面被氮化，在氧化硅膜80的表面形成SiON膜(未图示)。
接着，例如用溅射法或CVD法，在平坦的氧化硅膜80上形成阻挡膜74。在形成阻挡膜74时，在形成氧化铝膜74a之后形成氧化钛膜74b。由于在平坦的氧化硅膜80上形成阻挡膜74，阻挡膜74变得平坦。接着，例如用等离子TEOSCVD法，在整个面上形成例如膜厚为100nm的氧化硅膜82。
然后，与第一实施方式同样的进行从接触孔84a以及84b的形成至开口部96的形成的处理，从而完成半导体装置。
根据如此的第三实施方式，与第二实施方式同样地更加容易形成接触孔84a以及84b。而且，提高阻挡膜74的覆盖率。
(第四实施方式)
下面，对本发明的第四实施方式加以说明。图8是表示本发明的第四实施方式的铁电存储器(半导体装置)的剖面图。
在第三实施方式中，布线56a、56b以及56c直接被由氧化铝膜58a以及58b构成的阻挡膜58所覆盖。与此相比，在第四实施方式中，只用氧化铝膜构成阻挡膜58，并且在阻挡膜58和布线72a以及72b之间设置平坦的阻挡膜。即，在被平坦化的氧化硅膜60上形成氧化硅膜61，在其上形成由氧化铝膜62a以及氧化钛膜62b构成的阻挡膜62。进一步，在阻挡膜62上形成有氧化硅膜64。而且，在氧化硅膜64上形成有布线72a以及72b等。
在制造第四实施方式的半导体装置时，与第一实施方式同样地进行直至形成布线56a、56b以及56c的处理后，形成由氧化铝膜构成的阻挡膜58。接着，例如用等离子TEOSCVD法，在整个面上形成例如膜厚为2600nm的氧化硅膜60。接着，例如用CMP法对氧化硅膜60的表面进行平坦化处理。接着，在使用N2O气体或者N2气体而产生的等离子环境中，进行例如350℃、4分钟的热处理。该热处理的结果，氧化硅膜60中的水分被除去的同时，氧化硅膜60的膜性质发生变化，使得水分难以侵入到氧化硅膜60中。而且通过该热处理，氧化硅膜60的表面被氮化，在氧化硅膜60的表面形成SiON膜(未图示)。
接着，例如用等离子TEOSCVD法，在整个面上形成例如膜厚为100nm的氧化硅膜61。由于在平坦的氧化硅膜60上形成氧化硅膜61，因此氧化硅膜61变得平坦。接着，在使用N2O气体或者N2气体而产生的等离子环境中，进行例如350℃、2分钟的热处理。该热处理的结果，氧化硅膜61中的水分被除去的同时，氧化硅膜61的膜性质发生变化，使得水分难以侵入到氧化硅膜61中。而且通过该热处理，氧化硅膜61的表面被氮化，并在氧化硅膜61的表面形成SiON膜(未图示)。
接着，例如用溅射法或者CVD法，在平坦的氧化硅膜61上形成阻挡膜62。在形成阻挡膜62时，与第三实施方式中的形成阻挡膜74等处理同样地，在形成氧化铝膜62a之后形成氧化钛膜62b。由于在平坦的氧化硅膜61上形成阻挡膜62，因此阻挡膜62变得平坦。接着，例如用等离子TEOSCVD法，在整个面上形成例如膜厚为100nm的氧化硅膜64。
然后，与第三实施方式同样地进行从接触孔68的形成至开口部96的形成的处理，从而完成半导体装置。
根据如此的第四实施方式，接触孔68的形成也会变得更加容易，并且可提高阻挡效果。另外，阻挡膜62的覆盖率也良好。
(第五实施方式)
下面，对本发明的第五实施方式加以说明。图9是表示本发明的第五实施方式的铁电存储器(半导体装置)的剖面图。
在第五实施方式中，在阻挡膜46和布线56a、56b以及56c之间设置有平坦的阻挡膜。即，在被平坦化的氧化硅膜48上形成由氧化铝膜116a以及氧化钛膜116b构成的阻挡膜116。进一步，在阻挡膜116上形成有氧化硅膜118。而且，在氧化硅膜118上形成有布线56a、56b以及56c等。
在制造第五实施方式的半导体装置时，与第一实施方式同样地进行直至形成导体插件54a以及54b的处理，然后例如采用氩气进行等离子洗涤。由此，存在于导体插件54a以及54b的表面的自然氧化膜等被除去。接着，例如用溅射法或者CVD法，在埋入有导体插件54a、54b的层间绝缘膜48上形成阻挡膜116。在形成阻挡膜116时，与第三实施方式中的形成阻挡膜74等处理同样地，在形成氧化铝膜116a之后形成氧化钛膜116b。由于在平坦的氧化硅膜48上形成阻挡膜116，阻挡膜116变得平坦。接着，例如用等离子TEOSCVD法，在整个面上形成例如膜厚为100nm的氧化硅膜118。
接着，用光刻法以及干刻法，在氧化硅膜118以及阻挡膜116上，分别形成到达导体插件54a以及54b的接触孔120a、120b。接着，例如用CVD法，在整个面上形成例如膜厚为100nm的SiON膜(未图示)(参照图24(a))。接着，用光刻法以及干刻法，在SiON膜、氧化硅膜118、阻挡膜116、层间绝缘膜48、阻挡膜46以及阻挡膜44上，形成到达上部电极40的接触孔52a和到达下部电极36的接触孔52a。
接着，在氧气环境中进行例如500℃、60分钟的热处理。其结果，氧被供给至铁电膜38，从而恢复铁电电容器42的电特性。接着，用蚀刻法去除SiON膜(未图示)。
然后，与第四实施方式同样地进行从布线56a、56b以及56c的形成至开口部96的形成的处理，从而完成半导体装置。
根据如此的第五实施方式，能够使接触孔的形成变得容易，并且可提高阻挡效果。
(第六实施方式)
下面，对本发明的第六实施方式加以说明。图10是表示本发明的第六实施方式的铁电存储器(半导体装置)的剖面图。
在第四实施方式中，布线88a以及88b直接被氧化硅膜90以及氮化硅膜92所覆盖。与此相对，在第六实施方式中，在布线88a以及88b与氧化硅膜90以及氮化硅膜92之间设置有平坦的阻挡膜。即，形成了覆盖布线88a以及88b并且被平坦化了的氧化硅膜112，在该氧化硅膜112上，形成由氧化铝膜114a以及氧化钛膜114b构成的阻挡膜114。而且，在阻挡膜114上形成氧化硅膜90以及氮化硅膜92。
在制造第六实施方式的半导体装置时，与第四实施方式同样地进行直至形成布线88a以及88b的处理，然后例如用等离子TEOSCVD法，在整个面上形成例如膜厚为1500nm的氧化硅膜112。接着，例如用CMP法对氧化硅膜112的表面进行平坦化处理。接着，在使用N2O气体或者N2气体而产生的等离子环境中，进行例如350℃、4分钟的热处理。该热处理的结果，氧化硅膜112中的水分被除去的同时，氧化硅膜112的膜性质发生变化，使得水分难以侵入到氧化硅膜112中。而且通过该热处理，氧化硅膜112的表面被氮化，并在氧化硅膜112的表面形成SiON膜(未图示)。
接着，例如用溅射法或者CVD法，在平坦的氧化硅膜112上形成阻挡膜114。在形成阻挡膜114时，与第三实施方式中的形成阻挡膜74等处理同样地，在形成氧化铝膜114a之后形成氧化钛膜114b。由于在平坦的氧化硅膜112上形成阻挡膜114，因此，阻挡膜114变得平坦。
然后，与第一实施方式同样地进行从氧化硅膜90的形成至开口部96的形成的处理，从而完成半导体装置。
(第七实施方式)
下面，对本发明的第七实施方式加以说明。图11是表示本发明的第七实施方式的铁电存储器(半导体装置)的剖面图。
在第七实施方式中，接触孔52a以及52b内分别埋入有与导体插件54a以及54b相同的导体插件401a以及401b。除了这一点之外，层间绝缘膜48以下的结构与第一实施方式的结构相同。
下面，对层间绝缘膜48上方的布线结构，与其形成方法一起加以说明。在本实施方式中，采用双金属镶嵌法形成布线。首先，形成覆盖层间绝缘膜48和导体插件54a、54b、401a以及402a的阻挡膜402。在形成阻挡膜402时，与第二实施方式中阻挡膜58的形成等处理同样的，在形成氧化铝膜402a后形成氧化钛膜402b。接着，例如用等离子TEOS法，在阻挡膜402上形成氧化硅膜403。接着，例如用CMP法对氧化硅膜403的表面进行平坦化处理。接着，在使用N2O气体或者N2气体而产生的等离子环境中，进行例如350℃、4分钟的热处理。
接着，将阻挡膜402用作蚀刻阻止膜而对氧化硅膜403刻画图案，由此在氧化硅膜403上形成布线槽404a、404b以及404c。接着，通过对阻挡膜402进行蚀刻，使布线槽404a到达导体插件54a及401a、使布线槽404b到达导体插件401b、使布线槽404c到达导体插件54b。
接着，例如用溅射法，在布线槽404a、404b以及404c内形成由TaN构成的阻挡金属膜。接着，用溅射法形成Cu种子层(未图示)，然后通过电镀法形成Cu膜。然后，通过用CMP法对Cu膜、Cu种子层以及阻挡金属膜进行平坦化处理，直至露出氧化硅膜403为止，由此在布线槽404a、404b以及404c内分别形成含Cu的布线405a、405b以及405c。
然后，形成覆盖氧化硅膜403和布线405a、405b以及405c的阻挡膜406。在形成阻挡膜406时，与形成阻挡膜402等处理同样的，在形成氧化铝膜406a后形成氧化钛膜406b。接着，例如用等离子TEOS法，在阻挡膜406上形成氧化硅膜407。接着，例如用CMP法对氧化硅膜407的表面进行平坦化处理。接着，在使用N2O气体或者N2气体而产生的等离子环境中，进行例如350℃、4分钟的热处理。
接着，在氧化硅膜407上形成阻挡膜408。在形成阻挡膜408时，与形成阻挡膜402等处理同样的，在形成氧化铝膜408a后形成氧化钛膜408b。接着，例如用等离子TEOS法，在阻挡膜408上形成氧化硅膜409。接着，例如用CMP法对氧化硅膜409的表面进行平坦化处理。接着，在使用N2O气体或者N2气体而产生的等离子环境中，进行例如350℃、4分钟的热处理。
接着，将阻挡膜406用作蚀刻阻止膜而对氧化硅膜409、阻挡膜408以及氧化硅膜407刻画图案，由此在这些膜上形成通孔410a以及410b。接着，通过对阻挡膜406进行蚀刻，使通孔410a到达布线405b、使通孔410b到达布线404c。接着，将阻挡膜408用作蚀刻阻止膜而对氧化硅膜409刻画图案，由此在氧化硅膜409上形成布线槽411a、411b以及411c。
接着，例如用溅射法，在布线槽411a、411b和411c以及通孔410a和411b内，形成由TaN构成的阻挡金属膜。接着，用溅射法形成Cu种子层(未图示)，然后通过电镀法形成Cu膜。然后，通过用CMP法对Cu膜、Cu种子层以及阻挡金属膜进行平坦化处理，直至露出氧化硅膜403为止，由此形成兼备布线以及导体插件的导体层412a、412b以及412c。
然后，形成用于覆盖氧化硅膜409和导体层412a、412b以及412c的阻挡膜413。在形成阻挡膜413时，与形成阻挡膜402等处理同样的，在形成氧化铝膜413a后形成氧化钛膜413b。接着，例如用等离子TEOS法，在阻挡膜413上形成氧化硅膜414。接着，例如用CMP法对氧化硅膜414的表面进行平坦化处理。接着，在使用N2O气体或者N2气体而产生的等离子环境中，进行例如350℃、4分钟的热处理。接着，在氧化硅膜414上形成阻挡膜415。在形成阻挡膜415时，与形成阻挡膜402等处理同样的，在形成氧化铝膜415a后形成氧化钛膜415b。
然后，在阻挡膜415上形成全局(Global)布线部416、氧化硅膜417以及保护层418。然后，形成焊盘开口部(未图示)，从而完成半导体装置。
采用如此的双金属镶嵌法时，也能够得到高的阻挡效果，而且容易形成所希望形状的通孔等。另外，在采用单金属镶嵌法时，也能够得到同样的效果。
(第八实施方式)
下面，对本发明的第八实施方式进行说明。在第一～第七实施方式中，铁电电容器42的结构被设置成平面结构，但在第八实施方式中，设置有堆叠结构的铁电电容器。下面，详细说明第八实施方式，但为了便于说明，将其剖面结构与其制造方法一起说明。图12A至图12D是将本发明的第八实施方式的铁电存储器(半导体装置)的制作方法按照工序顺序表示的剖面图。
在本实施方式中，如图12A所示，首先在硅衬底等的半导体衬底311的表面形成阱312。接着，例如用STI(shallow trench isolation：浅沟槽隔离)法，在半导体衬底311的表面形成元件分离区域313。接着，通过在阱312表面形成栅绝缘膜314、栅电极315、盖膜316、侧壁317、源极/漏极扩散层318以及硅化物层319，从而形成作为开关元件的MOS晶体管320。该MOS晶体管320相当于图1中的MOS晶体管2。另外，在各MOS晶体管320中，形成有两个作为源极以及漏极用的源极/漏极扩散层318，但其中之个被两个MOS晶体管320所共有。
接着，以覆盖MOS晶体管320的方式在整个面上形成氮氧化硅膜321(厚度：200nm)，进一步，在整个面上形成作为层间绝缘膜的氧化硅膜322(厚度：1000nm)，并通过CMP(化学机械研磨)等对氧化硅膜322进行平坦化处理。氮氧化硅膜321是为了在形成氧化硅膜322时防止栅绝缘膜314等因氢发生劣化而形成的。然后，在氧化硅膜322以及氮氧化硅膜321上形成到达各硅化物层319的接触孔，由此开口形成插件接触部。然后，在接触孔内形成胶膜323后，例如用CVD法埋入钨膜，并通过CMP进行平坦化处理，从而形成导体插件324。
接着，如图12B所示，例如用溅射法，在氧化硅膜322上形成铱膜325。作为此时的条件，例如设定衬底温度为500℃、溅射沉积功率为1kW、Ar气体流量为100sccm、室内压力为0.35Pa、成膜时间为176秒。其结果，得到厚度为250nm左右的氧化铱膜325。
接着，例如用溅射法，在铱膜325上形成氧化铱膜326。作为此时的条件，例如设定衬底温度为50℃、溅射沉积功率为1kW、Ar气体流量为60sccm、O2气体流量为60sccm、室内压力为0.37Pa、成膜时间为10秒。其结果，得到厚度为28nm左右的氧化铱膜326。
接着，例如用溅射法，在氧化铱膜326上形成铂膜327。作为此时的条件，例如设定衬底温度为350℃、溅射沉积功率为1kW、Ar气体流量为100sccm、室内压力为0.38Pa、成膜时间为8秒。其结果，得到厚度为15nm左右的铂膜327。
然后，例如用溅射法，在铂膜327上形成铂氧化物膜328。作为此时的条件，例如设定衬底温度为350℃、溅射沉积功率为1kW、Ar气体流量为36sccm、O2气体流量为144sccm、室内压力为6.2Pa、成膜时间为22秒。其结果，得到厚度为25nm左右的铂氧化物膜328。然后，例如用溅射法，在铂氧化物膜328形成铂膜329。作为此时的条件，例如设定衬底温度为100℃、溅射沉积功率为1kW、Ar气体流量为100sccm、室内压力为0.4Pa、成膜时间为32秒。其结果，得到厚度为50nm左右的铂膜329。
由这些铱膜325、氧化铱膜326、铂膜327、氧化铂膜328以及铂膜329构成阻挡金属膜以及下部电极膜。作为阻挡金属膜以及下部电极膜，也可以使用如下所述的层叠体。例如可以使用：(a)在Ir膜上形成有Ti膜的层叠体；(b)在Ir膜上依次形成有Ti膜以及TiAlN膜的层叠体；(c)在Pt膜上形成有Ti膜的层叠体；(d)在Pt膜上形成有IrO2膜的层叠体；(e)在Pt膜上形成有RuO2膜的层叠体；(f)在Pt膜上形成有LSCO(La1-xSrx)CuO3)膜的层叠体；(g)在Pt膜上依次形成有Ti膜以及TiAlN膜的层叠体等。即，可以使用含有从由Pt、Ir、Ru、Rh、Re、Os、Pd、SrRuO3以及TiAlN组成的组中选出的至少一种金属或金属氧化物的单膜以及层叠导电膜。
形成上述层叠体后，例如通过在750℃、Ar环境中实施60秒的快速热退火处理(RTA)，使铂膜329结晶化。接着，如图12C所述，例如用溅射法，在铂膜329上形成铁电膜，例如形成PLZT((Pb，La)(Zr，Ti)O3)膜330，并对其进行结晶退火。PLZT膜330例如可以用MOCVD法形成，但是当采用MOCVD法时，优选将下部电极膜的结构改变为其他结构。
结晶退火后，通过溅射在PLZT膜330上形成上部电极膜331。上部电极膜331例如由组成相互不同的两层氧化铱膜构成。在第一层氧化铱膜的形成中，例如将衬底温度设定为室温、将溅射沉积功率设定为2kW、将Ar气体流量设定为100sccm、将氧气流量设定为59sccm。而且，第一层氧化铱膜的厚度例如设定为50nm左右。形成第一层氧化铱膜后，进行退火，然后形成第二层氧化铱膜。第二层氧化铱膜的厚度例如设定为75～125nm左右。接着，对半导体衬底(芯片)311的背面进行洗涤。
然后，例如用溅射法，在上部电极膜311上形成铱粘合膜(屏蔽粘合膜)332。作为此时的条件，例如设定衬底温度为400℃以上、Ar气体流量为100sccm、溅射沉积功率为1kW、成膜时间为7秒。其结果，得到厚度为10nm左右的铱粘合膜332。形成铱粘合膜332后，依次形成氮化钛膜(未图示)以及使用TEOS的氧化硅膜(未图示)，上述氮化钛膜以及氧化硅膜，在对上部电极膜311、PLZT膜330、铂膜329、氧化铂膜328、铂膜327、氧化铱膜326以及铱膜325刻画图案时，作为硬掩模使用。氮化钛膜例如在200℃下形成，其厚度为200nm左右。另外，氧化硅膜例如在390℃下形成，其厚度为390nm左右。
接着，通过对氧化硅膜以及氮化钛膜刻画图案，仅在预定形成堆叠型铁电电容器的区域上形成硬掩模。接着，将氧化硅膜以及氮化钛膜作为硬掩模而使用图案形成以及蚀刻技术，对铱粘合膜332、上部电极膜311、PLZT膜330、铂膜329、氧化铂膜328、铂膜327、氧化铱膜326以及铱膜325一并进行加工，由此形成如图12D所示的堆叠结构的铁电电容器。该铁电电容器相当于图1中的铁电电容器1。然后，去除硬掩模(氧化硅膜以及氮化钛膜)。接着，在氧气环境中例如进行300～500℃、30～120分钟的热处理。
接着，例如用溅射法或者CVD法，在整个面上形成阻挡膜335。在形成阻挡膜335时，首先，例如用溅射法或CVD法形成例如膜厚为20nm的氧化铝膜335a。接着，为了恢复因成膜或蚀刻工艺等导致PLZT膜330所受的损伤，而实施还原退火。例如，在氧气环境中进行500℃～700℃、30分钟～120分钟的热处理。接着，例如用溅射法或CVD法，在氧化铝膜335a上形成例如膜厚为20nm～100nm的氧化钛膜335b。在形成氧化钛膜335b时，也可以在用溅射法形成金属钛膜后，在氧气环境中进行例如300℃～700℃、1分钟～120分钟的退火来氧化金属钛膜。
接着，在整个面上形成层间绝缘膜336，并通过CMP来对该层间绝缘膜336进行平坦化处理。然后，利用图案形成以及蚀刻技术，在层间绝缘膜336以及阻挡膜335上形成到达导体插件324的接触孔。
当只形成氧化铝膜来作为阻挡膜335并且为了提高耐湿性而将该氧化铝膜形成得厚时，难以对氧化铝膜进行加工，因此，难以将接触孔加工成所希望的形状。与此相对，在本实施方式中，形成氧化钛膜335b来作为阻挡膜335的一部分，而该氧化钛膜335b容易与蚀刻气体(例如氯、氟)反应。另外，氧化钛膜335b也可以起到阻挡效果，因此，氧化铝膜335a可以较薄。而且，能够容易地用氩气对薄的氧化铝膜335a进行溅射蚀刻。因此，在本实施方式中，能够容易地形成所希望形状的接触孔。
然后，与第一实施方式中形成导体插件54a以及54b同样的形成导体插件54c，与形成布线56a、56b以及56c同样的形成布线56d、56e以及56f。接着，与第二实施方式同样的形成覆盖布线56d、56e以及56f的阻挡膜58。即，形成由氧化铝膜58a以及氧化钛膜56b构成的阻挡膜58。另外，与铁电电容器连接的布线56d以及56f被连接至板线，而经由导体插件54c与MOS晶体管320连接的布线连接至位线。然后，与第二实施方式同样的进行从氧化硅膜60的形成至开口部96(在图12A～图12D中未图示)的形成的处理，从而完成半导体装置。
在如此的应用于堆叠型铁电电容器的实施方式中，与第一实施方式等同样地能够容易地形成所希望形状的接触孔。另外，也可以得到充分的阻挡效果。因此，可提高成品合格率的同时，提高更苛刻条件下的寿命。
(第九实施方式)
下面，对本发明的第九实施方式加以说明。图13是表示本发明的第九实施方式的铁电存储器(半导体装置)的剖面图。
在本实施方式中，例如在由硅形成的半导体衬底210上，形成用于划定元件区域的元件分离区域212。在形成有元件分离区域212的半导体衬底210内，形成有阱214a以及214b。另外，在半导体衬底210上，隔着栅绝缘膜216而形成有栅电极(栅极线)218。栅电极218具有多晶金属硅化物(Polycide)结构，上述多晶金属硅化物结构为，例如根据晶体管的栅极长度，在多晶硅膜上层叠钴硅化物膜、镍硅化物膜、钨硅化物膜等而构成的金属硅化物膜。在栅电极218上形成有氧化硅膜219。在栅电极218以及氧化硅膜219的侧壁部分形成有侧壁绝缘膜220。在栅电极218的两侧形成有源极/漏极扩散层222。由此，构成具有栅电极218以及源极/漏极扩散层222的晶体管224。晶体管224的栅极长度例如设定为0.18μm。
在半导体衬底210上依次形成有覆盖晶体管224的氮氧化硅膜225以及氧化硅膜226。由氮氧化硅膜225以及氧化硅膜226构成层间绝缘膜227。层间绝缘膜227的表面经过了平坦化处理。在层间绝缘膜227上形成有阻挡膜228。阻挡膜228由氧化铝膜228a以及氧化钛膜228b构成。在形成阻挡膜228时，与第二实施方式中的阻挡膜58的形成同样地，在形成氧化铝膜228a后形成氧化钛膜228b即可。
阻挡膜228以及层间绝缘膜227上形成有到达源极/漏极扩散层222的接触孔230a以及230b。在接触孔230a以及230b内形成有阻挡金属膜(未图示)。该阻挡金属膜由在Ti膜上形成TiN膜而构成。进一步，接触孔230a以及230b内分别埋入有含钨的导体插件232a以及232b。
阻挡膜228上形成有与导体插件232a电连接的Ir膜234。在Ir膜234上则形成有下部电极236。在下部电极236上形成有铁电膜238。作为铁电膜238，例如使用PZT膜。在铁电膜238上形成有上部电极240。由下部电极236、铁电膜238以及上部电极240构成铁电电容器242。另外，通过蚀刻而一并对这些上部电极240、铁电膜238、下部电极236以及Ir膜234刻画图案，并使它们具有几乎相同的平面形状。另外，铁电电容器242的下部电极236则通过Ir膜234而与导体插件232a电连接。
在层间绝缘膜227中没有形成Ir膜234的区域上，形成具有薄厚与Ir膜234同等级或比Ir膜234薄的氮氧化硅膜244。另外，也可以形成氧化硅膜来代替氮氧化硅膜244。在铁电电容器242上以及氮氧化硅膜244上，形成具有防止氢以及水分的扩散功能的阻挡膜246。作为阻挡膜246，例如使用氧化铝膜。在阻挡膜246上形成氧化硅膜248，而且铁电电容器242被氧化硅膜248埋入。氧化硅膜248的表面经过了平坦化处理。
在平坦化的氧化硅膜248上，形成有平坦的阻挡膜250，该阻挡膜250具有防止氢以及水分扩散的功能。阻挡膜250由氧化铝膜250a以及氧化钛膜250b构成。在形成阻挡膜250时，与第二实施方式中形成阻挡膜58同样的，在形成氧化铝膜250a后形成氧化钛膜250b即可。而且，阻挡膜250上形成有氧化硅膜252。由氮氧化硅膜244、阻挡膜246、氧化硅膜248、阻挡膜250以及氧化硅膜252构成层间绝缘膜253。
在氧化硅膜252、阻挡膜250、氧化硅膜248以及阻挡膜246上，形成有到达上部电极240的接触孔254a。另外，在氧化硅膜252、阻挡膜250、氧化硅膜248、阻挡膜246以及氮氧化硅膜244上，形成有到达导体插件232b的接触孔254b。在接触孔254a以及254b内，形成有阻挡金属膜(未图示)。该阻挡金属膜由在Ti膜上形成TiN膜而构成、或者仅由TiN膜构成。
在接触孔254a以及254b内，分别埋入有含钨的导体插件256a以及256b。在氧化硅膜252上，形成有布线258a、布线258b，其中，该布线258a与导体插件256a电连接，该布线258b与导体插件256b电连接。在氧化硅膜252上，形成有覆盖布线258a以及258b的氧化硅膜260。氧化硅膜260的表面经过了平坦化处理。
在平坦化的氧化硅膜260上，形成有平坦的阻挡膜262，该阻挡膜262具有防止氢以及水分扩散的功能。阻挡膜262由氧化铝膜262a以及氧化钛膜262b构成。在形成阻挡膜262时，与第二实施方式中形成阻挡膜58同样的，在形成氧化铝膜262a后形成氧化钛膜262b即可。而且，阻挡膜262上形成有氧化硅膜264。由氧化硅膜260、阻挡膜262以及氧化硅膜264构成层间绝缘膜265。
在氧化硅膜264、阻挡膜262以及氧化硅膜260上，形成有到达布线258b的接触孔268。在接触孔260内，形成有阻挡金属膜(未图示)。该阻挡金属膜由在Ti膜上形成TiN膜而构成。进一步，在接触孔268内，埋入有含钨的导体插件270。另外，在氧化硅膜264上，形成有与导体插件268电连接的布线272。进一步，在氧化硅膜264上，形成有覆盖布线272的氧化硅膜274。氧化硅膜274的表面已经过平坦化处理6。
在平坦化的氧化硅膜274上，形成有平坦的阻挡膜276，该阻挡膜276具有防止氢以及水分扩散的功能。阻挡膜276由氧化铝膜276a以及氧化钛膜276b构成。在形成阻挡膜276时，与第二实施方式中形成阻挡膜58同样的，在形成氧化铝膜276a形成氧化钛膜276b即可。而且，在阻挡膜276上形成有氧化硅膜278。而且，虽未图示，但在氧化硅膜278上适当设置有布线等。
在如此的第九实施方式中，与第一实施方式等同样地能够容易的形成所希望形状的接触孔。另外，也可以得到充分的阻挡效果。因此，能够提高成品合格率的同时，提高更加苛刻条件下的寿命。另外，作为阻挡膜246，若使用由氧化铝膜以及氧化钛膜构成的阻挡膜，则接触孔的加工变得更加容易。
另外，在本实施方式中，构成阻挡膜的膜并不限于氧化铝膜以及氧化钛膜。例如，可使用氮化铝膜、氮氧化铝膜、氧化钽膜、氮化钽膜以及氧化锆膜等。但是，作为下侧膜则优选使用氧化铝膜、氮化铝膜以及氮氧化铝膜，而作为上侧膜则优选氧化钛膜、氧化钽膜、氮化钽膜以及氧化锆膜。另外，对于直接覆盖铁电电容器的阻挡膜，只要其上方的阻挡膜为层叠体，则可以由单一膜构成。
另外，构成铁电膜的物质的结晶结构并不限于钙钛矿型结构，而例如可以使用Bi层状结构。而且，对构成铁电膜的物质的组成也没有特别的限定。例如，作为受主元素，可以含有Pb(铅)、Sr(锶)、Ca(钙)、Bi(铋)、Ba(钡)、Li(锂)及/或Y(钇)。作为施主元素，可以含有Ti(钛)、Zr(锆)、Hf(铪)、V(钒)、Ta(钽)、W(钨)、Mn(锰)、Al(铝)、Bi(铋)及/或Sr(锶)。
作为构成铁电膜的物质的化学式，例如可以举出Pb(Zr，Ti)O3、(Pb，Ca)(Zr，Ti)O3、(Pb，Ca)(Zr，Ti，Ta)O3、(Pb，Ca)(Zr，Ti，W)O3、(Pb，Sr)(Zr，Ti)O3、(Pb，Sr)(Zr，Ti，W)O3、(Pb，Sr)(Zr，Ti，Ta)O3、(Pb，Ca，Sr)(Zr，Ti)O3、(Pb，Ca，Sr)(Zr，Ti，W)O3、(Pb，Ca，Sr)(Zr，Ti，Ta)O3、SrBi2Ta2O9、Bi4Ti3O9、以及BaBi2Ta2O9，但并不限于此。另外，也可以在这些物质中添加Si。
另外，对上部电极以及下部电极的组成也没有特别的限定。例如，下部电极可以由Pt(铂)、Ir(铱)、Ru(钌)、Rh(铑)、Re(铼)、Os(锇)及/或Pd(钯)构成，也可以由它们的氧化物构成。上部电极例如可以由Pt、Ir、Ru、Rh、Re、Os以及/或者Pd的氧化物构成。另外，上部电极也可以由多个膜层叠而构成。
进一步，铁电存储器单元的结构并不限于1T1C型，也可以是2T2C型。另外，在铁电存储器中，也可以是铁电电容器本身兼用存储部以及开关部的结构。此时成为这样的结构：形成铁电电容器来代替MOS晶体管的栅电极。即，在半导体衬底上隔着栅绝缘膜而形成有铁电电容器。
另外，对铁电膜的形成方法没有特别的限定。例如，可以采用凝胶-溶胶法、金属有机分解法(MOD)、CSD(Chemical Solution Deposition：化学液相沉积)法、化学气相沉积(CVD)法、外延生长法、溅射法、MOCVD(MetalOrganic Chemical Vapor Deposition：金属有机化学气相淀积)法等。
另外，在专利文献1(JP特开2002-176149号公报)中，举出了将氧化铝膜、氮化铝膜以及氧化钛膜等作为阻挡膜的情形。但是，即使单独使用这些膜，也难以同时得到高的加工精度和充分的阻挡效果。
另外，在专利文献2(JP特开2004-71932号公报)中记载有这样的结构：以覆盖铁电电容器的方式层叠氧化铝膜、用TEOS形成的氧化硅膜以及氧化铝膜。在该结构中，由于从利用TEOS形成的氧化硅膜中释放出大量的水分，因此，有可能引起铁电电容器的劣化以及剥离。
另外，在专利文献3(JP特开2001-111007号公报)中公开了这样的方法：为了得到良好的覆盖率，用ALD(Atomic Layer Deposition：原子层沉积)法等形成覆盖铁电电容器的氧化钛膜等，然后用ALD法等形成氧化铝膜。但是，当用ALD法形成这些膜时，会由于产生损伤或化学反应而使铁电电容器出现劣化。
另外，在专利文献3中，在氧化钛膜上形成氧化铝膜，但在这样的结构中，如图14A及图14B所示，在200℃附近氢和水的增加量多。特别是对于水来说，特性比单层的氧化铝膜更加恶化。与此相比，在本发明中，在氧化铝膜上形成氧化钛膜。因此，能够抑制氢以及水的发生量。在铁电存储器中，在形成阻挡膜之后还存在还原退火等各种高热处理，因此在该各处理的过程中，也会在200℃附近发挥阻挡膜的特性。该在200℃附近抑制水或氢发生的功能，关系到实现特性良好的铁电电容器。
在除了氧化铝膜以外的氮化铝膜以及氮氧化滤膜的阻挡漠中也可以发现上述倾向，从阻挡膜整体特性的优良考虑，优选将含铝的膜用于下层侧。当上层侧的膜为氧化钛膜以外的氧化钽膜、氧化锆膜以及氮化钽膜时也同样。但是，当氧化铝膜和氧化钛膜的组合时阻挡特性最好。
产业上利用的可能性
如上所述，根据本发明，能够在维持阻挡效果的同时，提高接触孔的加工精度。因此，可提高成品合格率，并且可实现长寿命化以及扩大能够使用的温度范围。

Claims (19)

1.一种半导体装置，具有铁电电容器和阻挡膜，该铁电电容器形成于半导体衬底的上方，该阻挡膜覆盖上述铁电电容器，该半导体装置的特征在于，
上述阻挡膜为层叠体，其下层是从由氧化铝膜、氮化铝膜以及氮氧化铝膜组成的组中选出的一种膜，其上层是从氧化钛膜、氧化钽膜、氧化锆膜以及氮化钽膜中选出的一种膜。
2.一种半导体装置，具有铁电电容器和阻挡膜，该铁电电容器形成于半导体衬底的上方，该阻挡膜形成于上述铁电电容器的上方，该半导体装置的特征在于，
上述阻挡膜为层叠体，其下层是从由氧化铝膜、氮化铝膜以及氮氧化铝膜组成的组中选出的一种膜，其上层是从氧化钛膜、氧化钽膜、氧化锆膜以及氮化钽膜中选出的一种膜。
3.一种半导体装置，具有铁电电容器、布线以及阻挡膜，该铁电电容器形成于半导体衬底的上方，该布线连接至上述铁电电容器，该阻挡膜形成于上述布线的上方，该半导体装置的特征在于，
上述阻挡膜为层叠体，其下层是从由氧化铝膜、氮化铝膜以及氮氧化铝膜组成的组中选出的一种膜，其上层是从氧化钛膜、氧化钽膜、氧化锆膜以及氮化钽膜中选出的一种膜。
4.如权利要求1所述的半导体装置，其特征在于，构成上述层叠体的膜的厚度为1nm～100nm。
5.如权利要求3所述的半导体装置，其特征在于，上述阻挡膜为直接覆盖上述布线的上述层叠体。
6.如权利要求3所述的半导体装置，其特征在于，上述布线的至少一部分含有铜，并且具有镶嵌结构。
7.如权利要求3所述的半导体装置，其特征在于，
具有绝缘膜，该绝缘膜形成于上述布线和上述阻挡膜之间，而且表面已经过平坦化处理，
至少上述阻挡膜是形成于上述绝缘膜上的上述层叠体。
8.如权利要求3所述的半导体装置，其特征在于，
上述布线是由多层布线层形成的，
上述阻挡膜形成于上述布线层之间的1个或2个以上的高度位置，
1个或2个以上的上述第二阻挡膜中的至少一部分为上述层叠体。
9.一种半导体装置的制造方法，其特征在于，包括：
形成铁电电容器的工序，在半导体衬底的上方形成铁电电容器；
形成第一阻挡膜的工序，形成直接覆盖上述铁电电容器的第一阻挡膜；
形成布线的工序，形成与上述铁电电容器连接的布线；
形成第二阻挡膜的工序，在上述布线的上方形成第二阻挡膜，而且
在上述形成第一阻挡膜的工序以及上述形成第二阻挡膜的工序中的至少一个工序包括形成层叠体的工序，其中，该层叠体至少具有两种防扩散膜，该两种防扩散膜成分不同且可防止氢或水的扩散。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，形成从由氧化铝膜、氧化钛膜、氧化钽膜、氧化锆膜、氮化铝膜、氮化钽膜以及氮氧化铝膜组成的组中选出的一种而作为上述防扩散膜。
11.如权利要求9所述的半导体装置的制造方法，其特征在于，上述形成层叠体的工序包括：
形成从由氧化铝膜、氮化铝膜以及氮氧化铝膜组成的组中选出的一种膜的工序；
在该膜的上方，形成从由氧化钛膜、氧化钽膜、氧化锆膜以及氮化钽膜组成的组中选出的一种膜的工序。
12.如权利要求9所述的半导体装置的制造方法，其特征在于，将上述防扩散膜的厚度设定为1nm～100nm。
13.如权利要求9所述的半导体装置的制造方法，其特征在于，形成直接覆盖上述布线的上述层叠体而作为上述第二阻挡膜。
14.如权利要求9所述的半导体装置的制造方法，其特征在于，
形成上述层叠体而作为上述第一阻挡膜，
形成直接覆盖上述布线的上述层叠体而作为上述第二阻挡膜。
15.如权利要求9所述的半导体装置的制造方法，其特征在于，通过使用了Cu的金属镶嵌法来形成上述布线的至少一部分。
16.如权利要求15所述的半导体装置的制造方法，其特征在于，包括将上述第二阻挡膜用作蚀刻阻止膜的工序。
17.如权利要求9所述的半导体装置的制造方法，其特征在于，
在上述形成布线的工序和上述形成第二阻挡膜的工序之间，包括形成表面被平坦化的绝缘膜的工序，
在上述绝缘膜上形成上述层叠体而作为上述第二阻挡膜。
18.如权利要求9所述的半导体装置的制造方法，其特征在于，
由多层布线层形成上述布线，
在上述布线层之间的1个或2个以上的高度位置形成上述第二阻挡膜，
形成上述层叠体而作为1个或2个以上的上述第二阻挡膜中的至少一部分。
19.如权利要求9所述的半导体装置的制造方法，其特征在于，上述形成层叠体的工序包括：
形成第一防扩散膜的工序；
在含氧气环境中进行热处理的工序；
在上述第一防扩散膜的上方，形成第二防扩散膜的工序。
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Effective date: 20081107

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Effective date of registration: 20081107

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Applicant after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa

Applicant before: Fujitsu Ltd.

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GR01 Patent grant
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Effective date of registration: 20200805

Address after: Kanagawa Prefecture, Japan

Patentee after: Fujitsu semiconductor storage solutions Co., Ltd

Address before: Japan's Kanagawa Prefecture Yokohama

Patentee before: Fujitsu Semiconductor Ltd.

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Granted publication date: 20150401

Termination date: 20210602