JPWO2004095578A1 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JPWO2004095578A1 JPWO2004095578A1 JP2004571089A JP2004571089A JPWO2004095578A1 JP WO2004095578 A1 JPWO2004095578 A1 JP WO2004095578A1 JP 2004571089 A JP2004571089 A JP 2004571089A JP 2004571089 A JP2004571089 A JP 2004571089A JP WO2004095578 A1 JPWO2004095578 A1 JP WO2004095578A1
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- semiconductor device
- insulating film
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 99
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000003990 capacitor Substances 0.000 claims abstract description 60
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 50
- 230000002265 prevention Effects 0.000 claims description 36
- 239000001257 hydrogen Substances 0.000 claims description 34
- 229910052739 hydrogen Inorganic materials 0.000 claims description 34
- 238000009792 diffusion process Methods 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 25
- 150000002431 hydrogen Chemical class 0.000 claims description 23
- 239000011229 interlayer Substances 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 11
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 11
- 239000002994 raw material Substances 0.000 claims description 9
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 8
- 238000009832 plasma treatment Methods 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 3
- 239000012298 atmosphere Substances 0.000 claims description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims description 2
- 230000007062 hydrolysis Effects 0.000 claims description 2
- 238000006460 hydrolysis reaction Methods 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 238000005240 physical vapour deposition Methods 0.000 claims description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 4
- 239000011574 phosphorus Substances 0.000 claims 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 2
- 229910052782 aluminium Inorganic materials 0.000 claims 2
- 229910052731 fluorine Inorganic materials 0.000 claims 2
- 239000011737 fluorine Substances 0.000 claims 2
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 abstract description 35
- 229910004298 SiO 2 Inorganic materials 0.000 description 33
- 230000015654 memory Effects 0.000 description 20
- 238000000059 patterning Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910018182 Al—Cu Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- FLWCIIGMVIPYOY-UHFFFAOYSA-N fluoro(trihydroxy)silane Chemical compound O[Si](O)(O)F FLWCIIGMVIPYOY-UHFFFAOYSA-N 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3192—Multilayer coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
強誘電体キャパシタ（２３）を形成した後、表面の傾斜が緩やかな絶縁膜（２４）を、高密度プラズマＣＶＤ法又は常圧ＣＶＤ法等により形成する。その後、アルミナ膜（２５）を絶縁膜（２４）上に形成する。このような方法によれば、アルミナ膜（２５）のカバレッジの低さが問題となることはなく、強誘電体キャパシタ（２３）が確実に保護される。
Description
本発明は、外部からの水素及び水分の進入に対する耐性の向上を図った半導体装置及びその製造方法に関する。
近時、強誘電体メモリ（ＦｅＲＡＭ）における配線ルールは０．３５μｍとなっており、層間絶縁膜の形成に当たっては、主にプラズマＣＶＤ法が採用されている。
また、強誘電体メモリには、強誘電体キャパシタへの水素拡散を防止するために、強誘電体キャパシタを直接覆うアルミナ膜が水素拡散防止膜として形成されている。
しかし、強誘電体メモリに対しても、近時、微細化の要請が高まっており、微細化に伴って、強誘電体キャパシタ及び配線のスペックが厳しくなっている。一方で、アルミナ膜のカバレッジは比較的低い。これらのために、従来の構造では、強誘電体キャパシタの保護が十分とはいえず、強誘電体キャパシタの劣化が問題となっている。
また、層間絶縁膜に関しては、多層配線構造が形成されたときに、強誘電体キャパシタ及び配線等の間で、層間絶縁膜に空隙が形成されることがある。このため、高い信頼性が得にくくなっている。
更に、高い耐湿性は、強誘電体メモリに限らず、ほとんどの半導体装置で要求される性質である。
このため、多層配線構造において、２つの配線層の間にＳｉＮ膜が設けられたものも提案されている。しかしながら、このような構造でも耐湿性は十分ではない。
特開２００１−３６０２６号公報 特開２００１−１５７０３号公報
また、強誘電体メモリには、強誘電体キャパシタへの水素拡散を防止するために、強誘電体キャパシタを直接覆うアルミナ膜が水素拡散防止膜として形成されている。
しかし、強誘電体メモリに対しても、近時、微細化の要請が高まっており、微細化に伴って、強誘電体キャパシタ及び配線のスペックが厳しくなっている。一方で、アルミナ膜のカバレッジは比較的低い。これらのために、従来の構造では、強誘電体キャパシタの保護が十分とはいえず、強誘電体キャパシタの劣化が問題となっている。
また、層間絶縁膜に関しては、多層配線構造が形成されたときに、強誘電体キャパシタ及び配線等の間で、層間絶縁膜に空隙が形成されることがある。このため、高い信頼性が得にくくなっている。
更に、高い耐湿性は、強誘電体メモリに限らず、ほとんどの半導体装置で要求される性質である。
このため、多層配線構造において、２つの配線層の間にＳｉＮ膜が設けられたものも提案されている。しかしながら、このような構造でも耐湿性は十分ではない。
本発明の目的は、強誘電体キャパシタ等の半導体素子の劣化を抑制することができる半導体装置及びその製造方法を提供することにある。
本願発明に係る第１の半導体装置には、半導体基板と、前記半導体基板の上方に形成された強誘電体キャパシタと、前記強誘電体キャパシタを直接覆い、その表面の傾斜が前記強誘電体キャパシタの表面の傾斜よりも緩やかな絶縁膜と、が設けられている。そして、前記絶縁膜上に前記強誘電体キャパシタへの水素の拡散を防止する水素拡散防止膜が形成されている。
本願発明に係る第２の半導体装置には、半導体基板と、前記半導体基板上に形成された半導体素子と、前記半導体基板の上方に形成され、前記半導体素子に接続されたパッドと、前記半導体素子と前記パッドとの間に形成された１又は２以上の配線層とが設けられている。そして、前記１又は２以上の配線層のうちで最も上方に位置する最上配線層と前記パッドとの間に、その下層側への水分の進入を防止する水分進入防止膜が形成されている。
本願発明に係る第１の半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成した後、前記強誘電体キャパシタを直接覆い、その表面の傾斜が前記強誘電体キャパシタの表面の傾斜よりも緩やかな絶縁膜を形成する。そして、前記絶縁膜上に、前記強誘電体キャパシタへの水素の拡散を防止する水素拡散防止膜を形成する。
本願発明に係る第２の半導体装置の製造方法では、半導体基板上に半導体素子を形成した後、前記半導体素子の上方に１又は２以上の配線層を形成する。次に、前記１又は２以上の配線層のうちで最も上方に位置する最上配線層よりも上方に、その下層側への水分の進入を防止する水分進入防止膜を形成する。そして、前記水分進入防止膜の上方に、前記半導体素子に接続されるパッドを形成する。
本願発明に係る第１の半導体装置には、半導体基板と、前記半導体基板の上方に形成された強誘電体キャパシタと、前記強誘電体キャパシタを直接覆い、その表面の傾斜が前記強誘電体キャパシタの表面の傾斜よりも緩やかな絶縁膜と、が設けられている。そして、前記絶縁膜上に前記強誘電体キャパシタへの水素の拡散を防止する水素拡散防止膜が形成されている。
本願発明に係る第２の半導体装置には、半導体基板と、前記半導体基板上に形成された半導体素子と、前記半導体基板の上方に形成され、前記半導体素子に接続されたパッドと、前記半導体素子と前記パッドとの間に形成された１又は２以上の配線層とが設けられている。そして、前記１又は２以上の配線層のうちで最も上方に位置する最上配線層と前記パッドとの間に、その下層側への水分の進入を防止する水分進入防止膜が形成されている。
本願発明に係る第１の半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成した後、前記強誘電体キャパシタを直接覆い、その表面の傾斜が前記強誘電体キャパシタの表面の傾斜よりも緩やかな絶縁膜を形成する。そして、前記絶縁膜上に、前記強誘電体キャパシタへの水素の拡散を防止する水素拡散防止膜を形成する。
本願発明に係る第２の半導体装置の製造方法では、半導体基板上に半導体素子を形成した後、前記半導体素子の上方に１又は２以上の配線層を形成する。次に、前記１又は２以上の配線層のうちで最も上方に位置する最上配線層よりも上方に、その下層側への水分の進入を防止する水分進入防止膜を形成する。そして、前記水分進入防止膜の上方に、前記半導体素子に接続されるパッドを形成する。
図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリのメモリセルアレイの構成を示す回路図である。
図２Ａ乃至図２Ｇは、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
図３Ａ乃至図３Ｅは、本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
図２Ａ乃至図２Ｇは、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
図３Ａ乃至図３Ｅは、本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。但し、ここでは、便宜上、各メモリセルの構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｇは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。なお、図２Ａ乃至図２Ｇには、１本のビット線（図１中のビット線３に相当）を共有する２個のＭＯＳトランジスタに相当する部分を図示する。
第１の実施形態では、先ず、図２Ａに示すように、シリコン基板等の半導体基板１１の表面にウェル１２を形成する。次いで、半導体基板１１の表面に、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により素子分離領域１３を形成する。続いて、ゲート絶縁膜１４、ゲート電極１５、キャップ膜１６、サイドウォール１７、ソース・ドレイン拡散層１８及びシリサイド層１９をウェル１２の表面に形成することにより、スイッチング素子としてＭＯＳトランジスタ２０を形成する。このＭＯＳトランジスタ２０が、図１におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ２０には、ソース及びドレイン用に２個のソース・ドレイン拡散層１８を形成するが、その一方は、２個のＭＯＳトランジスタ２０間で共有させる。
次に、全面にシリコン酸窒化膜２１を、ＭＯＳトランジスタ２０を覆うようにして形成し、更に全面に層間絶縁膜としてＳｉＯ２膜２２を形成し、ＣＭＰ（化学機械的研磨：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等によりＳｉＯ２膜２２を平坦化する。シリコン酸窒化膜２１は、ＳｉＯ２膜２２を形成する際のゲート絶縁膜１４等の水分劣化を防止するために形成されている。
その後、図２Ｂに示すように、ＳｉＯ２膜２２上に、プレーナ構造の強誘電体キャパシタ２３を形成する。強誘電体キャパシタ２３は、順次積層された下部電極２３ａ、強誘電体膜２３ｂ及び上部電極２３ｃから構成する。この強誘電体キャパシタ２３が、図１における強誘電体キャパシタ１に相当する。
続いて、図２Ｃに示すように、その表面の傾斜が強誘電体キャパシタ２３の表面の傾斜よりも緩やかな絶縁膜２４を形成する。絶縁膜２４としては、例えばＴＥＯＳ（テトラエチル・オルソシリケート：Ｔｅｔｒａ−Ｅｔｈｙｌ Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）及びＯ３を用いて、常圧ＣＶＤ法により、不純物が添加されていないＳｉＯ２膜（ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜）、Ｐが添加されたＳｉＯ２膜（ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜）、Ｂ及びＰが添加されたＳｉＯ２膜（ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜）、Ｆが添加されたＳｉＯ２膜（ＦＳＧ（Ｆｌｕｏｒｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜）等を形成してもよい。また、絶縁膜２４として、例えば高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）ＣＶＤ法により、ＮＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜、ＳｉＯＮ等を形成してもよい。更に、絶縁膜２４として、プラズマＣＶＤ法により、ＳｉＯ２膜、ＳｉＯＮ膜等を形成してもよい。
但し、常圧ＣＶＤ法又はプラズマＣＶＤ法により絶縁膜２４を形成した場合には、その後に、Ｎ２又はＮ２Ｏのプラズマを用いたプラズマ処理を絶縁膜２４に施すことにより、絶縁膜２４中の水分を減少させると共に、絶縁膜２４の膜質を改善することが好ましい。また、このときの処理温度は、２００℃乃至４５０℃とすることが好ましい。
また、常圧ＣＶＤ法により絶縁膜２４を形成する場合には、その前にプラズマＣＶＤ法によりＳｉＯ２膜又はＳｉＯＮ膜を３００Å乃至１０００Å程度形成しておくことが好ましい。これは、カバレッジの向上及び水分の強誘電体キャパシタ２３への進入を防止するためである。
更に、成膜時の半導体基板１１の温度は、１７５℃乃至３５０℃とすることが好ましい。これは、温度が１７５℃未満であると、カバレッジが低下し、また、温度が３５０℃を超えると、既に形成されている強誘電体キャパシタ２３が破壊される虞があるからである。
次に、図２Ｄに示すように、絶縁膜２４上にアルミナ膜（アルミニウム酸化膜）２５を水素拡散防止膜として形成する。強誘電体キャパシタ２３の側面等には急峻な部分が存在するため、強誘電体キャパシタ２３を直接覆うようにアルミナ膜を形成すると、カバレッジが不足することがあるが、本実施形態では、絶縁膜２４が形成されており、その表面の傾斜が緩やかであるため、アルミナ膜２５のカバレッジの低さは問題とならない。
次いで、図２Ｅに示すように、Ｓｉ酸化膜２６を層間絶縁膜として全面に形成し、Ｓｉ酸化膜２６の平坦化をＣＭＰ等により行う。
その後、図２Ｆに示すように、パターニング及びエッチング技術を用いて、Ｓｉ酸化膜２６、アルミナ膜２５、絶縁膜２４、ＳｉＯ２膜２２及びシリコン酸窒化膜２１に、各シリサイド層１９まで到達するコンタクトホールを形成することにより、プラグコンタクト部を開口する。そして、各コンタクトホール内にバリアメタル膜（図示せず）を形成し、その内部に、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行ってＷ膜を平坦化することにより、Ｗプラグ２７及び２８を形成する。Ｗプラグ２８は、２個のＭＯＳトランジスタ２０により共有されているシリサイド層１９に接続されたＷプラグであり、Ｗプラグ２７は、残りのシリサイド層１９に接続されたＷプラグである。
次に、図２Ｇに示すように、パターニング及びエッチング技術を用いて、Ｓｉ酸化膜２６、アルミナ膜２５及び絶縁膜２４に、上部電極２３ｃまで到達するコンタクトホールを形成する。そして、Ｓｉ酸化膜２６上に、上部電極２３ｃとＷプラグ２７とをコンタクトホールを介して接続する配線２９、及びＷプラグ２８に接続される配線３０を形成する。
なお、配線２９及び３０の形成前に、酸素雰囲気、窒素雰囲気又はこれらの混合ガスの雰囲気中で、４００℃乃至６００℃のアニールを強誘電体キャパシタ２３に施しておくことが好ましい。このようなアニールを行うことにより、それまでの工程で生じた強誘電体キャパシタ２３の特性の劣化が回復する。
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばシリコン酸化膜及びＳｉ３Ｎ４膜からなるパッシベーション膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、下部電極２３ａに接続された配線（図示せず）がプレート線（図１におけるプレート線５に相当する。）に接続されるようにし、配線２９がビット線（図１におけるビット線３に相当する。）に接続されるようにする。ゲート電極１５については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極１５がワード線に接続されるようにしてもよい。
このような第１の実施形態によれば、アルミナ膜２５のカバレッジは問題とならないので、強誘電体キャパシタ２３への水素の進入をより確実に防止することができる。即ち、強誘電体キャパシタ２３をより確実に保護することが可能となる。
特に、絶縁膜２４として、高密度プラズマＣＶＤ法によりシリコン酸窒化膜を形成した場合には、この絶縁膜２４が水分進入防止膜としても機能するため、強誘電体キャパシタ２３の保護がより強固になる。
なお、水素拡散防止膜の厚さは、１０ｎｍ乃至１００ｎｍであることが好ましい。これは、厚さが１０ｎｍ未満であると、十分に水素の拡散を防止することができないことがあり、また、厚さが１００ｎｍを超えると、水素拡散防止膜のエッチングが困難となるからである。
また、水素拡散防止膜としては、アルミナ膜の他に、Ａｌ酸窒化膜、Ｔａ酸化膜、Ｔｉ酸化膜等を形成してもよい。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。図３Ａ乃至図３Ｅは、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
第２の実施形態では、第１の実施形態と同様にして、半導体素子（図示せず）等を半導体基板（図示せず）上に形成した後、図３Ａに示すように、半導体基板の上方に層間絶縁膜３１を形成する。
次に、層間絶縁膜３１上に、下部電極の原料膜（下部電極膜）、強誘電体膜及び上部電極の原料膜（上部電極膜）を順次堆積し、上部電極膜及び強誘電体膜をパターニングすることにより、上部電極３４及び強誘電体容量絶縁膜３３を形成する。次いで、全面にアルミナ膜３５を形成し、アルミナ膜３５及び下部電極膜をパターニングすることにより、下部電極３２を形成する。そして、全面にアルミナ膜３６を形成する。アルミナ膜３５及び３６の厚さは、例えば夫々５０ｎｍ程度、２０ｎｍ程度である。
その後、全面に層間絶縁膜３７を形成し、層間絶縁膜３７、アルミナ膜３６及び層間絶縁膜３１に、コンタクトホールを形成し、このコンタクトホール内にＷプラグ３８を埋め込む。更に、層間絶縁膜３７、アルミナ膜３６及びアルミナ膜３５に、夫々上部電極３４及び下部電極３２まで達するコンタクトホールを形成する。そして、層間絶縁膜３７上に、上部電極３４に接続されるＡｌ配線３９、下部電極３２に接続されるＡｌ配線４０、Ｗプラグ３８に接続されるＡｌ配線４１を形成する。続いて、全面に、厚さが２０ｎｍ程度のアルミナ膜４２を形成し、その上に層間絶縁膜４３を形成する。
次に、層間絶縁膜４３及びアルミナ膜４２にＡｌ配線４１等まで達するコンタクトホールを形成し、このコンタクトホール内にＷプラグ４４を埋め込む。次いで、層間絶縁膜４３上にＡｌ配線４５を形成する。
その後、図３Ｂに示すように、プラズマＣＶＤ法により、ＴＥＯＳを原料として厚さが２．２μｍ程度のＳｉＯ２膜４６を形成する。そして、ＣＭＰによりＳｉＯ２膜４６を１．０μｍ程度の厚さになるまで研磨して平坦化する。その後、Ｎ２Ｏを用いたプラズマ処理をＳｉＯ２膜４６に対して施すことにより、ＳｉＯ２膜４６中に存在する水分を低減する。
続いて、図３Ｃに示すように、全面にプラズマＣＶＤ法により、ＴＥＯＳを原料として厚さが１００ｎｍ程度のＳｉＯ２膜４７を形成する。そして、Ｎ２Ｏを用いたプラズマ処理をＳｉＯ２膜４７に対して施すことにより、ＳｉＯ２膜４７中に存在する水分を低減する。次に、ＳｉＯ２膜４７の上に水分進入防止膜としてアルミナ膜４８を形成し、その上にプラズマＣＶＤ法により、ＴＥＯＳを原料として厚さが１００ｎｍ程度のＳｉＯ２膜４９を形成する。そして、Ｎ２Ｏを用いたプラズマ処理をＳｉＯ２膜４９に対して施すことにより、ＳｉＯ２膜４９中に存在する水分を低減する。そして、Ａｌ配線４５まで達するコンタクトホールを形成し、このコンタクトホール内にＷプラグ５０を埋め込む。アルミナ膜４８の厚さは、例えば５０ｎｍ程度である。
但し、ＳｉＯ２膜４６をＨＤＰ（高密度プラズマ）ＣＶＤ法により形成し、ＳｉＯ２膜４６中にボイド（す）が発生していない場合には、ＣＭＰによる平坦化の後に、必要に応じてＮ２Ｏプラズマ処理を行い、ＳｉＯ２膜４７を形成することなくＳｉＯ２膜４６上に直接アルミナ膜４８を形成してもよい。
次いで、図３Ｄに示すように、ＳｉＯ２膜４９上にＡｌ配線５１を形成する。このとき、図３Ｅに示すように、Ａｌ配線５１と同じ層にワイヤボンディング用のパッド５４も形成する。即ち、ＳｉＯ２膜４９上にＡｌ膜を形成し、これをパターニングすることにより、Ａｌ配線５１及びパッド５４を同じＡｌ膜から形成する。
その後、図３Ｄ及び図３Ｅに示すように、全面にパッシベーション膜として、高密度プラズマＳｉＯ２膜５２及びＳｉ３Ｎ４膜５３を順次形成する。そして、パッド５４の一部を露出する開口部を高密度プラズマＳｉＯ２膜５２及びＳｉ３Ｎ４膜５３に形成する。
このような第２の実施形態によれば、より確実に水分の半導体素子（強誘電体キャパシタ等）への進入を防止することができる。即ち、強誘電体キャパシタや配線等を覆うようにして水分進入防止膜が形成されている場合には、水分進入防止膜上まで水分が進入してそこに水分が集中し、その後、半導体素子まで進入してしまう虞があるが、本実施形態のように、パッド５４と最上層の配線層との間に水分進入防止膜（アルミナ膜４８）が形成されていれば、水分は半導体素子までより到達しにくくなり、進入をより確実に防止することができる。
また、第２の実施形態で水分進入防止膜として用いているアルミナ膜４８は、水素の拡散を防止する作用をも奏する。このため、強誘電体キャパシタの水素劣化をより抑制することも可能である。従って、水分進入防止膜としては、水分の進入を防止することができるだけでなく、水素の拡散をも防止できるものを用いることが好ましい。
ここで、本願発明者が実際に行った耐湿試験の結果について説明する。この耐湿試験では、所定の温度及び湿度の条件下に製造された半導体装置を置き、７２時間後、１６８時間後、３３６時間後に正常に動作するか否かを調査した。この結果を表１〜表３に示す。実施例１では、第２の実施形態と同様に、最上配線層（最も上方に位置する配線層）とパッドとの間に水分進入防止膜としてアルミナ膜が形成されている。一方、実施例２では、実施例１のようなアルミナ膜は形成されていない。表１〜表３中の「不可の数」の分母は、測定に用いた試料の総数であり、分子は正常に動作せずフェイルと判断されたものの総数である。表１〜表３に示すように、第２の実施形態に係る実施例１では、長期間の耐湿性が極めて優れていた。
なお、最上層の配線層を覆うようにして、高密度プラズマＣＶＤ法により絶縁膜を形成した後に、その上に水分進入防止膜を形成してもよい。
また、水分進入防止膜の厚さは、１０ｎｍ乃至１００ｎｍであることが好ましい。これは、厚さが１０ｎｍ未満であると、十分に水分の進入を防止することができないことがあり、また、厚さが１００ｎｍを超えると、水分進入防止膜のエッチングが困難となるからである。
更に、水分進入防止膜としては、アルミナ膜の他に、シリコン窒化膜、シリコン酸窒化膜、タンタル酸化膜、チタン酸化膜等を形成してもよい。
また、パッドは、ワイヤボンディング用に限定されず、例えばパッド上にバンプが形成されてもよい。
第１及び第２の実施形態のいずれにおいても、アルミナ膜の形成方法は、特に限定されない。例えば、物理的蒸着法又はＭＯＣＶＤ法によりアルミナ膜を形成してもよく、また、下記の化学式で表される加水分解を用いてアルミナ膜を形成してもよい。
また、パッシベーション膜の形成に当たっては、Ｓｉ３Ｎ４膜下のシリコン酸化膜を高密度プラズマＣＶＤ法により形成するか、又は２つのシリコン酸化膜を高密度プラズマＣＶＤ法により形成し、それらの間に水素拡散防止膜を形成して、上側のシリコン酸化膜上にＳｉ３Ｎ４膜を形成することが好ましい。なお、ＴＥＯＳ酸化膜をＳｉ３Ｎ４膜下のシリコン酸化膜として用いてもよい。
更に、配線材料もＡｌに限定されない。例えばＣｕ配線又はＡｌ−Ｃｕ合金配線を用いてもよい。また、コンタクトプラグの形成に当たっては、Ｗプラグを埋め込む前にコンタクトホール内に、順次形成されたＴｉＮ膜及びＴｉ膜からなるバリアメタル膜又はＴｉＮ膜のみからなるバリアメタル膜を形成しておくことが好ましい。
また、強誘電体キャパシタの容量絶縁膜（強誘電体膜）としては、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）膜又はＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜等を用いることができる。これらの膜を形成するための方法も特に限定されないが、例えばＭＯＣＶＤ法により形成することができる。
そして、第１の実施形態と第２の実施形態とを同時に適用すれば、双方の効果が得られる。
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。但し、ここでは、便宜上、各メモリセルの構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｇは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。なお、図２Ａ乃至図２Ｇには、１本のビット線（図１中のビット線３に相当）を共有する２個のＭＯＳトランジスタに相当する部分を図示する。
第１の実施形態では、先ず、図２Ａに示すように、シリコン基板等の半導体基板１１の表面にウェル１２を形成する。次いで、半導体基板１１の表面に、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により素子分離領域１３を形成する。続いて、ゲート絶縁膜１４、ゲート電極１５、キャップ膜１６、サイドウォール１７、ソース・ドレイン拡散層１８及びシリサイド層１９をウェル１２の表面に形成することにより、スイッチング素子としてＭＯＳトランジスタ２０を形成する。このＭＯＳトランジスタ２０が、図１におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ２０には、ソース及びドレイン用に２個のソース・ドレイン拡散層１８を形成するが、その一方は、２個のＭＯＳトランジスタ２０間で共有させる。
次に、全面にシリコン酸窒化膜２１を、ＭＯＳトランジスタ２０を覆うようにして形成し、更に全面に層間絶縁膜としてＳｉＯ２膜２２を形成し、ＣＭＰ（化学機械的研磨：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等によりＳｉＯ２膜２２を平坦化する。シリコン酸窒化膜２１は、ＳｉＯ２膜２２を形成する際のゲート絶縁膜１４等の水分劣化を防止するために形成されている。
その後、図２Ｂに示すように、ＳｉＯ２膜２２上に、プレーナ構造の強誘電体キャパシタ２３を形成する。強誘電体キャパシタ２３は、順次積層された下部電極２３ａ、強誘電体膜２３ｂ及び上部電極２３ｃから構成する。この強誘電体キャパシタ２３が、図１における強誘電体キャパシタ１に相当する。
続いて、図２Ｃに示すように、その表面の傾斜が強誘電体キャパシタ２３の表面の傾斜よりも緩やかな絶縁膜２４を形成する。絶縁膜２４としては、例えばＴＥＯＳ（テトラエチル・オルソシリケート：Ｔｅｔｒａ−Ｅｔｈｙｌ Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）及びＯ３を用いて、常圧ＣＶＤ法により、不純物が添加されていないＳｉＯ２膜（ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜）、Ｐが添加されたＳｉＯ２膜（ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜）、Ｂ及びＰが添加されたＳｉＯ２膜（ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜）、Ｆが添加されたＳｉＯ２膜（ＦＳＧ（Ｆｌｕｏｒｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜）等を形成してもよい。また、絶縁膜２４として、例えば高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）ＣＶＤ法により、ＮＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜、ＳｉＯＮ等を形成してもよい。更に、絶縁膜２４として、プラズマＣＶＤ法により、ＳｉＯ２膜、ＳｉＯＮ膜等を形成してもよい。
但し、常圧ＣＶＤ法又はプラズマＣＶＤ法により絶縁膜２４を形成した場合には、その後に、Ｎ２又はＮ２Ｏのプラズマを用いたプラズマ処理を絶縁膜２４に施すことにより、絶縁膜２４中の水分を減少させると共に、絶縁膜２４の膜質を改善することが好ましい。また、このときの処理温度は、２００℃乃至４５０℃とすることが好ましい。
また、常圧ＣＶＤ法により絶縁膜２４を形成する場合には、その前にプラズマＣＶＤ法によりＳｉＯ２膜又はＳｉＯＮ膜を３００Å乃至１０００Å程度形成しておくことが好ましい。これは、カバレッジの向上及び水分の強誘電体キャパシタ２３への進入を防止するためである。
更に、成膜時の半導体基板１１の温度は、１７５℃乃至３５０℃とすることが好ましい。これは、温度が１７５℃未満であると、カバレッジが低下し、また、温度が３５０℃を超えると、既に形成されている強誘電体キャパシタ２３が破壊される虞があるからである。
次に、図２Ｄに示すように、絶縁膜２４上にアルミナ膜（アルミニウム酸化膜）２５を水素拡散防止膜として形成する。強誘電体キャパシタ２３の側面等には急峻な部分が存在するため、強誘電体キャパシタ２３を直接覆うようにアルミナ膜を形成すると、カバレッジが不足することがあるが、本実施形態では、絶縁膜２４が形成されており、その表面の傾斜が緩やかであるため、アルミナ膜２５のカバレッジの低さは問題とならない。
次いで、図２Ｅに示すように、Ｓｉ酸化膜２６を層間絶縁膜として全面に形成し、Ｓｉ酸化膜２６の平坦化をＣＭＰ等により行う。
その後、図２Ｆに示すように、パターニング及びエッチング技術を用いて、Ｓｉ酸化膜２６、アルミナ膜２５、絶縁膜２４、ＳｉＯ２膜２２及びシリコン酸窒化膜２１に、各シリサイド層１９まで到達するコンタクトホールを形成することにより、プラグコンタクト部を開口する。そして、各コンタクトホール内にバリアメタル膜（図示せず）を形成し、その内部に、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行ってＷ膜を平坦化することにより、Ｗプラグ２７及び２８を形成する。Ｗプラグ２８は、２個のＭＯＳトランジスタ２０により共有されているシリサイド層１９に接続されたＷプラグであり、Ｗプラグ２７は、残りのシリサイド層１９に接続されたＷプラグである。
次に、図２Ｇに示すように、パターニング及びエッチング技術を用いて、Ｓｉ酸化膜２６、アルミナ膜２５及び絶縁膜２４に、上部電極２３ｃまで到達するコンタクトホールを形成する。そして、Ｓｉ酸化膜２６上に、上部電極２３ｃとＷプラグ２７とをコンタクトホールを介して接続する配線２９、及びＷプラグ２８に接続される配線３０を形成する。
なお、配線２９及び３０の形成前に、酸素雰囲気、窒素雰囲気又はこれらの混合ガスの雰囲気中で、４００℃乃至６００℃のアニールを強誘電体キャパシタ２３に施しておくことが好ましい。このようなアニールを行うことにより、それまでの工程で生じた強誘電体キャパシタ２３の特性の劣化が回復する。
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばシリコン酸化膜及びＳｉ３Ｎ４膜からなるパッシベーション膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、下部電極２３ａに接続された配線（図示せず）がプレート線（図１におけるプレート線５に相当する。）に接続されるようにし、配線２９がビット線（図１におけるビット線３に相当する。）に接続されるようにする。ゲート電極１５については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極１５がワード線に接続されるようにしてもよい。
このような第１の実施形態によれば、アルミナ膜２５のカバレッジは問題とならないので、強誘電体キャパシタ２３への水素の進入をより確実に防止することができる。即ち、強誘電体キャパシタ２３をより確実に保護することが可能となる。
特に、絶縁膜２４として、高密度プラズマＣＶＤ法によりシリコン酸窒化膜を形成した場合には、この絶縁膜２４が水分進入防止膜としても機能するため、強誘電体キャパシタ２３の保護がより強固になる。
なお、水素拡散防止膜の厚さは、１０ｎｍ乃至１００ｎｍであることが好ましい。これは、厚さが１０ｎｍ未満であると、十分に水素の拡散を防止することができないことがあり、また、厚さが１００ｎｍを超えると、水素拡散防止膜のエッチングが困難となるからである。
また、水素拡散防止膜としては、アルミナ膜の他に、Ａｌ酸窒化膜、Ｔａ酸化膜、Ｔｉ酸化膜等を形成してもよい。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。図３Ａ乃至図３Ｅは、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
第２の実施形態では、第１の実施形態と同様にして、半導体素子（図示せず）等を半導体基板（図示せず）上に形成した後、図３Ａに示すように、半導体基板の上方に層間絶縁膜３１を形成する。
次に、層間絶縁膜３１上に、下部電極の原料膜（下部電極膜）、強誘電体膜及び上部電極の原料膜（上部電極膜）を順次堆積し、上部電極膜及び強誘電体膜をパターニングすることにより、上部電極３４及び強誘電体容量絶縁膜３３を形成する。次いで、全面にアルミナ膜３５を形成し、アルミナ膜３５及び下部電極膜をパターニングすることにより、下部電極３２を形成する。そして、全面にアルミナ膜３６を形成する。アルミナ膜３５及び３６の厚さは、例えば夫々５０ｎｍ程度、２０ｎｍ程度である。
その後、全面に層間絶縁膜３７を形成し、層間絶縁膜３７、アルミナ膜３６及び層間絶縁膜３１に、コンタクトホールを形成し、このコンタクトホール内にＷプラグ３８を埋め込む。更に、層間絶縁膜３７、アルミナ膜３６及びアルミナ膜３５に、夫々上部電極３４及び下部電極３２まで達するコンタクトホールを形成する。そして、層間絶縁膜３７上に、上部電極３４に接続されるＡｌ配線３９、下部電極３２に接続されるＡｌ配線４０、Ｗプラグ３８に接続されるＡｌ配線４１を形成する。続いて、全面に、厚さが２０ｎｍ程度のアルミナ膜４２を形成し、その上に層間絶縁膜４３を形成する。
次に、層間絶縁膜４３及びアルミナ膜４２にＡｌ配線４１等まで達するコンタクトホールを形成し、このコンタクトホール内にＷプラグ４４を埋め込む。次いで、層間絶縁膜４３上にＡｌ配線４５を形成する。
その後、図３Ｂに示すように、プラズマＣＶＤ法により、ＴＥＯＳを原料として厚さが２．２μｍ程度のＳｉＯ２膜４６を形成する。そして、ＣＭＰによりＳｉＯ２膜４６を１．０μｍ程度の厚さになるまで研磨して平坦化する。その後、Ｎ２Ｏを用いたプラズマ処理をＳｉＯ２膜４６に対して施すことにより、ＳｉＯ２膜４６中に存在する水分を低減する。
続いて、図３Ｃに示すように、全面にプラズマＣＶＤ法により、ＴＥＯＳを原料として厚さが１００ｎｍ程度のＳｉＯ２膜４７を形成する。そして、Ｎ２Ｏを用いたプラズマ処理をＳｉＯ２膜４７に対して施すことにより、ＳｉＯ２膜４７中に存在する水分を低減する。次に、ＳｉＯ２膜４７の上に水分進入防止膜としてアルミナ膜４８を形成し、その上にプラズマＣＶＤ法により、ＴＥＯＳを原料として厚さが１００ｎｍ程度のＳｉＯ２膜４９を形成する。そして、Ｎ２Ｏを用いたプラズマ処理をＳｉＯ２膜４９に対して施すことにより、ＳｉＯ２膜４９中に存在する水分を低減する。そして、Ａｌ配線４５まで達するコンタクトホールを形成し、このコンタクトホール内にＷプラグ５０を埋め込む。アルミナ膜４８の厚さは、例えば５０ｎｍ程度である。
但し、ＳｉＯ２膜４６をＨＤＰ（高密度プラズマ）ＣＶＤ法により形成し、ＳｉＯ２膜４６中にボイド（す）が発生していない場合には、ＣＭＰによる平坦化の後に、必要に応じてＮ２Ｏプラズマ処理を行い、ＳｉＯ２膜４７を形成することなくＳｉＯ２膜４６上に直接アルミナ膜４８を形成してもよい。
次いで、図３Ｄに示すように、ＳｉＯ２膜４９上にＡｌ配線５１を形成する。このとき、図３Ｅに示すように、Ａｌ配線５１と同じ層にワイヤボンディング用のパッド５４も形成する。即ち、ＳｉＯ２膜４９上にＡｌ膜を形成し、これをパターニングすることにより、Ａｌ配線５１及びパッド５４を同じＡｌ膜から形成する。
その後、図３Ｄ及び図３Ｅに示すように、全面にパッシベーション膜として、高密度プラズマＳｉＯ２膜５２及びＳｉ３Ｎ４膜５３を順次形成する。そして、パッド５４の一部を露出する開口部を高密度プラズマＳｉＯ２膜５２及びＳｉ３Ｎ４膜５３に形成する。
このような第２の実施形態によれば、より確実に水分の半導体素子（強誘電体キャパシタ等）への進入を防止することができる。即ち、強誘電体キャパシタや配線等を覆うようにして水分進入防止膜が形成されている場合には、水分進入防止膜上まで水分が進入してそこに水分が集中し、その後、半導体素子まで進入してしまう虞があるが、本実施形態のように、パッド５４と最上層の配線層との間に水分進入防止膜（アルミナ膜４８）が形成されていれば、水分は半導体素子までより到達しにくくなり、進入をより確実に防止することができる。
また、第２の実施形態で水分進入防止膜として用いているアルミナ膜４８は、水素の拡散を防止する作用をも奏する。このため、強誘電体キャパシタの水素劣化をより抑制することも可能である。従って、水分進入防止膜としては、水分の進入を防止することができるだけでなく、水素の拡散をも防止できるものを用いることが好ましい。
ここで、本願発明者が実際に行った耐湿試験の結果について説明する。この耐湿試験では、所定の温度及び湿度の条件下に製造された半導体装置を置き、７２時間後、１６８時間後、３３６時間後に正常に動作するか否かを調査した。この結果を表１〜表３に示す。実施例１では、第２の実施形態と同様に、最上配線層（最も上方に位置する配線層）とパッドとの間に水分進入防止膜としてアルミナ膜が形成されている。一方、実施例２では、実施例１のようなアルミナ膜は形成されていない。表１〜表３中の「不可の数」の分母は、測定に用いた試料の総数であり、分子は正常に動作せずフェイルと判断されたものの総数である。表１〜表３に示すように、第２の実施形態に係る実施例１では、長期間の耐湿性が極めて優れていた。
なお、最上層の配線層を覆うようにして、高密度プラズマＣＶＤ法により絶縁膜を形成した後に、その上に水分進入防止膜を形成してもよい。
また、水分進入防止膜の厚さは、１０ｎｍ乃至１００ｎｍであることが好ましい。これは、厚さが１０ｎｍ未満であると、十分に水分の進入を防止することができないことがあり、また、厚さが１００ｎｍを超えると、水分進入防止膜のエッチングが困難となるからである。
更に、水分進入防止膜としては、アルミナ膜の他に、シリコン窒化膜、シリコン酸窒化膜、タンタル酸化膜、チタン酸化膜等を形成してもよい。
また、パッドは、ワイヤボンディング用に限定されず、例えばパッド上にバンプが形成されてもよい。
第１及び第２の実施形態のいずれにおいても、アルミナ膜の形成方法は、特に限定されない。例えば、物理的蒸着法又はＭＯＣＶＤ法によりアルミナ膜を形成してもよく、また、下記の化学式で表される加水分解を用いてアルミナ膜を形成してもよい。
更に、配線材料もＡｌに限定されない。例えばＣｕ配線又はＡｌ−Ｃｕ合金配線を用いてもよい。また、コンタクトプラグの形成に当たっては、Ｗプラグを埋め込む前にコンタクトホール内に、順次形成されたＴｉＮ膜及びＴｉ膜からなるバリアメタル膜又はＴｉＮ膜のみからなるバリアメタル膜を形成しておくことが好ましい。
また、強誘電体キャパシタの容量絶縁膜（強誘電体膜）としては、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）膜又はＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜等を用いることができる。これらの膜を形成するための方法も特に限定されないが、例えばＭＯＣＶＤ法により形成することができる。
そして、第１の実施形態と第２の実施形態とを同時に適用すれば、双方の効果が得られる。
以上詳述したように、本発明によれば、水素拡散防止膜又は水分進入防止膜によって、より確実に水素又は水分の進入を防止することができる。このため、信頼性が向上すると共に、歩留り及び生産性が向上する。
【０００９】
のパッド５４も形成する。即ち、ＳｉＯ２膜４９上にＡｌ膜を形成し、これをパターニングすることにより、Ａｌ配線５１及びパッド５４を同じＡｌ膜から形成する。
その後、図３Ｄ及び図３Ｅに示すように、全面にパッシベーション膜として、高密度プラズマＳｉＯ２膜５２及びＳｉ３Ｎ４膜５３を順次形成する。そして、パッド５４の一部を露出する開口部を高密度プラズマＳｉＯ２膜５２及びＳｉ３Ｎ４膜５３に形成する。
このような第２の実施形態によれば、より確実に水分の半導体素子（強誘電体キャパシタ等）への進入を防止することができる。即ち、強誘電体キャパシタや配線等を覆うようにして水分進入防止膜が形成されている場合には、水分進入防止膜上まで水分が進入してそこに水分が集中し、その後、半導体素子まで進入してしまう虞があるが、本実施形態のように、パッド５４と最上層の配線層との間に水分進入防止膜（アルミナ膜４８）が形成されていれば、水分は半導体素子までより到達しにくくなり、進入をより確実に防止することができる。
また、第２の実施形態で水分進入防止膜として用いているアルミナ膜４８は、水素の拡散を防止する作用をも奏する。このため、強誘電体キャパシタの水素劣化をより抑制することも可能である。従って、水分進入防止膜としては、水分の進入を防止することができるだけでなく、水素の拡散をも防止できるものを用いることが好ましい。
ここで、本願発明者が実際に行った耐湿試験の結果について説明する。この耐湿試験では、所定の温度及び湿度の条件下に製造された半導体装置を置き、７２時間後、１６８時間後、３３６時間後に正常に動作するか否かを調査した。この結果を表１〜表３に示す。実施例１では、第２の実施形態と同様に、最上配線層（最も上方に位置する配線層）とパッドとの間に水分進入防止膜としてアルミナ膜が形成されている。一方、比較例２では、実施例１のようなアルミナ膜は形成されていない。表１〜表３中の「不可の数」の分母は、測定に用いた試料の総数であり、分子は正常に動作せずフェイルと判断されたものの総数である。表１〜表３に示すように、第２の実施形態に係る実施例１では、長期間の耐湿性が極めて優れていた。
のパッド５４も形成する。即ち、ＳｉＯ２膜４９上にＡｌ膜を形成し、これをパターニングすることにより、Ａｌ配線５１及びパッド５４を同じＡｌ膜から形成する。
その後、図３Ｄ及び図３Ｅに示すように、全面にパッシベーション膜として、高密度プラズマＳｉＯ２膜５２及びＳｉ３Ｎ４膜５３を順次形成する。そして、パッド５４の一部を露出する開口部を高密度プラズマＳｉＯ２膜５２及びＳｉ３Ｎ４膜５３に形成する。
このような第２の実施形態によれば、より確実に水分の半導体素子（強誘電体キャパシタ等）への進入を防止することができる。即ち、強誘電体キャパシタや配線等を覆うようにして水分進入防止膜が形成されている場合には、水分進入防止膜上まで水分が進入してそこに水分が集中し、その後、半導体素子まで進入してしまう虞があるが、本実施形態のように、パッド５４と最上層の配線層との間に水分進入防止膜（アルミナ膜４８）が形成されていれば、水分は半導体素子までより到達しにくくなり、進入をより確実に防止することができる。
また、第２の実施形態で水分進入防止膜として用いているアルミナ膜４８は、水素の拡散を防止する作用をも奏する。このため、強誘電体キャパシタの水素劣化をより抑制することも可能である。従って、水分進入防止膜としては、水分の進入を防止することができるだけでなく、水素の拡散をも防止できるものを用いることが好ましい。
ここで、本願発明者が実際に行った耐湿試験の結果について説明する。この耐湿試験では、所定の温度及び湿度の条件下に製造された半導体装置を置き、７２時間後、１６８時間後、３３６時間後に正常に動作するか否かを調査した。この結果を表１〜表３に示す。実施例１では、第２の実施形態と同様に、最上配線層（最も上方に位置する配線層）とパッドとの間に水分進入防止膜としてアルミナ膜が形成されている。一方、比較例２では、実施例１のようなアルミナ膜は形成されていない。表１〜表３中の「不可の数」の分母は、測定に用いた試料の総数であり、分子は正常に動作せずフェイルと判断されたものの総数である。表１〜表３に示すように、第２の実施形態に係る実施例１では、長期間の耐湿性が極めて優れていた。
【００１２】
Claims (34)
- 半導体基板と、
前記半導体基板の上方に形成された強誘電体キャパシタと、
前記強誘電体キャパシタを直接覆い、その表面の傾斜が前記強誘電体キャパシタの表面の傾斜よりも緩やかな絶縁膜と、
前記絶縁膜上に形成され、前記強誘電体キャパシタへの水素の拡散を防止する水素拡散防止膜と、
を有することを特徴とする半導体装置。 - 前記絶縁膜は、高密度プラズマＣＶＤ法により形成された膜であることを特徴とする請求項１に記載の半導体装置。
- 前記絶縁膜は、不純物が添加されていないシリコン酸化膜、シリコン酸窒化膜、フッ素が添加されたシリコン酸化膜、リンが添加されたシリコン酸化膜、並びにボロン及びリンが添加されたシリコン酸化膜からなる群から選択された１種の膜であることを特徴とする請求項１に記載の半導体装置。
- 前記水素拡散防止膜は、アルミニウム酸化膜、アルミニウム酸窒化膜、タンタル酸化膜及びチタン酸化膜からなる群から選択された１種の膜であることを特徴とする請求項１に記載の半導体装置。
- 前記水素拡散防止膜の厚さは、１０ｎｍ乃至１００ｎｍであることを特徴とする請求項１に記載の半導体装置。
- 前記半導体基板上に形成された半導体素子と、
前記半導体基板の上方に形成され、前記半導体素子に接続されたパッドと、
前記半導体素子と前記パッドとの間に形成された１又は２以上の配線層と、
前記１又は２以上の配線層のうちで最も上方に位置する最上配線層と前記パッドとの間に形成され、その下層側への水分の進入を防止する水分進入防止膜と、
を有することを特徴とする請求項１に記載の半導体装置。 - 前記水分進入防止膜は、アルミニウム酸化膜、シリコン窒化膜及びシリコン酸窒化膜からなる群から選択された１種の膜であることを特徴とする請求項６に記載の半導体装置。
- 半導体基板と、
前記半導体基板上に形成された半導体素子と、
前記半導体基板の上方に形成され、前記半導体素子に接続されたパッドと、
前記半導体素子と前記パッドとの間に形成された１又は２以上の配線層と、
前記１又は２以上の配線層のうちで最も上方に位置する最上配線層と前記パッドとの間に形成され、その下層側への水分の進入を防止する水分進入防止膜と、
を有することを特徴とする半導体装置。 - 前記最上配線層を覆うようにして高密度プラズマＣＶＤ法により形成された絶縁膜を有することを特徴とする請求項８に記載の半導体装置。
- 前記水分進入防止膜は、アルミニウム酸化膜、シリコン窒化膜及びシリコン酸窒化膜からなる群から選択された１種の膜であることを特徴とする請求項８に記載の半導体装置。
- 前記水分進入防止膜の厚さは、１０ｎｍ乃至１００ｎｍであることを特徴とする請求項８に記載の半導体装置。
- 前記半導体基板と前記最上配線層との間のいずれかの層に形成された強誘電体キャパシタを有することを特徴とする請求項８に記載の半導体装置。
- 半導体基板の上方に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを直接覆い、その表面の傾斜が前記強誘電体キャパシタの表面の傾斜よりも緩やかな絶縁膜を形成する工程と、
前記絶縁膜上に、前記強誘電体キャパシタへの水素の拡散を防止する水素拡散防止膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記絶縁膜を高密度プラズマＣＶＤ法により形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
- 前記絶縁膜を形成する際の前記半導体基板の温度を１７５℃乃至３５０℃とすることを特徴とする請求項１４に記載の半導体装置の製造方法。
- 前記絶縁膜として、不純物が添加されていないシリコン酸化膜、シリコン酸窒化膜、フッ素が添加されたシリコン酸化膜、リンが添加されたシリコン酸化膜、並びにボロン及びリンが添加されたシリコン酸化膜からなる群から選択された１種の膜を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
- 前記水素拡散防止膜として、アルミニウム酸化膜、アルミニウム酸窒化膜、タンタル酸化膜及びチタン酸化膜からなる群から選択された１種の膜を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
- 前記水素拡散防止膜の厚さを、１０ｎｍ乃至１００ｎｍとすることを特徴とする請求項１３に記載の半導体装置の製造方法。
- 前記絶縁膜を常圧ＣＶＤ法又はプラズマＣＶＤ法により、テトラエチル・オルソシリケートを原料として形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
- 前記絶縁膜を形成する工程の後に、Ｎ２又はＮ２Ｏのプラズマを用いたプラズマ処理を前記絶縁膜に対して施す工程を有することを特徴とする請求項１９に記載の半導体装置の製造方法。
- 前記プラズマ処理を施す工程において、処理室内の温度を２００℃乃至４５０℃とすることを特徴とする請求項２０に記載の半導体装置の製造方法。
- 前記アルミニウム酸化膜を物理的蒸着法、ＭＯＣＶＤ法又は加水分解法により形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
- 前記絶縁膜として、高密度プラズマＣＶＤ法又はプラズマＣＶＤ法によりシリコン酸化膜又はシリコン酸窒化膜を形成することを特徴とする請求項２２に記載の半導体装置の製造方法。
- 前記絶縁膜を形成する工程は、
プラズマＣＶＤ法によりシリコン酸化膜又はシリコン酸窒化膜を形成する工程と、
常圧ＣＶＤ法によりテトラエチル・オルソシリケートを原料として不純物が添加されていないシリコン酸化膜を形成する工程と、
を有することを特徴とする請求項１３に記載の半導体装置の製造方法。 - 前記強誘電体キャパシタを形成する工程の前に、前記半導体基板上に半導体素子を形成する工程を有し、
前記水素拡散防止膜を形成する工程の後に、
前記強誘電体キャパシタの上方に１又は２以上の配線層を形成する工程と、
前記１又は２以上の配線層のうちで最も上方に位置する最上配線層よりも上方に、その下層側への水分の進入を防止する水分進入防止膜を形成する工程と、
前記水分進入防止膜の上方に、前記半導体素子に接続されるパッドを形成する工程と、
を有することを特徴とする請求項１３に記載の半導体装置の製造方法。 - 前記水分進入防止膜として、アルミニウム酸化膜、シリコン窒化膜及びシリコン酸窒化膜からなる群から選択された１種の膜を形成することを特徴とする請求項２５に記載の半導体装置の製造方法。
- 前記水素拡散防止膜を形成する工程の後に、
前記水素拡散防止膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の平坦化を行う工程と、
前記層間絶縁膜、前記水素拡散防止膜及び前記絶縁膜に前記強誘電体キャパシタの一部に到達するコンタクトホールを形成する工程と、
酸素及び窒素からなる群から選択された少なくとも１種のガスを含有する雰囲気中で４００℃乃至６００℃のアニールを前記強誘電体キャパシタに施す工程と、
前記コンタクトホールを介して前記強誘電体キャパシタに接続される配線を形成する工程と、
を有することを特徴とする請求項１３に記載の半導体装置の製造方法。 - 半導体基板上に半導体素子を形成する工程と、
前記半導体素子の上方に１又は２以上の配線層を形成する工程と、
前記１又は２以上の配線層のうちで最も上方に位置する最上配線層よりも上方に、その下層側への水分の進入を防止する水分進入防止膜を形成する工程と、
前記水分進入防止膜の上方に、前記半導体素子に接続されるパッドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記水分進入防止膜を形成する工程の前に、前記最上配線層を覆う絶縁膜を高密度プラズマＣＶＤ法により形成する工程を有することを特徴とする請求項２８に記載の半導体装置の製造方法。
- 前記水分進入防止膜として、アルミニウム酸化膜、シリコン窒化膜及びシリコン酸窒化膜からなる群から選択された１種の膜を形成することを特徴とする請求項２８に記載の半導体装置の製造方法。
- 前記水分進入防止膜の厚さを、１０ｎｍ乃至１００ｎｍとすることを特徴とする請求項２８に記載の半導体装置の製造方法。
- 前記水分進入防止膜を形成する工程の前に、前記最上配線層を覆う絶縁膜をプラズマＣＶＤ法によりテトラエチル・オルソシリケートを原料として形成する工程を有することを特徴とする請求項２８に記載の半導体装置の製造方法。
- 前記水分進入防止膜を形成する工程の前に、
前記最上配線層を覆う第１の絶縁膜をプラズマＣＶＤ法によりテトラエチル・オルソシリケートを原料として形成する工程と、
前記第１の絶縁膜の平坦化を行う工程と、
前記第１の絶縁膜に対してＮ２Ｏのプラズマを用いたプラズマ処理を施す工程と、
前記第１の絶縁膜上に第２の絶縁膜をプラズマＣＶＤ法によりテトラエチル・オルソシリケートを原料として形成する工程と、
前記第２の絶縁膜に対してＮ２Ｏのプラズマを用いたプラズマ処理を施す工程と、
を有し、
前記パッドを形成する工程の前に、
前記水分進入防止膜上に第３の絶縁膜をプラズマＣＶＤ法によりテトラエチル・オルソシリケートを原料として形成する工程と、
前記第３の絶縁膜に対してＮ２Ｏのプラズマを用いたプラズマ処理を施す工程と、
を有することを特徴とする請求項２８に記載の半導体装置の製造方法。 - 前記半導体素子の上方に１又は２以上の配線層を形成する工程と並行して、前記半導体基板の上方に強誘電体キャパシタを形成する工程を有することを特徴とする請求項２８に記載の半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2003/005223 WO2004095578A1 (ja) | 2003-04-24 | 2003-04-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2004095578A1 true JPWO2004095578A1 (ja) | 2006-07-13 |
Family
ID=33307229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004571089A Pending JPWO2004095578A1 (ja) | 2003-04-24 | 2003-04-24 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPWO2004095578A1 (ja) |
| CN (1) | CN100362660C (ja) |
| WO (1) | WO2004095578A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4929588B2 (ja) * | 2004-12-03 | 2012-05-09 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| WO2006129366A1 (ja) | 2005-06-02 | 2006-12-07 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2006344783A (ja) * | 2005-06-09 | 2006-12-21 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2007005527A (ja) * | 2005-06-23 | 2007-01-11 | Renesas Technology Corp | 半導体装置 |
| JP4800711B2 (ja) * | 2005-08-31 | 2011-10-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2007165350A (ja) * | 2005-12-09 | 2007-06-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP5098647B2 (ja) * | 2005-12-27 | 2012-12-12 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| JP5487140B2 (ja) * | 2011-02-21 | 2014-05-07 | 株式会社東芝 | 半導体装置の製造方法 |
| JP5423723B2 (ja) * | 2011-04-08 | 2014-02-19 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268453B1 (ko) * | 1998-03-30 | 2000-11-01 | 윤종용 | 반도체 장치 및 그것의 제조 방법 |
| JP3276007B2 (ja) * | 1999-07-02 | 2002-04-22 | 日本電気株式会社 | 混載ｌｓｉ半導体装置 |
| JP2001015696A (ja) * | 1999-06-29 | 2001-01-19 | Nec Corp | 水素バリヤ層及び半導体装置 |
| JP4006929B2 (ja) * | 2000-07-10 | 2007-11-14 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2002217198A (ja) * | 2001-01-19 | 2002-08-02 | Hitachi Ltd | 半導体装置 |
| JP2003068987A (ja) * | 2001-08-28 | 2003-03-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
-
2003
- 2003-04-24 JP JP2004571089A patent/JPWO2004095578A1/ja active Pending
- 2003-04-24 CN CNB038255731A patent/CN100362660C/zh not_active Expired - Fee Related
- 2003-04-24 WO PCT/JP2003/005223 patent/WO2004095578A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO2004095578A1 (ja) | 2004-11-04 |
| CN100362660C (zh) | 2008-01-16 |
| CN1714452A (zh) | 2005-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8507965B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7781812B2 (en) | Semiconductor device for non-volatile memory and method of manufacturing the same | |
| US20080237866A1 (en) | Semiconductor device with strengthened pads | |
| US20060180894A1 (en) | Semiconductor memory device and its manufacturing method | |
| US8742479B2 (en) | Semiconductor device and method of manufacturing the same | |
| US8324671B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2006261328A (ja) | 容量素子、半導体装置、及び容量素子の製造方法 | |
| US7312488B2 (en) | Semiconductor storage device and manufacturing method for the same | |
| US7190015B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20050002266A1 (en) | Semiconductor device and its manufacturing method | |
| US8004030B2 (en) | Semiconductor device and method for manufacturing the same | |
| JPWO2009057225A1 (ja) | 半導体装置とその製造方法 | |
| US20060220081A1 (en) | Semiconductor device and manufacturing method of the same | |
| US7652377B2 (en) | Semiconductor device and manufacturing method of the same | |
| JPWO2004095578A1 (ja) | 半導体装置及びその製造方法 | |
| US20090206379A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP4703937B2 (ja) | 半導体装置の製造方法 | |
| US6906908B1 (en) | Semiconductor device and method of manufacturing the same | |
| US20050207202A1 (en) | Ferro-electric memory device and method of manufacturing the same | |
| KR100732442B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP4053307B2 (ja) | 半導体装置の製造方法 | |
| KR20070011273A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP5423723B2 (ja) | 半導体装置及びその製造方法 | |
| JP2008294273A (ja) | 半導体記憶装置及びその製造方法 | |
| KR20070081714A (ko) | 강유전체 메모리 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090210 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090406 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090901 |